KR100866114B1 - 역 구조 엠아이엠 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 역 구조 엠아이엠 캐패시터(Inverse structure MIM capacitor) 형성방법을 개시한다. 개시된 본 발명의 방법은, 반도체 기판 상에 한 쌍의 제1금속배선을 형성하는 단계와, 상기 제1금속배선들을 덮도록 상기 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막 내에 각 제1금속배선과 콘택되는 한 쌍씩의 제1 및 제2콘택플러그를 형성하는 단계와, 상기 층간절연막 상에 상기 제1콘택플러그의 하나와 콘택되는 상부전극을 형성하는 단계와, 상기 층간절연막 상에 상기 상부전극을 감싸는 형태로 유전체막을 형성하는 단계와, 상기 유전체막 및 층간절연막 상에 금속막을 증착하는 단계와, 상기 금속막을 패터닝하여 상기 유전체막을 감싸는 형태의 하부전극을 형성함과 동시에 상기 제1 및 제2콘택플러그의 나머지 하나와 각각 콘택되는 제2금속배선을 형성하는 단계를 포함한다. 본 발명에 따르면, 엠아이엠 캐패시터를 역 구조로 형성함으로써 단차에 기인하는 공정상의 어려움 및 상부전극용 금속막 식각시의 어려움을 해결할 수 있으며, 그래서, 엠아이엠 캐패시터의 특성 저하 방지 및 안정적 특성을 확보할 수 있다.

Description

역 구조 엠아이엠 캐패시터 형성방법{Method for forming inverse structure MIM capacitor}

도 1a 내지 도 1d는 종래의 엠아이엠 캐패시터 형성방법을 설명하기 위한 공정 단면도.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 역 구조 엠아이엠 캐패시터 형성방법을 설명하기 위한 공정 단면도.

도 3은 본 발명의 다른 실시예에 따라 형성된 역 구조 엠아이엠 캐패시터를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

20 : 반도체 기판 21 : 제1금속배선

22,32 : 층간절연막 23a : 제1텅스텐플러그

23b : 제2텅스텐플러그 24 : 제1금속막

24a : 상부전극 25,25a : 유전체막

26 : 제2금속막 26a : 하부전극

26b : 제2금속배선 30 : MIM 캐패시터

34 : 텅스텐플러그 36 : 연결배선

본 발명은 엠아이엠(MIM : Metal-Insulator-Metal) 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 공정상의 어려움을 해결하여 특성 저하 방지 및 안정적 특성을 확보할 수 있는 엠아이엠 캐패시터 형성방법에 관한 것이다.

높은 정밀도를 요구하는 씨모스 아이씨 로직 소자(CMOS IC Logic device)에 적용되는 아날로그 캐패시터(Analog Capacitor)는 어드벤스드 아날로그 모스 기술 (Advanced Analog MOS Technology), 특히, A/D 컨버터나 스위칭 캐패시터 필터 분야의 핵심 요소이다. 이러한 아날로그 캐패시터의 구조로는 피아이피(PIP : Poly-Insulator-Poly), 피아이엠(PIM : Poly -Insulator-Metal), 엠아이피(MIP : Metal-Insulator-Poly) 및 엠아이엠(MIM : Metal-Insulator-Metal) 등 다양한 구조들이 이용되어 왔다.

이들 중에서 엠아이엠(이하, MIM) 구조는 직렬 저항(series resistance)이 낮아 높은 Q(Quality Factor) 값의 캐패시터를 구현할 수 있고, 특히, 낮은 써멀 버짓(Thermal Budget) 및 낮은 Vcc, 그리고, 작은 기생성분(Parastic Resistance & Capacitance)을 갖는 바, 아날로그 캐패시터의 대표적 구조로 이용되고 있다.

이와 같은 MIM 캐패시터를 형성하기 위해 종래에는 다음과 같은 공정을 진행하고 있다.

도 1a 내지 도 1d는 종래의 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 하부전극용 제1금속막(11)과 유전체막(12) 및 상부전극용 제2금속막(13)을 차례로 형성한다.

그런다음, 도 1b에 도시된 바와 같이, 공지의 포토리소그라피 공정에 따라 제2금속막 상에 감광막 패턴(도시안됨)을 형성한 상태에서, 상기 감광막 패턴을 식각 장벽으로 이용한 식각 공정을 통해 상기 제2금속막과 유전체막을 식각하여 상부전극(13a)을 형성한다. 도면부호 12a는 식각된 유전체막을 나타낸다.

다음으로, 도 1c에 도시된 바와 같이, 식각 장벽으로 이용된 감광막 패턴을 제거한 후, 공지의 공정을 통해 제1금속막을 패터닝하여 하부전극(11a)을 형성함과 동시에 회로배선(11b)을 형성하고, 이를 통해, MIM 캐패시터(14)를 구성한다.

그 다음, 도 1d에 도시된 바와 같이, 상기 단계까지의 기판 결과물 상에 층간절연막(15)을 증착한 후, 공지의 CMP(Chemical Mechanical Polishing) 공정을 통해 그 표면을 평탄화시킨다. 그런다음, 상기 층간절연막(15)을 식각하여 MIM 캐패시터(14)의 하부전극(11a) 및 상부전극(13a)과 회로배선(11b)을 노출시키는 콘택홀들을 형성하고, 각 콘택홀들 내에 도전물질, 예컨데, 텅스텐을 매립시켜 텅스텐플러그(16)를 형성한다. 이어서, 상기 층간절연막(15) 상에 공지의 공정에 따라 각 텅스텐플러그(16)와 개별 콘택되는 금속배선(17)을 형성하여 MIM 캐패시터의 형성을 완성한다.

그러나, 전술한 바와 같은 종래의 MIM 캐패시터 형성방법은 다음과 같은 문제점이 있다.

첫째, 전술한 MIM 캐패시터는 최소한 2000Å 이상의 두께를 가지므로, 캐패시터가 형성되지 않는 주변부와 단차를 유발하게 되는 바, 이러한 단차로 인해 층간절연막의 평탄화, 즉, CMP 공정시에 두께 제어의 어려움을 유발한다.

둘째, 하부전극과 상부전극을 노출시키기 위한 비아 식각(via etch)시, 서로 다른 깊이의 콘택홀들을 형성해야 하므로, 식각 공정의 제어에 어려움을 갖는다.

셋째, 상부전극을 형성하기 위한 식각시, 유전체막의 두께가 얇은 것과 관련해서 식각 타켓 제어(etch target control)에 어려움을 갖는다. 예컨데, 상부전극용 제2금속막이 낮은 식각 균일성과 유전체막에 대한 높은 식각 선택비를 갖지 않으면, 상기 제2금속막과 유전체막에 대한 과소 식각(under etch)시에는 상부전극용 제2금속막의 잔류물(residue)이 발생되고, 반면, 과도 식각(over etch)시에는 캐패시터 주변의 반사방지막(도시안됨)이 손상을 받아 하부전극의 마스크 형성 및 식각을 통한 패터닝에 크게 악영향을 줄 수 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 주변과의 단차를 최소화시키면서 공정 제어가 용이하도록 한 MIM 캐패시터 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 한 쌍의 제1금속배선을 형성하는 단계; 상기 제1금속배선들을 덮도록 상기 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 내에 각 제1금속배선과 콘택되는 한 쌍씩의 제1 및 제2콘택플러그를 형성하는 단계; 상기 층간절연막 상에 상기 제1콘택 플러그의 하나와 콘택되는 상부전극을 형성하는 단계; 상기 층간절연막 상에 상기 상부전극을 감싸는 형태로 유전체막을 형성하는 단계; 상기 유전체막 및 층간절연막 상에 금속막을 증착하는 단계; 및 상기 금속막을 패터닝하여 상기 유전체막을 감싸는 형태의 하부전극을 형성함과 동시에 상기 제1 및 제2콘택플러그의 나머지 하나와 각각 콘택되는 제2금속배선을 형성하는 단계를 포함하는 MIM 캐패시터 형성방법을 제공한다.

여기서, 상기 제1 내지 제3콘택플러그는 바람직하게 텅스텐플러그이다.

또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 제1금속배선을 형성하는 단계; 상기 제1금속배선을 덮도록 상기 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 내에 상기 제1금속배선과 콘택되는 한 쌍의 제1콘택플러그를 형성하는 단계; 상기 제1층간절연막 상에 상기 제1콘택플러그의 하나와 콘택되는 상부전극을 형성하는 단계; 상기 제1층간절연막 상에 상기 상부전극을 감싸는 형태로 유전체막을 형성하는 단계; 상기 유전체막 및 제1층간절연막 상에 금속막을 증착하는 단계; 상기 금속막을 패터닝하여 상기 유전체막을 감싸는 형태의 하부전극을 형성함과 동시에 상기 제1콘택플러그의 나머지 하나와 콘택되는 제2금속배선을 형성하는 단계; 상기 단계까지의 기판 결과물 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 내에 각각 하부전극 및 제2금속배선과 콘택되는 제2콘택플러그를 형성하는 단계; 및 상기 제2층간절연막 상에 각 제2콘택플러그와 콘택되는 연결배선을 형성하는 단계를 포함하는 MIM 캐패시터 형성방법을 제공한다.

본 발명에 따르면, MIM 캐패시터를 역 구조(Inverse structure)로 형성함으로써 단차에 기인하는 공정상의 어려움 및 상부전극용 금속막 식각시의 어려움을 해결할 수 있으며, 그래서, MIM 캐패시터의 안정적인 특성을 확보할 수 있다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 MIM 캐패시터 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.

도 2a를 참조하면, 소정의 하지층(도시안됨)을 구비한 반도체 기판(20)을 마련하고, 상기 기판(20) 상에 공지의 공정에 따라 한 쌍의 제1금속배선(21)을 형성한다. 그런다음, 상기 제1금속배선들(21)을 덮도록 기판(20)의 전 영역 상에 층간절연막(22)을 증착하고, CMP 공정으로 그 표면을 평탄화시킨다.

이어서, 상기 층간절연막(22)을 식각하여 각 제1금속배선(21)을 노출시키는 한 쌍씩의 콘택홀들을 형성하고, 각 콘택홀 내에 도전물질, 예컨데, 텅스텐을 매립시켜 한 쌍의 제1텅스텐플러그(23a) 및 한 쌍의 제2텅스텐플러그들(23b)을 형성한다. 그 다음, 상기 제1 및 제2텅스텐플러그(23a, 23b)를 포함한 층간절연막(22) 상에 상부전극용 제1금속막(24)을 증착한다.

도 2b를 참조하면, 상기 제1금속막을 패터닝하여 층간절연막(22) 상에 제1텅스텐플러그(23a)의 하나와 콘택되는 상부전극(24a)을 형성한다. 그런다음, 상기 상부전극(24a)을 덮도록 기판 결과물 상에 유전체막(25)을 증착한다.

도 2c를 참조하면, 공지의 공정에 따라 상기 유전체막을 상부전극(24a)을 감싸는 형태로 패터닝한다. 도면부호 25a는 패터닝된 유전체막을 나타낸다. 그런다음, 상기 유전체막(25a)을 포함한 기판 결과물 상에 하부전극용 제2금속막(26)을 증착한다.

도 2d를 참조하면, 상기 제2금속막을 패터닝하여 층간절연막(2) 상에 유전체막(25a)을 감싸는 형태이면서 제2텅스텐플러그의 하나와 콘택되는 하부전극(26a)을 형성하고, 이를 통해, 상기 하부전극(26a)과 유전체막(25a) 및 상부전극(24a)으로 구성되면서 상기 상부전극(26a)이 하부에 배치되고 상기 하부전극(24a)이 상부에 배치되는 역 구조(Inverse structure)의 MIM 캐패시터(30)를 형성한다. 또한, 상기 하부전극(26a)의 형성과 동시에 층간절연막(22) 상에 상기 제1 및 제2텅스텐플러그의 나머지 하나와 각각 콘택되는 제2금속배선(26b)을 형성한다.

도 3은 본 발명의 다른 실시예에 따라 형성된 역 구조 MIM 캐패시터를 도시한 단면도로서, 이 실시예에 따르면, 연결배선(36)은 역 구조 MIM 캐패시터(30)의 하부전극(27a)에 대해서만 상부 텅스텐플러그(34)를 적용하여 형성할 수 있다. 도면부호 32은 층간절연막을 나타낸다.

또한, 이 실시예에 따른 역 구조 MIM 캐패시터는 이전 실시예의 그것과 비교해서 하부전극과 콘택되는 제2텅스텐플러그의 형성이 제외되며, 그리고, MIM 캐패시터의 형성 후에 하부전극과 콘택하는 연결배선 형성 공정만 추가로 진행된다.

전술한 바와 같은 본 발명의 MIM 캐패시터 형성방법에 따르면, 상부전극이 하부에 배치되도록 형성되기 때문에, 그 형성시, 식각 균일성 및 유전체막과의 식 각 선택비 등은 고려하지 않아도 되며, 따라서, 종래 문제점으로 언급된 공정상의 어려움이 해결될 수 있다.

또한, 금속배선은 하부전극에 대해서만 형성하면 되므로, 층간절연막의 균일성을 고려하지 않아도 되며, 특히, 단차로 인한 비아 식각시의 문제점도 해결될 수 있다.

이상에서와 같이, 본 발명은 MIM 캐패시터를 상부전극이 하부에, 그리고, 하부전극이 상부에 배치되는 역 구조로 형성함으로써, 그 형성시, 단차로 인한 공정상의 어려움 등을 해결할 수 있으며, 따라서, 공정 마진(process margin)을 확보할 수 있음은 물론 MIM 캐패시터의 안정적인 특성을 확보할 수 있다.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

1. 반도체 기판 상에 한 쌍의 제1금속배선을 형성하는 단계;

   상기 제1금속배선들을 덮도록 상기 기판 상에 층간절연막을 형성하는 단계;

   상기 층간절연막 내에 각 제1금속배선과 콘택되는 한 쌍씩의 제1 및 제2콘택플러그를 형성하는 단계;

   상기 층간절연막 상에 상기 제1콘택플러그의 하나와 콘택되는 상부전극을 형성하는 단계;

   상기 층간절연막 상에 상기 상부전극을 감싸는 형태로 유전체막을 형성하는 단계;

   상기 유전체막 및 층간절연막 상에 금속막을 증착하는 단계; 및

   상기 금속막을 패터닝하여 상기 유전체막을 감쌈과 아울러 하나의 제2콘택플러그와 콘택되는 하부전극을 형성함과 동시에 상기 제1 및 제2콘택플러그의 나머지 하나와 각각 콘택되는 제2금속배선들을 형성하는 단계;

   를 포함하는 것을 특징으로 하는 MIM 캐패시터 형성방법.
2. 제 1 항에 있어서, 상기 제1 내지 제3콘택플러그는 텅스텐플러그인 것을 특징으로 하는 MIM 캐패시터 형성방법.
3. 반도체 기판 상에 제1금속배선을 형성하는 단계;

   상기 제1금속배선을 덮도록 상기 기판 상에 제1층간절연막을 형성하는 단계;

   상기 제1층간절연막 내에 상기 제1금속배선과 콘택되는 한 쌍의 제1콘택플러그를 형성하는 단계;

   상기 제1층간절연막 상에 상기 제1콘택플러그의 하나와 콘택되는 상부전극을 형성하는 단계;

   상기 제1층간절연막 상에 상기 상부전극을 감싸는 형태로 유전체막을 형성하는 단계;

   상기 유전체막 및 제1층간절연막 상에 금속막을 증착하는 단계;

   상기 금속막을 패터닝하여 상기 유전체막을 감싸는 형태의 하부전극을 형성함과 동시에 상기 제1콘택플러그의 나머지 하나와 콘택되는 제2금속배선을 형성하는 단계;

   상기 단계까지의 기판 결과물 상에 제2층간절연막을 형성하는 단계;

   상기 제2층간절연막 내에 각각 하부전극 및 제2금속배선과 콘택되는 제2콘택플러그를 형성하는 단계; 및

   상기 제2층간절연막 상에 각 제2콘택플러그와 콘택되는 연결배선을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터 형성방법.

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