JPH1197650A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1197650A JPH1197650A JP9273433A JP27343397A JPH1197650A JP H1197650 A JPH1197650 A JP H1197650A JP 9273433 A JP9273433 A JP 9273433A JP 27343397 A JP27343397 A JP 27343397A JP H1197650 A JPH1197650 A JP H1197650A
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- forming
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Abstract
(57)【要約】
【課題】 スタック型のキャパシタをもつ半導体装置に
おいてキャパシタ形成領域とそれ以外の領域の段差を平
坦化できる半導体装置の製造方法を提供する。 【解決手段】 層間絶縁膜１０９、１１２にストレージ
コンタクト孔１１３を形成した後、全面に多結晶シリコ
ン膜１１４を形成し、メモリセル形成部においては多結
晶シリコン膜１１４をストレージノード電極形状に加工
すると同時に、周辺回路部においてはビット線１１１上
方部分の多結晶シリコン膜１１４を他の部分と電気的に
絶縁するように島状にパターニングするとともに、前記
島状の多結晶シリコン膜１１４の中央に層間絶縁膜１１
２まで達するコンタクト孔ＣＴ１を形成し、層間絶縁膜
１１６、誘電体膜１１７、層間絶縁膜１１９を順次形成
し、コンタクトホール１２０を開孔して金属配線１２１
を形成する。
おいてキャパシタ形成領域とそれ以外の領域の段差を平
坦化できる半導体装置の製造方法を提供する。 【解決手段】 層間絶縁膜１０９、１１２にストレージ
コンタクト孔１１３を形成した後、全面に多結晶シリコ
ン膜１１４を形成し、メモリセル形成部においては多結
晶シリコン膜１１４をストレージノード電極形状に加工
すると同時に、周辺回路部においてはビット線１１１上
方部分の多結晶シリコン膜１１４を他の部分と電気的に
絶縁するように島状にパターニングするとともに、前記
島状の多結晶シリコン膜１１４の中央に層間絶縁膜１１
２まで達するコンタクト孔ＣＴ１を形成し、層間絶縁膜
１１６、誘電体膜１１７、層間絶縁膜１１９を順次形成
し、コンタクトホール１２０を開孔して金属配線１２１
を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ＤＲＡＭにおいて、周辺回路部とメ
モリセル部との段差を緩和する半導体装置の製造方法に
関する。
方法に関し、特に、ＤＲＡＭにおいて、周辺回路部とメ
モリセル部との段差を緩和する半導体装置の製造方法に
関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法の一例を、
図６〜図８の工程順断面図を用いて説明する。先ず、図
６（ａ）に示すように、シリコン基板３０１上の所定の
領域に、ＬＯＣＯＳ法により素子分離領域３０２を選択
的に形成した後、熱酸化法によりゲート酸化膜３０３を
形成する。次に、ゲート電極となる燐または砒素を含ん
だ多結晶シリコン膜３０５をＣＶＤ法によって成膜す
る。続いて、多結晶シリコン膜３０５上に二酸化シリコ
ン膜等の絶縁膜３０４をＣＶＤ法によって成膜する。
図６〜図８の工程順断面図を用いて説明する。先ず、図
６（ａ）に示すように、シリコン基板３０１上の所定の
領域に、ＬＯＣＯＳ法により素子分離領域３０２を選択
的に形成した後、熱酸化法によりゲート酸化膜３０３を
形成する。次に、ゲート電極となる燐または砒素を含ん
だ多結晶シリコン膜３０５をＣＶＤ法によって成膜す
る。続いて、多結晶シリコン膜３０５上に二酸化シリコ
ン膜等の絶縁膜３０４をＣＶＤ法によって成膜する。
【０００３】次に、フォトリソグラフィ法で絶縁膜３０
４上にゲート電極配線のフォトレジストパターンを形成
し、異方性ドライエッチング法を行うことでゲート電極
３０５を形成する。然る後に、イオン注入法でシリコン
基板３０１内に低濃度の不純物イオン注入を行う。
４上にゲート電極配線のフォトレジストパターンを形成
し、異方性ドライエッチング法を行うことでゲート電極
３０５を形成する。然る後に、イオン注入法でシリコン
基板３０１内に低濃度の不純物イオン注入を行う。
【０００４】次に、図６（ｂ）に示すように、ゲート電
極３０５および絶縁膜３０４の両側面にサイドウォール
絶縁膜３０６を形成する。
極３０５および絶縁膜３０４の両側面にサイドウォール
絶縁膜３０６を形成する。
【０００５】次に、図６（ｃ）に示すように、シリコン
基板３０１内にトランジスタのソース、ドレイン３０７
となる高濃度の不純物イオンをイオン注入法で導入す
る。
基板３０１内にトランジスタのソース、ドレイン３０７
となる高濃度の不純物イオンをイオン注入法で導入す
る。
【０００６】次に、図６（ｄ）に示すように、層間絶縁
膜３０８を形成し、フォトリソグラフィ法、ドライエッ
チング法を用いてビット線コンタクト３０９を開口す
る。
膜３０８を形成し、フォトリソグラフィ法、ドライエッ
チング法を用いてビット線コンタクト３０９を開口す
る。
【０００７】次に、図７（ａ）に示すように、ＣＶＤ法
で燐または砒素を含んだ多結晶シリコン膜を成膜し、フ
ォトリソグラフィ法、ドライエッチング法を用いてこの
多結晶シリコン膜を加工してビット線３１０を形成す
る。
で燐または砒素を含んだ多結晶シリコン膜を成膜し、フ
ォトリソグラフィ法、ドライエッチング法を用いてこの
多結晶シリコン膜を加工してビット線３１０を形成す
る。
【０００８】次に、図７（ｂ）に示すように、層間絶縁
膜３１１を形成し、フォトリソグラフィ法、ドライエッ
チング法を用いてストレージノードコンタクト３１２を
開口する。
膜３１１を形成し、フォトリソグラフィ法、ドライエッ
チング法を用いてストレージノードコンタクト３１２を
開口する。
【０００９】次に、図７（ｃ）に示すように、ＣＶＤ法
で燐または砒素を含んだ多結晶シリコン膜を成膜し、フ
ォトリソグラフィ法、ドライエッチング法を用いてこの
多結晶シリコン膜を加工してストレージノード３１３を
形成する。
で燐または砒素を含んだ多結晶シリコン膜を成膜し、フ
ォトリソグラフィ法、ドライエッチング法を用いてこの
多結晶シリコン膜を加工してストレージノード３１３を
形成する。
【００１０】次に、図８（ａ）に示すように、キャパシ
タ誘電膜３１４、セルプレート３１５を形成する。
タ誘電膜３１４、セルプレート３１５を形成する。
【００１１】次に、図８（ｂ）に示したように、層間絶
縁膜３１６を形成し、フォトリソグラフィ法、ドライエ
ッチング法を用いてコンタクトホール３１７を開口す
る。この後、メタル配線３１８等が形成されＤＲＡＭが
製造される。
縁膜３１６を形成し、フォトリソグラフィ法、ドライエ
ッチング法を用いてコンタクトホール３１７を開口す
る。この後、メタル配線３１８等が形成されＤＲＡＭが
製造される。
【００１２】
【発明が解決しようとする課題】しかしながら、上記の
ように配線層が幾重にも折り重なることによってパター
ン密度の違いが生じて段差が形成されることになる。特
に、上記のようなＤＲＡＭなどの素子では、大容量化に
伴ってキャパシタ層の厚さが非常に大きくなり、メモリ
セル内（図６〜図８の左側）と周辺回路パターン部（図
６〜図８の右側）で前記段差は非常に大きくなってしま
う。
ように配線層が幾重にも折り重なることによってパター
ン密度の違いが生じて段差が形成されることになる。特
に、上記のようなＤＲＡＭなどの素子では、大容量化に
伴ってキャパシタ層の厚さが非常に大きくなり、メモリ
セル内（図６〜図８の左側）と周辺回路パターン部（図
６〜図８の右側）で前記段差は非常に大きくなってしま
う。
【００１３】このため、この段差上に配線層を形成する
と、フォトリソグラフィ工程でのレジストパターン形成
時に焦点深度の不足から断線を起こしたり、また段差の
側のレジスト膜厚の不均一によってパターンショートや
エッチング時のレジスト膜厚の不足などの問題を生じ
る。
と、フォトリソグラフィ工程でのレジストパターン形成
時に焦点深度の不足から断線を起こしたり、また段差の
側のレジスト膜厚の不均一によってパターンショートや
エッチング時のレジスト膜厚の不足などの問題を生じ
る。
【００１４】また、このような段差を緩和するために、
層間絶縁膜３１６を厚く形成して、層間絶縁膜３１６に
ＣＭＰをかけたりしていたが、このＣＭＰ法は、段差を
完全に平坦化できるものの、図９のように周辺回路部の
コンタクトホール３１８が非常に深くなり、コンタクト
ホール形成時にエッチングが困難になったり、レジスト
が不足したりする等の問題があった。
層間絶縁膜３１６を厚く形成して、層間絶縁膜３１６に
ＣＭＰをかけたりしていたが、このＣＭＰ法は、段差を
完全に平坦化できるものの、図９のように周辺回路部の
コンタクトホール３１８が非常に深くなり、コンタクト
ホール形成時にエッチングが困難になったり、レジスト
が不足したりする等の問題があった。
【００１５】そこで本発明は、パターンの粗密による段
差を解消することによって平坦化を容易に行うことがで
き、かつ、深いコンタクトホールの形成が容易である信
頼性の高い半導体装置の製造方法を提供することを目的
とする。
差を解消することによって平坦化を容易に行うことがで
き、かつ、深いコンタクトホールの形成が容易である信
頼性の高い半導体装置の製造方法を提供することを目的
とする。
【００１６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成されたゲート絶縁膜、ゲ
ート電極、キャップ絶縁膜、および前記半導体基板に形
成された前記ゲート電極のソース／ドレイン拡散層とを
備えた半導体基板上に、第一の層間絶縁膜を形成する第
一の工程と、前記第一の層間絶縁膜に、前記半導体基板
まで達する第一のビットコンタクト孔を形成する第二の
工程と、前記第一の層間絶縁膜上に、前記第一のビット
コンタクト孔を介して前記半導体基板に接続するように
ビット線を形成する第三の工程と、前記第三の工程後、
前記半導体基板上に第二の層間絶縁膜を形成する第四の
工程と、前記第一の層間絶縁膜および前記第二の層間絶
縁膜に、前記半導体基板まで達するストレージコンタク
ト孔を形成する第五の工程と、前記第五の工程後、前記
半導体基板上に第一の導電膜を形成する第六の工程と、
前記半導体基板のメモリセル形成部においては、前記第
一の導電膜をストレージノード電極形状に加工し、同時
に、前記半導体基板の周辺回路部においては、前記第一
の導電膜の前記ビット線上方部分を、前記第一の導電膜
の他の部分と電気的に絶縁するように島状にパターニン
グするとともに、前記島状にパターニングした前記第一
の導電膜に、前記第二の層間絶縁膜まで達する第二のビ
ットコンタクト孔を形成する第七の工程と、前記第七の
工程後、前記半導体基板の前記周辺回路部上に第三の層
間絶縁膜を形成する第八の工程と、前記第八の工程後、
前記半導体基板のメモリセル形成部上に、誘電体膜と第
二の導電膜とを順次形成して、前記第二の導電膜をセル
プレート電極形状に加工する第九の工程と、前記第九の
工程後、前記半導体基板上に第四の層間絶縁膜を形成す
る第十の工程と、前記第二のビットコンタクト孔の上方
部分の前記第三の層間絶縁膜および前記第四の層間絶縁
膜を、前記島状にパターニングした第一の導電膜をエッ
チングストッパーとして開孔して、引き続き、前記島状
にパターニングした第一の導電膜をマスクにして、前記
第二のビットコンタクト孔内の前記第三の層間絶縁膜お
よび前記第二のビットコンタクト孔下方部の前記第二の
層間絶縁膜を開孔し、前記ビット線まで達する第三のビ
ットコンタクト孔を形成する第十一の工程と、前記半導
体基板上に、前記第三のビットコンタクト孔を介して前
記ビット線に接続するように金属配線を形成する第十二
の工程とを備えることを特徴としている。
造方法は、半導体基板上に形成されたゲート絶縁膜、ゲ
ート電極、キャップ絶縁膜、および前記半導体基板に形
成された前記ゲート電極のソース／ドレイン拡散層とを
備えた半導体基板上に、第一の層間絶縁膜を形成する第
一の工程と、前記第一の層間絶縁膜に、前記半導体基板
まで達する第一のビットコンタクト孔を形成する第二の
工程と、前記第一の層間絶縁膜上に、前記第一のビット
コンタクト孔を介して前記半導体基板に接続するように
ビット線を形成する第三の工程と、前記第三の工程後、
前記半導体基板上に第二の層間絶縁膜を形成する第四の
工程と、前記第一の層間絶縁膜および前記第二の層間絶
縁膜に、前記半導体基板まで達するストレージコンタク
ト孔を形成する第五の工程と、前記第五の工程後、前記
半導体基板上に第一の導電膜を形成する第六の工程と、
前記半導体基板のメモリセル形成部においては、前記第
一の導電膜をストレージノード電極形状に加工し、同時
に、前記半導体基板の周辺回路部においては、前記第一
の導電膜の前記ビット線上方部分を、前記第一の導電膜
の他の部分と電気的に絶縁するように島状にパターニン
グするとともに、前記島状にパターニングした前記第一
の導電膜に、前記第二の層間絶縁膜まで達する第二のビ
ットコンタクト孔を形成する第七の工程と、前記第七の
工程後、前記半導体基板の前記周辺回路部上に第三の層
間絶縁膜を形成する第八の工程と、前記第八の工程後、
前記半導体基板のメモリセル形成部上に、誘電体膜と第
二の導電膜とを順次形成して、前記第二の導電膜をセル
プレート電極形状に加工する第九の工程と、前記第九の
工程後、前記半導体基板上に第四の層間絶縁膜を形成す
る第十の工程と、前記第二のビットコンタクト孔の上方
部分の前記第三の層間絶縁膜および前記第四の層間絶縁
膜を、前記島状にパターニングした第一の導電膜をエッ
チングストッパーとして開孔して、引き続き、前記島状
にパターニングした第一の導電膜をマスクにして、前記
第二のビットコンタクト孔内の前記第三の層間絶縁膜お
よび前記第二のビットコンタクト孔下方部の前記第二の
層間絶縁膜を開孔し、前記ビット線まで達する第三のビ
ットコンタクト孔を形成する第十一の工程と、前記半導
体基板上に、前記第三のビットコンタクト孔を介して前
記ビット線に接続するように金属配線を形成する第十二
の工程とを備えることを特徴としている。
【００１７】また、本発明の他の特徴とするところは、
半導体基板上に形成されたゲート絶縁膜、ゲート電極、
キャップ絶縁膜、および前記半導体基板に形成された、
前記ゲート電極のソース／ドレイン拡散層とを備えた半
導体基板上に、第一の層間絶縁膜を形成する第一の工程
と、前記第一の層間絶縁膜に、前記半導体基板まで達す
る第一のビットコンタクト孔を形成する第二の工程と、
前記第一の層間絶縁膜上に、前記第一のビットコンタク
ト孔を介して前記半導体基板に接続するようにビット線
を形成する第三の工程と、前記第三の工程後、前記半導
体基板上に第二の層間絶縁膜を形成する第四の工程と、
前記第一の層間絶縁膜および前記第二の層間絶縁膜に、
前記半導体基板まで達するストレージコンタクト孔を形
成する第五の工程と、前記第五の工程後、前記半導体基
板上に第一の導電膜を形成する第六の工程と、前記半導
体基板の周辺回路部において、前記第一の導電膜と前記
第二の層間絶縁膜に、前記ビット線まで達する第二のビ
ットコンタクト孔を形成する第七の工程と、前記第二の
ビットコンタクト孔内に第一の金属膜および第二の金属
膜を順次形成して、前記第二のビットコンタクト孔内に
プラグを形成する第八の工程と、前記半導体基板のメモ
リセル形成部においては、前記第一の導電膜をストレー
ジノード電極形状に加工し、同時に、前記半導体基板の
周辺回路部においては、前記第二のビットコンタクト孔
近傍の前記第一の導電膜を、前記第一の導電膜の他の部
分と電気的に絶縁するように島状にパターニングする第
九の工程と、前記第九の工程後、前記半導体基板のメモ
リセル形成部および周辺回路部上に、誘電体膜と第二の
導電膜を順次形成して、前記第二の導電膜をセルプレー
ト電極形状に加工する第十の工程と、前記第十の工程
後、前記半導体基板上に第三の層間絶縁膜を形成する第
十一の工程と、前記第三の層間絶縁膜、前記第二の導電
膜、および前記誘電体膜を開孔して、前記プラグまで達
する第三のビットコンタクト孔を形成する第十一の工程
と、前記半導体基板上に、前記第三のビットコンタクト
孔を介して前記プラグに接続するように金属配線を形成
する第十二の工程とを備えることを特徴としている。
半導体基板上に形成されたゲート絶縁膜、ゲート電極、
キャップ絶縁膜、および前記半導体基板に形成された、
前記ゲート電極のソース／ドレイン拡散層とを備えた半
導体基板上に、第一の層間絶縁膜を形成する第一の工程
と、前記第一の層間絶縁膜に、前記半導体基板まで達す
る第一のビットコンタクト孔を形成する第二の工程と、
前記第一の層間絶縁膜上に、前記第一のビットコンタク
ト孔を介して前記半導体基板に接続するようにビット線
を形成する第三の工程と、前記第三の工程後、前記半導
体基板上に第二の層間絶縁膜を形成する第四の工程と、
前記第一の層間絶縁膜および前記第二の層間絶縁膜に、
前記半導体基板まで達するストレージコンタクト孔を形
成する第五の工程と、前記第五の工程後、前記半導体基
板上に第一の導電膜を形成する第六の工程と、前記半導
体基板の周辺回路部において、前記第一の導電膜と前記
第二の層間絶縁膜に、前記ビット線まで達する第二のビ
ットコンタクト孔を形成する第七の工程と、前記第二の
ビットコンタクト孔内に第一の金属膜および第二の金属
膜を順次形成して、前記第二のビットコンタクト孔内に
プラグを形成する第八の工程と、前記半導体基板のメモ
リセル形成部においては、前記第一の導電膜をストレー
ジノード電極形状に加工し、同時に、前記半導体基板の
周辺回路部においては、前記第二のビットコンタクト孔
近傍の前記第一の導電膜を、前記第一の導電膜の他の部
分と電気的に絶縁するように島状にパターニングする第
九の工程と、前記第九の工程後、前記半導体基板のメモ
リセル形成部および周辺回路部上に、誘電体膜と第二の
導電膜を順次形成して、前記第二の導電膜をセルプレー
ト電極形状に加工する第十の工程と、前記第十の工程
後、前記半導体基板上に第三の層間絶縁膜を形成する第
十一の工程と、前記第三の層間絶縁膜、前記第二の導電
膜、および前記誘電体膜を開孔して、前記プラグまで達
する第三のビットコンタクト孔を形成する第十一の工程
と、前記半導体基板上に、前記第三のビットコンタクト
孔を介して前記プラグに接続するように金属配線を形成
する第十二の工程とを備えることを特徴としている。
【００１８】また、本発明のその他の特徴とするところ
は、前記第一の金属膜はチタン膜であり、前記第二の金
属膜はタングステン膜であることを特徴としている。
は、前記第一の金属膜はチタン膜であり、前記第二の金
属膜はタングステン膜であることを特徴としている。
【００１９】
【作用】本発明は前記技術手段よりなるので、前記キャ
パシタ形成層の全部または一部をキャパシタ領域以外に
も配置することができ、パターンの粗密が緩和される。
また、前記コンタクトホール領域のノード電極層を除去
することによって、深いコンタクトホールを形成する際
に、前記ノード電極層がマスクの役割を果たす。
パシタ形成層の全部または一部をキャパシタ領域以外に
も配置することができ、パターンの粗密が緩和される。
また、前記コンタクトホール領域のノード電極層を除去
することによって、深いコンタクトホールを形成する際
に、前記ノード電極層がマスクの役割を果たす。
【００２０】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法をＤＲＡＭに適用した場合の第一の実施の形態を、
図１〜図３を用いて工程順に説明する。なお、図１〜図
３において、左側はメモリセル部であり、右側は周辺回
路部である。
方法をＤＲＡＭに適用した場合の第一の実施の形態を、
図１〜図３を用いて工程順に説明する。なお、図１〜図
３において、左側はメモリセル部であり、右側は周辺回
路部である。
【００２１】まず、図１（ａ）に示すように、半導体シ
リコン基板１０１（比抵抗１〜１２Ωｃｍ，ボロン含
有）の主表面上に、公知の熱酸化法により、ＬＯＣＯＳ
酸化膜（二酸化シリコン膜）１０２を、例えば膜厚４０
０ｎｍに形成する。
リコン基板１０１（比抵抗１〜１２Ωｃｍ，ボロン含
有）の主表面上に、公知の熱酸化法により、ＬＯＣＯＳ
酸化膜（二酸化シリコン膜）１０２を、例えば膜厚４０
０ｎｍに形成する。
【００２２】次に、公知の熱酸化法により、ゲート酸化
膜（二酸化シリコン膜）１０３を例えば膜厚１０〜２０
ｎｍに形成する。次に、公知のＣＶＤ法により、ゲート
電極となる燐または砒素を２〜６×１０20／ｃｍ3 程度
含有させた多結晶シリコン膜１０４を、例えば１００ｎ
ｍ程度成膜させた後、公知のＣＶＤ法により二酸化シリ
コン膜１０５を例えば２００ｎｍ程度成膜させる。然る
後、フォトレジストを塗布し、公知のフォトリソグラフ
ィ法によって、フォトレジストをゲート電極のパターン
に加工する。
膜（二酸化シリコン膜）１０３を例えば膜厚１０〜２０
ｎｍに形成する。次に、公知のＣＶＤ法により、ゲート
電極となる燐または砒素を２〜６×１０20／ｃｍ3 程度
含有させた多結晶シリコン膜１０４を、例えば１００ｎ
ｍ程度成膜させた後、公知のＣＶＤ法により二酸化シリ
コン膜１０５を例えば２００ｎｍ程度成膜させる。然る
後、フォトレジストを塗布し、公知のフォトリソグラフ
ィ法によって、フォトレジストをゲート電極のパターン
に加工する。
【００２３】次に、このフォトレジストの電極パターン
をマスクとして、公知のエッチング法で二酸化シリコン
膜１０５を異方性ドライエッチングし、ゲート電極のパ
ターンに加工する。
をマスクとして、公知のエッチング法で二酸化シリコン
膜１０５を異方性ドライエッチングし、ゲート電極のパ
ターンに加工する。
【００２４】続いて、公知のアッシング法により、フォ
トレジストを除去後、二酸化シリコン膜１０５をマスク
として公知のエッチング法で多結晶シリコン膜１０４を
異方性ドライエッチングし、ゲート電極のパターンに加
工する。然る後に、ゲート酸化膜１０３を介して公知の
イオン注入法により、燐イオンを例えば３０〜１５０Ｋ
ｅＶで５×１０12〜５×１０13［ｉｏｎｓ／ｃｍ2 ］程
度注入し、低濃度の不純物拡散層１０６を形成する。
トレジストを除去後、二酸化シリコン膜１０５をマスク
として公知のエッチング法で多結晶シリコン膜１０４を
異方性ドライエッチングし、ゲート電極のパターンに加
工する。然る後に、ゲート酸化膜１０３を介して公知の
イオン注入法により、燐イオンを例えば３０〜１５０Ｋ
ｅＶで５×１０12〜５×１０13［ｉｏｎｓ／ｃｍ2 ］程
度注入し、低濃度の不純物拡散層１０６を形成する。
【００２５】次に、図１（ｂ）に示すように、公知のＣ
ＶＤ法により二酸化シリコン膜を、例えば１００〜２０
０ｎｍ程度成膜させ、公知のエッチング法で異方性ドラ
イエッチングしてサイドウォール１０７を形成する。
ＶＤ法により二酸化シリコン膜を、例えば１００〜２０
０ｎｍ程度成膜させ、公知のエッチング法で異方性ドラ
イエッチングしてサイドウォール１０７を形成する。
【００２６】次に、公知のイオン注入法により、砒素イ
オンを例えば５０〜１００ＫｅＶで５×１０15〜５×１
０16［ｉｏｎｓ／ｃｍ2 ］程度注入し、高濃度の不純物
拡散層１０８を形成する。
オンを例えば５０〜１００ＫｅＶで５×１０15〜５×１
０16［ｉｏｎｓ／ｃｍ2 ］程度注入し、高濃度の不純物
拡散層１０８を形成する。
【００２７】次に、図１（ｃ）に示すように、層間絶縁
膜１０９を形成し、フォトリソグラフィ法、ドライエッ
チング法を用いてビット線コンタクト１１０を開口す
る。
膜１０９を形成し、フォトリソグラフィ法、ドライエッ
チング法を用いてビット線コンタクト１１０を開口す
る。
【００２８】次に、図１（ｄ）に示すように、ビット線
となるＣＶＤ法で燐または砒素を含んだ多結晶シリコン
膜を成膜し、フォトリソグラフィ法、ドライエッチング
法を用いてビット線１１１を形成する。
となるＣＶＤ法で燐または砒素を含んだ多結晶シリコン
膜を成膜し、フォトリソグラフィ法、ドライエッチング
法を用いてビット線１１１を形成する。
【００２９】次に、図２（ａ）に示すように、層間絶縁
膜１１２を形成し、フォトリソグラフィ法、ドライエッ
チング法を用いてストレージノードコンタクト１１３を
開口する。
膜１１２を形成し、フォトリソグラフィ法、ドライエッ
チング法を用いてストレージノードコンタクト１１３を
開口する。
【００３０】次に、図２（ｂ）に示すように、ストレー
ジノードとなる燐または砒素を含んだ多結晶シリコン膜
をＣＶＤ法で８００ｎｍ程度成膜し、フォトリソグラフ
ィ法、ドライエッチング法を用いてストレージノード１
１４を形成すると同時に、周辺回路部においては、前記
多結晶シリコン膜を島状のパターン１１５に形成する。
ジノードとなる燐または砒素を含んだ多結晶シリコン膜
をＣＶＤ法で８００ｎｍ程度成膜し、フォトリソグラフ
ィ法、ドライエッチング法を用いてストレージノード１
１４を形成すると同時に、周辺回路部においては、前記
多結晶シリコン膜を島状のパターン１１５に形成する。
【００３１】この際、島状のパターン１１５にはコンタ
クトホールＣＴ１を１つだけ含むように形成し、溝ＴＲ
によって、コンタクトホールＣＴ１近傍のパターン１１
５ａと、それ以外のパターン１１５ｂとを分断する。な
お、コンタクトホールＣＴ１は形成しなくてもよい。
クトホールＣＴ１を１つだけ含むように形成し、溝ＴＲ
によって、コンタクトホールＣＴ１近傍のパターン１１
５ａと、それ以外のパターン１１５ｂとを分断する。な
お、コンタクトホールＣＴ１は形成しなくてもよい。
【００３２】次に、図２（ｃ）に示すように、二酸化シ
リコン膜１１６を、例えば２００ｎｍ程度成膜させ、キ
ャパシタ形成領域の二酸化シリコン膜１１６をフォトリ
ソグラフィ法、ウエットエッチング法を用い除去する。
リコン膜１１６を、例えば２００ｎｍ程度成膜させ、キ
ャパシタ形成領域の二酸化シリコン膜１１６をフォトリ
ソグラフィ法、ウエットエッチング法を用い除去する。
【００３３】次に、図３（ａ）に示すように、誘電膜１
１７および多結晶シリコン膜１１８を全面に形成し、フ
ォトリソグラフィー法およびエッチング法を用いて、二
酸化シリコン膜１１６をエッチングストッパーとして周
辺回路部の多結晶シリコン膜１１８を除去し、キャパシ
タ形成領域に、キャパシタ誘電膜１１７、セルプレート
電極１１８を形成してキャパシタを形成する。
１７および多結晶シリコン膜１１８を全面に形成し、フ
ォトリソグラフィー法およびエッチング法を用いて、二
酸化シリコン膜１１６をエッチングストッパーとして周
辺回路部の多結晶シリコン膜１１８を除去し、キャパシ
タ形成領域に、キャパシタ誘電膜１１７、セルプレート
電極１１８を形成してキャパシタを形成する。
【００３４】次に、図３（ｂ）に示すように、層間絶縁
膜１１９を形成し、フォトリソグラフィ法、ドライエッ
チング法を用いてコンタクトホール１２０を開口する。
この際、コンタクトホールＣＴ１近傍には多結晶シリコ
ン膜の島状パターン１１５ａがあるため、レジストパタ
ーンのホール径はコンタクトホールＣＴ１のホール径よ
りも大きく形成する。
膜１１９を形成し、フォトリソグラフィ法、ドライエッ
チング法を用いてコンタクトホール１２０を開口する。
この際、コンタクトホールＣＴ１近傍には多結晶シリコ
ン膜の島状パターン１１５ａがあるため、レジストパタ
ーンのホール径はコンタクトホールＣＴ１のホール径よ
りも大きく形成する。
【００３５】次に、図３（ｃ）に示すように、メタル配
線１２１の形成等を行い、ＤＲＡＭ回路を製造する。
線１２１の形成等を行い、ＤＲＡＭ回路を製造する。
【００３６】図４および図５は、本発明をＤＲＡＭに適
用した第二の実施の形態の断面図である。なお、図４お
よび図５において、左側はメモリセル部であり、右側は
周辺回路部である。
用した第二の実施の形態の断面図である。なお、図４お
よび図５において、左側はメモリセル部であり、右側は
周辺回路部である。
【００３７】まず、図４（ａ）に示すように、図１
（ａ）〜図２（ａ）までと同じ製造方法で、ストレージ
ノードコンタクトを形成する。
（ａ）〜図２（ａ）までと同じ製造方法で、ストレージ
ノードコンタクトを形成する。
【００３８】次に、図４（ｂ）に示すように、公知のＣ
ＶＤ法により、ストレージノードとなる燐または砒素を
含んだ多結晶シリコン膜２０１を８００ｎｍ程度成膜
し、フォトリソグラフィ法、ドライエッチング法を用い
てコンタクトホール領域の多結晶シリコン膜２０１を除
去する。
ＶＤ法により、ストレージノードとなる燐または砒素を
含んだ多結晶シリコン膜２０１を８００ｎｍ程度成膜
し、フォトリソグラフィ法、ドライエッチング法を用い
てコンタクトホール領域の多結晶シリコン膜２０１を除
去する。
【００３９】次に、多結晶シリコン膜をマスクにドライ
エッチング法を用いてビット線１１１までコンタクトホ
ール２０２を開口する。
エッチング法を用いてビット線１１１までコンタクトホ
ール２０２を開口する。
【００４０】その後、図４（ｃ）に示すように、公知の
ＣＶＤ法でチタン２０３を２０ｎｍ程度、タングステン
２０４を４００ｎｍ程度成膜し、コンタクトホール２０
２内部をタングステン２０４で埋め込む。
ＣＶＤ法でチタン２０３を２０ｎｍ程度、タングステン
２０４を４００ｎｍ程度成膜し、コンタクトホール２０
２内部をタングステン２０４で埋め込む。
【００４１】次に、公知のドライエッチング法を用いて
コンタクトホール２０２内部以外のチタン２０３および
タングステン２０４を除去し、タングステンプラグ２０
５を形成する。
コンタクトホール２０２内部以外のチタン２０３および
タングステン２０４を除去し、タングステンプラグ２０
５を形成する。
【００４２】次に、図５（ａ）に示すように、フォトリ
ソグラフィ法、ドライエッチング法を用いてストレージ
ノード２０６を形成すると同時に、周辺回路部において
は、前記多結晶シリコン膜を島状のパターン２０７に形
成する。島状のパターン２０７は、コンタクトプラグ２
０５を含むパターン領域２０７ａと、溝ＴＲによってパ
ターン領域２０７ａと分断されたパターン領域２０７ｂ
とを含む。
ソグラフィ法、ドライエッチング法を用いてストレージ
ノード２０６を形成すると同時に、周辺回路部において
は、前記多結晶シリコン膜を島状のパターン２０７に形
成する。島状のパターン２０７は、コンタクトプラグ２
０５を含むパターン領域２０７ａと、溝ＴＲによってパ
ターン領域２０７ａと分断されたパターン領域２０７ｂ
とを含む。
【００４３】次に、図５（ｂ）に示すように、キャパシ
タ誘電膜２０８、セルプレート電極２０９を形成しキャ
パシタを形成する。この際、キャパシタ誘電膜２０８お
よびセルプレート電極膜は島状パターン２０７を覆い、
かつ、島状パターン２０７ａと島状パターン２０７ｂと
を覆うセルプレート電極２０９が分断されるように形成
する。
タ誘電膜２０８、セルプレート電極２０９を形成しキャ
パシタを形成する。この際、キャパシタ誘電膜２０８お
よびセルプレート電極膜は島状パターン２０７を覆い、
かつ、島状パターン２０７ａと島状パターン２０７ｂと
を覆うセルプレート電極２０９が分断されるように形成
する。
【００４４】次に、図５（ｃ）に示すように、絶縁膜か
らなる平坦化膜２１０の形成、コンタクトホール２１１
の開孔、メタル配線２１２の形成等を行い、ＤＲＡＭ回
路を製造する。
らなる平坦化膜２１０の形成、コンタクトホール２１１
の開孔、メタル配線２１２の形成等を行い、ＤＲＡＭ回
路を製造する。
【００４５】以上述べたように、第１の実施の形態およ
び第２の実施の形態によれば、周辺回路部にもキャパシ
タ形成膜の一部または全部が残留しているため、後の平
坦化において段差が緩和される。
び第２の実施の形態によれば、周辺回路部にもキャパシ
タ形成膜の一部または全部が残留しているため、後の平
坦化において段差が緩和される。
【００４６】また、コンタクトホール１２０、２１１を
開口する際には、島状のパターン１１５、２０７よりも
小さく、かつ、コンタクトホールＣＴ１、２０２のホー
ル径よりも大きなホール径でフォトレジストパターンを
形成すればよいため、下層配線層との合わせマージンが
大きくなっていることは明らかである。
開口する際には、島状のパターン１１５、２０７よりも
小さく、かつ、コンタクトホールＣＴ１、２０２のホー
ル径よりも大きなホール径でフォトレジストパターンを
形成すればよいため、下層配線層との合わせマージンが
大きくなっていることは明らかである。
【００４７】また、本実施の形態の半導体装置の製造方
法の効果は、ＤＲＡＭに限らず、スタック型のキャパシ
タを有する全ての半導体装置に適用できることは自明で
ある。
法の効果は、ＤＲＡＭに限らず、スタック型のキャパシ
タを有する全ての半導体装置に適用できることは自明で
ある。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
キャパシタを形成しない領域にもキャパシタ形成膜の一
部または全部が残留しているため、従来問題となってい
たフォトリソグラフィー技術を用いてキャパシタ形成後
の配線層をパターニングする際に、焦点深度の不足によ
る配線の断線や段差の側のレジスト膜厚の不均一による
パターンショートやエッチング時のレジスト膜厚不足を
解消できる。
キャパシタを形成しない領域にもキャパシタ形成膜の一
部または全部が残留しているため、従来問題となってい
たフォトリソグラフィー技術を用いてキャパシタ形成後
の配線層をパターニングする際に、焦点深度の不足によ
る配線の断線や段差の側のレジスト膜厚の不均一による
パターンショートやエッチング時のレジスト膜厚不足を
解消できる。
【００４９】また、キャパシタ形成層の上下の配線層間
を接続するコンタクトホールを形成する際には実際のコ
ンタクトホール径よりもフォトレジストパターンを大き
く開口でき、また下層配線層との合わせマージンも大き
くなっていることから容易に深いコンタクトホールを形
成することができ、高い信頼性を有する半導体装置を製
造することができる。
を接続するコンタクトホールを形成する際には実際のコ
ンタクトホール径よりもフォトレジストパターンを大き
く開口でき、また下層配線層との合わせマージンも大き
くなっていることから容易に深いコンタクトホールを形
成することができ、高い信頼性を有する半導体装置を製
造することができる。
【図１】本発明をＤＲＡＭに適用した第一の実施の形態
を示す半導体装置の製造工程順断面図である。
を示す半導体装置の製造工程順断面図である。
【図２】本発明をＤＲＡＭに適用した第一の実施の形態
を示す半導体装置の製造工程順断面図である。
を示す半導体装置の製造工程順断面図である。
【図３】本発明をＤＲＡＭに適用した第一の実施の形態
を示す半導体装置の製造工程順断面図である。
を示す半導体装置の製造工程順断面図である。
【図４】本発明をＤＲＡＭに適用した第二の実施の形態
を示す半導体装置の製造工程順断面図である。
を示す半導体装置の製造工程順断面図である。
【図５】本発明をＤＲＡＭに適用した第二の実施の形態
を示す半導体装置の製造工程順断面図である。
を示す半導体装置の製造工程順断面図である。
【図６】従来技術を説明するための製造工程順断面図で
ある。
ある。
【図７】従来技術を説明するための製造工程順断面図で
ある。
ある。
【図８】従来技術を説明するための製造工程順断面図で
ある。
ある。
【図９】従来技術を説明するための製造工程順断面図で
ある。
ある。
１０１ 半導体シリコン基板 １０２ ＬＯＣＯＳ酸化膜（二酸化シリコン膜） １０３ ゲート酸化膜 １０４ 多結晶シリコン膜 １０５ 二酸化シリコン膜 １０６ 低濃度不純物拡散層 １０７ サイドウォール １０８ 高濃度不純物拡散層 １０９ 層間絶縁膜 １１０ ビット線コンタクト １１１ ビット線 １１２ 層間絶縁膜 １１３ ストレージノードコンタクト １１４ ストレージノード電極 １１５ １１５ａ、１１５ｂ 島状パターン １１６ 二酸化シリコン膜 １１７ キャパシタ誘電膜 １１８ セルプレート電極 １１９ 層間絶縁膜 １２０ コンタクトホール １２１ メタル配線
Claims (3)
- 【請求項１】 半導体基板上に形成されたゲート絶縁
膜、ゲート電極、キャップ絶縁膜、および前記半導体基
板に形成された前記ゲート電極のソース／ドレイン拡散
層とを備えた半導体基板上に、第一の層間絶縁膜を形成
する第一の工程と、 前記第一の層間絶縁膜に、前記半導体基板まで達する第
一のビットコンタクト孔を形成する第二の工程と、 前記第一の層間絶縁膜上に、前記第一のビットコンタク
ト孔を介して前記半導体基板に接続するようにビット線
を形成する第三の工程と、 前記第三の工程後、前記半導体基板上に第二の層間絶縁
膜を形成する第四の工程と、 前記第一の層間絶縁膜および前記第二の層間絶縁膜に、
前記半導体基板まで達するストレージコンタクト孔を形
成する第五の工程と、 前記第五の工程後、前記半導体基板上に第一の導電膜を
形成する第六の工程と、 前記半導体基板のメモリセル形成部においては、前記第
一の導電膜をストレージノード電極形状に加工し、同時
に、前記半導体基板の周辺回路部においては、前記第一
の導電膜の前記ビット線上方部分を、前記第一の導電膜
の他の部分と電気的に絶縁するように島状にパターニン
グするとともに、前記島状にパターニングした前記第一
の導電膜に、前記第二の層間絶縁膜まで達する第二のビ
ットコンタクト孔を形成する第七の工程と、 前記第七の工程後、前記半導体基板の前記周辺回路部上
に第三の層間絶縁膜を形成する第八の工程と、 前記第八の工程後、前記半導体基板のメモリセル形成部
上に、誘電体膜と第二の導電膜とを順次形成して、前記
第二の導電膜をセルプレート電極形状に加工する第九の
工程と、 前記第九の工程後、前記半導体基板上に第四の層間絶縁
膜を形成する第十の工程と、 前記第二のビットコンタクト孔の上方部分の前記第三の
層間絶縁膜および前記第四の層間絶縁膜を、前記島状に
パターニングした第一の導電膜をエッチングストッパー
として開孔して、引き続き、前記島状にパターニングし
た第一の導電膜をマスクにして、前記第二のビットコン
タクト孔内の前記第三の層間絶縁膜および前記第二のビ
ットコンタクト孔下方部の前記第二の層間絶縁膜を開孔
し、前記ビット線まで達する第三のビットコンタクト孔
を形成する第十一の工程と、 前記半導体基板上に、前記第三のビットコンタクト孔を
介して前記ビット線に接続するように金属配線を形成す
る第十二の工程とを備えることを特徴とする半導体装置
の製造方法。 - 【請求項２】 半導体基板上に形成されたゲート絶縁
膜、ゲート電極、キャップ絶縁膜、および前記半導体基
板に形成された、前記ゲート電極のソース／ドレイン拡
散層とを備えた半導体基板上に、第一の層間絶縁膜を形
成する第一の工程と、 前記第一の層間絶縁膜に、前記半導体基板まで達する第
一のビットコンタクト孔を形成する第二の工程と、 前記第一の層間絶縁膜上に、前記第一のビットコンタク
ト孔を介して前記半導体基板に接続するようにビット線
を形成する第三の工程と、 前記第三の工程後、前記半導体基板上に第二の層間絶縁
膜を形成する第四の工程と、 前記第一の層間絶縁膜および前記第二の層間絶縁膜に、
前記半導体基板まで達するストレージコンタクト孔を形
成する第五の工程と、 前記第五の工程後、前記半導体基板上に第一の導電膜を
形成する第六の工程と、 前記半導体基板の周辺回路部において、前記第一の導電
膜と前記第二の層間絶縁膜に、前記ビット線まで達する
第二のビットコンタクト孔を形成する第七の工程と、 前記第二のビットコンタクト孔内に第一の金属膜および
第二の金属膜を順次形成して、前記第二のビットコンタ
クト孔内にプラグを形成する第八の工程と、 前記半導体基板のメモリセル形成部においては、前記第
一の導電膜をストレージノード電極形状に加工し、同時
に、前記半導体基板の周辺回路部においては、前記第二
のビットコンタクト孔近傍の前記第一の導電膜を、前記
第一の導電膜の他の部分と電気的に絶縁するように島状
にパターニングする第九の工程と、 前記第九の工程後、前記半導体基板のメモリセル形成部
および周辺回路部上に、誘電体膜と第二の導電膜を順次
形成して、前記第二の導電膜をセルプレート電極形状に
加工する第十の工程と、 前記第十の工程後、前記半導体基板上に第三の層間絶縁
膜を形成する第十一の工程と、 前記第三の層間絶縁膜、前記第二の導電膜、および前記
誘電体膜を開孔して、前記プラグまで達する第三のビッ
トコンタクト孔を形成する第十一の工程と、 前記半導体基板上に、前記第三のビットコンタクト孔を
介して前記プラグに接続するように金属配線を形成する
第十二の工程とを備えることを特徴とする半導体装置の
製造方法。 - 【請求項３】 前記第一の金属膜はチタン膜であり、前
記第二の金属膜はタングステン膜であることを特徴とす
る請求項２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9273433A JPH1197650A (ja) | 1997-09-19 | 1997-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9273433A JPH1197650A (ja) | 1997-09-19 | 1997-09-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197650A true JPH1197650A (ja) | 1999-04-09 |
Family
ID=17527848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9273433A Withdrawn JPH1197650A (ja) | 1997-09-19 | 1997-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1197650A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866115B1 (ko) * | 2002-09-16 | 2008-10-30 | 매그나칩 반도체 유한회사 | 엠아이엠 캐패시터 형성방법 |
| KR100866114B1 (ko) * | 2002-09-16 | 2008-10-31 | 매그나칩 반도체 유한회사 | 역 구조 엠아이엠 캐패시터 형성방법 |
-
1997
- 1997-09-19 JP JP9273433A patent/JPH1197650A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866115B1 (ko) * | 2002-09-16 | 2008-10-30 | 매그나칩 반도체 유한회사 | 엠아이엠 캐패시터 형성방법 |
| KR100866114B1 (ko) * | 2002-09-16 | 2008-10-31 | 매그나칩 반도체 유한회사 | 역 구조 엠아이엠 캐패시터 형성방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041207 |