JP2000228502A - Ｃｏｂ構造のｄｒａｍ及びその製造方法 - Google Patents
Ｃｏｂ構造のｄｒａｍ及びその製造方法Info
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- JP2000228502A JP2000228502A JP11027943A JP2794399A JP2000228502A JP 2000228502 A JP2000228502 A JP 2000228502A JP 11027943 A JP11027943 A JP 11027943A JP 2794399 A JP2794399 A JP 2794399A JP 2000228502 A JP2000228502 A JP 2000228502A
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Abstract
(57)【要約】 （修正有）
【課題】 ＣＯＢ構造のＤＲＡＭにおいて、ビット線以
下の領域にもスタック電極を形成することにより、周辺
回路部との段差を大きくすることなく、キャパシタ容量
を増加することができると共に、キャパシタ形成に必要
なフォトリソグラフィ工程を低減することができるＤＲ
ＡＭ及びその製造方法を提供する。 【解決手段】 ワード線２を窒化膜で保護し、層間絶縁
膜５で覆い、層間絶縁膜５にビット線コンタクトとキャ
パシタコンタクトの各ホールを同時に形成する。そし
て、ポリシリコンを埋め込み、ビット線コンタクトとキ
ャパシタコンタクト６を同時に形成すると共に、ビット
線７ａをパターニングし、更にビット線の側面に窒化膜
からなる側壁絶縁膜９を形成する。そして、層間絶縁膜
５上に絶縁膜１０を形成し、ビット線上とワード線間に
絶縁膜及び層間絶縁膜が残存するように層間絶縁膜及び
絶縁膜をエッチングし、その後ポリシリコンからなる導
体層１２を形成する。
下の領域にもスタック電極を形成することにより、周辺
回路部との段差を大きくすることなく、キャパシタ容量
を増加することができると共に、キャパシタ形成に必要
なフォトリソグラフィ工程を低減することができるＤＲ
ＡＭ及びその製造方法を提供する。 【解決手段】 ワード線２を窒化膜で保護し、層間絶縁
膜５で覆い、層間絶縁膜５にビット線コンタクトとキャ
パシタコンタクトの各ホールを同時に形成する。そし
て、ポリシリコンを埋め込み、ビット線コンタクトとキ
ャパシタコンタクト６を同時に形成すると共に、ビット
線７ａをパターニングし、更にビット線の側面に窒化膜
からなる側壁絶縁膜９を形成する。そして、層間絶縁膜
５上に絶縁膜１０を形成し、ビット線上とワード線間に
絶縁膜及び層間絶縁膜が残存するように層間絶縁膜及び
絶縁膜をエッチングし、その後ポリシリコンからなる導
体層１２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はＣＯＢ（キャパシタ
・オーバー・ビットライン）構造を有するＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）及びその製
造方法に関する。
・オーバー・ビットライン）構造を有するＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）及びその製
造方法に関する。
【０００２】
【従来の技術】情報蓄積用容量素子をメモリセル選択用
ＭＩＳＦＥＴの上部に配置するスタック・キャパシタ構
造のＤＲＡＭの中で、前記容量素子をビット線の上方に
配置するキャパシタ・オーバー・ビットライン（ＣＯ
Ｂ）構造のＤＲＡＭが、蓄積電極の下地段差がビット線
により平坦化されると共に、ビット線が容量素子でシー
ルドされるので、高い信号対雑音比（Ｓ／Ｎ比）が得ら
れるという利点があるため、注目されている（特開平９
−６４３０３号公報、特開平９−９７９０２号公報、特
開平１０−９３０３４号公報、特開平１０−２５６５０
５号公報）。
ＭＩＳＦＥＴの上部に配置するスタック・キャパシタ構
造のＤＲＡＭの中で、前記容量素子をビット線の上方に
配置するキャパシタ・オーバー・ビットライン（ＣＯ
Ｂ）構造のＤＲＡＭが、蓄積電極の下地段差がビット線
により平坦化されると共に、ビット線が容量素子でシー
ルドされるので、高い信号対雑音比（Ｓ／Ｎ比）が得ら
れるという利点があるため、注目されている（特開平９
−６４３０３号公報、特開平９−９７９０２号公報、特
開平１０−９３０３４号公報、特開平１０−２５６５０
５号公報）。
【０００３】図１０（ａ）、（ｂ）は従来のＤＲＡＭに
おけるスタック電極（蓄積電極）形成後の素子構造の一
例を示す断面図である。図１０（ａ）は直交する２線
（図９のＩ−Ｉ線及びＩＩ−ＩＩ線参照）に沿った断面
図である。
おけるスタック電極（蓄積電極）形成後の素子構造の一
例を示す断面図である。図１０（ａ）は直交する２線
（図９のＩ−Ｉ線及びＩＩ−ＩＩ線参照）に沿った断面
図である。
【０００４】この種のＤＲＡＭにおいては、キャパシタ
容量を大きくするために、スタック電極の表面積を大き
くすることが重要な要素の一つとなっている。この目的
のために、通常、ＣＯＢ構造のＤＲＡＭでは、ビット線
上の層間絶縁膜１０を形成した後、この層間絶縁膜１０
にキャパシタコンタクト６を開口し、層間絶縁膜１０上
にスタックとなる導体層１２を形成しており、表面積を
大きくするためにスタック電極の高さを高くしたり、表
面を粗面化するという方法が採用されてきた。
容量を大きくするために、スタック電極の表面積を大き
くすることが重要な要素の一つとなっている。この目的
のために、通常、ＣＯＢ構造のＤＲＡＭでは、ビット線
上の層間絶縁膜１０を形成した後、この層間絶縁膜１０
にキャパシタコンタクト６を開口し、層間絶縁膜１０上
にスタックとなる導体層１２を形成しており、表面積を
大きくするためにスタック電極の高さを高くしたり、表
面を粗面化するという方法が採用されてきた。
【０００５】
【発明が解決しようとする課題】しかしながら、この方
法では、スタック電極の高さがメモリセル部と周辺回路
部との段差に直接影響するため、スタック電極を高くす
るほど周辺回路部との段差が大きくなったり、後の工程
で形成される周辺回路部でのコンタクトのアスペクト比
が高くなるという欠点が生じる。また、絶縁膜１０上に
スタック電極を形成する構造上、絶縁膜１０にキャパシ
タコンタクトとなる開口部を設ける必要があり、キャパ
シタ形成のために、キャパシタコンタクト形成、スタッ
ク形成、及びプレート電極形成の少なくとも３回のフォ
トリソグラフィー工程を必要とする。
法では、スタック電極の高さがメモリセル部と周辺回路
部との段差に直接影響するため、スタック電極を高くす
るほど周辺回路部との段差が大きくなったり、後の工程
で形成される周辺回路部でのコンタクトのアスペクト比
が高くなるという欠点が生じる。また、絶縁膜１０上に
スタック電極を形成する構造上、絶縁膜１０にキャパシ
タコンタクトとなる開口部を設ける必要があり、キャパ
シタ形成のために、キャパシタコンタクト形成、スタッ
ク形成、及びプレート電極形成の少なくとも３回のフォ
トリソグラフィー工程を必要とする。
【０００６】本発明はかかる問題点に鑑みてなされたも
のであって、ＣＯＢ構造のＤＲＡＭにおいて、ビット線
以下の領域にもスタック電極を形成することにより、周
辺回路部との段差を大きくすることなく、キャパシタ容
量を増加することができると共に、ビットコンタクトと
キャパシタコンタクトとを同時に形成しておき、前記キ
ャパシタコンタクトとスタック電極とを自己整合的に接
続することにより、キャパシタ形成に必要なフォトリソ
グラフィ工程を低減することができるＣＯＢ構造のＤＲ
ＡＭ及びその製造方法を提供することを目的とする。
のであって、ＣＯＢ構造のＤＲＡＭにおいて、ビット線
以下の領域にもスタック電極を形成することにより、周
辺回路部との段差を大きくすることなく、キャパシタ容
量を増加することができると共に、ビットコンタクトと
キャパシタコンタクトとを同時に形成しておき、前記キ
ャパシタコンタクトとスタック電極とを自己整合的に接
続することにより、キャパシタ形成に必要なフォトリソ
グラフィ工程を低減することができるＣＯＢ構造のＤＲ
ＡＭ及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係るＣＯＢ構造
のＤＲＡＭは、拡散層が形成された半導体基板と、この
半導体基板上に形成されたワード線と、このワード線上
に形成された層間絶縁膜と、この層間絶縁膜に形成され
前記拡散層に接続されるキャパシタコンタクトと、前記
層間絶縁膜上に形成されたビット線と、このビット線の
側面に形成された側壁絶縁膜と、前記ビット線の直上域
の部分に選択的に形成された絶縁膜の側面を利用して前
記キャパシタコンタクトと接触するように形成されたス
タック電極と、このスタック電極の表面に形成された容
量絶縁膜と、この容量絶縁膜上に形成されたプレート電
極と、を有することを特徴とする。
のＤＲＡＭは、拡散層が形成された半導体基板と、この
半導体基板上に形成されたワード線と、このワード線上
に形成された層間絶縁膜と、この層間絶縁膜に形成され
前記拡散層に接続されるキャパシタコンタクトと、前記
層間絶縁膜上に形成されたビット線と、このビット線の
側面に形成された側壁絶縁膜と、前記ビット線の直上域
の部分に選択的に形成された絶縁膜の側面を利用して前
記キャパシタコンタクトと接触するように形成されたス
タック電極と、このスタック電極の表面に形成された容
量絶縁膜と、この容量絶縁膜上に形成されたプレート電
極と、を有することを特徴とする。
【０００８】このＣＯＢ構造のＤＲＡＭにおいて、前記
側壁絶縁膜は窒化膜であることが好ましい。また、前記
スタック電極は前記層間絶縁膜を挿通して前記半導体基
板まで達するように形成することができ、更に、前記キ
ャパシタコンタクトの上面は前記ビット線より高い位置
にあるように構成することができる。
側壁絶縁膜は窒化膜であることが好ましい。また、前記
スタック電極は前記層間絶縁膜を挿通して前記半導体基
板まで達するように形成することができ、更に、前記キ
ャパシタコンタクトの上面は前記ビット線より高い位置
にあるように構成することができる。
【０００９】本発明に係るＣＯＢ構造のＤＲＡＭの製造
方法は、拡散層が形成された半導体基板上にワード線を
形成した後更に層間絶縁膜を形成する工程と、前記層間
絶縁膜にキャパシタコンタクトホール及びビットコンタ
クトホールを同時に形成する工程と、前記キャパシタコ
ンタクトホール及びビットコンタクトホールを埋め込む
ようにして導体層を全面に形成する工程と、前記層間絶
縁膜上の前記導体層をパターニングしてビット線を形成
すると共にキャパシタコンタクト及びビットコンタクト
を形成する工程と、前記ビット線の側面に側壁絶縁膜を
形成する工程と、全面に絶縁膜を形成する工程と、前記
絶縁膜上における前記ビット線の直上域の部分上にレジ
スト膜を形成しこのレジスト膜をマスクとし前記側壁絶
縁膜をエッチングストッパとして前記絶縁膜をエッチン
グすることによりスタック溝を形成する工程と、前記ス
タック溝内に導電層を形成して前記キャパシタコンタク
トに接触するスタック電極を形成する工程と、前記スタ
ック電極の表面上に容量絶縁膜を形成する工程と、前記
容量絶縁膜の表面上にプレート電極を形成する工程と、
を有することを特徴とする。
方法は、拡散層が形成された半導体基板上にワード線を
形成した後更に層間絶縁膜を形成する工程と、前記層間
絶縁膜にキャパシタコンタクトホール及びビットコンタ
クトホールを同時に形成する工程と、前記キャパシタコ
ンタクトホール及びビットコンタクトホールを埋め込む
ようにして導体層を全面に形成する工程と、前記層間絶
縁膜上の前記導体層をパターニングしてビット線を形成
すると共にキャパシタコンタクト及びビットコンタクト
を形成する工程と、前記ビット線の側面に側壁絶縁膜を
形成する工程と、全面に絶縁膜を形成する工程と、前記
絶縁膜上における前記ビット線の直上域の部分上にレジ
スト膜を形成しこのレジスト膜をマスクとし前記側壁絶
縁膜をエッチングストッパとして前記絶縁膜をエッチン
グすることによりスタック溝を形成する工程と、前記ス
タック溝内に導電層を形成して前記キャパシタコンタク
トに接触するスタック電極を形成する工程と、前記スタ
ック電極の表面上に容量絶縁膜を形成する工程と、前記
容量絶縁膜の表面上にプレート電極を形成する工程と、
を有することを特徴とする。
【００１０】このＣＯＢ構造のＤＲＡＭの製造方法にお
いて、前記スタック溝の形成工程は、前記キャパシタコ
ンタクトが露出した後停止するものであるか、又は前記
スタック溝の形成工程は、前記絶縁膜に加えて前記層間
絶縁膜もエッチングするものであり、前記スタック電極
の形成工程は、前記層間絶縁膜に形成したホールを前記
導電層で埋め込むことにより前記半導体基板に到達する
スタック電極を形成するものであるように構成すること
ができる。
いて、前記スタック溝の形成工程は、前記キャパシタコ
ンタクトが露出した後停止するものであるか、又は前記
スタック溝の形成工程は、前記絶縁膜に加えて前記層間
絶縁膜もエッチングするものであり、前記スタック電極
の形成工程は、前記層間絶縁膜に形成したホールを前記
導電層で埋め込むことにより前記半導体基板に到達する
スタック電極を形成するものであるように構成すること
ができる。
【００１１】本発明に係る他のＣＯＢ構造のＤＲＡＭの
製造方法は、拡散層が形成された半導体基板上にワード
線を形成した後更に層間絶縁膜を形成する工程と、前記
層間絶縁膜にビットコンタクトホールを形成する工程
と、前記ビットコンタクトホールを埋め込むようにして
導体層を全面に形成する工程と、前記層間絶縁膜上の前
記導体層をパターニングしてビットコンタクト及びビッ
ト線を形成する工程と、前記ビット線の側面に側壁絶縁
膜を形成する工程と、全面に絶縁膜を形成する工程と、
前記絶縁膜及び前記層間絶縁膜を選択的に除去してキャ
パシタコンタクトホールを形成する工程と、前記キャパ
シタコンタクトホールを埋め込むようにして全面に導体
層を形成してキャパシタコンタクトを形成する工程と、
前記絶縁膜上における前記ビット線の直上域の部分上に
レジスト膜を形成しこのレジスト膜をマスクとし前記側
壁絶縁膜をエッチングストッパとして前記絶縁膜をエッ
チングすることによりスタック溝を形成する工程と、前
記スタック溝内に導電層を形成して前記キャパシタコン
タクトに接触するスタック電極を形成する工程と、前記
スタック電極の表面上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面上にプレート電極を形成する工程
と、を有することを特徴とする。
製造方法は、拡散層が形成された半導体基板上にワード
線を形成した後更に層間絶縁膜を形成する工程と、前記
層間絶縁膜にビットコンタクトホールを形成する工程
と、前記ビットコンタクトホールを埋め込むようにして
導体層を全面に形成する工程と、前記層間絶縁膜上の前
記導体層をパターニングしてビットコンタクト及びビッ
ト線を形成する工程と、前記ビット線の側面に側壁絶縁
膜を形成する工程と、全面に絶縁膜を形成する工程と、
前記絶縁膜及び前記層間絶縁膜を選択的に除去してキャ
パシタコンタクトホールを形成する工程と、前記キャパ
シタコンタクトホールを埋め込むようにして全面に導体
層を形成してキャパシタコンタクトを形成する工程と、
前記絶縁膜上における前記ビット線の直上域の部分上に
レジスト膜を形成しこのレジスト膜をマスクとし前記側
壁絶縁膜をエッチングストッパとして前記絶縁膜をエッ
チングすることによりスタック溝を形成する工程と、前
記スタック溝内に導電層を形成して前記キャパシタコン
タクトに接触するスタック電極を形成する工程と、前記
スタック電極の表面上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面上にプレート電極を形成する工程
と、を有することを特徴とする。
【００１２】これらのＣＯＢ構造のＤＲＡＭの製造方法
において、前記側壁絶縁膜は窒化膜であることが好まし
い。
において、前記側壁絶縁膜は窒化膜であることが好まし
い。
【００１３】本発明においては、キャパシタオーバービ
ットライン（ＣＯＢ）構造を有するＤＲＡＭを周辺回路
との段差を小さくして形成することができる。そして、
本発明においては、ビットコンタクトとキャパシタコン
タクトを同時に形成しておき、更に少なくともビット線
の側面を窒化膜等の絶縁膜で覆った後、自己整合的に蓄
積電極（スタック）とキャパシタコンタクトを接続する
ことにより、工程を短縮することができると共に、容量
を増加させることができる。
ットライン（ＣＯＢ）構造を有するＤＲＡＭを周辺回路
との段差を小さくして形成することができる。そして、
本発明においては、ビットコンタクトとキャパシタコン
タクトを同時に形成しておき、更に少なくともビット線
の側面を窒化膜等の絶縁膜で覆った後、自己整合的に蓄
積電極（スタック）とキャパシタコンタクトを接続する
ことにより、工程を短縮することができると共に、容量
を増加させることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施例について、
添付の図面を参照して具体的に説明する。図１乃至６は
本発明の実施例に係るＣＯＢ構造のＤＲＡＭの製造方法
を工程順に示す断面図であり、図６はスタック形成後の
工程を示す図である。また、図９はその平面図である。
図１乃至６は夫々図９のＩ−Ｉ線及びＩＩ−ＩＩ線に沿
う断面図である。
添付の図面を参照して具体的に説明する。図１乃至６は
本発明の実施例に係るＣＯＢ構造のＤＲＡＭの製造方法
を工程順に示す断面図であり、図６はスタック形成後の
工程を示す図である。また、図９はその平面図である。
図１乃至６は夫々図９のＩ−Ｉ線及びＩＩ−ＩＩ線に沿
う断面図である。
【００１５】先ず、図１（ａ）、（ｂ）に示すように、
シリコン基板２０上にＬＯＣＯＳ法により素子分離酸化
膜１を選択的に形成した後、基板上に薄い絶縁膜を形成
し、この絶縁膜上にワード線２を通常の方法で形成す
る。そして、このワード線２をマスクとして基板表面に
イオン注入することにより、拡散層３を形成する。その
後、このワード線２を含む基板全体を覆うようにして、
窒化膜等の絶縁膜４を成長させた後、全体にＢＰＳＧ
（ボロン及びリンを含むシリカガラス）等により層間絶
縁膜５を形成する。
シリコン基板２０上にＬＯＣＯＳ法により素子分離酸化
膜１を選択的に形成した後、基板上に薄い絶縁膜を形成
し、この絶縁膜上にワード線２を通常の方法で形成す
る。そして、このワード線２をマスクとして基板表面に
イオン注入することにより、拡散層３を形成する。その
後、このワード線２を含む基板全体を覆うようにして、
窒化膜等の絶縁膜４を成長させた後、全体にＢＰＳＧ
（ボロン及びリンを含むシリカガラス）等により層間絶
縁膜５を形成する。
【００１６】その後、図２（ａ）、（ｂ）に示すよう
に、層間絶縁膜５におけるビットコンタクト１４（図９
参照、図２では図示されない）及びキャパシタコンタク
ト６の形成予定領域にホールを同時に開口した後、ポリ
シリコン等の導体層７を前記ホールを埋め込むようにし
て成長させ、ビットコンタクト１４及びキャパシタコン
タクト６を形成する。更に、導体層７の上に、窒化膜等
の絶縁膜８を成長させる。
に、層間絶縁膜５におけるビットコンタクト１４（図９
参照、図２では図示されない）及びキャパシタコンタク
ト６の形成予定領域にホールを同時に開口した後、ポリ
シリコン等の導体層７を前記ホールを埋め込むようにし
て成長させ、ビットコンタクト１４及びキャパシタコン
タクト６を形成する。更に、導体層７の上に、窒化膜等
の絶縁膜８を成長させる。
【００１７】その後、図３（ａ）、（ｂ）に示すよう
に、導体層７上にビット線パターンのレジスト膜を形成
し、このレジスト膜をマスクとして導体層７及び絶縁膜
８をエッチングすることにより、導体層７をパターニン
グしてビット線７ａを形成する。このとき、キャパシタ
コンタクト６内に導体層７が残るように、各エッチング
条件を調節する。その後、ビット線７ａの側壁に、窒化
膜等の絶縁膜によるサイドウォール９を形成する。これ
により、ビット線７ａはその周囲が窒化膜等のサイドウ
ォール９及び絶縁膜８により保護される。
に、導体層７上にビット線パターンのレジスト膜を形成
し、このレジスト膜をマスクとして導体層７及び絶縁膜
８をエッチングすることにより、導体層７をパターニン
グしてビット線７ａを形成する。このとき、キャパシタ
コンタクト６内に導体層７が残るように、各エッチング
条件を調節する。その後、ビット線７ａの側壁に、窒化
膜等の絶縁膜によるサイドウォール９を形成する。これ
により、ビット線７ａはその周囲が窒化膜等のサイドウ
ォール９及び絶縁膜８により保護される。
【００１８】その後、図４（ａ）、（ｂ）に示すよう
に、ＢＰＳＧ等の酸化膜１０を全面に厚く形成する。
に、ＢＰＳＧ等の酸化膜１０を全面に厚く形成する。
【００１９】次いで、図５（ａ）、（ｂ）に示すよう
に、酸化膜１０上におけるビット線７ａの直上及びワー
ド線２間の直上にレジスト膜を形成し、このレジスト膜
をマスクとして酸化膜１０及び層間絶縁膜５をエッチン
グする。このエッチング工程においては、絶縁膜４，
８，９をエッチングストッパとして、絶縁膜４の表面が
露出するように酸化膜１０及び層間絶縁膜５をエッチン
グし、スタック溝１１を自己整合的に形成する。
に、酸化膜１０上におけるビット線７ａの直上及びワー
ド線２間の直上にレジスト膜を形成し、このレジスト膜
をマスクとして酸化膜１０及び層間絶縁膜５をエッチン
グする。このエッチング工程においては、絶縁膜４，
８，９をエッチングストッパとして、絶縁膜４の表面が
露出するように酸化膜１０及び層間絶縁膜５をエッチン
グし、スタック溝１１を自己整合的に形成する。
【００２０】その後、図６（ａ）、（ｂ）に示すよう
に、ポリシリコン等の導体層１２を全面に成長させ、酸
化膜１０上の導体層１２を選択的に除去することによ
り、スタック電極１５が形成される。
に、ポリシリコン等の導体層１２を全面に成長させ、酸
化膜１０上の導体層１２を選択的に除去することによ
り、スタック電極１５が形成される。
【００２１】その後、例えば酸化膜１０を除去した後、
容量絶縁膜及びプレート電極（いずれも図示せず）をス
タック電極１５の表面上に順次形成することにより、キ
ャパシタが形成される。
容量絶縁膜及びプレート電極（いずれも図示せず）をス
タック電極１５の表面上に順次形成することにより、キ
ャパシタが形成される。
【００２２】上述の如く構成された本実施例において
は、ワード線２上の絶縁膜４上までスタック溝１１を形
成することにより、Ｓｉ基板からのスタックの高さを高
くすることなく、キャパシタ容量を増加することができ
る。また、ビットコンタクト１４とキャパシタコンタク
ト６を同時に形成しておき、スタック溝１１を自己整合
的に形成することで、キャパシタ形成に必要なフォトリ
ソグラフィー工程を削減できる。
は、ワード線２上の絶縁膜４上までスタック溝１１を形
成することにより、Ｓｉ基板からのスタックの高さを高
くすることなく、キャパシタ容量を増加することができ
る。また、ビットコンタクト１４とキャパシタコンタク
ト６を同時に形成しておき、スタック溝１１を自己整合
的に形成することで、キャパシタ形成に必要なフォトリ
ソグラフィー工程を削減できる。
【００２３】図７（ａ）、（ｂ）は本発明の第２実施例
に係るＤＲＡＭのスタック電極形成後の素子構造を示す
断面図である。断面の位置は図１乃至６の場合と同一で
あり、（ａ）及び（ｂ）は夫々図９のＩ−Ｉ線及びＩＩ
−ＩＩ線に沿う断面図である。
に係るＤＲＡＭのスタック電極形成後の素子構造を示す
断面図である。断面の位置は図１乃至６の場合と同一で
あり、（ａ）及び（ｂ）は夫々図９のＩ−Ｉ線及びＩＩ
−ＩＩ線に沿う断面図である。
【００２４】本第２実施例においては、スタック溝１１
をその深さがキャパシタコンタクト６の上面が露出する
程度に形成したものである。この程度にエッチングした
後、ポリシリコン等の導体層１２を全面に成長させる
と、この導体層１２はキャパシタコンタクト６と接触
し、酸化膜１０上の導体層１２を選択的に除去すること
により、スタック溝１１の内面を覆うと共に、キャパシ
タコンタクト６と電気的に接続されたスタック電極１５
が形成される。
をその深さがキャパシタコンタクト６の上面が露出する
程度に形成したものである。この程度にエッチングした
後、ポリシリコン等の導体層１２を全面に成長させる
と、この導体層１２はキャパシタコンタクト６と接触
し、酸化膜１０上の導体層１２を選択的に除去すること
により、スタック溝１１の内面を覆うと共に、キャパシ
タコンタクト６と電気的に接続されたスタック電極１５
が形成される。
【００２５】なお、コンタクト６の上面がワード線２を
覆う絶縁膜４よりも高い位置に存在する場合、ワード線
２を覆う絶縁膜４は窒化膜ではなく酸化膜などでも良
い。この効果として、水素アロイ時の水素が通りにくい
とされる窒化膜を使用する回数を減らすことが可能とな
る。
覆う絶縁膜４よりも高い位置に存在する場合、ワード線
２を覆う絶縁膜４は窒化膜ではなく酸化膜などでも良
い。この効果として、水素アロイ時の水素が通りにくい
とされる窒化膜を使用する回数を減らすことが可能とな
る。
【００２６】図８（ａ）、（ｂ）は本発明の第３実施例
に係るＤＲＡＭのスタック電極形成後の素子構造を示す
断面図である。断面の位置は図１乃至６の場合と同一で
あり、（ａ）及び（ｂ）は夫々図９のＩ−Ｉ線及びＩＩ
−ＩＩ線に沿う断面図である。
に係るＤＲＡＭのスタック電極形成後の素子構造を示す
断面図である。断面の位置は図１乃至６の場合と同一で
あり、（ａ）及び（ｂ）は夫々図９のＩ−Ｉ線及びＩＩ
−ＩＩ線に沿う断面図である。
【００２７】本第３実施例においては、キャパシタコン
タクトを形成する工程が、ビットコンタクトを形成する
工程と同一工程ではない。即ち、図４に示す絶縁膜１０
を形成した後に、この絶縁膜１０及び層間絶縁膜５を選
択的にエッチングすることにより、キャパシタコンタク
ト６用のホールを開口し、絶縁膜１０及び層間絶縁膜５
に形成したホールにポリシリコン等の導体層を埋め込む
ようにして、極めて高いキャパシタコンタクト６を形成
したものである。
タクトを形成する工程が、ビットコンタクトを形成する
工程と同一工程ではない。即ち、図４に示す絶縁膜１０
を形成した後に、この絶縁膜１０及び層間絶縁膜５を選
択的にエッチングすることにより、キャパシタコンタク
ト６用のホールを開口し、絶縁膜１０及び層間絶縁膜５
に形成したホールにポリシリコン等の導体層を埋め込む
ようにして、極めて高いキャパシタコンタクト６を形成
したものである。
【００２８】その後、図５に示す工程と同様にして絶縁
膜１０及び層間絶縁膜５を選択的にエッチングすること
により、スタック溝１１を形成し、このスタック溝１１
にポリシリコン等の導体層１２を全面に形成し、絶縁膜
１０上の導体層１２を選択的に除去することにより、ス
タック電極１５が形成される。
膜１０及び層間絶縁膜５を選択的にエッチングすること
により、スタック溝１１を形成し、このスタック溝１１
にポリシリコン等の導体層１２を全面に形成し、絶縁膜
１０上の導体層１２を選択的に除去することにより、ス
タック電極１５が形成される。
【００２９】このようにする効果としては、キャパシタ
コンタクト６内の導体層の高さが高くなる分、その側壁
面積が増加し、容量が増加するという利点がある。その
他、上記実施例と併せて、スタック表面をＨＳＧなどに
より粗面処理しても良い。これによりスタック表面積が
さらに増加し、容量が増加するという利点が生じる。
コンタクト６内の導体層の高さが高くなる分、その側壁
面積が増加し、容量が増加するという利点がある。その
他、上記実施例と併せて、スタック表面をＨＳＧなどに
より粗面処理しても良い。これによりスタック表面積が
さらに増加し、容量が増加するという利点が生じる。
【００３０】なお、上記各実施例では絶縁膜及び配線を
形成する導体層は単層としているが、これらは積層膜で
あってもよく、絶縁膜及び導体層の種類も上記実施例に
限定されるものではない。
形成する導体層は単層としているが、これらは積層膜で
あってもよく、絶縁膜及び導体層の種類も上記実施例に
限定されるものではない。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
ＣＯＢ構造を有するＤＲＡＭを、少なくともビット線の
側面を窒化膜等の側壁絶縁膜で被覆し、自己整合的にス
タック電極を形成し、キャパシタコンタクトと接続する
ものであるから、周辺回路との段差が小さく、容量を増
大することができる。また、キャパシタコンタクトをビ
ットコンタクトと同時に形成することにより、工程数を
削減することができる。
ＣＯＢ構造を有するＤＲＡＭを、少なくともビット線の
側面を窒化膜等の側壁絶縁膜で被覆し、自己整合的にス
タック電極を形成し、キャパシタコンタクトと接続する
ものであるから、周辺回路との段差が小さく、容量を増
大することができる。また、キャパシタコンタクトをビ
ットコンタクトと同時に形成することにより、工程数を
削減することができる。
【図１】本発明の第１実施例に係るＤＲＡＭの製造方法
の一工程を示す断面図である。
の一工程を示す断面図である。
【図２】図１の次の工程を示す断面図である。
【図３】図２の次の工程を示す断面図である。
【図４】図３の次の工程を示す断面図である。
【図５】図４の次の工程を示す断面図である。
【図６】図５の次の工程を示す断面図である。
【図７】本発明の第２実施例に係るＤＲＡＭを示す断面
図である。
図である。
【図８】本発明の第３実施例に係るＤＲＡＭを示す断面
図である。
図である。
【図９】本発明の第１実施例に係るＤＲＡＭの各層の配
置を示す平面図である。
置を示す平面図である。
【図１０】従来のＤＲＡＭを示す断面図である。
１；素子分離用酸化膜（ＬＯＣＯＳ） ２；ワード線 ３；拡散層 ４；絶縁膜 ５；層間絶縁膜 ６；キャパシタコンタクト ７；導体層 ８；絶縁膜 ９；絶縁膜 １０；酸化膜 １１；スタック溝 １２；導体層 １３；絶縁膜 １４；ビットコンタクト １５；スタック電極
Claims (9)
- 【請求項１】 拡散層が形成された半導体基板と、この
半導体基板上に形成されたワード線と、このワード線上
に形成された層間絶縁膜と、この層間絶縁膜に形成され
前記拡散層に接続されるキャパシタコンタクトと、前記
層間絶縁膜上に形成されたビット線と、このビット線の
側面に形成された側壁絶縁膜と、前記ビット線の直上域
の部分に選択的に形成された絶縁膜の側面を利用して前
記キャパシタコンタクトと接触するように形成されたス
タック電極と、このスタック電極の表面に形成された容
量絶縁膜と、この容量絶縁膜上に形成されたプレート電
極と、を有することを特徴とするＣＯＢ構造のＤＲＡ
Ｍ。 - 【請求項２】 前記側壁絶縁膜は窒化膜であることを特
徴とする請求項１に記載のＣＯＢ構造のＤＲＡＭ。 - 【請求項３】 前記スタック電極は前記層間絶縁膜を挿
通して前記半導体基板まで達するように形成されている
ことを特徴とする請求項１又は２に記載のＣＯＢ構造の
ＤＲＡＭ。 - 【請求項４】 前記キャパシタコンタクトの上面は前記
ビット線より高い位置にあることを特徴とする請求項１
乃至３のいずれか１項に記載のＣＯＢ構造のＤＲＡＭ。 - 【請求項５】 拡散層が形成された半導体基板上にワー
ド線を形成した後更に層間絶縁膜を形成する工程と、前
記層間絶縁膜にキャパシタコンタクトホール及びビット
コンタクトホールを同時に形成する工程と、前記キャパ
シタコンタクトホール及びビットコンタクトホールを埋
め込むようにして導体層を全面に形成する工程と、前記
層間絶縁膜上の前記導体層をパターニングしてビット線
を形成すると共にキャパシタコンタクト及びビットコン
タクトを形成する工程と、前記ビット線の側面に側壁絶
縁膜を形成する工程と、全面に絶縁膜を形成する工程
と、前記絶縁膜上における前記ビット線の直上域の部分
上にレジスト膜を形成しこのレジスト膜をマスクとし前
記側壁絶縁膜をエッチングストッパとして前記絶縁膜を
エッチングすることによりスタック溝を形成する工程
と、前記スタック溝内に導電層を形成して前記キャパシ
タコンタクトに接触するスタック電極を形成する工程
と、前記スタック電極の表面上に容量絶縁膜を形成する
工程と、前記容量絶縁膜の表面上にプレート電極を形成
する工程と、を有することを特徴とするＣＯＢ構造のＤ
ＲＡＭの製造方法。 - 【請求項６】 前記スタック溝の形成工程は、前記キャ
パシタコンタクトが露出した後停止するものであること
を特徴とする請求項５に記載のＣＯＢ構造のＤＲＡＭの
製造方法。 - 【請求項７】 前記スタック溝の形成工程は、前記絶縁
膜に加えて前記層間絶縁膜もエッチングするものであ
り、前記スタック電極の形成工程は、前記層間絶縁膜に
形成したホールを前記導電層で埋め込むことにより前記
半導体基板に到達するスタック電極を形成するものであ
ることを特徴とする請求項５に記載のＣＯＢ構造のＤＲ
ＡＭの製造方法。 - 【請求項８】 拡散層が形成された半導体基板上にワー
ド線を形成した後更に層間絶縁膜を形成する工程と、前
記層間絶縁膜にビットコンタクトホールを形成する工程
と、前記ビットコンタクトホールを埋め込むようにして
導体層を全面に形成する工程と、前記層間絶縁膜上の前
記導体層をパターニングしてビットコンタクト及びビッ
ト線を形成する工程と、前記ビット線の側面に側壁絶縁
膜を形成する工程と、全面に絶縁膜を形成する工程と、
前記絶縁膜及び前記層間絶縁膜を選択的に除去してキャ
パシタコンタクトホールを形成する工程と、前記キャパ
シタコンタクトホールを埋め込むようにして全面に導体
層を形成してキャパシタコンタクトを形成する工程と、
前記絶縁膜上における前記ビット線の直上域の部分上に
レジスト膜を形成しこのレジスト膜をマスクとし前記側
壁絶縁膜をエッチングストッパとして前記絶縁膜をエッ
チングすることによりスタック溝を形成する工程と、前
記スタック溝内に導電層を形成して前記キャパシタコン
タクトに接触するスタック電極を形成する工程と、前記
スタック電極の表面上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面上にプレート電極を形成する工程
と、を有することを特徴とするＣＯＢ構造のＤＲＡＭの
製造方法。 - 【請求項９】 前記側壁絶縁膜は窒化膜であることを特
徴とする請求項５乃至８のいずれか１項に記載のＣＯＢ
構造のＤＲＡＭの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02794399A JP3230512B2 (ja) | 1999-02-04 | 1999-02-04 | Ｃｏｂ構造のｄｒａｍ及びその製造方法 |
| TW089102036A TW442964B (en) | 1999-02-04 | 2000-02-02 | DRAM having COB structure and its fabrication method |
| KR10-2000-0005406A KR100366828B1 (ko) | 1999-02-04 | 2000-02-03 | Ｃｏｂ 구조를 갖는 ｄｒａｍ 및 이의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02794399A JP3230512B2 (ja) | 1999-02-04 | 1999-02-04 | Ｃｏｂ構造のｄｒａｍ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000228502A true JP2000228502A (ja) | 2000-08-15 |
| JP3230512B2 JP3230512B2 (ja) | 2001-11-19 |
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ID=12234986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02794399A Expired - Fee Related JP3230512B2 (ja) | 1999-02-04 | 1999-02-04 | Ｃｏｂ構造のｄｒａｍ及びその製造方法 |
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| Country | Link |
|---|---|
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| KR (1) | KR100366828B1 (ja) |
| TW (1) | TW442964B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100583732B1 (ko) | 2005-01-06 | 2006-05-26 | 삼성전자주식회사 | 보호막 패턴을 구비하는 디램 소자의 형성 방법 및 이에의해 형성된 디램 소자 |
| US9184136B2 (en) | 2013-03-04 | 2015-11-10 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods for fabricating the same |
| CN108550568A (zh) * | 2018-04-26 | 2018-09-18 | 睿力集成电路有限公司 | 电容器阵列及其形成方法、半导体器件 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005014724B3 (de) | 2005-03-31 | 2006-07-06 | Infineon Technologies Ag | Verfahren zum Herstellen einer Struktur mit Öffnungen |
-
1999
- 1999-02-04 JP JP02794399A patent/JP3230512B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-02 TW TW089102036A patent/TW442964B/zh not_active IP Right Cessation
- 2000-02-03 KR KR10-2000-0005406A patent/KR100366828B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
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| CN108550568A (zh) * | 2018-04-26 | 2018-09-18 | 睿力集成电路有限公司 | 电容器阵列及其形成方法、半导体器件 |
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| Publication number | Publication date |
|---|---|
| TW442964B (en) | 2001-06-23 |
| KR20000057918A (ko) | 2000-09-25 |
| KR100366828B1 (ko) | 2003-01-08 |
| JP3230512B2 (ja) | 2001-11-19 |
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