JPH11121716A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH11121716A
JPH11121716A JP9287466A JP28746697A JPH11121716A JP H11121716 A JPH11121716 A JP H11121716A JP 9287466 A JP9287466 A JP 9287466A JP 28746697 A JP28746697 A JP 28746697A JP H11121716 A JPH11121716 A JP H11121716A
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insulating film
contact hole
forming
etching stopper
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Taiji Ema
泰示 江間
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Abstract

(57)【要約】 【課題】 フォトレジストの開口サイズを緩くすること
ができ、リソグラフィーの位置合わせズレによるコンタ
クトホールサイズの変動がなく、且つ、トランジスタの
ホットキャリア効果に対する耐性に優れた半導体装置及
びその製造方法を提供する。 【解決手段】 半導体基板１０と、半導体基板１０上に
形成され、隣接する２つの導電体パターンを有する導電
膜２０と、導電膜２０の上面を覆うエッチングストッパ
膜２２と、２つの導電体パターン間の半導体基板１０に
達し、端部が２つの導電体パターン上のエッチングスト
ッパ膜２２上に位置するコンタクトホール３０が形成さ
れた絶縁膜２８と、コンタクトホール３０内の導電膜２
０及びエッチングストッパ膜２２の側壁に形成されたサ
イドウォール絶縁膜３２とにより半導体装置を構成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に、高集積化ＤＲＡＭなどに適用
するに好適な微細なコンタクトホールを有する半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置の大規模化・高集積化に伴
い、配線層間を接続するためのコンタクトホールの微細
化も必須となっている。このため、微細なコンタクトホ
ールを形成するための半導体装置の構造及びその製造方
法が種々提案されている。微細なコンタクトホールを形
成するための従来の半導体装置の製造方法について、図
４７乃至図５２を用いて説明する。図４７及び図４８は
従来の第１の方法を説明する図、図４９及び図５０は従
来の第２の方法を説明する図、図５１及び図５２は従来
の第３の方法を説明する図である。
【０００３】従来の第１の方法では、まず、シリコン基
板２００上に、ゲート絶縁膜２０２を介して隣接する２
つのゲート電極２０４を形成する。次いで、ゲート電極
２０４をマスクとしてシリコン基板２００にイオン注入
を行い、ゲート電極２０４の両側のシリコン基板２００
中に不純物拡散層２０６を形成する。
【０００４】続いて、全面に、例えばＣＶＤ法によりシ
リコン酸化膜を堆積し、その表面を平坦化し、シリコン
酸化膜よりなる層間絶縁膜２０８を形成する（図４７
（ａ））。この後、ゲート電極２０４間のシリコン基板
２００中に形成された不純物拡散層２０６に達するコン
タクトホールを層間絶縁膜２０８に形成する。まず、通
常のリソグラフィー技術を用いてゲート電極２０４間に
コンタクトホール２１０を開口し（図４７（ｂ））、そ
の後、全面にシリコン酸化膜を成長し、垂直方向にエッ
チングの進む異方性エッチングを行ってコンタクトホー
ル２１０の内壁サイドウォール絶縁膜２１２を形成する
（図４７（ｃ））。
【０００５】従来の第１の方法では、このように不純物
拡散層２０６に達するコンタクトホール２１０を形成す
ることにより、リソグラフィーの解像寸法限界以下のサ
イズを有するコンタクトホール２１０を形成することが
できる。図４７（ｃ）に示す状態は、リソグラフィー工
程における位置合わせズレが全くない場合を想定してい
る。
【０００６】しかしながら、第１の方法においてコンタ
クトホールを形成するためのリソグラフィー工程におい
て位置合わせズレが生じると、図４８（ａ）に示すよう
に、コンタクトホール２１０内にゲート電極２０４が露
出することがある。このような場合、位置合わせズレが
小さければサイドウォール絶縁膜２１２によりゲート電
極２０４が完全に覆われるが、図４８（ｂ）に示すよう
に位置合わせズレが大きいと、ゲート電極２０４の表面
がコンタクトホール２１０内に露出することとなり、コ
ンタクトホール２１０内に形成する配線層（図示せず）
とゲート電極２０４とが短絡することとなる。
【０００７】そこで、従来の第２の方法では、図４９
（ａ）〜（ｃ）に示すように、予めゲート電極２０４上
に層間絶縁膜２０８とはエッチング特性の異なるエッチ
ングストッパ膜２１４を形成することが行われていた。
このように半導体装置を構成することにより、位置合わ
せズレによりゲート電極２０４上にコンタクトホール２
１０が延在しても（図５０（ａ））、サイドウォール絶
縁膜２１２及びエッチングストッパ膜２１４によりゲー
ト電極２０４が完全に覆われるので（図５０（ｂ））、
コンタクトホール２１０内に形成する配線層（図示せ
ず）とゲート電極２０４とが短絡することを防止するこ
とができる。
【０００８】また、コンタクトホールの形成方法として
は、ゲート電極に自己整合的にコンタクトホールを開口
する、いわゆる自己整合コンタクト技術が知られてい
る。以下、自己整合コンタクト技術を用いた従来の第３
の方法について説明する。まず、シリコン基板２２０上
に、素子間を分離するための素子分離膜２２２を形成す
る。素子分離膜２２２は、例えば図５２（ａ）に示すよ
うに、素子領域が千鳥格子状に配置されるように形成す
る。
【０００９】次いで、熱酸化法により、表面にゲート絶
縁膜２２４を形成する。続いて、全面に、例えばＣＶＤ
法により、ゲート電極となる多結晶シリコン膜と、エッ
チングストッパ膜となるシリコン窒化膜とを堆積し、こ
れら膜をゲート電極のパターンに加工する。こうして、
上面がエッチングストッパ膜２２８で覆われたゲート電
極２２６を形成する（図５１（ａ））。
【００１０】この後、全面に、例えばＣＶＤ法によりシ
リコン窒化膜を堆積し、垂直方向にエッチングの進む異
方性エッチングを行い、ゲート電極２２６及びエッチン
グストッパ膜２２８の側壁にサイドウォール絶縁膜２３
０を形成する（図５１（ｂ））。次いで、全面に、例え
ばＣＶＤ法によりシリコン酸化膜を堆積し、その後、例
えばＣＭＰ（化学的機械的研磨：Chemical Mechanical
Polishing）法によりその表面を平坦化し、シリコン酸
化膜よりなる層間絶縁膜２３２を形成する（図５１
（ｃ））。
【００１１】続いて、通常のリソグラフィー技術によ
り、図５２（ｂ）に示すように素子分離膜２２２により
画定された素子領域上に開口部を有するフォトレジスト
２３４を形成し、フォトレジスト２３４をマスクとして
層間絶縁膜２３２をエッチングする（図５０（ｄ））。
この際、エッチングストッパ膜２２８及びサイドウォー
ル絶縁膜２３０を構成するシリコン窒化膜のエッチング
レートが、層間絶縁膜２３２を構成するシリコン酸化膜
のエッチングレートよりも十分に遅いエッチング条件を
選択することにより、フォトレジスト２３４内のエッチ
ングストッパ膜２２８及びサイドウォール絶縁膜２３０
はエッチングされず、層間絶縁膜２３２のみがエッチン
グされることとなる。すなわち、ゲート電極２２４に自
己整合的にコンタクトホール２３６を開口することがで
きる。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来の第１の方法では、上述のように、リソグラフィーの
位置合わせズレによりコンタクトホール２１０内にゲー
ト電極２０４が露出することがあった。また、従来の第
１及び第２の方法では、リソグラフィー工程における位
置合わせズレにより、コンタクトホールのサイズが変動
することがあった。
【００１３】すなわち、位置合わせズレがなければ、図
４７（ｃ）、及び図４９（ｃ）に示すように、コンタク
トホールの端部は層間絶縁膜２０８の側壁に形成される
サイドウォール絶縁膜２１２により画定されるが、位置
合わせズレが生じると、図４８（ｂ）、及び図５０
（ｂ）に示すように、コンタクトホールの一方の端部は
層間絶縁膜２０８の側壁に形成されるサイドウォール絶
縁膜２１２により画定されるが、他方の端部はゲート電
極２０４の側壁に形成されるサイドウォール絶縁膜２１
２により画定されるため、結果として、位置合わせズレ
が大きいほどにコンタクトホールサイズが小さくなるこ
とがあった。
【００１４】また、従来の第３の方法では、ゲート電極
を挟んで隣接するコンタクトホールをそれぞれ別々のパ
ターンで形成していた（図５２（ｂ））。これは、隣接
する複数のコンタクトホールを一括して形成すると、研
磨によりコンタクトホール内にプラグを埋め込む場合に
は各々が短絡してしまう危険性が大きいこと、また、リ
ソグラフィー技術により導電体を分離する場合にはコン
タクトホールの段差部に残渣が生じやすくエッチングが
非常に難しいといった不都合があるからである。
【００１５】しかしながら、従来の第３の方法のよう
に、隣接するコンタクトホールが非常に近接している場
合には、リソグラフィーで形成するフォトレジストのホ
ールサイズを厳しくする必要があり、且つ、位置合わせ
ズレが生じると上述と同様のコンタクトホールサイズの
変動が生じるため、位置合わせズレの管理をも厳しくす
る必要があった。
【００１６】また、従来の第３の方法では、サイドウォ
ール絶縁膜として、シリコン窒化膜が主として用いられ
ていたが、シリコン窒化膜をサイドウォール絶縁膜に用
いるとシリコン酸化膜をサイドウォール絶縁膜に使用す
る場合に比べてトランジスタのホットキャリア耐性に劣
るという不都合があった。また、平坦部に形成されたシ
リコン窒化膜のエッチング速度に比べて、斜めに形成さ
れたシリコン窒化膜のエッチング速度が大きくなること
が経験的に認められている。このため、従来の第３の方
法では、サイドウォール絶縁膜をマスクとして層間絶縁
膜をエッチングするが、サイドウォール絶縁膜上部の斜
めとなった領域のシリコン窒化膜のエッチング選択性が
十分に確保できず、コンタクトホール内にゲート電極が
露出することがあった。
【００１７】本発明の目的は、フォトレジストの開口サ
イズを緩くすることができ、リソグラフィーの位置合わ
せズレによるコンタクトホールサイズの変動がなく、且
つ、トランジスタのホットキャリア効果に対する耐性に
優れた半導体装置及びその製造方法を提供することにあ
る。
【００１８】
【課題を解決するための手段】上記目的は、下地基板
と、前記下地基板上に形成され、隣接する２つの導電体
パターンを有する第１の導電膜と、前記第１の導電膜の
上面を覆うエッチングストッパ膜と、前記エッチングス
トッパ膜上及び前記下地基板上に形成された絶縁膜であ
って、２つの前記導電体パターン間の前記下地基板に達
し、端部が２つの前記導電体パターン上の前記エッチン
グストッパ膜上に位置するコンタクトホールが形成され
た第１の絶縁膜と、前記コンタクトホール内の前記第１
の導電膜及び前記エッチングストッパ膜の側壁に形成さ
れたサイドウォール絶縁膜とを有することを特徴とする
半導体装置によって達成される。このように半導体装置
を構成することにより、リソグラフィーによる位置合わ
せズレによるコンタクトホールサイズの変動を抑えるこ
とができる。また、コンタクトホールを開口する際のリ
ソグラフィー工程において、フォトレジストの開口サイ
ズを大きくすることができる。これにより、リソグラフ
ィー工程を簡略にすることができる。
【００１９】また、上記目的は、下地基板と、前記下地
基板上に形成され、隣接する複数の導電体パターンを有
する第１の導電膜と、前記第１の導電膜の上面を覆うエ
ッチングストッパ膜と、複数の前記導電体パターンの間
に埋め込んで形成された絶縁膜であって、前記導電体パ
ターンの間の前記下地基板に達し、端部が前記導電体パ
ターンにより画定されたコンタクトホールが形成された
第１の絶縁膜と、前記コンタクトホール内の前記第１の
導電膜及び前記エッチングストッパ膜の側壁に形成され
たサイドウォール絶縁膜とを有することを特徴とする半
導体装置によっても達成される。このように半導体装置
を構成することにより、リソグラフィーによる位置合わ
せズレによるコンタクトホールサイズの変動を抑えるこ
とができる。また、コンタクトホールを開口する際のリ
ソグラフィー工程において、フォトレジストの開口サイ
ズを大きくすることができる。これにより、リソグラフ
ィー工程を簡略にすることができる。
【００２０】また、上記の半導体装置において、前記コ
ンタクトホールは、前記第１の導電膜の前記導電体パタ
ーンを挟んで隣接して複数設けられていることが望まし
い。導電体パターンを挟んで隣接した複数のコンタクト
ホールを設ける場合には、これらコンタクト領域を含む
一の開口部を有するフォトレジストを形成すればすむの
で、コンタクトホールを開口する際のリソグラフィー工
程において、更にフォトレジストの開口サイズを大きく
することができる。これにより、リソグラフィー工程を
簡略にすることができる。
【００２１】また、上記の半導体装置において、前記第
１の導電膜と前記エッチングストッパ膜との間に、前記
エッチングストッパ膜よりも誘電率の低い第２の絶縁膜
を有することが望ましい。誘電率の低い第２の絶縁膜を
設ければ、配線層間の寄生容量を低減することができ
る。また、上記の半導体装置において、前記エッチング
ストッパ膜は、導電膜により形成されていることが望ま
しい。エッチングストッパ膜は絶縁膜に限られず、導電
膜を用いることによっても本発明を実現することができ
る。
【００２２】また、上記の半導体装置において、前記第
１の絶縁膜上に形成され、前記コンタクトホールにおい
て前記下地基板に接続された第２の導電膜を更に有し、
前記エッチングストッパ膜は、前記第１の導電膜と前記
第２の導電膜とが交わる領域のみに形成されていること
が望ましい。エッチングストッパ膜を導電膜に形成する
場合には、上層に形成する第２の導電膜が短絡しないよ
うにエッチングストッパ膜を第２の導電膜と同一のパタ
ーンに加工することが望ましい。この結果、エッチング
ストッパ膜は、前記第１の導電膜と前記第２の導電膜と
が交わる領域に残存することとなる。
【００２３】また、上記の半導体装置において、前記サ
イドウォール絶縁膜は、前記エッチングストッパ膜とエ
ッチング特性のほぼ等しい材料により形成されており、
前記積層膜の側壁の全領域に形成されていることが望ま
しい。本発明は、導電膜をエッチングストッパ膜で覆う
従来の半導体装置に適用する場合にも、リソグラフィー
工程を簡略にすることができる。
【００２４】また、上記目的は、半導体基板と、前記半
導体基板上に形成され、第１の方向に延在する複数のワ
ード線と、前記ワード線の上面を覆うエッチングストッ
パ膜と、前記エッチングストッパ膜上及び前記半導体基
板上に形成された絶縁膜であって、前記ワード線間の前
記半導体基板に達し、端部が前記ワード線上の前記エッ
チングストッパ膜上に位置する第１のコンタクトホール
が形成された第１の絶縁膜と、前記第１のコンタクトホ
ール内の前記ワード線及び前記エッチングストッパ膜の
側壁に形成されたサイドウォール絶縁膜とを有すること
を特徴とする半導体装置によっても達成される。本発明
によるコンタクトホールの構造は、ＤＲＡＭにおけるビ
ット線コンタクトホールに適用することができる。した
がって、ＤＲＡＭの製造過程において、リソグラフィー
による位置合わせズレによるコンタクトホールサイズの
変動を抑えることができる。また、コンタクトホールを
開口する際のリソグラフィー工程において、フォトレジ
ストの開口サイズを大きくすることができる。これによ
り、リソグラフィー工程を簡略にすることができる。
【００２５】また、上記の半導体装置において、前記第
１のコンタクトホール及び／又は前記第２のコンタクト
ホールに埋め込まれたプラグを更に有することが望まし
い。コンタクトホール内にプラグを埋め込んでおけば、
特に、蓄積電極コンタクトホールのアスペクト比を小さ
くできるので、コンタクトホール形成過程のエッチング
工程を簡便にすることができる。
【００２６】また、上記目的は、半導体基板と前記半導
体基板上に形成され、第１の方向に延在する複数のワー
ド線と、前記ワード線及び前記半導体基板上に形成され
た第１の絶縁膜と、前記第１の絶縁膜上に形成され、第
２の方向に延在する複数のビット線と、前記ビット線の
上面を覆うエッチングストッパ膜と、前記エッチングス
トッパ膜上及び前記半導体基板上に形成された絶縁膜で
あって、前記ビット線間の前記半導体基板上に形成さ
れ、端部が前記ビット線上の前記エッチングストッパ膜
上に位置するコンタクトホールが形成された第２の絶縁
膜と、前記コンタクトホール内の前記ビット線及び前記
エッチングストッパ膜の側壁に形成されたサイドウォー
ル絶縁膜と、前記コンタクトホールを介して前記半導体
基板に一方の電極が接続されたキャパシタを更に有する
を有することを特徴とする半導体装置によっても達成さ
れる。本発明によるコンタクトホールの構造は、ＤＲＡ
Ｍにおける蓄積電極コンタクトホールに適用することが
できる。したがって、ＤＲＡＭの製造過程において、リ
ソグラフィーによる位置合わせズレによるコンタクトホ
ールサイズの変動を抑えることができる。また、コンタ
クトホールを開口する際のリソグラフィー工程におい
て、フォトレジストの開口サイズを大きくすることがで
きる。これにより、リソグラフィー工程を簡略にするこ
とができる。
【００２７】また、上記目的は、半導体基板と、前記半
導体基板上に形成され、第１の方向に延在する複数のワ
ード線と、前記ワード線及び前記半導体基板上に形成さ
れた第１の絶縁膜と、前記第１の絶縁膜上に形成され、
第２の方向に延在する複数のビット線と、前記ビット線
の上面を覆うエッチングストッパ膜と、複数の前記ビッ
ト線間に埋め込んで形成された絶縁膜であって、前記ビ
ット線間の前記半導体基板上に形成され、端部が前記ビ
ット線により画定されたコンタクトホールが形成された
第２の絶縁膜と、前記コンタクトホール内の前記ビット
線及び前記エッチングストッパ膜の側壁に形成されたサ
イドウォール絶縁膜と、前記コンタクトホールを介して
前記半導体基板に一方の電極が接続されたキャパシタを
更に有することを特徴とする半導体装置によっても達成
される。本発明によるコンタクトホールの構造は、ＤＲ
ＡＭにおける蓄積電極コンタクトホールに適用すること
ができる。したがって、ＤＲＡＭの製造過程において、
リソグラフィーによる位置合わせズレによるコンタクト
ホールサイズの変動を抑えることができる。また、コン
タクトホールを開口する際のリソグラフィー工程におい
て、フォトレジストの開口サイズを大きくすることがで
きる。これにより、リソグラフィー工程を簡略にするこ
とができる。
【００２８】また、上記の半導体装置において、前記キ
ャパシタの前記一方の電極は、前記第１の絶縁膜に埋め
込まれたプラグを介して前記半導体基板に接続されてい
ることが望ましい。第１の絶縁膜に予めプラグを埋め込
んでおけば、蓄積電極コンタクトホールのアスペクト比
を小さくできるので、コンタクトホール形成過程のエッ
チングを簡便にすることができる。
【００２９】また、上記目的は、下地基板上に、隣接す
る複数の導電体パターンを有し、上面がエッチングスト
ッパ膜で覆われた第１の導電膜を形成する第１の導電膜
形成工程と、複数の前記導電体パターンとの間に埋め込
まれた第１の絶縁膜を形成する第１の絶縁膜形成工程
と、前記エッチングストッパ膜をマスクとして前記第１
の絶縁膜をエッチングし、前記導電体パターンの間の前
記下地基板に達し、端部が前記導電体パターンにより画
定されたコンタクトホールを形成するコンタクトホール
形成工程と、前記コンタクトホール内の前記第１の導電
膜及び前記エッチングストッパ膜の側壁にサイドウォー
ル絶縁膜を形成するサイドウォール絶縁膜形成工程とを
有することを特徴とする半導体装置の製造方法によって
も達成される。このようにして半導体装置を製造すれ
ば、リソグラフィーによる位置合わせズレによるコンタ
クトホールサイズの変動を抑えることができる。また、
コンタクトホールを開口する際のリソグラフィー工程に
おいて、フォトレジストの開口サイズを大きくすること
ができる。これにより、リソグラフィー工程を簡略にす
ることができる。
【００３０】また、上記の半導体装置の製造方法におい
て、前記コンタクトホール形成工程では、複数の前記導
電体パターン上に跨る開口部を有するフォトレジストと
前記エッチングストッパ膜とをマスクとして前記第１の
絶縁膜をエッチングし、前記開口部内に複数の前記コン
タクトホールを形成することが望ましい。本発明では、
複数の前記導電体パターン上に跨る開口部を有するフォ
トレジストをマスクとしてエッチングすることにより、
該開口部内に複数のコンタクトホールを形成できるの
で、コンタクトホールを開口する際のリソグラフィー工
程において、フォトレジストの開口サイズを大きくする
ことができる。これにより、リソグラフィー工程を簡略
にすることができる。
【００３１】また、上記の半導体装置の製造方法におい
て、前記第１の導電膜形成工程の前に、前記下地基板内
に埋め込まれた素子分離膜を形成する素子分離膜形成工
程を更に有することが望ましい。このようなトレンチ法
を用いた素子分離膜を形成すれば、素子分離膜形成後に
も基板の平坦性を維持できるので、本発明によるコンタ
クトホールの形成方法を適用するうえで極めて有用であ
る。
【００３２】また、上記目的は、半導体基板上に、第１
の方向に延在し、上面がエッチングストッパ膜で覆われ
た複数のワード線を形成するワード線形成工程と、前記
エッチングストッパ膜上及び前記半導体基板上に第１の
絶縁膜を形成する第１の絶縁膜形成工程と、前記第１の
絶縁膜に、前記ワード線間の前記半導体基板に達し、端
部が前記ワード線上の前記エッチングストッパ膜上に位
置するコンタクトホールを形成するコンタクトホール形
成工程と、前記コンタクトホール内の前記ワード線及び
前記エッチングストッパ膜の側壁に、サイドウォール絶
縁膜を形成するサイドウォール絶縁膜形成工程と、前記
第１の絶縁膜上に、第２の方向に延在し、前記コンタク
トホールを介して前記半導体基板に接続された複数のビ
ット線を形成するビット線形成工程とを有することを特
徴とする半導体装置の製造方法によっても達成される。
本発明は、ＤＲＡＭにおけるビット線コンタクトホール
の形成に適用することができる。したがって、ＤＲＡＭ
の製造過程において、リソグラフィーによる位置合わせ
ズレによるコンタクトホールサイズの変動を抑えること
ができる。また、コンタクトホールを開口する際のリソ
グラフィー工程において、フォトレジストの開口サイズ
を大きくすることができる。これにより、リソグラフィ
ー工程を簡略にすることができる。
【００３３】また、上記目的は、半導体基板上に、第１
の方向に延在し、上面がエッチングストッパ膜で覆われ
た複数のワード線を形成するワード線形成工程と、前記
ワード線間に埋め込まれた第１の絶縁膜を形成する第１
の絶縁膜形成工程と、前記エッチングストッパ膜をマス
クとして前記第１の絶縁膜をエッチングし、前記ワード
線の間の前記半導体基板に達し、端部が前記ワード線に
より画定されたコンタクトホールを形成するコンタクト
ホール形成工程と、前記コンタクトホール内の前記ワー
ド線及び前記エッチングストッパ膜の側壁にサイドウォ
ール絶縁膜を形成するサイドウォール絶縁膜形成工程
と、前記第１の絶縁膜上に、第２の方向に延在し、前記
コンタクトホールを介して前記半導体基板に接続された
複数のビット線を形成するビット線形成工程とを有する
ことを特徴とする半導体装置の製造方法によっても達成
される。本発明は、導電膜をエッチングストッパ膜で覆
う従来の半導体装置に適用する場合にも、リソグラフィ
ー工程を簡略にすることができる。
【００３４】また、上記目的は、半導体基板上に、第１
の方向に延在し、上面がエッチングストッパ膜で覆われ
た複数のワード線を形成するワード線形成工程と、前記
ワード線及び前記エッチングストッパ膜の側壁に、前記
エッチングストッパ膜とほぼ等しいエッチング特性を有
するサイドウォール絶縁膜を形成する工程と、前記サイ
ドウォール絶縁膜が形成された前記ワード線間に埋め込
まれた第１の絶縁膜を形成する第１の絶縁膜形成工程
と、前記第１のエッチングストッパ膜及び前記第１のサ
イドウォール絶縁膜をマスクとして前記第１の絶縁膜を
エッチングし、前記ワード線間の前記半導体基板に達
し、端部が前記サイドウォール絶縁膜により画定された
コンタクトホールを形成するコンタクトホール形成工程
と、前記第１の絶縁膜上に、第２の方向に延在し、前記
コンタクトホールを介して前記半導体基板に接続された
複数のビット線を形成するビット線形成工程とを有する
ことを特徴とする半導体装置の製造方法によっても達成
される。本発明は、ＤＲＡＭにおけるビット線コンタク
トホールの形成に適用することができる。したがって、
ＤＲＡＭの製造過程において、リソグラフィーによる位
置合わせズレによるコンタクトホールサイズの変動を抑
えることができる。また、コンタクトホールを開口する
際のリソグラフィー工程において、フォトレジストの開
口サイズを大きくすることができる。これにより、リソ
グラフィー工程を簡略にすることができる。
【００３５】また、上記の半導体装置の製造方法におい
て、前記コンタクトホール形成工程では、前記ワード線
上に跨る開口部を有するフォトレジスト及び前記エッチ
ングストッパ膜をマスクとして前記第１の絶縁膜をエッ
チングし、前記開口部内に複数の前記コンタクトホール
を形成することが望ましい。本発明では、複数のワード
線上に跨る開口部を有するフォトレジストをマスクとし
てエッチングすることにより、該開口部内に複数のコン
タクトホールを形成できるので、コンタクトホールを開
口する際のリソグラフィー工程において、フォトレジス
トの開口サイズを大きくすることができる。これによ
り、リソグラフィー工程を簡略にすることができる。
【００３６】また、上記の半導体装置の製造方法におい
て、前記ビット線形成工程の前に、前記コンタクトホー
ル内に埋め込まれたプラグを形成するプラグ形成工程を
更に有することが望ましい。本発明では、基板表面の平
坦性を維持しつつコンタクトホールを開口できるので、
コンタクトホール内に埋め込みプラグを容易に形成する
ことができる。また、上記目的は、半導体基板上に、第
１の方向に延在する複数のワード線を形成するワード線
形成工程と、前記ワード線が形成された前記半導体基板
上に、第１の絶縁膜を形成する第１の絶縁膜形成工程
と、前記第１の絶縁膜上に、第２の方向に延在し、上面
がエッチングストッパ膜で覆われた複数のビット線を形
成するビット線形成工程と、前記エッチングストッパ膜
上及び前記第１の絶縁膜上に第２の絶縁膜を形成する第
２の絶縁膜形成工程と、前記第２の絶縁膜に、前記ワー
ド線間の前記半導体基板上に形成され、端部が前記ビッ
ト線上の前記エッチングストッパ膜上に位置するコンタ
クトホールを形成するコンタクトホール形成工程と、前
記コンタクトホール内の前記ビット線及び前記エッチン
グストッパ膜の側壁に、サイドウォール絶縁膜を形成す
るサイドウォール絶縁膜形成工程と、前記第２の絶縁膜
上に、前記コンタクトホールを介して前記半導体基板に
一方の電極が接続されたキャパシタを形成するキャパシ
タ形成工程とを有することを特徴とする半導体装置の製
造方法によっても達成される。本発明は、ＤＲＡＭにお
ける蓄積電極コンタクトホールの形成にも適用すること
ができる。したがって、ＤＲＡＭの製造過程において、
リソグラフィーによる位置合わせズレによるコンタクト
ホールサイズの変動を抑えることができる。また、コン
タクトホールを開口する際のリソグラフィー工程におい
て、フォトレジストの開口サイズを更に大きくすること
ができる。これにより、リソグラフィー工程を簡略にす
ることができる。
【００３７】また、上記目的は、半導体基板上に、第１
の方向に延在する複数のワード線を形成するワード線形
成工程と、前記ワード線が形成された前記半導体基板上
に、第１の絶縁膜を形成する第１の絶縁膜形成工程と、
前記第１の絶縁膜上に、第２の方向に延在し、上面がエ
ッチングストッパ膜で覆われた複数のビット線を形成す
るビット線形成工程と、前記ビット線間に埋め込まれた
第２の絶縁膜を形成する第２の絶縁膜形成工程と、前記
エッチングストッパ膜をマスクとして前記第２の絶縁膜
をエッチングし、前記ビット線の間の前記半導体基板上
に形成され、端部が前記ビット線により画定されたコン
タクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホール内の前記ビット線及び前記エッチ
ングストッパ膜の側壁にサイドウォール絶縁膜を形成す
るサイドウォール絶縁膜形成工程と、前記第２の絶縁膜
上に、前記コンタクトホールを介して前記半導体基板に
一方の電極が接続されたキャパシタを形成するキャパシ
タ形成工程とを有することを特徴とする半導体装置の製
造方法によっても達成される。本発明は、ＤＲＡＭにお
ける蓄積電極コンタクトホールの形成にも適用すること
ができる。したがって、ＤＲＡＭの製造過程において、
リソグラフィーによる位置合わせズレによるコンタクト
ホールサイズの変動を抑えることができる。また、コン
タクトホールを開口する際のリソグラフィー工程におい
て、フォトレジストの開口サイズを更に大きくすること
ができる。これにより、リソグラフィー工程を簡略にす
ることができる。
【００３８】また、上記の半導体装置の製造方法におい
て、前記コンタクトホール形成工程では、前記ワード線
間の領域を交互に覆うパターンを有するフォトレジスト
と、前記エッチングストッパ膜とをマスクとして前記第
２の絶縁膜をエッチングし、複数の前記コンタクトホー
ルを形成することが望ましい。蓄積電極コンタクトホー
ルの形成工程では、ワード線間の領域を交互に覆うスト
ライプパターンを有するフォトレジストをマスクとする
ことにより複数のコンタクトホールを開口できるので、
コンタクトホールを開口する際のリソグラフィー工程に
おいて、フォトレジストの開口サイズを極めて大きくす
ることができる。これにより、リソグラフィー工程を簡
略にすることができる。
【００３９】また、上記の半導体装置の製造方法におい
て、前記コンタクトホール形成工程では、前記第１の絶
縁膜及び前記第２の絶縁膜をエッチングし、前記半導体
基板に達し、端部が前記ビット線及び前記ワード線によ
り画定されたコンタクトホールを形成することが望まし
い。また、上記の半導体装置の製造方法において、前記
ビット線形成工程では、導電体よりなる前記エッチング
ストッパ膜を形成し、前記キャパシタ形成工程では、前
記エッチングストッパ膜を、前記キャパシタの前記一方
の電極と同じパターンに加工することが望ましい。エッ
チングストッパ膜を導電膜に形成する場合には、上層に
形成する蓄積電極が短絡しないようにエッチングストッ
パ膜を蓄積電極と同一のパターンに加工することが望ま
しい。
【００４０】
【発明の実施の形態】
［第１実施形態］本発明の第１実施形態による半導体装
置及びその製造方法について図１及び図２を用いて説明
する。図１は本実施形態による半導体装置の構造を示す
概略断面図、図２は本実施形態による半導体装置の製造
方法を示す工程断面図である。
【００４１】始めに、本実施形態による半導体装置の構
造について図１を用いて説明する。シリコン基板１０上
には、ゲート絶縁膜１４を介して２つのゲート電極２０
が隣接して形成されている。ゲート電極２０上には、シ
リコン窒化膜よりなるエッチングストッパ膜２２が形成
されている。ゲート電極２０の両側のシリコン基板１０
には、不純物拡散層２４、２６が形成されている。この
ように構成されたＭＯＳＦＥＴ上には、不純物拡散層２
４上に開口されたコンタクトホール３０を有する層間絶
縁膜２８が形成されている。コンタクトホール３０内壁
の層間絶縁膜２８の側壁、ゲート電極２０及びエッチン
グストッパ膜２２の側壁には、シリコン酸化膜よりなる
サイドウォール絶縁膜３２が形成されている。
【００４２】ここで、本実施形態による半導体装置は、
層間絶縁膜２８に形成されたコンタクトホール３０の端
部が、ゲート電極２０上にまで延在していることに特徴
がある。このようにコンタクトホールを設けることによ
り、コンタクトホールを形成するためのリソグラフィー
工程を簡便にできるなど、種々の効果を得ることができ
る。
【００４３】また、本実施形態による半導体装置は、サ
イドウォール絶縁膜３２がシリコン酸化膜により構成さ
れていることにも特徴がある。以下、本実施形態による
半導体装置の製造方法に沿って、本実施形態による半導
体装置及びその製造方法を詳細に説明する。まず、シリ
コン基板１０を熱酸化し、表面にゲート絶縁膜１４を形
成する。
【００４４】次いで、ゲート絶縁膜１４上に、例えばＣ
ＶＤ（化学的気相成長：Chemical Vapor Deposition）
法により、多結晶シリコン膜１６を形成する。多結晶シ
リコン膜１６は、ゲート電極となる膜である。続いて、
多結晶シリコン膜１６上に、例えばＣＶＤ法によりシリ
コン窒化膜１８を堆積する（図２（ａ））。シリコン窒
化膜１８はエッチングストッパ膜となる膜である。
【００４５】この後、シリコン窒化膜１８、多結晶シリ
コン膜１６を同一のパターンに加工し、上面がエッチン
グストッパ膜２２により覆われたゲート電極２０を形成
する。次いで、ゲート電極２０をマスクとしてシリコン
基板１０に例えば燐イオンをイオン注入し、不純物拡散
層２４、２６を形成する（図２（ｂ））。
【００４６】続いて、全面に、例えばＣＶＤ法によりシ
リコン酸化膜を堆積し、層間絶縁膜２８とする。この
後、通常のリソグラフィー技術を用い、層間絶縁膜２８
上に、不純物拡散層２４を露出するコンタクトホールの
パターンを有するフォトレジスト（図示せず）を形成す
る。
【００４７】この際、コンタクトホールの端部がゲート
電極２０上に延在するように、フォトレジストを形成す
る。こうすることにより、リソグラフィー工程の位置合
わせ余裕を大きくできるとともに、微細なホールパター
ンを露光する必要がないので、リソグラフィー工程を簡
略にすることができる。次いで、このように形成したフ
ォトレジストをマスクとして層間絶縁膜２８をエッチン
グし、不純物拡散層２４を露出するコンタクトホール３
０を開口する（図２（ｃ））。
【００４８】層間絶縁膜２８のエッチングは、エッチン
グストッパ膜２２に対してエッチング選択性のある条件
でエッチングする。こうすることにより、ゲート電極２
０にダメージを与えることなく、コンタクトホール３０
を開口することができる。また、フォトレジストは、位
置合わせズレが生じてもゲート電極２０上に端部が延在
するように配置するので、フォトレジストを形成する際
に位置合わせズレが生じてもコンタクトホール３０内に
露出する不純物拡散層２４のコンタクト面積が変化する
ことはない。したがって、不純物拡散層２４上のコンタ
クトを安定して形成することができる。
【００４９】なお、エッチングストッパ膜２２に対して
エッチング選択性のあるエッチング条件を用いる場合で
あっても、例えばサイドウォール絶縁膜のように平坦部
に形成されていない膜では膜べりが生じることが経験的
に認められている。しかしながら、本実施形態による半
導体装置の製造方法では、エッチングストッパ膜２２が
ゲート電極２０上の平坦部に設けられているので、エッ
チングストッパ膜２２の膜べりを抑えつつコンタクトホ
ール３０を開口することができる。
【００５０】続いて、全面に、例えばＣＶＤ法によりシ
リコン酸化膜を堆積し、その後、垂直方向にエッチング
が進行する異方性エッチングを行い、層間絶縁膜２８、
ゲート電極２０及びエッチングストッパ膜２２の側壁
に、サイドウォール絶縁膜３２を形成する（図２
（ｄ））。なお、上記シリコン酸化膜堆積前に、熱酸化
法にて３ｎｍ程度の酸化膜を成長することによりゲート
電極端部のゲート酸化膜のダメージを回復しておくこと
も有用である。
【００５１】このようにサイドウォール絶縁膜３２を形
成することにより、ゲート電極２０はシリコン窒化膜２
２、サイドウォール絶縁膜３２により覆われ、コンタク
トホール３０内には露出しなくなる。なお、サイドウォ
ール絶縁膜３２に自己整合でコンタクトホールを開口す
る必要がないので、サイドウォール絶縁膜３２にはシリ
コン酸化膜を適用することができる。したがって、サイ
ドウォール絶縁膜３２をシリコン窒化膜により形成する
従来の半導体装置と比較して、トランジスタのホットキ
ャリア耐性を高めることができる。
【００５２】この後、コンタクトホール３０を介して不
純物拡散層２４に接続された配線層やプラグ（図示せ
ず）を形成する。このように、本実施形態によれば、ゲ
ート電極２０の端部を露出するコンタクトホール３０を
開口し、その後、ゲート電極２０の側壁にサイドウォー
ル絶縁膜３２を形成するので、コンタクトホール３０を
開口する際のリソグラフィーにおいて位置合わせズレが
生じても不純物拡散層２４上のコンタクト面積が変化す
ることはない。したがって、不純物拡散層２４上のコン
タクトを安定して形成することができる。
【００５３】また、ゲート電極の側壁に形成したサイド
ウォール絶縁膜に自己整合でコンタクトホールを開口す
る必要はないので、サイドウォール絶縁膜にはシリコン
酸化膜を適用することができる。したがって、サイドウ
ォール絶縁膜をシリコン窒化膜により形成する従来の半
導体装置と比較して、トランジスタのホットキャリア耐
性を高めることができる。
【００５４】［第２実施形態］本発明の第２実施形態に
よる半導体装置及びその製造方法について図３乃至図６
を用いて説明する。図３は本実施形態による半導体装置
の構造を示す平面図、図４は本実施形態による半導体装
置の構造を示す概略断面図、図５及び図６は本実施形態
による半導体装置の製造方法を示す工程断面図である。
【００５５】始めに、本実施形態による半導体装置の構
造について図３及び図４を用いて説明する。シリコン基
板１０上には、素子間を分離するための素子分離膜１２
が形成されている。素子分離膜１２が形成されたシリコ
ン基板１０上には、ゲート絶縁膜１４を介してゲート電
極２０が形成されている。ゲート電極２０は、紙面上下
方向に延在して形成されており、図３（ａ）に示すよう
に、素子分離膜１２により画定された一の素子領域上に
それぞれ２本づつのゲート電極２０が形成されている。
ゲート電極２０上には、シリコン酸化膜よりなる絶縁膜
３６と、シリコン窒化膜よりなるエッチングストッパ膜
２２とが形成されている。ゲート電極２０の両側のシリ
コン基板１０には、不純物拡散層２４、２６が形成され
ている。上面が絶縁膜３６及びエッチングストッパ膜２
２により覆われたゲート電極２０の間には、層間絶縁膜
２８が埋め込まれ、基板表面が平坦化されている。層間
絶縁膜２８には、図３（ｂ）に示すように、素子分離膜
１２により画定された素子領域を囲う開口部３８が設け
られており、開口部３８内の層間絶縁膜２８は除去され
ている。こうして、不純物拡散層２４上に開口されたコ
ンタクトホール３０と、不純物拡散層２６上に開口され
たコンタクトホール４０とが形成されている。コンタク
トホール３０、４０の側壁には、シリコン酸化膜よりな
るサイドウォール絶縁膜３２が形成されている。
【００５６】以下、本実施形態による半導体装置の製造
方法に沿って、本実施形態による半導体装置及びその製
造方法を詳細に説明する。まず、例えばｐ形シリコン基
板１０上の素子分離領域に、通常のフォトリソグラフィ
ー技術を用いて溝を形成する。次いで、例えばＣＶＤ法
によりシリコン酸化膜を堆積し、その後、その表面を研
磨し、シリコン基板１０に形成された溝内にのみシリコ
ン酸化膜を残存させる。こうして、シリコン基板１０内
に埋め込んで形成された素子分離膜１２を形成する。な
お、このように形成した素子分離膜１２は、いわゆるト
レンチアイソレーションとして知られている。素子分離
膜１２は、ＬＯＣＯＳ（LOCal Oxidation of Silicon）
法など、他の素子分離形成方法により形成してもよい
が、上述したようなトレンチ法を用いれば基板表面の平
坦性を維持できるので、研磨を用いたプラグの埋め込み
が容易となるなど、後工程において様々な利便がある。
【００５７】素子分離膜１２は、例えば図３（ａ）に示
すように、千鳥格子状に素子領域が配置されるように形
成する。図３（ａ）に示す配置は、ＤＲＡＭのメモリセ
ル領域に適用されるパターンの一例を示したものであ
る。続いて、素子分離膜１２を形成したシリコン基板１
０を熱酸化し、シリコン基板１０表面にゲート絶縁膜１
４を形成する。
【００５８】この後、ゲート絶縁膜１４上に、例えばＣ
ＶＤ法によりゲート電極となる多結晶シリコン膜１６を
堆積する。次いで、多結晶シリコン膜１６上に、例えば
ＣＶＤ法によりシリコン酸化膜よりなる絶縁膜３６を堆
積する。なお、後述するが、絶縁膜３６は必ずしも必要
はない。
【００５９】続いて、絶縁膜３６上に、例えばＣＶＤ法
によりエッチングストッパ膜となるシリコン窒化膜１８
を堆積する（図５（ａ））。この後、通常のリソグラフ
ィー技術及びエッチング技術により、シリコン窒化膜１
８、絶縁膜３６、多結晶シリコン膜１６よりなる積層膜
をパターニングし、上面が絶縁膜３６及びエッチングス
トッパ膜２２で覆われたゲート電極２０を形成する。
【００６０】次いで、ゲート電極２０をマスクとしてシ
リコン基板１０に例えば燐イオンをイオン注入し、不純
物拡散層２４、２６を形成する（図５（ｂ））。続い
て、全面に、例えばＣＶＤ法によりシリコン酸化膜を堆
積し、その後、エッチングストッパ膜２２が露出するま
でシリコン酸化膜の表面を例えばＣＭＰ法により研磨
し、ゲート電極２０間に埋め込まれた層間絶縁膜２８を
形成する（図５（ｃ））。
【００６１】この後、通常のリソグラフィー技術を用
い、層間絶縁膜２８上に、不純物拡散層２４、２６を露
出するコンタクトホールを形成するためのフォトレジス
ト４６を形成する。次いで、フォトレジスト４６及びゲ
ート電極２０上に形成されたエッチングストッパ膜２２
をマスクとして層間絶縁膜２８を異方性エッチングし、
不純物拡散層２４、２６上に開口されたコンタクトホー
ル３０、４０を形成する（図６（ａ））。
【００６２】本実施形態による半導体装置及びその製造
方法は、フォトレジスト４６のパターンに一つの特徴が
ある。フォトレジスト４６は、不純物拡散層２４、２６
上にそれぞれ開口部を有するパターンとしてもよいが、
素子の微細化が進むと不純物拡散層２４上に開口するホ
ールパターンと不純物拡散層２６上に開口するホールパ
ターンとが非常に接近し、フォトレジストのリソグラフ
ィー自体が困難になる虞がある。
【００６３】しかしながら、本実施形態による半導体装
置及びその製造方法では、ゲート電極２０上面を覆うエ
ッチングストッパ膜２２が形成され、且つ、エッチング
ストッパ膜２２の表面が層間絶縁膜２８の表面とほぼ同
一平面をなしているので、ゲート電極２０を挟んで隣接
する不純物拡散層２４、２６を含み、ゲート電極２０を
跨いで形成された開口部を有するフォトレジスト４６を
形成することにより、不純物拡散層２４、２６を露出す
る３つのコンタクトホール３０、４０を、基板表面の平
坦性を維持しつつ、且つ、ゲート電極２０に自己整合的
に開口することができる。
【００６４】したがって、本実施形態によれば、例えば
図３（ｂ）に示す開口部３８のように、フォトレジスト
４６のパターンを微細なホールパターンとする必要がな
いので、フォトレジスト４６を形成するためのリソグラ
フィー工程を簡略にすることができる。また、基板表面
の平坦性を維持することは、後工程で不純物拡散層２
４、２６からの引き出し線を形成する際に利便がある。
【００６５】なお、第１実施形態による半導体装置及び
その製造方法と同様に、エッチングストッパ膜２２の表
面は平坦であるので、層間絶縁膜２８のエッチングの際
におけるエッチングストッパ膜２２の膜べりを抑えつつ
コンタクトホール３０、４０を開口することができる。
この後、全面に、例えばＣＶＤ法によりシリコン酸化膜
を堆積し、その後、異方性エッチングを行い、層間絶縁
膜２８の側壁、ゲート電極２０、絶縁膜３６及びエッチ
ングストッパ膜２２よりなる積層膜の側壁に、サイドウ
ォール絶縁膜３２を形成する（図６（ｂ））。
【００６６】このようにサイドウォール絶縁膜３２を形
成することにより、ゲート電極２０は、エッチングスト
ッパ膜２２、絶縁膜３６、サイドウォール絶縁膜３２に
より覆われ、コンタクトホール３０内には露出しなくな
る。なお、第１実施形態による半導体装置及びその製造
方法と同様に、サイドウォール絶縁膜３２に自己整合で
コンタクトホールを開口する必要はないので、サイドウ
ォール絶縁膜３２にはシリコン酸化膜を適用することが
できる。したがって、サイドウォール絶縁膜３２をシリ
コン窒化膜により形成する従来の半導体装置と比較し
て、トランジスタのホットキャリア耐性を高めることが
できる。
【００６７】このように、本実施形態によれば、表面が
エッチングストッパ膜２２で覆われたゲート電極２０を
形成した後に、ゲート電極２０間に層間絶縁膜２８を埋
め込んで形成し、その後、層間絶縁膜２８にコンタクト
ホール３０、４０を形成するので、ゲート電極２０を挟
んで隣接するコンタクトホール３０、４０を、一の開口
部３８を有するフォトレジスト４６を用いて形成するこ
とができる。これにより、コンタクトホール３０、４０
を形成する際のリソグラフィー工程を簡略にすることが
できる。また、第１実施形態による半導体装置及びその
製造方法と同様に、リソグラフィーの位置合わせズレに
よるコンタクト面積の変動をなくすことができる。
【００６８】また、コンタクトホール３０、４０を開口
した後にサイドウォール絶縁膜３２を形成するため、サ
イドウォール絶縁膜３２に自己整合でコンタクトホール
３０、４０を開口する必要はないので、サイドウォール
絶縁膜３２にはシリコン酸化膜を適用することができ
る。したがって、サイドウォール絶縁膜３２をシリコン
窒化膜により形成する従来の半導体装置と比較して、ト
ランジスタのホットキャリア耐性を高めることができ
る。
【００６９】なお、このことはサイドウォール絶縁膜と
してシリコン窒化膜を用いることを妨げるものではな
い。なお、本実施形態では、ゲート電極２０上に、絶縁
膜３６とエッチングストッパ膜２２とを設けたが、絶縁
膜３６は必ずしも必要はない。本実施形態においてゲー
ト電極２０とエッチングストッパ膜２２との間にシリコ
ン酸化膜よりなる絶縁膜３６を設けているのは、層間膜
の誘電率を低減するためである。すなわち、ゲート電極
２０上に設ける絶縁膜は、寄生容量を低減するためには
厚いことが好ましいが、シリコン窒化膜のみよりなる絶
縁膜を厚くするよりも、誘電率の小さいシリコン酸化膜
との積層膜を用いた方がその効果が大きいからである。
したがって、例えば、寄生容量の影響が許容され、或い
は、他の手段により十分に小さくできるような場合に
は、必ずしも絶縁膜３６を設ける必要はない。
【００７０】また、上記実施形態による半導体装置及び
その製造方法では、本発明をＤＲＡＭのメモリセル領域
に適用した場合を示したが、他の半導体装置においても
適用することができる。また、上記第１及び第２実施形
態では、ゲート電極の間に半導体基板に達するコンタク
トホールを自己整合で形成する場合について示したが、
半導体基板へのコンタクトのみならず、他のコンタクト
にも適用することができる。例えば、第２層金属配線の
間に、第１層金属配線に達するビアホールを自己整合で
形成する場合についても同様に適用することができる。
【００７１】すなわち、本発明は、所定の構造を有する
下地基板上に隣接して形成された導電体パターン間に、
下地基板に達するコンタクトホールを開口する際に広く
適用することができる。 ［第３実施形態］本発明の第３実施形態による半導体装
置及びその製造方法について図７乃至図１４を用いて説
明する。
【００７２】図７は本実施形態による半導体装置の構造
を示す平面図、図８は本実施形態による半導体装置の構
造を示す概略断面図、図９乃至図１２は本実施形態によ
る半導体装置の製造方法を示す工程断面図、図１３は本
実施形態による半導体装置におけるビット線コンタクト
ホールを形成するためのレジストパターンと開口された
コンタクトホールを示す平面図、図１４は本実施形態に
よる半導体装置における蓄積電極コンタクトホールを形
成するためのレジストパターンと開口されたコンタクト
ホールを示す平面図である。
【００７３】本実施形態では、第２実施形態による半導
体装置及びその製造方法をＤＲＡＭに適用した具体例を
示す。始めに、本実施形態による半導体装置の構造につ
いて図７及び図８を用いて説明する。図７は本実施形態
による半導体装置の構造を示す平面図、図８（ａ）は図
７のＸ−Ｘ′線断面における概略断面図、図８（ｂ）は
図７のＹ−Ｙ′線断面における概略断面図である。
【００７４】シリコン基板５０には、シリコン基板５０
内に埋め込んで形成された、素子間を分離するための素
子分離膜５２が形成されている。素子分離膜５２が形成
されたシリコン基板５０上には、図面の縦方向に互いに
平行に延在する複数のワード線５６が、ゲート絶縁膜５
４を介して形成されている。ワード線５６上には、エッ
チングストッパ膜５８が形成されている。ワード線５６
の両側のシリコン基板５０には不純物拡散層６０、６２
が形成されており、ワード線５６により構成されるゲー
ト電極、不純物拡散層６０、６２とにより転送トランジ
スタが構成されている。ワード線５６間には、エッチン
グストッパ膜５８とほぼ等しい高さの層間絶縁膜６４が
埋め込まれている。エッチングストッパ膜５８及び層間
絶縁膜６４上には、図面の横方向に互いに平行に延在す
る複数のビット線７４が形成されている。ビット線７４
は、素子分離膜５２により画定される活性領域と交わる
場所において、一方の不純物拡散層６０に接続されてい
る。他方の不純物拡散層６２上には蓄積電極８６が形成
されている。蓄積電極８６上には、誘電体膜８８を介し
て対向電極９０が形成されており、こうして、蓄積電極
８６、誘電体膜８８、対向電極９０よりなるキャパシタ
が構成されている。
【００７５】このように１トランジスタ、１キャパシタ
によりメモリセルが構成されるＤＲＡＭにおいて、本実
施形態による半導体装置では、不純物拡散層６０とビッ
ト線７４とを接続するコンタクトホールの開口過程と、
不純物拡散層６２と蓄積電極８６とを接続するコンタク
トホールの開口過程において、第２実施形態による自己
整合コンタクトを採用していることに特徴がある。
【００７６】以下、本実施形態による半導体装置の製造
方法に沿って、本実施形態による半導体装置及びその製
造方法を詳細に説明する。図９及び図１０は図７のＸ−
Ｘ′線断面における工程断面図、図１１及び図１２は図
７のＹ−Ｙ′線断面における工程断面図である。まず、
例えばｐ形シリコン基板５０上の素子分離領域となる領
域に、通常のリソグラフィー技術及びエッチング技術を
用いて溝を形成する。
【００７７】次いで、例えばＣＶＤ法によりシリコン酸
化膜を堆積し、その後、その表面を例えばＣＭＰ法によ
り研磨し、シリコン基板５０に形成された溝内にのみシ
リコン酸化膜を残存させる。こうして、シリコン基板５
０内に埋め込んで形成された素子分離膜５２を形成す
る。なお、このように形成した素子分離膜５２は、いわ
ゆるトレンチアイソレーションとして知られている。素
子分離膜５２は、ＬＯＣＯＳ法など、他の素子分離形成
方法により形成してもよいが、上述したようなトレンチ
法を用いれば基板表面の平坦性を維持できるので、研磨
を用いたプラグの埋め込みが容易となるなど、後工程に
おいて様々な利便がある。
【００７８】続いて、素子分離膜５２を形成したシリコ
ン基板５０を熱酸化し、シリコン基板５０表面に、例え
ば膜厚約６ｎｍのゲート絶縁膜５４を形成する。この
後、ゲート絶縁膜５４上に、例えばＣＶＤ法により、膜
厚約１００ｎｍの多結晶シリコン膜と、膜厚約１００ｎ
ｍのＷＳｉ（タングステンシリサイド）膜とを堆積す
る。このように堆積した多結晶シリコン膜及びＷＳｉ膜
よりなるポリサイド（Polycide）膜は、ワード線となる
膜である。
【００７９】次いで、ポリサイド膜上に、例えばＣＶＤ
法により、膜厚約２００ｎｍのシリコン窒化膜を堆積す
る。シリコン窒化膜は、層間絶縁膜をエッチングする際
に用いるエッチングストッパ膜となる膜である。続い
て、通常のリソグラフィー技術及びエッチング技術によ
り、シリコン窒化膜、ポリサイド膜よりなる積層膜をパ
ターニングし、上面がシリコン窒化膜よりなるエッチン
グストッパ膜５８で覆われた、ポリサイド構造のワード
線５６を形成する。ワード線５６は、例えば、線幅を
０．２μｍ、間隔を０．２μｍとする。ワード線５６
は、一の活性領域にそれぞれ２本づつ延在するように形
成する。
【００８０】この後、ワード線５６をマスクとしてシリ
コン基板５０に例えば燐イオンをイオン注入し、活性領
域に不純物拡散層６０、６２を形成する（図９（ａ）、
図１１（ａ））。例えば、燐イオンを、加速エネルギー
３０ｋｅＶ、ドーズ量２×１０13ｃｍ-2の条件でイオン
注入し、不純物拡散層６０、６２を形成する。次いで、
全面に、例えばＣＶＤ法により、膜厚約５０ｎｍのシリ
コン酸化膜と、膜厚約２００ｎｍのＢＰＳＧ（Boro-Pho
spho Silicate Glass）膜とを堆積し、その後、窒素雰
囲気中で８５０℃１０分間の熱処理を行い、ＢＰＳＧ膜
をリフローする。このように形成したシリコン酸化膜及
びＢＰＳＧ膜は、層間絶縁膜となる膜である。
【００８１】なお、シリコン酸化膜を成長する前に熱酸
化を行い、ワード線５６の側壁に膜厚約２ｎｍ程度のシ
リコン酸化膜を形成してもよい。また、シリコン酸化膜
を成長する前に、周辺回路用トランジスタを含め、ワー
ド線５６やゲート電極の側壁にサイドウォール絶縁膜を
形成しておき、周辺回路トランジスタの高濃度ソース／
ドレインを形成することが望ましい。
【００８２】続いて、例えばＣＭＰ法により、エッチン
グストッパ膜５８が露出するまでＢＰＳＧ膜及びシリコ
ン酸化膜を研磨し、ワード線５６間にのみシリコン酸化
膜及びＢＰＳＧ膜を残存させる。こうして、ワード線５
６間に埋め込まれた層間絶縁膜６４を形成する（図９
（ｂ）、図１１（ｂ））。この後、通常のリソグラフィ
ー技術を用い、層間絶縁膜６４上に、不純物拡散層６０
を露出するコンタクトホールを形成するためのフォトレ
ジスト６６を形成する（図９（ｃ）、図１１（ｃ））。
フォトレジスト６６は、図１３（ａ）に示すように、ビ
ット線と不純物拡散層６０とを接続する領域に開口部６
８を有するパターンとする。ワード線５６上にはエッチ
ングストッパ膜５８が設けられているので、開口部６８
はワード線５６上に延在して配置することができる。
【００８３】次いで、フォトレジスト６６及びエッチン
グストッパ膜５８をマスクとして、シリコン窒化膜のエ
ッチング速度が十分小さくなる条件で層間絶縁膜６４を
異方性エッチングし、不純物拡散層６０上に開口された
コンタクトホール７０を形成する。フォトレジスト６６
及びエッチングストッパ膜５８をマスクとすることによ
り、コンタクトホール７０は、図１３（ｂ）に示すよう
に不純物拡散層６０上にのみ開口される。また、コンタ
クトホール７０内に段差が生じることもない。
【００８４】続いて、乾燥酸素雰囲気中で８００℃の熱
処理を行い、膜厚約３ｎｍ程度の酸化を行い、ワード線
５６端部のゲート絶縁膜５４が受けたエッチングダメー
ジを回復する。この後、全面に、例えばＣＶＤ法により
膜厚約８０ｎｍのシリコン酸化膜を堆積し、その後、異
方性エッチングを行い、コンタクトホール７０の側壁に
サイドウォール絶縁膜７２を形成する（図９（ｄ））。
ワード線５６は、エッチングストッパ膜５８、サイドウ
ォール絶縁膜７２により覆われるので、コンタクトホー
ル７０内には露出しなくなる。
【００８５】このようにサイドウォール絶縁膜７２を形
成することにより、ワード線５６の側壁には幅約６０ｎ
ｍのサイドウォール絶縁膜７２が形成されることとな
り、最終的なビット線コンタクトホール７０のサイズは
約０．０８μｍ程度となる。なお、前記コンタクトホー
ル形成のときに周辺トランジスタを露出しておき、前記
サイドウォール形成の後に、周辺回路トランジスタの高
濃度ソース／ドレインを形成してもよい。こうすると、
周辺回路トランジスタのＬＤＤ用サイドウォールと前記
コンタクトホール内サイドウォールとを同時に形成で
き、工程数を少なくするという利点がある。
【００８６】次いで、例えばＣＶＤ法により、膜厚約５
０ｎｍの燐を含有した多結晶シリコン膜と、膜厚約１０
０ｎｍのＷＳｉ膜と、膜厚約２００ｎｍのシリコン窒化
膜とを連続して堆積する。なお、多結晶シリコン膜は、
ビット線コンタクトホール７０のサイズの半分以上の膜
厚とすることが望ましい。多結晶シリコン膜の膜厚を、
ビット線コンタクトホール７０のサイズである０．０８
μｍの半分以上の膜厚とすることにより、多結晶シリコ
ン膜がコンタクトホール７０内に完全に埋め込まれるの
で、基板表面をほぼ平坦にすることができる。
【００８７】続いて、通常のリソグラフィー技術及びエ
ッチング技術により、シリコン窒化膜と、ＷＳｉ膜と、
多結晶シリコン膜とからなる積層膜をパターニングし、
上面がシリコン窒化膜よりなるエッチングストッパ膜７
６により覆われた、ポリサイド構造よりなるビット線７
４を形成する。この後、全面に、例えばＣＶＤ法によ
り、膜厚約５０ｎｍのシリコン酸化膜と、膜厚約２００
ｎｍのＢＰＳＧ膜とを堆積し、その後、窒素雰囲気中で
８５０℃１０分間の熱処理を行い、ＢＰＳＧ膜をリフロ
ーする。このように形成したシリコン酸化膜及びＢＰＳ
Ｇ膜は、層間絶縁膜となる膜である。
【００８８】次いで、例えばＣＭＰ法により、エッチン
グストッパ膜７６が露出するまでＢＰＳＧ膜及びシリコ
ン酸化膜を研磨し、ビット線７４間にのみシリコン酸化
膜及びＢＰＳＧ膜を残存させる。こうして、ビット線７
４間に埋め込まれた層間絶縁膜７７を形成する（図９
（ｅ）、図１１（ｄ））。続いて、通常のリソグラフィ
ー技術を用い、層間絶縁膜７７及びエッチングストッパ
膜７６上に、不純物拡散層６２を露出するコンタクトホ
ールを形成するためのフォトレジスト７８を形成する
（図１０（ａ））。フォトレジスト７８は、図１４
（ａ）に示すように、蓄積電極と不純物拡散層６２とを
接続する領域に開口部８０を有するパターンとする。ビ
ット線７４上にはエッチングストッパ膜７６が設けられ
ているので、開口部８０はビット線７４上に延在して配
置することができる。すなわち、フォトレジスト７８
は、図１４（ａ）に示すように、ワード線５６間の領域
を交互に覆うストライプパターンとすることができる。
フォトレジスト７８をこのようなストライプパターンと
することにより、微細な位置合わせやサイズ合わせが不
要となるので、リソグラフィー工程を簡略にすることが
できる。
【００８９】この後、フォトレジスト７８及びエッチン
グストッパ膜７６をマスクとして、シリコン窒化膜のエ
ッチング速度が十分小さくなる条件で層間絶縁膜７７、
６４を異方性エッチングし、不純物拡散層６２上に開口
されたコンタクトホール８２を形成する（図１２
（ａ））。フォトレジスト７８及びエッチングストッパ
膜７６をマスクとすることにより、コンタクトホール８
２は、図１４（ｂ）に示すように開口される。
【００９０】次いで、乾燥酸素雰囲気中で８００℃の熱
処理を行い、膜厚約３ｎｍ程度の酸化を行い、ワード線
５６端部のゲート絶縁膜５４が受けたエッチングダメー
ジを回復する。続いて、全面に、例えばＣＶＤ法により
膜厚約８０ｎｍのシリコン酸化膜を堆積し、その後、異
方性エッチングを行い、コンタクトホール８２の側壁に
サイドウォール絶縁膜８４を形成する（図１２（ｂ）、
図１０（ｂ））。ビット線７４は、エッチングストッパ
膜７６、サイドウォール絶縁膜８４により覆われるの
で、コンタクトホール８２内には露出しなくなる。
【００９１】このようにサイドウォール絶縁膜８４を形
成することにより、ビット線７４の側壁には幅約６０ｎ
ｍのサイドウォール絶縁膜８４が形成されることとな
り、最終的な蓄積電極コンタクトホール８２のサイズは
約０．０８μｍ程度となる。この後、例えばＣＶＤ法に
より膜厚約１５００ｎｍの燐を含有した多結晶シリコン
膜を堆積し、通常のリソグラフィー技術を用いてパター
ニングし、コンタクトホール８２を介して不純物拡散層
６２に接続された蓄積電極８６を形成する。蓄積電極８
６は、例えば図７（ｂ）に示すように、ビット線７４間
の領域に形成することができる。
【００９２】次いで、例えばＣＶＤ法により膜厚約４ｎ
ｍのシリコン窒化膜を堆積し、その後、湿式酸素雰囲気
中にて８００℃１０分間の熱処理を行ってシリコン窒化
膜の表面を酸化し、シリコン酸化膜換算で約４ｎｍのシ
リコン窒化酸化膜よりなる誘電体膜８８を形成する。こ
のような誘電体膜により、セル容量として約２２ｆＦ程
度を得ることができる。なお、タンタルオキサイド膜な
どの高誘電体膜などを用いれば、キャパシタの高さを縮
小することができる。
【００９３】続いて、例えばＣＶＤ法により、膜厚約１
００ｎｍの燐を含んだ多結晶シリコン膜を堆積し、通常
のリソグラフィー技術を用いてパターニングし、キャパ
シタの対向電極９０とする（図１０（ｃ）、図１２
（ｃ））。こうして、１トランジスタ、１キャパシタよ
りなるメモリセルを有するＤＲＡＭを構成する。
【００９４】このように、本実施形態によれば、表面が
エッチングストッパ膜で覆われたワード線又はビット線
を形成した後に、ワード線又はビット線間に層間絶縁膜
を埋め込んで形成し、その後、層間絶縁膜にコンタクト
ホールを形成するので、コンタクトホールを形成するた
めのリソグラフィー工程において微細なホールパターン
を形成する必要がなく、且つ、位置合わせ余裕を大きく
することができる。これにより、コンタクトホールを形
成するためのリソグラフィー工程を簡略にすることがで
きる。
【００９５】また、コンタクトホールを形成するための
フォトレジストの開口部の端部をワード線又はビット線
上に延在するので、リソグラフィーにおける位置合わせ
ズレが生じてもコンタクトホールサイズが変動すること
はない。また、コンタクトホール７０を開口した後にサ
イドウォール絶縁膜７２を形成するため、サイドウォー
ル絶縁膜７２に自己整合でコンタクトホール７０を開口
する必要はないので、サイドウォール絶縁膜７２にはシ
リコン酸化膜を適用することができる。したがって、サ
イドウォール絶縁膜７２をシリコン窒化膜により形成す
る従来の半導体装置と比較して、トランジスタのホット
キャリア耐性を高めることができる。
【００９６】なお、上記実施形態では、第２実施形態に
よる半導体装置の製造方法を、ビット線コンタクトホー
ルの形成工程、及び蓄積電極コンタクトホールの形成工
程の双方において適用したが、いずれか一方のみに適用
してもよい。 ［第４実施形態］本発明の第４実施形態による半導体装
置及びその製造方法について図１５乃至図１７を用いて
説明する。なお、図７乃至図１４に示す第３実施形態に
よる半導体装置及びその製造方法と同一の構成要素には
同一の符号を付して説明を省略又は簡略にする。
【００９７】図１５は本実施形態による半導体装置の構
造を示す概略断面図、図１６及び図１７は本実施形態に
よる半導体装置の製造方法を示す工程断面図である。第
３実施形態による半導体装置及びその製造方法では、ワ
ード線５６上に直にエッチングストッパ膜５８を設け、
上層のビット線７４等との層間絶縁膜として用いてい
た。また、ビット線７４上に直にエッチングストッパ膜
７６を設け、上層の対向電極９０等との層間絶縁膜とし
て用いていた。しかしながら、第２実施形態においても
述べたとおり、エッチングストッパ膜５８に用いたシリ
コン窒化膜は誘電率が大きく、配線間の寄生容量を増大
させる虞がある。
【００９８】本実施形態では、配線間の寄生容量を低減
しうる半導体装置の構造及びその製造方法を提供する。
始めに、本実施形態による半導体装置の構造について図
１５を用いて説明する。なお、装置の平面的レイアウト
は、図７に示す第３実施形態による半導体装置と同様で
あり、図１５は、図７のＸ−Ｘ′線断面における概略断
面図を示したものである。
【００９９】本実施形態による半導体装置は、図８
（ａ）に示す第３実施形態による半導体装置において、
ワード線５６とエッチングストッパ膜５８との間に、シ
リコン酸化膜よりなる絶縁膜９２が設けられ、ビット線
７４とエッチングストッパ膜７６との間に、シリコン酸
化膜よりなる絶縁膜９４が設けられていることに特徴が
ある。すなわち、ワード線５６とビット線７４とを絶縁
する層間絶縁膜は、エッチングストッパ膜５８と絶縁膜
９２とから構成されることとなり、また、ビット線７４
と対向電極９０とを絶縁する層間絶縁膜は、エッチング
ストッパ膜７６と絶縁膜９４とから構成されている。
【０１００】絶縁膜９２、９４を構成するシリコン酸化
膜は、エッチングストッパ膜５８、７６を構成するシリ
コン窒化膜よりも誘電率が小さいので、エッチングスト
ッパ膜５８、７６を厚くして寄生容量を低減する代わり
に、エッチングストッパ膜５８、７６はストッパとして
機能しうる膜厚とし、その下層に絶縁膜９２、９４を設
けることとすれば、層間絶縁膜を極めて厚くせずとも寄
生容量を低減することができる。したがって、このよう
に半導体装置を構成することにより、ビット線コンタク
トホール７０、蓄積電極コンタクトホール８２のアスペ
クト比を緩和しつつ寄生容量を低減することが可能とな
る。
【０１０１】次に、本実施形態による半導体装置の製造
方法について図１６及び図１７を用いて説明する。な
お、図１６及び図１７は図７のＸ−Ｘ′線断面における
工程断面図である。まず、例えばｐ形シリコン基板５０
上の素子分離領域となる領域に、通常のリソグラフィー
技術及びエッチング技術を用いて溝を形成する。
【０１０２】次いで、例えばＣＶＤ法によりシリコン酸
化膜を堆積し、その後、その表面を研磨し、シリコン基
板５０に形成された溝内にのみシリコン酸化膜を残存さ
せる。こうして、シリコン基板５０内に埋め込んで形成
された素子分離膜５２を形成する。続いて、素子分離膜
５２を形成したシリコン基板５０を熱酸化し、シリコン
基板５０表面に、例えば膜厚約６ｎｍのゲート絶縁膜５
４を形成する。
【０１０３】この後、ゲート絶縁膜１４上に、例えばＣ
ＶＤ法により、膜厚約１００ｎｍの多結晶シリコン膜
と、膜厚約１００ｎｍのＷＳｉ膜とを堆積する。このよ
うに堆積した多結晶シリコン膜及びＷＳｉ膜よりなるポ
リサイド膜は、ワード線となる膜である。次いで、ポリ
サイド膜上に、例えばＣＶＤ法により、膜厚約２００ｎ
ｍのシリコン酸化膜よりなる絶縁膜９２を堆積する。
【０１０４】続いて、絶縁膜９２上に、例えばＣＶＤ法
により、膜厚約５０〜１００ｎｍのシリコン窒化膜を堆
積する。シリコン窒化膜は、層間絶縁膜をエッチングす
る際に用いるエッチングストッパ膜５８となる膜であ
る。このように形成された絶縁膜９２及びシリコン窒化
膜は最終的にワード線５６とビット線７４とを絶縁する
ための層間絶縁膜として機能することとなる。本実施形
態では誘電率の低いシリコン酸化膜よりなる絶縁膜９２
を設けているので、層間容量を低減することができる。
【０１０５】この後、通常のリソグラフィー技術及びエ
ッチング技術により、シリコン窒化膜、絶縁膜９２、ポ
リサイド膜よりなる積層膜をパターニングし、上面がシ
リコン窒化膜よりなるエッチングストッパ膜５８及び絶
縁膜９２で覆われた、ポリサイド構造のワード線５６を
形成する。次いで、ワード線５６をマスクとしてシリコ
ン基板５０に例えば燐イオンをイオン注入し、活性領域
に不純物拡散層６０、６２を形成する（図１６
（ａ））。
【０１０６】続いて、例えば図９（ｂ）〜図９（ｄ）、
図１１（ｂ）及び（ｃ）に示す第３実施形態による半導
体装置の製造方法と同様にして、層間絶縁膜６４、ビッ
ト線コンタクトホール７０、サイドウォール絶縁膜７２
を形成する（図１６（ａ）〜（ｄ））。この後、例えば
ＣＶＤ法により、膜厚約５０ｎｍの燐を含有した多結晶
シリコン膜と、膜厚約１００ｎｍのＷＳｉ膜と、膜厚約
１００ｎｍのシリコン酸化膜よりなる絶縁膜９４と、膜
厚約５０〜１００ｎｍのシリコン窒化膜とを連続して堆
積する。
【０１０７】このように形成された絶縁膜９４及びシリ
コン窒化膜は最終的にビット線５６と対向電極９０とを
絶縁するための層間絶縁膜として機能することとなる。
本実施形態では誘電率の低いシリコン酸化膜よりなる絶
縁膜９４を設けているので、層間容量を低減することが
できる。次いで、通常のリソグラフィー技術及びエッチ
ング技術により、シリコン窒化膜と、絶縁膜９４と、Ｗ
Ｓｉ膜と、多結晶シリコン膜とからなる積層膜をパター
ニングし、上面がシリコン窒化膜よりなるエッチングス
トッパ膜７６及び絶縁膜９４により覆われた、ポリサイ
ド構造よりなるビット線７４を形成する（図１７
（ａ））。
【０１０８】この後、例えば図１０（ａ）〜図１０
（ｃ）、図１２（ａ）〜図１２（ｃ）に示す第３実施形
態による半導体装置の製造方法と同様にして、不純物拡
散層６２に接続されたキャパシタを形成し、１トランジ
スタ、１キャパシタよりなるメモリセルを有するＤＲＡ
Ｍを構成する（図１７（ｂ））。このように、本実施形
態によれば、エッチングストッパ膜５８とワード線５６
との間にシリコン酸化膜よりなる絶縁膜９２を、エッチ
ングストッパ膜７６とビット線７４との間にシリコン酸
化膜よりなる絶縁膜９４を設けるので、配線間の寄生容
量を低減することができる。
【０１０９】また、同様の層間容量を達成する場合であ
っても、シリコン窒化膜よりなるエッチングストッパ膜
のみにより層間膜を構成する場合と比較して層間膜の膜
厚を薄くできるので、ビット線コンタクトホール、蓄積
電極コンタクトホールのアスペクト比を小さくすること
ができる。これにより、コンタクトホールの形成を容易
にすることができる。
【０１１０】［第５実施形態］本発明の第５実施形態に
よる半導体装置及びその製造方法について図１８乃至図
２０を用いて説明する。なお、図７乃至図１７に示す第
３及び第４実施形態による半導体装置及びその製造方法
と同一の構成要素には同一の符号を付して説明を省略又
は簡略にする。
【０１１１】図１８は本実施形態による半導体装置の構
造を示す概略断面図、図１９及び図２０は本実施形態に
よる半導体装置の製造方法を示す工程断面図である。第
３及び第４実施形態による半導体装置及びその製造方法
では、ビット線７４上を覆うエッチングストッパ膜７６
としてシリコン窒化膜を用いたが、必ずしも絶縁膜であ
る必要はない。層間絶縁膜６４に対してエッチング選択
性を得られる膜であれば、たとえば多結晶シリコン膜な
どの導電性膜によってエッチングストッパ膜７６を構成
することもできる。
【０１１２】本実施形態では、第４実施形態による半導
体装置及びその製造方法において、ビット線７４上を覆
うエッチングストッパ膜７６として多結晶シリコン膜を
用いた場合について説明する。始めに、本実施形態によ
る半導体装置の構造について図１８を用いて説明する。
なお、装置の平面図は、図７に示す第３実施形態による
半導体装置と同様である。
【０１１３】本実施形態による半導体装置は、基本的な
構造は図１５に示す第４実施形態による半導体装置の構
造と同じであるが、ビット線７４上を覆うエッチングス
トッパ膜７６が、多結晶シリコン膜よりなるエッチング
ストッパ膜９６により構成されていることに特徴があ
る。次に、本実施形態による半導体装置の製造方法につ
いて図１９及び図２０を用いて説明する。なお、図１９
及び図２０は図７のＹ−Ｙ′線断面における工程断面図
である。
【０１１４】まず、例えば図９（ａ）〜（ｄ）、図１１
（ａ）〜図１１（ｃ）に示す第３実施形態による半導体
装置の製造方法と同様にして、層間絶縁膜６４に開口さ
れたビット線コンタクトホール７０、サイドウォール絶
縁膜７２を形成する（図１９（ａ）〜（ｃ））。次い
で、例えばＣＶＤ法により、膜厚約５０ｎｍの燐を含有
した多結晶シリコン膜と、膜厚約１００ｎｍのＷＳｉ膜
と、膜厚約１００ｎｍのシリコン酸化膜よりなる絶縁膜
９４と、膜厚約５０〜１００ｎｍの多結晶シリコン膜と
を連続して堆積する。
【０１１５】続いて、通常のリソグラフィー技術及びエ
ッチング技術により、多結晶シリコン膜と、絶縁膜９４
と、ＷＳｉ膜と、多結晶シリコン膜とからなる積層膜を
パターニングし、上面が多結晶シリコン膜よりなるエッ
チングストッパ膜９６及び絶縁膜９４により覆われた、
ポリサイド構造よりなるビット線７４を形成する。この
後、全面に、例えばＣＶＤ法により、膜厚約５０ｎｍの
シリコン酸化膜と、膜厚約２００ｎｍのＢＰＳＧ膜とを
堆積し、その後、窒素雰囲気中で８５０℃１０分間の熱
処理を行い、ＢＰＳＧ膜をリフローする。このように形
成したシリコン酸化膜及びＢＰＳＧ膜は、層間絶縁膜と
なる膜である。
【０１１６】次いで、例えばＣＭＰ法により、エッチン
グストッパ膜７６が露出するまでＢＰＳＧ膜及びシリコ
ン酸化膜を研磨し、ビット線７４間にのみシリコン酸化
膜及びＢＰＳＧ膜を残存させる。こうして、ビット線７
４間に埋め込まれた層間絶縁膜７７を形成する（図１９
（ｄ）））。続いて、通常のリソグラフィー技術を用
い、層間絶縁膜７７及びエッチングストッパ膜７６上
に、不純物拡散層６２を露出するコンタクトホールを形
成するためのフォトレジスト７８を形成する（図１０
（ａ）参照）。フォトレジスト７８は、図１４（ａ）に
示すように、蓄積電極と不純物拡散層６２とを接続する
領域に開口部８０を有するパターンとする。
【０１１７】この後、フォトレジスト７８及びエッチン
グストッパ膜９６をマスクとして、多結晶シリコン膜の
エッチング速度が十分小さくなる条件で層間絶縁膜６４
を異方性エッチングし、不純物拡散層６２上に開口され
たコンタクトホール８２を形成する（図２０（ａ））。
次いで、乾燥酸素雰囲気中で８００℃の熱処理を行い、
膜厚約３ｎｍ程度の酸化を行い、ワード線５６端部のゲ
ート絶縁膜５４が受けたエッチングダメージを回復す
る。
【０１１８】続いて、全面に、例えばＣＶＤ法により膜
厚約８０ｎｍのシリコン酸化膜を堆積し、その後、異方
性エッチングを行い、コンタクトホール８２の側壁にサ
イドウォール絶縁膜８４を形成する（図２０（ｂ））。
この後、例えばＣＶＤ法により膜厚約１５００ｎｍの燐
を含有した多結晶シリコン膜を堆積し、通常のリソグラ
フィー技術を用いてパターニングし、コンタクトホール
８２を介して不純物拡散層６２に接続された蓄積電極８
６を形成する。この際、ビット線７４上の多結晶シリコ
ン膜よりなるエッチングストッパ膜９６を同時に除去す
る。エッチングストッパ膜９６は、ビット線７４のパタ
ーンと蓄積電極８６のパターンとが重なる領域に残存す
ることとなる。
【０１１９】次いで、例えばＣＶＤ法により膜厚約４ｎ
ｍのシリコン窒化膜を堆積し、その後、湿式酸素雰囲気
中にて８００℃１０分間の熱処理を行ってシリコン窒化
膜の表面を酸化し、シリコン酸化膜換算で約４ｎｍのシ
リコン窒化酸化膜よりなる誘電体膜８８を形成する。続
いて、例えばＣＶＤ法により、膜厚約１００ｎｍの燐を
含んだ多結晶シリコン膜を堆積し、通常のリソグラフィ
ー技術を用いてパターニングし、キャパシタの対向電極
９０とする（図２０（ｃ））。
【０１２０】こうして、１トランジスタ、１キャパシタ
よりなるメモリセルを有するＤＲＡＭを構成する。この
ように、本実施形態によれば、蓄積電極コンタクトホー
ル８２を開口する際に用いるエッチングストッパ膜９６
として多結晶シリコン膜などの導電膜を用いることによ
っても、第２実施形態によるコンタクトホール形成技術
を用いて蓄積電極コンタクトホール８２を形成すること
ができる。
【０１２１】［第６実施形態］本発明の第６実施形態に
よる半導体装置及びその製造方法について図２１及び図
２２を用いて説明する。なお、図７乃至図２０に示す第
３乃至第５実施形態による半導体装置及びその製造方法
と同一の構成要素には同一の符号を付して説明を省略又
は簡略にする。
【０１２２】図２１は本実施形態による半導体装置の構
造を示す概略断面図、図２２は本実施形態による半導体
装置の製造方法を示す工程断面図である。第５実施形態
による半導体装置及びその製造方法では、ビット線７４
を覆うエッチングストッパ膜９６として多結晶シリコン
膜を用いた場合を示したが、多結晶シリコン膜などの導
電膜よりなるエッチングストッパ膜を、ワード線５６上
を覆うエッチングストッパ膜５８として用いることもで
きる。
【０１２３】本実施形態では、第４実施形態による半導
体装置及びその製造方法において、ワード線５６上を覆
うエッチングストッパ膜５８として多結晶シリコン膜を
用いた場合について説明する。始めに、本実施形態によ
る半導体装置の構造について図２１を用いて説明する。
なお、装置の平面図は、図７に示す第３実施形態による
半導体装置と同様である。
【０１２４】本実施形態による半導体装置は、基本的な
構造は図１５に示す第４実施形態による半導体装置の構
造と同じであるが、ワード線５６上を覆うエッチングス
トッパ膜５８が、多結晶シリコン膜よりなるエッチング
ストッパ膜９８により構成されていることに特徴があ
る。次に、本実施形態による半導体装置の製造方法につ
いて図２２を用いて説明する。なお、図２２は図７のＸ
−Ｘ′線断面における工程断面図である。
【０１２５】まず、例えばｐ形シリコン基板５０上の素
子分離領域となる領域に、通常のリソグラフィー技術及
びエッチング技術を用いて溝を形成する。次いで、例え
ばＣＶＤ法によりシリコン酸化膜を堆積し、その後、そ
の表面を研磨し、シリコン基板５０に形成された溝内に
のみシリコン酸化膜を残存させる。こうして、シリコン
基板５０内に埋め込んで形成された素子分離膜５２を形
成する。
【０１２６】続いて、素子分離膜５２を形成したシリコ
ン基板５０を熱酸化し、シリコン基板５０表面に、例え
ば膜厚約６ｎｍのゲート絶縁膜５４を形成する。この
後、ゲート絶縁膜１４上に、例えばＣＶＤ法により、膜
厚約１００ｎｍの多結晶シリコン膜と、膜厚約１００ｎ
ｍのＷＳｉ膜とを堆積する。このように堆積した多結晶
シリコン膜及びＷＳｉ膜よりなるポリサイド膜は、ワー
ド線となる膜である。
【０１２７】次いで、ポリサイド膜上に、例えばＣＶＤ
法により、膜厚約２００ｎｍのシリコン酸化膜よりなる
絶縁膜９２を堆積する。続いて、絶縁膜９２上に、例え
ばＣＶＤ法により、膜厚約５０〜１００ｎｍの多結晶シ
リコン膜を堆積する。この多結晶シリコン膜は、層間絶
縁膜をエッチングする際に用いるエッチングストッパ膜
９８となる膜である。
【０１２８】この後、通常のリソグラフィー技術及びエ
ッチング技術により、多結晶シリコン膜、絶縁膜９２、
ポリサイド膜よりなる積層膜をパターニングし、上面が
多結晶シリコン膜よりなるエッチングストッパ膜９８及
び絶縁膜９２で覆われた、ポリサイド構造のワード線５
６を形成する。次いで、ワード線５６をマスクとしてシ
リコン基板５０に例えば燐イオンをイオン注入し、活性
領域に不純物拡散層６０、６２を形成する（図２２
（ａ））。
【０１２９】続いて、全面に、例えばＣＶＤ法により、
膜厚約５０ｎｍのシリコン酸化膜と、膜厚約２００ｎｍ
のＢＰＳＧ膜とを堆積し、その後、窒素雰囲気中で８５
０℃１０分間の熱処理を行い、ＢＰＳＧ膜をリフローす
る。このように形成したシリコン酸化膜及びＢＰＳＧ膜
は、層間絶縁膜となる膜である。この後、例えばＣＭＰ
法により、エッチングストッパ膜９８が露出するまでＢ
ＰＳＧ膜及びシリコン酸化膜を研磨し、ワード線５６間
にのみシリコン酸化膜及びＢＰＳＧ膜を残存させる。こ
うして、ワード線５６間に埋め込まれた層間絶縁膜６４
を形成する（図２２（ｂ））。
【０１３０】次いで、通常のリソグラフィー技術を用
い、層間絶縁膜６４上に、不純物拡散層６０を露出する
コンタクトホールを形成するためのフォトレジスト６６
を形成する（図２２（ｃ））。続いて、フォトレジスト
６６及びエッチングストッパ膜９８をマスクとして、多
結晶シリコン膜のエッチング速度が十分小さくなる条件
で層間絶縁膜６４を異方性エッチングし、不純物拡散層
６０上に開口されたコンタクトホール７０を形成する。
【０１３１】この後、乾燥酸素雰囲気中で８００℃の熱
処理を行い、膜厚約３ｎｍ程度の酸化を行い、ワード線
５６端部のゲート絶縁膜５４が受けたエッチングダメー
ジを回復する。次いで、全面に、例えばＣＶＤ法により
膜厚約８０ｎｍのシリコン酸化膜を堆積し、その後、異
方性エッチングを行い、コンタクトホール７０の側壁に
サイドウォール絶縁膜７２を形成する（図２２
（ｄ））。
【０１３２】続いて、例えばＣＶＤ法により、膜厚約５
０ｎｍの燐を含有した多結晶シリコン膜と、膜厚約１０
０ｎｍのＷＳｉ膜と、膜厚約２００ｎｍのシリコン窒化
膜とを連続して堆積する。この後、通常のリソグラフィ
ー技術及びエッチング技術により、シリコン窒化膜と、
ＷＳｉ膜と、多結晶シリコン膜とからなる積層膜をパタ
ーニングし、上面がシリコン窒化膜よりなるエッチング
ストッパ膜７６により覆われた、ポリサイド構造よりな
るビット線７４を形成する。この際、ワード線５６上を
覆うエッチングストッパ膜９８は、ビット線７４のパタ
ーニングと同時に除去する。エッチングストッパ膜９８
は、ビット線のパターンとワード線のパターンとが交差
する領域に残存することとなる（図２２（ｅ））。
【０１３３】この後、通常のＤＲＡＭの製造方法と同様
にして、不純物拡散層６２に接続されたキャパシタを形
成し、１トランジスタ、１キャパシタよりなるメモリセ
ルを有するＤＲＡＭを構成する。なお、本実施形態によ
る半導体装置の製造方法では、ビット線７４をパターニ
ングした後、ビット線７４間にはエッチングストッパ膜
９８が残存しないこととなる。このため、蓄積電極コン
タクトホールを開口する工程では第２実施形態による自
己整合コンタクトの形成方法を適用することができない
が、通常のリソグラフィーの位置合わせにより蓄積電極
コンタクトホールを開口することができる。
【０１３４】また、後述する第７実施形態のようにプラ
グを用いる場合には、蓄積電極コンタクトホールはワー
ド線に自己整合コンタクトする必要がないから、上記し
たワード線上のエッチングストッパ膜の一部が除去され
ていても何ら不都合を生じない。このように、本実施形
態によれば、ビット線コンタクトホール７０を開口する
際に用いるエッチングストッパ膜９８として多結晶シリ
コン膜などの導電膜を用いることによっても、第２実施
形態によるコンタクトホール形成技術を用いてビット線
コンタクトホール７０を形成することができる。
【０１３５】［第７実施形態］本発明の第７実施形態に
よる半導体装置及びその製造方法について図２３乃至図
３０を用いて説明する。なお、図７乃至図２２に示す第
３乃至第６実施形態による半導体装置及びその製造方法
と同一の構成要素には同一の符号を付して説明を省略又
は簡略にする。
【０１３６】図２３は本実施形態による半導体装置の構
造を示す概略断面図、図２４乃至図２７は本実施形態に
よる半導体装置の製造方法を示す工程断面図、図２８は
本実施形態による半導体装置におけるビット線コンタク
トホールを形成するためのレジストパターンと開口され
たコンタクトホールを示す平面図、図２９は本実施形態
による半導体装置における蓄積電極コンタクトホールを
形成するためのレジストパターンと開口されたコンタク
トホールを示す平面図、図３０は本実施形態の変形例に
よる半導体装置におけるビット線コンタクトホールを形
成するためのレジストパターンを示す平面図である。
【０１３７】第３乃至第６実施形態による半導体装置に
おいては、シリコン基板１０を露出する蓄積電極コンタ
クトホール８２を形成していた。しかしながら、素子の
微細化が進むとコンタクトサイズが極めて小さくなり、
コンタクトホールのアスペクト比が増大し、ひいてはコ
ンタクトホール自体のエッチングが困難となる。本実施
形態では、コンタクトホールのアスペクト比の増大を緩
和しうる半導体装置及びその製造方法を提供する。
【０１３８】始めに、本実施形態による半導体装置の構
造について図２３を用いて説明する。なお、装置の平面
図は、図７に示す第３実施形態による半導体装置と同様
である。本実施形態による半導体装置は、図２３に示す
ように、ビット線コンタクトホール７０及び蓄積電極コ
ンタクトホール８２の底部に、層間絶縁膜６４とほぼ同
じ高さを有するプラグ１０４、１０６が形成されている
ことに特徴がある。
【０１３９】以下、本実施形態による半導体装置の製造
方法に沿って、本実施形態による半導体装置及びその製
造方法を詳細に説明する。図２４及び図２５は図７のＸ
−Ｘ′線断面における工程断面図、図２６及び図２７は
図７のＹ−Ｙ′線断面における工程断面図である。ま
ず、例えば図９（ａ）及び図９（ｂ）、図１１（ａ）及
び図１１（ｂ）に示す第３実施形態による半導体装置の
製造方法と同様にして、ワード線５６間に層間絶縁膜６
４を埋め込む（図２４（ａ）〜（ｂ）、図２６（ａ）〜
（ｂ））。
【０１４０】次いで、通常のリソグラフィー技術を用
い、層間絶縁膜６４上に、不純物拡散層６０、６２を露
出するコンタクトホールを形成するためのフォトレジス
ト６６を形成する（図２４（ｃ））。フォトレジスト６
６は、図２８（ａ）に示すように、ビット線と不純物拡
散層６０とを接続する領域に開口部６８を有し、蓄積電
極と不純物拡散層６２とを接続する領域に開口部１００
を有するパターンとする。
【０１４１】ワード線５６上にはエッチングストッパ膜
５８が設けられているので、開口部６８、１００はワー
ド線５６上に延在して配置することができる。したがっ
て、フォトレジスト６６は、図２８（ａ）に示すパター
ンのみならず、例えば図３０に示すように開口部６８と
開口部１００とを網目状に繋げたパターンとすることも
できる。図３０のようなマスクパターンとすれば微細な
ホールパターンを形成する必要がないので、リソグラフ
ィー工程を簡略にすることができる。
【０１４２】続いて、フォトレジスト６６及びエッチン
グストッパ膜５８をマスクとして、シリコン窒化膜のエ
ッチング速度が十分小さくなる条件で層間絶縁膜６４を
異方性エッチングし、不純物拡散層６０上に開口された
コンタクトホール７０と、不純物拡散層６２上に開口さ
れたコンタクトホール１０２を形成する。フォトレジス
ト６６及びエッチングストッパ膜５８をマスクとするこ
とにより、コンタクトホール７０、１０２は、図２８
（ｂ）に示すように開口される。
【０１４３】続いて、乾燥酸素雰囲気中で８００℃の熱
処理を行い、膜厚約３ｎｍ程度の酸化を行い、ワード線
５６端部のゲート絶縁膜５４が受けたエッチングダメー
ジを回復する。この後、全面に、例えばＣＶＤ法により
膜厚約８０ｎｍのシリコン酸化膜を堆積し、その後、異
方性エッチングを行い、コンタクトホール７０、１０２
の側壁にサイドウォール絶縁膜７２を形成する（図２４
（ｄ）、図２６（ｃ））。
【０１４４】次いで、全面に、例えばＣＶＤ法により燐
をドープした多結晶シリコン膜を堆積し、その後、エッ
チングストッパ膜５８の表面が露出するまで多結晶シリ
コン膜の表面を例えばＣＭＰ法により研磨し、コンタク
トホール７０、１０２内にのみ多結晶シリコン膜を残存
させる。こうして、コンタクトホール７０内に埋め込ま
れたプラグ１０４と、コンタクトホール１０２に埋め込
まれたプラグ１０６とを形成する（図２４（ｅ）、図２
６（ｄ））。プラグ１０４はビット線コンタクトを底上
げする役割を担い、プラグ１０６は蓄積電極コンタクト
を底上げする役割を担うことになる。
【０１４５】本実施形態による半導体装置及びその製造
方法では、エッチングストッパ膜５８の表面と層間絶縁
膜６４の表面とがほぼ同一平面をなし、基板の表面平坦
性が維持されているので、ＣＭＰ法などの研磨を用いる
ことによって容易にプラグ４２、４４を形成することが
できる。なお、研磨を用いずに通常のリソグラフィー技
術により配線層を形成する場合においても、基板の表面
平坦性が維持されているので、焦点深度の問題を考慮せ
ずとも微細なパターニングを行うことができる。
【０１４６】続いて、全面に、例えばＣＶＤ法によりシ
リコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶
縁膜１０８を形成する。この後、通常のリソグラフィー
技術及びエッチング技術を用い、プラグ１０４上の層間
絶縁膜１０８にコンタクトホール１１０を開口する。次
いで、例えばＣＶＤ法により、膜厚約５０ｎｍの燐を含
有した多結晶シリコン膜と、膜厚約１００ｎｍのＷＳｉ
膜と、膜厚約２００ｎｍのシリコン窒化膜とを連続して
堆積する。
【０１４７】続いて、通常のリソグラフィー技術及びエ
ッチング技術により、シリコン窒化膜と、ＷＳｉ膜と、
多結晶シリコン膜とからなる積層膜をパターニングし、
上面がシリコン窒化膜よりなるエッチングストッパ膜７
６により覆われた、ポリサイド構造よりなるビット線７
４を形成する。ビット線７４は、層間絶縁膜１０８に形
成されたコンタクトホール１１０を介してプラグ１０４
に接続されることとなる。
【０１４８】この後、全面に、例えばＣＶＤ法により、
膜厚約５０ｎｍのシリコン酸化膜と、膜厚約２００ｎｍ
のＢＰＳＧ膜とを堆積し、その後、窒素雰囲気中で８５
０℃１０分間の熱処理を行い、ＢＰＳＧ膜をリフローす
る。このように形成したシリコン酸化膜及びＢＰＳＧ膜
は、層間絶縁膜となる膜である。次いで、例えばＣＭＰ
法により、エッチングストッパ膜７６が露出するまでＢ
ＰＳＧ膜及びシリコン酸化膜を研磨し、ビット線７４間
にのみシリコン酸化膜及びＢＰＳＧ膜を残存させる。こ
うして、ビット線７４間に埋め込まれた層間絶縁膜７７
を形成する（図２６（ｅ））。
【０１４９】続いて、通常のリソグラフィー技術を用
い、層間絶縁膜７７及びエッチングストッパ膜７６上
に、プラグ１０６を露出するコンタクトホールを形成す
るためのフォトレジスト７８を形成する（図２５
（ａ））。ビット線７４上にはエッチングストッパ膜７
６が設けられているので、開口部８０はビット線７４上
に延在して配置することができ、図２９（ａ）に示すよ
うに、ワード線５６間の領域を交互に覆うストライプパ
ターンとすることができる。
【０１５０】この後、フォトレジスト７８及びエッチン
グストッパ膜７６をマスクとして、シリコン窒化膜のエ
ッチング速度が十分小さくなる条件で層間絶縁膜６４を
異方性エッチングし、プラグ１０６上に開口されたコン
タクトホール８２を形成する（図２７（ａ））。フォト
レジスト７８及びエッチングストッパ膜７６をマスクと
することにより、コンタクトホール８２は、図２９
（ｂ）に示すように開口される。
【０１５１】続いて、全面に、例えばＣＶＤ法により膜
厚約８０ｎｍのシリコン酸化膜を堆積し、その後、異方
性エッチングを行い、コンタクトホール８２の側壁にサ
イドウォール絶縁膜８４を形成する（図２５（ｂ）、図
２７（ｂ））。この後、例えばＣＶＤ法により膜厚約１
５００ｎｍの燐を含有した多結晶シリコン膜を堆積し、
通常のリソグラフィー技術を用いてパターニングし、プ
ラグ１０６を介して不純物拡散層６２に接続された蓄積
電極８６を形成する。蓄積電極８６と不純物拡散層６２
とを接続するコンタクトは、プラグ１０６により底上げ
されているので、本実施形態による半導体装置では、ア
スペクト比の大きいコンタクトホール８２を形成する必
要がない。したがって、コンタクトホール８２のエッチ
ングを容易にすることができる。
【０１５２】次いで、例えばＣＶＤ法により膜厚約４ｎ
ｍのシリコン窒化膜を堆積し、その後、湿式酸素雰囲気
中にて８００℃１０分間の熱処理を行ってシリコン窒化
膜の表面を酸化し、シリコン酸化膜換算で約４ｎｍのシ
リコン窒化酸化膜よりなる誘電体膜８８を形成する。続
いて、例えばＣＶＤ法により、膜厚約１００ｎｍの燐を
含んだ多結晶シリコン膜を堆積し、通常のリソグラフィ
ー技術を用いてパターニングし、キャパシタの対向電極
９０とする（図２５（ｃ）、図２７（ｃ））。
【０１５３】こうして、１トランジスタ、１キャパシタ
よりなるメモリセルを有するＤＲＡＭを構成する。この
ように、本実施形態によれば、ビット線７４と不純物拡
散層６０とを接続するコンタクト及び蓄積電極８６と不
純物拡散層６２とを接続するコンタクトを、プラグ１０
４、１０６により底上げするので、コンタクトホール７
０、８２を開口を容易にすることができる。
【０１５４】なお、上記実施形態では、第３実施形態に
よる半導体装置及びその製造方法においてコンタクトを
底上する場合を示したが、他の実施形態による半導体装
置及びその製造方法においても同様に適用することがで
きる。 ［第８実施形態］本発明の第８実施形態による半導体装
置及びその製造方法について図３１乃至図３５を用いて
説明する。なお、図７乃至図３０に示す第３乃至第７実
施形態による半導体装置及びその製造方法と同一の構成
要素には同一の符号を付して説明を省略又は簡略にす
る。
【０１５５】図３１は本実施形態による半導体装置の構
造を示す概略断面図、図３２乃至図３３は本実施形態に
よる半導体装置の製造方法を示す工程断面図である。本
実施形態による半導体装置及びその製造方法では、第３
実施形態による半導体装置及びその製造方法において、
ビット線コンタクトホール及び蓄積電極コンタクトホー
ルの形成に、第１実施形態による自己整合コンタクトの
形成方法を適用した場合について説明する。
【０１５６】始めに、本実施形態による半導体装置の構
造について図３１を用いて説明する。なお、装置の平面
図は、図７に示す第３実施形態による半導体装置と同様
である。シリコン基板５０には、シリコン基板５０内に
埋め込んで形成された、素子間を分離するための素子分
離膜５２が形成されている。素子分離膜５２が形成され
たシリコン基板５０上には、図面の縦方向に互いに平行
に延在する複数のワード線５６が、ゲート絶縁膜５４を
介して形成されている。ワード線５６上には、エッチン
グストッパ膜５８が形成されている。ワード線５６の両
側のシリコン基板５０には不純物拡散層６０、６２が形
成されており、ワード線５６により構成されるゲート電
極、不純物拡散層６０、６２とにより転送トランジスタ
が構成されている。ワード線５６上には層間絶縁膜６４
が形成されている。層間絶縁膜６４上には、図面の横方
向に互いに平行に延在する複数のビット線７４が形成さ
れている。ビット線７４は、素子分離膜５２により画定
される活性領域と交わる場所において、一方の不純物拡
散層６０に接続されている。他方の不純物拡散層６２上
には蓄積電極８６が形成されている。蓄積電極８６上に
は、誘電体膜８８を介して対向電極９０が形成されてお
り、こうして、蓄積電極８６、誘電体膜８８、対向電極
９０よりなるキャパシタが構成されている。
【０１５７】このように１トランジスタ、１キャパシタ
によりメモリセルが構成されるＤＲＡＭにおいて、本実
施形態による半導体装置では、不純物拡散層６０とビッ
ト線７４とを接続するコンタクトホールの開口過程と、
不純物拡散層６２と蓄積電極８６とを接続するコンタク
トホールの開口過程において、第１実施形態による自己
整合コンタクトを採用していることに特徴がある。
【０１５８】以下、本実施形態による半導体装置の製造
方法に沿って、本実施形態による半導体装置及びその製
造方法を詳細に説明する。図３２及び図３３は図７のＸ
−Ｘ′線断面における工程断面図、図３４及び図３５は
図７のＹ−Ｙ′線断面における工程断面図である。ま
ず、例えばｐ形シリコン基板５０上の素子分離領域とな
る領域に、通常のリソグラフィー技術及びエッチング技
術を用いて溝を形成する。
【０１５９】次いで、例えばＣＶＤ法によりシリコン酸
化膜を堆積し、その後、その表面を研磨し、シリコン基
板５０に形成された溝内にのみシリコン酸化膜を残存さ
せる。こうして、シリコン基板５０内に埋め込んで形成
された素子分離膜５２を形成する。続いて、素子分離膜
５２を形成したシリコン基板５０を熱酸化し、シリコン
基板５０表面に、例えば膜厚約６ｎｍのゲート絶縁膜５
４を形成する。
【０１６０】この後、ゲート絶縁膜５４上に、例えばＣ
ＶＤ法により、膜厚約１００ｎｍの多結晶シリコン膜
と、膜厚約１００ｎｍのＷＳｉ（タングステンシリサイ
ド）膜とを堆積する。このように堆積した多結晶シリコ
ン膜及びＷＳｉ膜よりなるポリサイド膜は、ワード線と
なる膜である。次いで、ポリサイド膜上に、例えばＣＶ
Ｄ法により、膜厚約２００ｎｍのシリコン窒化膜を堆積
する。シリコン窒化膜は、層間絶縁膜をエッチングする
際に用いるエッチングストッパ膜となる膜である。
【０１６１】続いて、通常のリソグラフィー技術及びエ
ッチング技術により、シリコン窒化膜、ポリサイド膜よ
りなる積層膜をパターニングし、上面がシリコン窒化膜
よりなるエッチングストッパ膜５８で覆われた、ポリサ
イド構造のワード線５６を形成する。この後、ワード線
５６をマスクとしてシリコン基板５０に例えば燐イオン
をイオン注入し、活性領域に不純物拡散層６０、６２を
形成する（図３２（ａ）、図３４（ａ））。例えば、燐
イオンを、加速エネルギー３０ｋｅＶ、ドーズ量２×１
０13ｃｍ-2の条件でイオン注入し、不純物拡散層６０、
６２を形成する。
【０１６２】次いで、全面に、例えばＣＶＤ法によりシ
リコン酸化膜を堆積し、その後、例えばＣＭＰ法により
シリコン酸化膜の表面を研磨して平坦化し、シリコン酸
化膜よりなる層間絶縁膜６４を形成する（図３２
（ｂ）、図３４（ｂ））。続いて、通常のリソグラフィ
ー技術を用い、層間絶縁膜６４上に、不純物拡散層６０
を露出するコンタクトホールを形成するためのフォトレ
ジスト６６を形成する。フォトレジスト６６は、図１３
（ａ）に示すように、開口部６８の端部がワード線５６
上に延在するようにする。こうすることにより、フォト
レジスト６６の開口サイズを大きくできるとともに、位
置合わせズレ余裕をも大きくすることができる。
【０１６３】この後、フォトレジスト６６及びエッチン
グストッパ膜５８をマスクとして、シリコン窒化膜のエ
ッチング速度が十分小さくなる条件で層間絶縁膜６４を
異方性エッチングし、不純物拡散層６０上に開口された
コンタクトホール７０を形成する（図３２（ｃ）、図３
４（ｃ））。続いて、乾燥酸素雰囲気中で８００℃の熱
処理を行い、膜厚約３ｎｍ程度の酸化を行い、ワード線
５６端部のゲート絶縁膜５４が受けたエッチングダメー
ジを回復する。
【０１６４】この後、全面に、例えばＣＶＤ法により膜
厚約８０ｎｍのシリコン酸化膜を堆積し、その後、異方
性エッチングを行い、コンタクトホール７０内の層間絶
縁膜６４側壁、ワード線５６及びエッチングストッパ膜
５８の側壁に、サイドウォール絶縁膜７２を形成する
（図３２（ｄ））。次いで、例えばＣＶＤ法により、膜
厚約５０ｎｍの燐を含有した多結晶シリコン膜と、膜厚
約１００ｎｍのＷＳｉ膜と、膜厚約２００ｎｍのシリコ
ン窒化膜とを連続して堆積する。
【０１６５】続いて、通常のリソグラフィー技術及びエ
ッチング技術により、シリコン窒化膜と、ＷＳｉ膜と、
多結晶シリコン膜とからなる積層膜をパターニングし、
上面がシリコン窒化膜よりなるエッチングストッパ膜７
６により覆われた、ポリサイド構造よりなるビット線７
４を形成する（図３２（ｅ））。この後、全面に、例え
ばＣＶＤ法によりシリコン酸化膜を堆積し、その後、例
えばＣＭＰ法によりシリコン酸化膜の表面を研磨して平
坦化し、シリコン酸化膜よりなる層間絶縁膜７７を形成
する（図３２（ｂ）、図３４（ｂ））。
【０１６６】この後、通常のリソグラフィー技術を用
い、層間絶縁膜７７上に、不純物拡散層６２を露出する
コンタクトホールを形成するためのフォトレジスト７８
を形成する（図３３（ａ））。ビット線７４上にはエッ
チングストッパ膜７６が設けられているので、開口部８
０はビット線７４上に延在して配置することができ、図
１４（ａ）に示すように、ワード線５６間の領域を交互
に覆うストライプパターンとすることができる。フォト
レジスト７８をこのようなストライプパターンとするこ
とにより、微細な位置合わせやサイズ合わせが不要とな
るので、リソグラフィー工程を簡略にすることができ
る。
【０１６７】次いで、フォトレジスト７８及びエッチン
グストッパ膜７６をマスクとして、シリコン窒化膜のエ
ッチング速度が十分小さくなる条件で層間絶縁膜６４を
異方性エッチングし、不純物拡散層６２上に開口された
コンタクトホール８２を形成する（図３５（ａ））。続
いて、乾燥酸素雰囲気中で８００℃の熱処理を行い、膜
厚約３ｎｍ程度の酸化を行い、ワード線５６端部のゲー
ト絶縁膜５４が受けたエッチングダメージを回復する。
【０１６８】この後、全面に、例えばＣＶＤ法により膜
厚約８０ｎｍのシリコン酸化膜を堆積し、その後、異方
性エッチングを行い、コンタクトホール８２の側壁及び
層間絶縁膜７７の側壁にサイドウォール絶縁膜８４を形
成する（図３３（ｂ）、図３５（ｂ））。次いで、例え
ばＣＶＤ法により膜厚約１５００ｎｍの燐を含有した多
結晶シリコン膜を堆積し、通常のリソグラフィー技術を
用いてパターニングし、コンタクトホール８２を介して
不純物拡散層６２に接続された蓄積電極８６を形成す
る。蓄積電極８６は、例えば図７（ｂ）に示すように、
ビット線７４間の領域に形成することができる。
【０１６９】なお、蓄積電極８６を形成する際のパター
ニングでは、図３３（ｂ）に示す層間絶縁膜７７の段差
部にエッチング残渣が残らないようにしなければならな
い。しかしながら、本実施形態による半導体装置の製造
方法では、段差部にサイドウォール絶縁膜８４が形成さ
れ、形状がなだらかになっているので、急峻な段差部を
有する場合と比較して、極めて容易に残渣を除去するこ
とができる。
【０１７０】続いて、例えばＣＶＤ法により膜厚約４ｎ
ｍのシリコン窒化膜を堆積し、その後、湿式酸素雰囲気
中にて８００℃１０分間の熱処理を行ってシリコン窒化
膜の表面を酸化し、シリコン酸化膜換算で約４ｎｍのシ
リコン窒化酸化膜よりなる誘電体膜８８を形成する。こ
の後、例えばＣＶＤ法により、膜厚約１００ｎｍの燐を
含んだ多結晶シリコン膜を堆積し、通常のリソグラフィ
ー技術を用いてパターニングし、キャパシタの対向電極
９０とする（図３３（ｃ）、図３５（ｃ））。
【０１７１】こうして、１トランジスタ、１キャパシタ
よりなるメモリセルを有するＤＲＡＭを構成する。この
ように、本実施形態によれば、表面がエッチングストッ
パ膜で覆われたワード線又はビット線を形成した後に、
エッチングストッパ膜上に延在する層間絶縁膜を形成
し、その後、ワード線又はビット線上に延在するコンタ
クトホールを層間絶縁膜に形成するので、コンタクトホ
ールを形成するためのリソグラフィー工程において微細
なホールパターンを形成する必要がなく、且つ、位置合
わせ余裕を大きくすることができる。これにより、コン
タクトホールを形成するためのリソグラフィー工程を簡
略にすることができる。
【０１７２】また、コンタクトホールを形成するための
フォトレジストの開口部の端部をワード線又はビット線
上に延在するので、リソグラフィーにおける位置合わせ
ズレが生じてもコンタクトホールサイズが変動すること
はない。また、コンタクトホール７０を開口した後にサ
イドウォール絶縁膜７２を形成するため、サイドウォー
ル絶縁膜７２に自己整合でコンタクトホール７０を開口
する必要はないので、サイドウォール絶縁膜７２にはシ
リコン酸化膜を適用することができる。したがって、サ
イドウォール絶縁膜７２をシリコン窒化膜により形成す
る従来の半導体装置と比較して、トランジスタのホット
キャリア耐性を高めることができる。
【０１７３】［第９実施形態］本発明の第９実施形態に
よる半導体装置及びその製造方法について図３６乃至図
４２を用いて説明する。なお、図７乃至図３５に示す第
３乃至第８実施形態による半導体装置及びその製造方法
と同一の構成要素には同一の符号を付して説明を省略又
は簡略にする。
【０１７４】図３６は本実施形態による半導体装置の構
造を示す概略断面図、図３７乃至図４２は本実施形態に
よる半導体装置の製造方法を示す工程断面図である。第
３乃至第８実施形態による半導体装置及びその製造方法
では、ビット線の上層にキャパシタを有する構造のＤＲ
ＡＭについて示した。しかしながら、本発明は、キャパ
シタの上層にビット線を有する構造のＤＲＡＭについて
も同様に適用することができる。
【０１７５】本実施形態では、本発明をキャパシタの上
層にビット線を有するＤＲＡＭに適用した一例を示す。
始めに、本実施形態による半導体装置の構造について図
３６を用いて説明する。なお、装置の平面図は、図７に
示す第３実施形態による半導体装置と同様である。図３
６（ａ）は図７のＸ−Ｘ′線断面における概略断面図で
あり、図３６（ｂ）は図７のＹ−Ｙ′線断面における概
略断面図である。
【０１７６】シリコン基板５０には、シリコン基板５０
内に埋め込んで形成された、素子間を分離するための素
子分離膜５２が形成されている。素子分離膜５２が形成
されたシリコン基板５０上には、図面の縦方向に互いに
平行に延在する複数のワード線５６が、ゲート絶縁膜５
４を介して形成されている。ワード線５６上には、エッ
チングストッパ膜５８が形成されている。ワード線５６
の両側のシリコン基板５０には不純物拡散層６０、６２
が形成されており、ワード線５６により構成されるゲー
ト電極、不純物拡散層６０、６２とにより転送トランジ
スタが構成されている。ワード線５６間には、エッチン
グストッパ膜５８とほぼ等しい高さの層間絶縁膜６４が
埋め込まれている。エッチングストッパ膜５８及び層間
絶縁膜６４上には層間絶縁膜１１２が形成されている。
層間絶縁膜１１２には、層間絶縁膜１１２に形成された
コンタクトホール内壁に形成され、プラグ１０４を介し
て不純物拡散層６０に接続されたコンタクト用導電膜１
１８と、プラグ１０６を介して不純物拡散層６２に接続
された蓄積電極８６とが形成されている。蓄積電極８６
の表面には、誘電体膜８８を介して対向電極９０が形成
されている。対向電極９０上には、層間絶縁膜１２２が
形成されている。層間絶縁膜１２２上には、コンタクト
用導電膜１１８、プラグ１０６を介して不純物拡散層６
０に接続されたビット線７４が形成されている。こうし
て、蓄積電極８６、誘電体膜８８、対向電極９０よりな
るキャパシタが構成されている。
【０１７７】このように１トランジスタ、１キャパシタ
よりなるメモリセルを有するＤＲＡＭが構成されてい
る。以下、本実施形態による半導体装置の製造方法に沿
って、本実施形態による半導体装置及びその製造方法を
詳細に説明する。図３７乃至図３９は図７のＸ−Ｘ′線
断面における工程断面図、図４０乃至図４２は図７のＹ
−Ｙ′線断面における工程断面図である。
【０１７８】まず、例えば図２４（ａ）〜図２４
（ｄ）、図２６（ａ）〜図２６（ｄ）に示す第７実施形
態による半導体装置の製造方法と同様にして、不純物拡
散層６０に接続されたプラグ１０４と、不純物拡散層６
２に接続されたプラグ１０６とを形成する（図３７
（ａ）、図４０（ａ））。次いで、全面に、例えばＣＶ
Ｄ法によりシリコン酸化膜を約２μｍ堆積し、化ＣＭＰ
法によりその表面を研磨して平坦化する。こうして、シ
リコン酸化膜よりなる層間絶縁膜１１２を形成する。
【０１７９】次いで、通常のリソグラフィー技術及びエ
ッチング技術を用い、層間絶縁膜１１２に、プラグ１０
４上に開口されたスルーホール１１４と、プラグ１０６
上に開口されたスルーホール１１６とを形成する（図３
７（ｂ）、図４０（ｂ））。続いて、例えばＣＶＤ法に
より、膜厚約５０ｎｍの燐を高濃度に含んだ多結晶シリ
コン膜を成膜した後、層間絶縁膜１１２上の多結晶シリ
コン膜をＣＭＰ法により完全に除去する。これにより、
スルーホール１１４内にコンタクト用導電膜１１８を、
スルーホール１１６内には蓄積電極８６を自己整合で形
成する（図３７（ｃ）、図４０（ｃ））。
【０１８０】この後、例えばＣＶＤ法により膜厚約４ｎ
ｍのシリコン窒化膜を堆積し、その後、湿式酸素雰囲気
中にて８００℃１０分間の熱処理を行ってシリコン窒化
膜の表面を酸化し、シリコン酸化膜換算で約４ｎｍのシ
リコン窒化酸化膜よりなる誘電体膜８８を形成する。次
いで、例えばＣＶＤ法により、膜厚約１００ｎｍの燐を
含んだ多結晶シリコン膜１２０を堆積する（図３８
（ａ）、図４１（ａ））。
【０１８１】続いて、例えばＣＶＤ法によりシリコン酸
化膜を堆積し、層間絶縁膜１２２を形成する（図３８
（ｂ）、図４１（ｂ））。この後、層間絶縁膜１２２と
多結晶シリコン膜１２０とをパターニングし、多結晶シ
リコン膜１２０よりなる対向電極９０を形成する。次い
で、全面に、例えばＣＶＤ法によりシリコン酸化膜を堆
積し、その後、異方性エッチングを行い、層間絶縁膜１
２２及び対向電極９０の側壁にサイドウォール絶縁膜１
２４を形成する（図３９（ａ）、図４２（ａ））。この
際、コンタクト用導電膜１１８上の誘電体膜８８を除去
し、コンタクト用導電膜１１８を露出しておく。
【０１８２】続いて、例えばスパッタ法により膜厚約５
０ｎｍのチタン膜を、ＣＶＤ法により膜厚約５０ｎｍの
ＴｉＮ膜を、膜厚約２００ｎｍのタングステン膜を連続
して成膜する。その後、通常のリソグラフィー工程及び
エッチング工程により、Ｗ膜／ＴｉＮ膜／Ｔｉ膜からな
る積層膜をパターニングし、ビット線７４を形成する
（図３９（ｂ）、図４２（ｂ））。
【０１８３】こうして、１トランジスタ、１キャパシタ
よりなるメモリセルを有するＤＲＡＭを構成する。この
ように、本実施形態によれば、第２実施形態による自己
整合コンタクトの形成方法を用いることにより、キャパ
シタの上層にビット線を有するＤＲＡＭを構成すること
もできる。
【０１８４】なお、上記実施形態では、図７に示すレイ
アウトに基づいてＤＲＡＭを構成する例を示したが、例
えば図３に示す平面レイアウトに基づき、図４３に示す
ようにＤＲＡＭを構成することもできる。なお、図４３
に示すＤＲＡＭは、図３に示すレイアウトを採用するこ
とにより、上述の製造方法により製造することができ
る。
【０１８５】また、上記実施形態では、例えば同一出願
人による特開平８−２７４２７８号公報に記載のＤＲＡ
Ｍに適用した例を示しているが、その他の構造のデバイ
スにおいても同様に適用することができる。 ［第１０実施形態］本発明の第１０実施形態による半導
体装置及びその製造方法について図４４乃至図４６を用
いて説明する。なお、図７乃至図４３に示す第３乃至第
９実施形態による半導体装置及びその製造方法と同一の
構成要素には同一の符号を付して説明を省略又は簡略に
する。
【０１８６】図４４は本実施形態による半導体装置の構
造を示す概略断面図、図４５及び図４６は本実施形態に
よる半導体装置の製造方法を示す工程断面図である。第
３乃至第９実施形態による半導体装置及びその製造方法
では、第１又は第２実施形態による自己整合コンタクト
の形成方法を用いたＤＲＡＭについて示したが、図５１
に示す従来の半導体装置の製造方法を適用する場合であ
っても、コンタクトホールの開口の際のフォトレジスト
サイズを大きくし、且つ、位置合わせズレ余裕を大きく
することが可能である。
【０１８７】本実施形態では、従来の自己整合コンタク
ト形成技術においてリソグラフィーを簡略にしうる半導
体装置及びその製造方法を提供する。始めに、本実施形
態による半導体装置の構造について図４４を用いて説明
する。なお、装置の平面図は、図７に示す第３実施形態
による半導体装置と同様である。図３６は図７のＸ−
Ｘ′線断面における概略断面図である。Ｙ−Ｙ′線断面
は、第３実施形態による半導体装置と同様である。
【０１８８】シリコン基板５０には、シリコン基板５０
内に埋め込んで形成された、素子間を分離するための素
子分離膜５２が形成されている。素子分離膜５２が形成
されたシリコン基板５０上には、図面の縦方向に互いに
平行に延在する複数のワード線５６が、ゲート絶縁膜５
４を介して形成されている。ワード線５６の上面はエッ
チングストッパ膜５８により覆われ、ワード線の側壁は
エッチングストッパ膜とエッチング特性がほぼ等しいサ
イドウォール絶縁膜１２６により覆われている。ワード
線５６の両側のシリコン基板５０には不純物拡散層６
０、６２が形成されており、ワード線５６により構成さ
れるゲート電極、不純物拡散層６０、６２とにより転送
トランジスタが構成されている。ワード線５６間には、
エッチングストッパ膜５８とほぼ等しい高さの層間絶縁
膜６４が埋め込まれている。エッチングストッパ膜５８
及び層間絶縁膜６４上には、図面の横方向に互いに平行
に延在する複数のビット線７４が形成されている。ビッ
ト線７４は、素子分離膜５２により画定される活性領域
と交わる場所において、一方の不純物拡散層６０に接続
されている。他方の不純物拡散層６２上には蓄積電極８
６が形成されている。蓄積電極８６上には、誘電体膜８
８を介して対向電極９０が形成されており、こうして、
蓄積電極８６、誘電体膜８８、対向電極９０よりなるキ
ャパシタが構成されている。
【０１８９】こうして、１トランジスタ、１キャパシタ
よりなるメモリセルを有するＤＲＡＭが構成されてい
る。以下、本実施形態による半導体装置の製造方法に沿
って、本実施形態による半導体装置及びその製造方法を
詳細に説明する。図４５及び図４６は図７のＸ−Ｘ′線
断面における工程断面図である。
【０１９０】まず、例えばｐ形シリコン基板５０上の素
子分離領域となる領域に、通常のリソグラフィー技術及
びエッチング技術を用いて溝を形成する。次いで、例え
ばＣＶＤ法によりシリコン酸化膜を堆積し、その後、そ
の表面を研磨し、シリコン基板５０に形成された溝内に
のみシリコン酸化膜を残存させる。こうして、シリコン
基板５０内に埋め込んで形成された素子分離膜５２を形
成する。
【０１９１】続いて、素子分離膜５２を形成したシリコ
ン基板５０を熱酸化し、シリコン基板５０表面に、例え
ば膜厚約６ｎｍのゲート絶縁膜５４を形成する。この
後、ゲート絶縁膜５４上に、例えばＣＶＤ法により、膜
厚約１００ｎｍの多結晶シリコン膜と、膜厚約１００ｎ
ｍのＷＳｉ膜とを堆積する。このように堆積した多結晶
シリコン膜及びＷＳｉ膜よりなるポリサイド膜は、ワー
ド線となる膜である。
【０１９２】次いで、ポリサイド膜上に、例えばＣＶＤ
法により、膜厚約２００ｎｍのシリコン窒化膜を堆積す
る。シリコン窒化膜は、層間絶縁膜をエッチングする際
に用いるエッチングストッパ膜となる膜である。続い
て、通常のリソグラフィー技術及びエッチング技術によ
り、シリコン窒化膜、ポリサイド膜よりなる積層膜をパ
ターニングし、上面がシリコン窒化膜よりなるエッチン
グストッパ膜５８で覆われた、ポリサイド構造のワード
線５６を形成する。
【０１９３】この後、ワード線５６をマスクとしてシリ
コン基板５０に例えば燐イオンをイオン注入し、活性領
域に不純物拡散層６０、６２を形成する（図９（ａ）、
図１１（ａ））。例えば、燐イオンを、加速エネルギー
３０ｋｅＶ、ドーズ量２×１０13ｃｍ-2の条件でイオン
注入し、不純物拡散層６０、６２を形成する。次いで、
全面に、例えばＣＶＤ法により膜厚約８０ｎｍのシリコ
ン窒化膜を堆積し、その後、異方性エッチングを行い、
ワード線５６及びエッチングストッパ膜５８の側壁にサ
イドウォール絶縁膜１２６を形成する（図４５
（ａ））。ワード線５６は、エッチングストッパ膜５
８、サイドウォール絶縁膜１２６により完全に覆われる
こととなる。
【０１９４】続いて、全面に、例えばＣＶＤ法により、
膜厚約５０ｎｍのシリコン酸化膜と、膜厚約２００ｎｍ
のＢＰＳＧ膜とを堆積し、その後、例えばＣＭＰ法によ
りエッチングストッパ膜５８が表面に露出するまで研磨
し、ワード線５６間に埋め込まれた層間絶縁膜６４を形
成する（図４５（ｂ））。この後、通常のリソグラフィ
ー技術を用い、層間絶縁膜６４上に、不純物拡散層６０
を露出するコンタクトホールを形成するためのフォトレ
ジスト６６を形成する（図４５（ｃ））。ワード線５６
上にはエッチングストッパ膜５８が設けられているの
で、開口部６８はワード線５６上に延在して配置するこ
とができる。したがって、フォトレジスト６６は、例え
ば図１３（ａ）に示す第３実施形態による半導体装置の
製造方法と同様のパターンを採用することができる。し
たがって、フォトレジスト６６を形成するためのリソグ
ラフィーでは位置合わせ余裕を大きくすることができ、
且つ、パターンサイズを大きくすることができるので、
リソグラフィー工程を簡略にすることができる。
【０１９５】続いて、フォトレジスト６６、エッチング
ストッパ膜５８、サイドウォール絶縁膜をマスクとし
て、シリコン窒化膜のエッチング速度が十分小さくなる
条件で層間絶縁膜６４を異方性エッチングし、不純物拡
散層６０上に開口されたコンタクトホール７０を形成す
る（図４６（ａ））。フォトレジスト６６及びエッチン
グストッパ膜５８をマスクとすることにより、コンタク
トホール７０は、図１３（ｂ）に示すように開口され
る。
【０１９６】この後、例えばＣＶＤ法により、膜厚約５
０ｎｍの燐を含有した多結晶シリコン膜と、膜厚約１０
０ｎｍのＷＳｉ膜と、膜厚約２００ｎｍのシリコン窒化
膜とを連続して堆積する。次いで、通常のリソグラフィ
ー技術及びエッチング技術により、シリコン窒化膜と、
ＷＳｉ膜と、多結晶シリコン膜とからなる積層膜をパタ
ーニングし、上面がシリコン窒化膜よりなるエッチング
ストッパ膜７６により覆われた、ポリサイド構造よりな
るビット線７４を形成する（図４６（ｃ））。
【０１９７】続いて、例えば図１０（ａ）〜図１０
（ｃ）に示す第３実施形態による半導体装置の製造方法
と同様にして、蓄積電極８６、誘電体膜８８、対向電極
９０よりなるキャパシタを形成する（図４６（ｃ））。
こうして、１トランジスタ、１キャパシタよりなるメモ
リセルを有するＤＲＡＭを構成する。
【０１９８】このように、本実施形態によれば、従来の
自己整合コンタクトに用いられる構造を適用する場合で
あっても、コンタクトホールの開口の際のフォトレジス
トサイズを大きくし、且つ、位置合わせズレ余裕を大き
くすることが可能である。したがって、ビット線コンタ
クトホールの開口の際のリソグラフィー工程を簡略にす
ることができる。
【０１９９】なお、上記実施形態では、ワード線５６上
に直にエッチングストッパ膜５８を形成したが、第４実
施形態に示す半導体装置のように、ワード線５６とエッ
チングストッパ膜５８との間に誘電率の小さい絶縁膜９
４を設ける場合にも同様に適用することができる。
【０２００】
【発明の効果】以上の通り、本発明によれば、下地基板
と、下地基板上に形成され、隣接する２つの導電体パタ
ーンを有する第１の導電膜と、第１の導電膜の上面を覆
うエッチングストッパ膜と、エッチングストッパ膜上及
び下地基板上に形成された絶縁膜であって、２つの導電
体パターン間の下地基板に達し、端部が２つの導電体パ
ターン上のエッチングストッパ膜上に位置するコンタク
トホールが形成された第１の絶縁膜と、コンタクトホー
ル内の第１の導電膜及びエッチングストッパ膜の側壁に
形成されたサイドウォール絶縁膜とにより半導体装置を
構成するので、コンタクトホールの形成過程におけるフ
ォトレジストの開口サイズを大きくすることができ、且
つ、位置合わせズレ余裕をも大きくすることができる。
【０２０１】また、エッチングストッパ膜は導電膜上の
平坦部に形成されているので、エッチングストッパ膜を
マスクとして第１の絶縁膜をエッチングする過程におけ
るエッチングストッパ膜の膜減りを抑えることができ
る。これにより、コンタクトホールのエッチング過程で
導電膜がコンタクト内に露出することを抑えることがで
きる。
【０２０２】また、上述の構成とすることにより、コン
タクトホールを開口する際のサイドウォール絶縁膜をマ
スクとする必要がないので、サイドウォール絶縁膜とし
てはシリコン酸化膜を適用することができる。これによ
り、シリコン窒化膜をサイドウォール絶縁膜に用いる従
来の半導体装置と比較して、トランジスタのホットキャ
リア効果に対する耐性を向上することができる。
【０２０３】また、下地基板と、下地基板上に形成さ
れ、隣接する複数の導電体パターンを有する第１の導電
膜と、第１の導電膜の上面を覆うエッチングストッパ膜
と、複数の導電体パターンの間に埋め込んで形成された
絶縁膜であって、導電体パターンの間の下地基板に達
し、端部が導電体パターンにより画定されたコンタクト
ホールが形成された第１の絶縁膜と、コンタクトホール
内の第１の導電膜及びエッチングストッパ膜の側壁に形
成されたサイドウォール絶縁膜とを有することを特徴と
する半導体装置を構成することによっても同様の効果を
得ることができる。
【０２０４】このような半導体装置の構造及び製造方法
は、例えば、ＤＲＡＭにおけるビット線コンタクトホー
ルや蓄積電極コンタクトホールに適用することができ
る。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造
を示す概略断面図である。
【図２】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図である。
【図３】本発明の第２実施形態による半導体装置の構造
を示す平面図である。
【図４】本発明の第２実施形態による半導体装置の構造
を示す概略断面図である。
【図５】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
【図６】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
【図７】本発明の第３実施形態による半導体装置の構造
を示す平面図である。
【図８】本発明の第３実施形態による半導体装置の構造
を示す概略断面図である。
【図９】本発明の第３実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
【図１０】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。
【図１１】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図（その３）である。
【図１２】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図（その４）である。
【図１３】本発明の第３実施形態による半導体装置にお
けるビット線コンタクトホールを形成するためのレジス
トパターンと開口されたコンタクトホールを示す平面図
である。
【図１４】本発明の第３実施形態による半導体装置にお
ける蓄積電極コンタクトホールを形成するためのレジス
トパターンと開口されたコンタクトホールを示す平面図
である。
【図１５】本発明の第４実施形態による半導体装置の構
造を示す概略断面図である。
【図１６】本発明の第４実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。
【図１７】本発明の第４実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。
【図１８】本発明の第５実施形態による半導体装置の構
造を示す概略断面図である。
【図１９】本発明の第５実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。
【図２０】本発明の第５実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。
【図２１】本発明の第６実施形態による半導体装置の構
造を示す概略断面図である。
【図２２】本発明の第６実施形態による半導体装置の製
造方法を示す工程断面図である。
【図２３】本発明の第７実施形態による半導体装置の構
造を示す概略断面図である。
【図２４】本発明の第７実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。
【図２５】本発明の第７実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。
【図２６】本発明の第７実施形態による半導体装置の製
造方法を示す工程断面図（その３）である。
【図２７】本発明の第７実施形態による半導体装置の製
造方法を示す工程断面図（その４）である。
【図２８】本発明の第７実施形態による半導体装置にお
けるビット線コンタクトホールを形成するためのレジス
トパターンと開口されたコンタクトホールを示す平面図
である。
【図２９】本発明の第７実施形態による半導体装置にお
ける蓄積電極コンタクトホールを形成するためのレジス
トパターンと開口されたコンタクトホールを示す平面図
である。
【図３０】本発明の第７実施形態の変形例による半導体
装置におけるビット線コンタクトホールを形成するため
のレジストパターンを示す平面図である。
【図３１】本発明の第８実施形態による半導体装置の構
造を示す概略断面図である。
【図３２】本発明の第８実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。
【図３３】本発明の第８実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。
【図３４】本発明の第８実施形態による半導体装置の製
造方法を示す工程断面図（その３）である。
【図３５】本発明の第８実施形態による半導体装置の製
造方法を示す工程断面図（その４）である。
【図３６】本発明の第９実施形態による半導体装置の構
造を示す概略断面図である。
【図３７】本発明の第９実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。
【図３８】本発明の第９実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。
【図３９】本発明の第９実施形態による半導体装置の製
造方法を示す工程断面図（その３）である。
【図４０】本発明の第９実施形態による半導体装置の製
造方法を示す工程断面図（その４）である。
【図４１】本発明の第９実施形態による半導体装置の製
造方法を示す工程断面図（その５）である。
【図４２】本発明の第９実施形態による半導体装置の製
造方法を示す工程断面図（その６）である。
【図４３】第９実施形態の変形例による半導体装置及び
その製造方法を示す概略断面図である。
【図４４】本発明の第１０実施形態による半導体装置の
構造を示す概略断面図である。
【図４５】本発明の第１０実施形態による半導体装置の
製造方法を示す工程断面図（その１）である。
【図４６】本発明の第１０実施形態による半導体装置の
製造方法を示す工程断面図（その２）である。
【図４７】従来の第１の半導体装置の製造方法を示す工
程断面図である。
【図４８】従来の第１の半導体装置の製造方法における
課題を説明する図である。
【図４９】従来の第２の半導体装置の製造方法を示す工
程断面図である。
【図５０】従来の第２の半導体装置の製造方法における
効果を説明する図である。
【図５１】従来の第３の半導体装置の製造方法を示す工
程断面図である。
【図５２】従来の第３の半導体装置の製造方法における
パターンレイアウトを示す平面図である。
【符号の説明】
１０…シリコン基板 １２…素子分離膜 １４…ゲート絶縁膜 １６…多結晶シリコン膜 １８…シリコン窒化膜 ２０…ゲート電極 ２２…エッチングストッパ膜 ２４…不純物拡散層 ２６…不純物拡散層 ２８…層間絶縁膜 ３０…コンタクトホール ３２…サイドウォール絶縁膜 ３４… ３６…絶縁膜 ３８…開口部 ４０…コンタクトホール ４２…プラグ ４４…プラグ ４６…フォトレジスト ４８… ５０…シリコン基板 ５２…素子分離膜 ５４…ゲート絶縁膜 ５６…ワード線 ５８…エッチングストッパ膜 ６０…不純物拡散層 ６２…不純物拡散層 ６４…層間絶縁膜 ６６…フォトレジスト ６８…開口部 ７０…コンタクトホール ７２…サイドウォール絶縁膜 ７４…ビット線 ７６…エッチングストッパ膜 ７７…層間絶縁膜 ７８…フォトレジスト ８０…開口部 ８２…コンタクトホール ８４…サイドウォール絶縁膜 ８６…蓄積電極 ８８…誘電体膜 ９０…対向電極 ９２…絶縁膜 ９４…絶縁膜 ９６…エッチングストッパ膜 ９８…エッチングストッパ膜 １００…開口部 １０２…コンタクトホール １０４…プラグ １０６…プラグ １０８…層間絶縁膜 １１０…コンタクトホール １１２…層間絶縁膜 １１４…スルーホール １１６…スルーホール １１８…コンタクト用導電膜 １２０…多結晶シリコン膜 １２２…層間絶縁膜 １２４…サイドウォール絶縁膜 １２６…サイドウォール絶縁膜 ２００…シリコン基板 ２０２…ゲート絶縁膜 ２０４…ゲート電極 ２０６…不純物拡散層 ２０８…層間絶縁膜 ２１０…コンタクトホール ２１２…サイドウォール絶縁膜 ２１４…エッチングストッパ膜 ２２０…シリコン基板 ２２２…素子分離膜 ２２４…ゲート絶縁膜 ２２６…ゲート電極 ２２８…エッチングストッパ膜 ２３０…サイドウォール絶縁膜 ２３２…層間絶縁膜 ２３４…フォトレジスト ２３６…コンタクトホール

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 下地基板と、 前記下地基板上に形成され、隣接する２つの導電体パタ
    ーンを有する第１の導電膜と、 前記第１の導電膜の上面を覆うエッチングストッパ膜
    と、 前記エッチングストッパ膜上及び前記下地基板上に形成
    された絶縁膜であって、２つの前記導電体パターン間の
    前記下地基板に達し、端部が２つの前記導電体パターン
    上の前記エッチングストッパ膜上に位置するコンタクト
    ホールが形成された第１の絶縁膜と、 前記コンタクトホール内の前記第１の導電膜及び前記エ
    ッチングストッパ膜の側壁に形成されたサイドウォール
    絶縁膜とを有することを特徴とする半導体装置。
  2. 【請求項２】 下地基板と、 前記下地基板上に形成され、隣接する複数の導電体パタ
    ーンを有する第１の導電膜と、 前記第１の導電膜の上面を覆うエッチングストッパ膜
    と、 複数の前記導電体パターンの間に埋め込んで形成された
    絶縁膜であって、前記導電体パターンの間の前記下地基
    板に達し、端部が前記導電体パターンにより画定された
    コンタクトホールが形成された第１の絶縁膜と、 前記コンタクトホール内の前記第１の導電膜及び前記エ
    ッチングストッパ膜の側壁に形成されたサイドウォール
    絶縁膜とを有することを特徴とする半導体装置。
  3. 【請求項３】 請求項２記載の半導体装置において、 前記コンタクトホールは、前記第１の導電膜の前記導電
    体パターンを挟んで隣接して複数設けられていることを
    特徴とする半導体装置。
  4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
    半導体装置において、 前記第１の導電膜と前記エッチングストッパ膜との間
    に、前記エッチングストッパ膜よりも誘電率の低い第２
    の絶縁膜を有することを特徴とする半導体装置。
  5. 【請求項５】 請求項４記載の半導体装置において、 前記エッチングストッパ膜は、導電膜により形成されて
    いることを特徴とする半導体装置。
  6. 【請求項６】 請求項５記載の半導体装置において、 前記第１の絶縁膜上に形成され、前記コンタクトホール
    において前記下地基板に接続された第２の導電膜を更に
    有し、 前記エッチングストッパ膜は、前記第１の導電膜と前記
    第２の導電膜とが交わる領域のみに形成されていること
    を特徴とする半導体装置。
  7. 【請求項７】 請求項２乃至４のいずれか１項に記載の
    半導体装置において、 前記サイドウォール絶縁膜は、前記エッチングストッパ
    膜とエッチング特性のほぼ等しい材料により形成されて
    おり、前記積層膜の側壁の全領域に形成されていること
    を特徴とする半導体装置。
  8. 【請求項８】 半導体基板と、 前記半導体基板上に形成され、第１の方向に延在する複
    数のワード線と、 前記ワード線の上面を覆うエッチングストッパ膜と、 前記エッチングストッパ膜上及び前記半導体基板上に形
    成された絶縁膜であって、前記ワード線間の前記半導体
    基板に達し、端部が前記ワード線上の前記エッチングス
    トッパ膜上に位置する第１のコンタクトホールが形成さ
    れた第１の絶縁膜と、 前記第１のコンタクトホール内の前記ワード線及び前記
    エッチングストッパ膜の側壁に形成されたサイドウォー
    ル絶縁膜とを有することを特徴とする半導体装置。
  9. 【請求項９】 請求項８記載の半導体装置において、 前記第１のコンタクトホール及び／又は前記第２のコン
    タクトホールに埋め込まれたプラグを更に有することを
    特徴とする半導体装置。
  10. 【請求項１０】 半導体基板と前記半導体基板上に形成
    され、第１の方向に延在する複数のワード線と、 前記ワード線及び前記半導体基板上に形成された第１の
    絶縁膜と、 前記第１の絶縁膜上に形成され、第２の方向に延在する
    複数のビット線と、 前記ビット線の上面を覆うエッチングストッパ膜と、 前記エッチングストッパ膜上及び前記半導体基板上に形
    成された絶縁膜であって、前記ビット線間の前記半導体
    基板上に形成され、端部が前記ビット線上の前記エッチ
    ングストッパ膜上に位置するコンタクトホールが形成さ
    れた第２の絶縁膜と、 前記コンタクトホール内の前記ビット線及び前記エッチ
    ングストッパ膜の側壁に形成されたサイドウォール絶縁
    膜と、 前記コンタクトホールを介して前記半導体基板に一方の
    電極が接続されたキャパシタを更に有するを有すること
    を特徴とする半導体装置。
  11. 【請求項１１】 半導体基板と、 前記半導体基板上に形成され、第１の方向に延在する複
    数のワード線と、 前記ワード線及び前記半導体基板上に形成された第１の
    絶縁膜と、 前記第１の絶縁膜上に形成され、第２の方向に延在する
    複数のビット線と、 前記ビット線の上面を覆うエッチングストッパ膜と、 複数の前記ビット線間に埋め込んで形成された絶縁膜で
    あって、前記ビット線間の前記半導体基板上に形成さ
    れ、端部が前記ビット線により画定されたコンタクトホ
    ールが形成された第２の絶縁膜と、 前記コンタクトホール内の前記ビット線及び前記エッチ
    ングストッパ膜の側壁に形成されたサイドウォール絶縁
    膜と、 前記コンタクトホールを介して前記半導体基板に一方の
    電極が接続されたキャパシタを更に有することを特徴と
    する半導体装置。
  12. 【請求項１２】 請求項１０又は１１記載の半導体装置
    において、 前記キャパシタの前記一方の電極は、前記第１の絶縁膜
    に埋め込まれたプラグを介して前記半導体基板に接続さ
    れていることを特徴とする半導体装置。
  13. 【請求項１３】 下地基板上に、隣接する複数の導電体
    パターンを有し、上面がエッチングストッパ膜で覆われ
    た第１の導電膜を形成する第１の導電膜形成工程と、 複数の前記導電体パターンとの間に埋め込まれた第１の
    絶縁膜を形成する第１の絶縁膜形成工程と、 前記エッチングストッパ膜をマスクとして前記第１の絶
    縁膜をエッチングし、前記導電体パターンの間の前記下
    地基板に達し、端部が前記導電体パターンにより画定さ
    れたコンタクトホールを形成するコンタクトホール形成
    工程と、 前記コンタクトホール内の前記第１の導電膜及び前記エ
    ッチングストッパ膜の側壁にサイドウォール絶縁膜を形
    成するサイドウォール絶縁膜形成工程とを有することを
    特徴とする半導体装置の製造方法。
  14. 【請求項１４】 請求項１３記載の半導体装置の製造方
    法において、 前記コンタクトホール形成工程では、複数の前記導電体
    パターン上に跨る開口部を有するフォトレジストと前記
    エッチングストッパ膜とをマスクとして前記第１の絶縁
    膜をエッチングし、前記開口部内に複数の前記コンタク
    トホールを形成することを特徴とする半導体装置の製造
    方法。
  15. 【請求項１５】 請求項１３又は１４記載の半導体装置
    の製造方法において、 前記第１の導電膜形成工程の前に、前記下地基板内に埋
    め込まれた素子分離膜を形成する素子分離膜形成工程を
    更に有することを特徴とする半導体装置の製造方法。
  16. 【請求項１６】 半導体基板上に、第１の方向に延在
    し、上面がエッチングストッパ膜で覆われた複数のワー
    ド線を形成するワード線形成工程と、 前記エッチングストッパ膜上及び前記半導体基板上に第
    １の絶縁膜を形成する第１の絶縁膜形成工程と、 前記第１の絶縁膜に、前記ワード線間の前記半導体基板
    に達し、端部が前記ワード線上の前記エッチングストッ
    パ膜上に位置するコンタクトホールを形成するコンタク
    トホール形成工程と、 前記コンタクトホール内の前記ワード線及び前記エッチ
    ングストッパ膜の側壁に、サイドウォール絶縁膜を形成
    するサイドウォール絶縁膜形成工程と、 前記第１の絶縁膜上に、第２の方向に延在し、前記コン
    タクトホールを介して前記半導体基板に接続された複数
    のビット線を形成するビット線形成工程とを有すること
    を特徴とする半導体装置の製造方法。
  17. 【請求項１７】 半導体基板上に、第１の方向に延在
    し、上面がエッチングストッパ膜で覆われた複数のワー
    ド線を形成するワード線形成工程と、 前記ワード線間に埋め込まれた第１の絶縁膜を形成する
    第１の絶縁膜形成工程と、 前記エッチングストッパ膜をマスクとして前記第１の絶
    縁膜をエッチングし、前記ワード線の間の前記半導体基
    板に達し、端部が前記ワード線により画定されたコンタ
    クトホールを形成するコンタクトホール形成工程と、 前記コンタクトホール内の前記ワード線及び前記エッチ
    ングストッパ膜の側壁にサイドウォール絶縁膜を形成す
    るサイドウォール絶縁膜形成工程と、 前記第１の絶縁膜上に、第２の方向に延在し、前記コン
    タクトホールを介して前記半導体基板に接続された複数
    のビット線を形成するビット線形成工程とを有すること
    を特徴とする半導体装置の製造方法。
  18. 【請求項１８】 半導体基板上に、第１の方向に延在
    し、上面がエッチングストッパ膜で覆われた複数のワー
    ド線を形成するワード線形成工程と、 前記ワード線及び前記エッチングストッパ膜の側壁に、
    前記エッチングストッパ膜とほぼ等しいエッチング特性
    を有するサイドウォール絶縁膜を形成する工程と、 前記サイドウォール絶縁膜が形成された前記ワード線間
    に埋め込まれた第１の絶縁膜を形成する第１の絶縁膜形
    成工程と、 前記第１のエッチングストッパ膜及び前記第１のサイド
    ウォール絶縁膜をマスクとして前記第１の絶縁膜をエッ
    チングし、前記ワード線間の前記半導体基板に達し、端
    部が前記サイドウォール絶縁膜により画定されたコンタ
    クトホールを形成するコンタクトホール形成工程と、 前記第１の絶縁膜上に、第２の方向に延在し、前記コン
    タクトホールを介して前記半導体基板に接続された複数
    のビット線を形成するビット線形成工程とを有すること
    を特徴とする半導体装置の製造方法。
  19. 【請求項１９】 請求項１７又は１８記載の半導体装置
    の製造方法において、 前記コンタクトホール形成工程では、前記ワード線上に
    跨る開口部を有するフォトレジスト及び前記エッチング
    ストッパ膜をマスクとして前記第１の絶縁膜をエッチン
    グし、前記開口部内に複数の前記コンタクトホールを形
    成することを特徴とする半導体装置の製造方法。
  20. 【請求項２０】 請求項１６乃至１９のいずれか１項に
    記載の半導体装置の製造方法において、 前記ビット線形成工程の前に、前記コンタクトホール内
    に埋め込まれたプラグを形成するプラグ形成工程を更に
    有することを特徴とする半導体装置の製造方法。
  21. 【請求項２１】 半導体基板上に、第１の方向に延在す
    る複数のワード線を形成するワード線形成工程と、 前記ワード線が形成された前記半導体基板上に、第１の
    絶縁膜を形成する第１の絶縁膜形成工程と、 前記第１の絶縁膜上に、第２の方向に延在し、上面がエ
    ッチングストッパ膜で覆われた複数のビット線を形成す
    るビット線形成工程と、 前記エッチングストッパ膜上及び前記第１の絶縁膜上に
    第２の絶縁膜を形成する第２の絶縁膜形成工程と、 前記第２の絶縁膜に、前記ワード線間の前記半導体基板
    上に形成され、端部が前記ビット線上の前記エッチング
    ストッパ膜上に位置するコンタクトホールを形成するコ
    ンタクトホール形成工程と、 前記コンタクトホール内の前記ビット線及び前記エッチ
    ングストッパ膜の側壁に、サイドウォール絶縁膜を形成
    するサイドウォール絶縁膜形成工程と、 前記第２の絶縁膜上に、前記コンタクトホールを介して
    前記半導体基板に一方の電極が接続されたキャパシタを
    形成するキャパシタ形成工程とを有することを特徴とす
    る半導体装置の製造方法。
  22. 【請求項２２】 半導体基板上に、第１の方向に延在す
    る複数のワード線を形成するワード線形成工程と、 前記ワード線が形成された前記半導体基板上に、第１の
    絶縁膜を形成する第１の絶縁膜形成工程と、 前記第１の絶縁膜上に、第２の方向に延在し、上面がエ
    ッチングストッパ膜で覆われた複数のビット線を形成す
    るビット線形成工程と、 前記ビット線間に埋め込まれた第２の絶縁膜を形成する
    第２の絶縁膜形成工程と、 前記エッチングストッパ膜をマスクとして前記第２の絶
    縁膜をエッチングし、前記ビット線の間の前記半導体基
    板上に形成され、端部が前記ビット線により画定された
    コンタクトホールを形成するコンタクトホール形成工程
    と、 前記コンタクトホール内の前記ビット線及び前記エッチ
    ングストッパ膜の側壁にサイドウォール絶縁膜を形成す
    るサイドウォール絶縁膜形成工程と、 前記第２の絶縁膜上に、前記コンタクトホールを介して
    前記半導体基板に一方の電極が接続されたキャパシタを
    形成するキャパシタ形成工程とを有することを特徴とす
    る半導体装置の製造方法。
  23. 【請求項２３】 請求項２１又は２２記載の半導体装置
    の製造方法において、 前記コンタクトホール形成工程では、前記ワード線間の
    領域を交互に覆うパターンを有するフォトレジストと、
    前記エッチングストッパ膜とをマスクとして前記第２の
    絶縁膜をエッチングし、複数の前記コンタクトホールを
    形成することを特徴とする半導体装置の製造方法。
  24. 【請求項２４】 請求項２１乃至２３のいずれか１項に
    記載の半導体装置の製造方法において、 前記コンタクトホール形成工程では、前記第１の絶縁膜
    及び前記第２の絶縁膜をエッチングし、前記半導体基板
    に達し、端部が前記ビット線及び前記ワード線により画
    定されたコンタクトホールを形成することを特徴とする
    半導体装置の製造方法。
  25. 【請求項２５】 請求項２１乃至２４のいずれか１項に
    記載の半導体装置の製造方法において、 前記ビット線形成工程では、導電体よりなる前記エッチ
    ングストッパ膜を形成し、 前記キャパシタ形成工程では、前記エッチングストッパ
    膜を、前記キャパシタの前記一方の電極と同じパターン
    に加工することを特徴とする半導体装置の製造方法。
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