KR19990035746A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 포토레지스트의 개구 크기를 완화할 수가 있고, 리소그래피의 위치맞춤 어긋남에 의한 접촉구멍 크기의 변동이 없으며, 트랜지스터의 핫캐리어효과(hot-carrier effect)에 대한 내성이 우수한 반도체장치 및 그 제조방법을 제공한다.
반도체기판(10)과, 반도체기판(10)상에 형성되어, 인접하는 2개의 도전체 패턴을 갖는 도전막(20)과, 도전막(20)의 상면을 덮는 에칭 스토퍼막(22)과, 2개의 도전체 패턴간의 반도체기판(10)에 달하여, 단부가 2개의 도전체 패턴상의 에칭 스토퍼막(22)상에 위치하는 접촉구멍(30)이 형성된 절연막(28)과, 접촉구멍(30) 내의 도전막(20) 및 에칭 스토퍼막(22)의 측벽에 형성된 측벽 절연막(32)으로 반도체장치를 구성한다.

Description

반도체장치 및 그 제조방법
본 발명은 반도체장치 및 그 제조방법에 관한 것이며, 특히 고집적화 DRAM 등에 적용하기에 적합한 미세한 접촉구멍을 갖는 반도체장치 및 그 제조방법에 관한 것이다.
반도체장치의 대규모화·고집적화에 따라 배선층간을 접속하기 위한 접촉구멍의 미세화도 필수적인 것이 되고 있다. 그 때문에 미세한 접촉구멍을 형성하기 위한 반도체장치의 구조 및 그 제조방법이 여러 가지 제안되어 있다.
미세한 접촉구멍을 형성하기 위한 종래의 반도체장치의 제조방법에 대해 도 47∼도 52를 사용하여 설명한다. 도 47 및 도 48은 종래의 제1 방법을 설명한 도면, 도 49 및 도 50은 종래의 제2 방법을 설명한 도면, 도 51 및 도 52는 종래의 제3 방법을 설명한 도면이다.
종래의 제1 방법에서는 우선 실리콘기판(200)상에 게이트 절연막(202)을 통해서 인접하는 2개의 게이트 전극(204)을 형성한다.
다음에 게이트 전극(204)을 마스크로 하여 실리콘기판(200)에 이온주입하여, 게이트 전극(204) 양측의 실리콘기판(200) 중에 불순물 확산층(206)을 형성한다.
이어서 전면에, 예를 들어 CVD법에 의한 실리콘 산화막을 퇴적하고, 그 표면을 평탄화하여, 실리콘 산화막으로 된 층간 절연막(208)을 형성한다(도 47a).
그 후에 게이트 전극(204)간의 실리콘기판(200) 중에 형성된 불순물 확산층(206)에 달하는 접촉구멍을 층간 절연막(208)에 형성한다. 우선 통상의 리소그래피기술을 이용하여 게이트 전극(204)간에 접촉구멍(210)을 개구하고(도 47b), 그 후에 전면에 실리콘 산화막을 성장시키고, 수직방향으로 에칭이 진행하는 이방성 에칭을 하여 접촉구멍(210)의 내벽 측벽 절연막(212)을 형성한다(도 47c).
종래의 제1 방법에서는 이와 같이 불순물 확산층(206)에 달하는 접촉구멍(210)을 형성함으로써, 리소그래피의 해상치수 한계 이하의 크기를 갖는 접촉구멍(210)을 형성할 수가 있다.
도 47c에 나타낸 상태는 리소그래피공정에 있어서의 위치맞춤 어긋남이 전혀 없는 경우를 상정하고 있다.
그러나 제1 방법에서 접촉구멍을 형성하기 위한 리소그래피공정에서 위치맞춤 어긋남이 생기면, 도 48a에 나타낸 바와 같이 접촉구멍(210) 내에 게이트 전극(204)이 노출하는 일이 있다. 이와 같은 경우에 위치맞춤 어긋남이 적으면 측벽 절연막(212)에 의해 게이트 전극(204)이 완전히 덮어지나, 도 48b에 나타낸 바와 같이 위치맞춤 어긋남이 크면 게이트 전극(204)의 표면이 접촉구멍(210) 내에 노출하게 되어, 접촉구멍(210) 내에 형성하는 배선층(도시하지 않음)과 게이트 전극(204)이 단락하게 된다.
그래서 종래의 제2 방법에서는 도 49a∼도 49c에 나타낸 바와 같이, 미리 게이트 전극(204)상에 층간 절연막(208)과는 에칭특성이 다른 에칭 스토퍼막(214)을 형성하고 있었다.
이와 같이 반도체장치를 구성함으로써, 위치맞춤 어긋남에 의해 게이트 전극(204)상에 접촉구멍(210)이 뻗어 있어도(도 50a), 측벽 절연막(212) 및 에칭 스토퍼막(214)에 의해 게이트 전극(204)이 완전히 덮어지므로(도 50b), 접촉구멍(210) 내에 형성하는 배선층(도시하지 않음)과 게이트 전극(204)이 단락하는 것을 방지할 수가 있다.
또 접촉구멍의 형성방법으로는 게이트 전극에 자기정합적으로 접촉구멍을 개구하는, 소위 자기정합 접점기술이 알려져 있다.
이하 자기정합 접점기술을 이용한 종래의 제3 방법에 대해 설명한다.
우선 실리콘기판(220)상에 소자간을 분리하기 위한 소자 분리막(222)을 형성한다. 소자 분리막(222)은, 예를 들어 도 52a에 나타낸 바와 같이 소자영역이 지그재그 격자형상으로 배치되게 형성한다.
다음에 열산화법에 의해 표면에 게이트 전극(224)을 형성한다.
이어서 전면에, 예를 들어 CVD법에 의해 게이트 전극이 될 다결정 실리콘막과, 에칭 스토퍼막이 될 실리콘 질화막을 퇴적하고, 이들 막을 게이트 전극의 패턴으로 가공한다. 이렇게 하여 상면이 에칭 스토퍼막(228)으로 덮힌 게이트 전극(226)을 형성한다(도 51a).
그 후에 전면에, 예를 들어 CVD법에 의해 실리콘 질화막을 퇴적하고, 수직방향으로 에칭이 진행하는 이방성 에칭을 하여 게이트 전극(226) 및 에칭 스토퍼막(228)의 측벽에 측벽 절연막(230)을 형성한다(도 51b).
다음에 전면에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적하고 그 후에, 예를 들어 CMP(화학적 기계적 연마: Chemical Mechanical Polishing)법에 의해 그 표면을 평탄화하여, 실리콘 산화막으로 된 층간 절연막(232)을 형성한다(도 51c).
다음에 통상의 리소그래피기술에 의해 도 52b에 나타낸 바와 같이 소자 분리막(222)으로 구획된 소자영역상에 개구부를 갖는 포토레지스트(234)를 형성하고, 포토레지스트(234)를 마스크로 하여 층간 절연막(232)을 에칭한다(도 51d).
이 때, 에칭 스토퍼막(228) 및 측벽 절연막(230)을 구성하는 실리콘 질화막의 에칭레이트가 층간 절연막(232)을 구성하는 실리콘 산화막의 에칭 레이트보다 충분히 더딘 에칭조건을 선택함으로써, 포토레지스트(234) 내의 에칭 스토퍼막(228) 및 측벽 절연막(230)은 에칭이 되지 않고, 층간 절연막(232)만이 에칭되게 된다. 즉 게이트 전극(224)에 자기정합적으로 접촉구멍(236)을 개구할 수가 있다.
그러나 상기 종래의 제1 방법에서는 상술한 바와 같이, 리소그래피의 위치맞춤 어긋남에 의해 접촉구멍(210) 내에 게이트 전극(204)이 노출하는 일이 있었다.
또 종래의 제1 및 제2 방법에서는 리소그래피공정에서의 위치맞춤 어긋남에 의해 접촉구멍의 크기가 변동하는 일이 있었다.
즉 위치맞춤 어긋남이 없으면 도 47c 및 도 49c에 나타낸 바와 같이, 접촉구멍의 단부는 층간 절연막(208)의 측벽에 형성되는 측벽 절연막(212)으로 구획되나, 위치맞춤 어긋남이 생기면 도 48b 및 도 50b에 나타낸 바와 같이 접촉구멍의 한쪽 단부는 층간 절연막(208)의 측벽에 형성되는 측벽 절연막(212)으로 구획되지만, 다른 쪽 단부는 게이트 전극(204)의 측벽에 형성되는 측벽 절연막(212)으로 구획되기 때문에, 결과적으로 위치맞춤 어긋남이 클수록 접촉구멍이 작아지는 일이 있었다.
또 종래의 제3 방법에서는, 게이트 전극을 끼고 인접하는 접촉구멍을 각각 별개의 패턴으로 형성하고 있었다(도 52b). 이는 인접하는 복수의 접촉구멍을 일괄해서 형성하면, 연마에 의해 접촉구멍 내에 플럭을 매립할 경우에는 각각이 단락해버리는 위험성이 크며, 또 리소그래피기술에 의해 도전체를 분리할 경우에는 접촉구멍의 단차부에 잔사가 생기기 쉬워져서 에칭이 대단히 어렵게 되는 결함이 있었기 때문이다.
그러나 종래의 제3 방법과 같이 인접하는 접촉구멍이 대단히 근접해 있을 경우에는, 리소그래피로 형성하는 포토레지스트의 구멍 크기를 엄격하게 할 필요가 있고, 또 위치맞춤 어긋남이 생기면 상술한 바와 마찬가지로 접촉구멍 크기의 변동이 생기기 때문에, 위치맞춤 어긋남의 관리도 엄격하게 할 필요가 있었다.
또 종래의 제3 방법에서는 측벽 절연막으로서 실리콘 질화막을 주로 사용하고 있었으나, 실리콘 질화막을 측벽 절연막으로 사용하면 실리콘 산화막을 측벽 절연막으로 사용하는 경우에 비해 트랜지스터의 핫캐리어내성이 뒤떨어지는 결함이 있었다.
또 평탄부에 형성된 실리콘 질화막의 에칭속도에 비해, 경사지게 형성된 실리콘 질화막의 에칭속도가 커짐이 경험적으로 인정되었다. 이 때문에 종래의 제3 방법에서는 측벽 절연막을 마스크로 하여 층간 절연막을 에칭하지만, 측벽 절연막 상부의 경사진 영역의 실리콘 질화막의 에칭 선택성을 충분히 확보할 수 없으므로, 접촉구멍 내에 게이트 전극이 노출하는 일이 있었다.
본 발명의 목적은 포토레지스트의 개구 크기를 완화할 수 있으며, 리소그래피의 위치맞춤 어긋남으로 인한 접촉구멍의 변동이 없고, 또한 트랜지스터의 핫캐리어효과에 대한 내성이 우수한 반도체장치 및 그 제조방법을 제공하는 데 있다.
도 1은 본 발명의 제1 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도.
도 2는 본 발명의 제1 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도.
도 3은 본 발명의 제2 실시예에 의한 반도체장치의 구조를 나타낸 평면도.
도 4는 본 발명의 제2 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도.
도 5는 본 발명의 제2 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(1).
도 6은 본 발명의 제2 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(2).
도 7은 본 발명의 제3 실시예에 의한 반도체장치의 구조를 나타낸 평면도.
도 8은 본 발명의 제3 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도.
도 9는 본 발명의 제3 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(1).
도 10은 본 발명의 제3 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(2).
도 11은 본 발명의 제3 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(3).
도 12는 본 발명의 제3 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(4).
도 13은 본 발명의 제3 실시예에 의한 반도체장치의 비트선 접촉구멍을 형성하기 위한 레지스트 패턴과 개구된 접촉구멍을 나타낸 평면도.
도 14는 본 발명의 제3 실시예에 의한 반도체장치의 축전전극 접촉구멍을 형성하기 위한 레지스트 패턴과 개구된 접촉구멍을 나타낸 평면도.
도 15는 본 발명의 제4 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도.
도 16은 본 발명의 제4 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(1).
도 17은 본 발명의 제4 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(2).
도 18은 본 발명의 제5 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도.
도 19는 본 발명의 제5 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(1).
도 20은 본 발명의 제5 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(2).
도 21은 본 발명의 제6 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도.
도 22는 본 발명의 제6 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도.
도 23은 본 발명의 제7 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도.
도 24는 본 발명의 제7 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(1).
도 25는 본 발명의 제7 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(2).
도 26은 본 발명의 제7 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(3).
도 27은 본 발명의 제7 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(4).
도 28은 본 발명의 제7 실시예에 의한 반도체장치의 비트선 접촉구멍을 형성하기 위한 레지스트 패턴과 개구된 접촉구멍을 나타낸 평면도.
도 29는 본 발명의 제7 실시예에 의한 반도체장치의 축전전극 접촉구멍을 형성하기 위한 레지스트 패턴과 개구된 접촉구멍을 나타낸 평면도.
도 30은 본 발명의 제7 실시예의 변형례에 의한 반도체장치의 비트선 접촉구멍을 형성하기 위한 레지스트를 나타낸 평면도.
도 31은 본 발명의 제8 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도.
도 32는 본 발명의 제8 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(1).
도 33은 본 발명의 제8 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(2).
도 34는 본 발명의 제8 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(3).
도 35는 본 발명의 제8 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(4).
도 36은 본 발명의 제9 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도.
도 37은 본 발명의 제9 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(1).
도 38은 본 발명의 제9 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(2).
도 39는 본 발명의 제9 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(3).
도 40은 본 발명의 제9 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(4).
도 41은 본 발명의 제9 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(5).
도 42는 본 발명의 제9 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(6).
도 43은 본 발명의 제19실시예의 변형예에 의한 반도체장치 및 그 제조방법을 나타낸 개략 단면도.
도 44는 본 발명의 제10실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도.
도 45는 본 발명의 제10실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(1).
도 46은 본 발명의 제10실시예에 의한 반도체 장치의 제조방법을 나타낸 공정 단면도(2).
도 47은 종래의 제1 반도체장치의 제조방법을 나타낸 공정 단면도.
도 48은 종래의 제1 반도체장치의 제조방법의 과제를 설명한 도면.
도 49는 종래의 제2 반도체장치의 제조방법을 나타낸 공정 단면도.
도 50은 종래의 제2 반도체장치의 제조방법의 효과를 설명한 도면.
도 51은 종래의 제3 반도체장치의 제조방법을 나타낸 공정 단면도.
도 52는 종래의 제3 반도체장치의 제조방법의 패턴 레이아우트를 나타낸 평면도.
상기 목적은 하지 기판과, 상기 하지 기판에 형성되어 인접하는 2개의 도전체 패턴을 갖는 제1 도전막과, 상기 제1 도전막의 상면을 덮는 에칭 스터퍼막과, 상기 에칭 스토퍼막상 및 상기 하지 기판상에 형성된 절연막으로서 2개의 상기 도전체 패턴간의 상기 하지 기판에 달하며, 단부가 2개의 상기 도전체 패턴상의 상기 에칭 스토퍼막상에 위치한 접촉구멍이 형성된 제1 절연막과, 상기 접촉구멍 내의 상기 제1 도전막 및 상기 에칭 스토퍼막의 측벽에 형성된 측벽 절연막을 갖는 것을 특징으로 하는 반도체장치에 의해 달성된다. 이와 같이 반도체장치를 구성함으로써, 리소그래피에 의한 위치맞춤 어긋남으로 인한 접촉구멍 크기의 변동을 억제할 수가 있다. 또 접촉구멍을 개구할 때의 리소그래피공정에서, 포토레지스트의 개구 크기를 크게 할 수 있다. 이에 따라 리소그래피공정을 간략하게 할 수가 있다.
또 상기 목적은 하지 기판과, 상기 하지 기판에 형성되어 인접하는 복수의 도전체 패턴을 갖는 제1 도전막과, 상기 제1 도전막의 상면을 덮는 에칭 스터퍼막과, 복수의 상기 도전체 패턴 사이에 매립하여 형성된 절연막으로서 상기 도전체 패턴 사이의 상기 하지 기판에 달하며, 단부가 상기 도전체 패턴으로 구획된 접촉구멍이 형성된 제1 절연막과, 상기 접촉구멍 내의 상기 제1 도전막 및 상기 에칭 스토퍼막의 측벽에 형성된 측벽 절연막을 갖는 것을 특징으로 하는 반도체장치에 의해 달성된다. 이와 같이 반도체장치를 구성함으로써, 리소그래피에 의한 위치맞춤 어긋남으로 인한 접촉구멍 크기의 변동을 억제할 수가 있다. 또 접촉구멍을 개구할 때의 리소그래피공정에서, 포토레지스트의 개구 크기를 크게 할 수 있다. 이에 따라 리소그래피공정을 간략하게 할 수가 있다.
또 상기 반도체장치에 있어서, 상기 접촉구멍은 상기 제1 도전막의 상기 도전체 패턴을 끼고 인접하여 복수개 형성하는 것이 바람직하다. 도전체 패턴을 끼고 인접한 복수의 접촉구멍을 형성할 경우에는, 이들 접촉영역을 포함한 개구부를 갖는 포토레지스트를 형성하면 되므로, 접촉구멍을 개구할 때의 리소그래피공정에서 더욱 포토레지스트의 개구 크기를 크게 할 수가 있다. 이에 따라 리소그래피공정을 간략하게 할 수가 있다.
또 상기 반도체장치에 있어서, 상기 제1 도전막과 상기 에칭 스토퍼막 사이에 상기 에칭 스토퍼막보다 유전율이 낮은 제2 절연막을 갖는 것이 바람직하다. 유전율이 낮은 제2 절연막을 형성하면, 배선층간의 기생용량을 저감할 수가 있다.
또 상기 반도체장치에 있어서, 상기 에칭 스토퍼막은 도전막으로 형성하는 것이 바람직하다. 에칭 스토퍼막은 도전막에 한정되는 것은 아니며, 절연막을 사용하여도 본 발명을 실현할 수가 있다.
또 상기 반도체장치에 있어서, 상기 제1 절연막상에 형성되어 상기 접촉구멍에서 상기 하지 기판에 접속된 제2 도전막을 더 가지며, 상기 에칭 스토퍼막은 상기 제1 도전막과 상기 제2 도전막이 교차하는 영역에만 형성하는 것이 바람직하다. 에칭 스토퍼막을 도전막으로 형성할 경우에는, 상층에 형성하는 제2 도전막이 단락하지 않도록 에칭 스토퍼막을 제2 도전막과 동일한 패턴으로 가공하는 것이 바람직하다. 그 결과 에칭 스토퍼막은 상기 제1 도전막과 상기 제2 도전막이 교차하는 영역에 잔존하게 된다.
또 상기 반도체장치에 있어서, 상기 측벽 절연막은 상기 에칭 스토퍼막과 에칭특성이 거의 같은 재료로 형성하며, 상기 적층막 측벽의 전 영역에 형성하는 것이 바람직하다. 본 발명은 도전막을 에칭 스토퍼막으로 덮는 종래의 반도체장치에 적용할 경우에도, 리소그래피공정을 간략하게 할 수가 있다.
또 상기 목적은 반도체기판과, 상기 반도체기판상에 형성되어 제1 방향으로 뻗는 복수의 워드선과, 상기 워드선의 상면을 덮는 에칭 스토퍼막과, 상기 에칭 스토퍼막상 및 상기 반도체기판상에 형성된 절연막으로서 상기 워드선간의 상기 반도체기판에 달하며, 단부가 상기 워드선상의 상기 에칭 스토퍼막상에 위치한 제1 접촉구멍이 형성된 제1 절연막과, 상기 제1 접촉구멍 내의 상기 워드선 및 상기 에칭 스토퍼막의 측벽에 형성된 측벽 절연막을 갖는 것을 특징으로 하는 반도체장치에 의해서도 달성된다. 본 발명에 의한 접촉구멍의 구조는 DRAM의 비트선 접촉구멍에 적용할 수가 있다. 따라서 DRAM의 제조과정에서 리소그래피에 의한 위치맞춤 어긋남으로 인한 접촉구멍 크기의 변동을 억제할 수가 있다. 또 접촉구멍을 개구할 때의 리소그래피공정에서 포토레지스트의 개구 크기를 크게 할 수 있다. 이에 따라 리소그래피공정을 간략하게 할 수가 있다.
또 상기 반도체장치에 있어서, 상기 제1 접촉구멍 및/또는 상기 제2 접촉구멍에 매립된 플럭을 더 갖는 것이 바람직하다. 접촉구멍 내에 플럭을 매립하여 두면, 특히 축적전극 접촉구멍의 종횡비(aspect ratio)를 적게 할 수 있으므로, 접촉구멍 형성과정의 에칭공정을 간편하게 할 수가 있다.
또 상기 목적은 반도체기판과, 상기 반도체기판상에 형성되어 제1 방향으로 뻗는 복수의 워드선과, 상기 워드선 및 상기 반도체기판상에 형성된 제1 절연막과, 상기 제1 절연막상에 형성되어 제2 방향으로 뻗는 복수의 비트선과, 상기 비트선의 상면을 덮는 에칭 스토퍼막과, 상기 에칭 스토퍼막상 및 상기 반도체기판상에 형성된 절연막으로서 상기 비트선간의 상기 반도체기판상에 형성되어, 단부가 상기 비트선상의 상기 에칭 스토퍼막상에 위치한 접촉구멍이 형성된 제2 절연막과, 상기 접촉구멍 내의 상기 비트선 및 상기 에칭 스토퍼막의 측벽에 형성된 측벽 절연막과, 상기 접촉구멍을 통해서 상기 반도체기판에 한쪽의 전극이 접속된 캐퍼시터를 더 갖는 것을 특징으로 하는 반도체장치에 의해서도 달성된다. 본 발명에 의한 접촉구멍의 구조는 DRAM의 축적전극 접촉구멍에 적용할 수가 있다. 따라서 DRAM의 제조과정에서 리소그래피에 의한 위치맞춤 어긋남으로 인한 접촉구멍 크기의 변동을 억제할 수가 있다. 또 접촉구멍을 개구할 때의 리소그래피공정에서 포토레지스트의 개구 크기를 크게 할 수 있다. 이에 따라 리소그래피공정을 간략하게 할 수가 있다.
또 상기 목적은 반도체기판과, 상기 반도체기판상에 형성되어 제1 방향으로 뻗는 복수의 워드선과, 상기 워드선 및 상기 반도체기판상에 형성된 제1 절연막과, 상기 제1 절연막상에 형성되어 제2 방향으로 뻗는 복수의 비트선과, 상기 비트선의 상면을 덮는 에칭 스토퍼막과, 복수의 상기 비트선간에 매립하여 형성된 절연막으로서 상기 비트선간의 상기 반도체기판상에 형성되어, 단부가 상기 비트선으로 구획된 접촉구멍이 형성된 제2 절연막과, 상기 접촉구멍 내의 상기 비트선 및 상기 에칭 스토퍼막의 측벽에 형성된 측벽 절연막과, 상기 접촉구멍을 통해서 상기 반도체기판에 한쪽의 전극이 접속된 캐퍼시터를 더 갖는 것을 특징으로 하는 반도체장치에 의해서도 달성된다. 본 발명에 의한 접촉구멍의 구조는 DRAM의 축적전극 접촉구멍에 적용할 수가 있다. 따라서 DRAM의 제조과정에서 리소그래피에 의한 위치맞춤 어긋남으로 인한 접촉구멍 크기의 변동을 억제할 수가 있다. 또 접촉구멍을 개구할 때의 리소그래피공정에서 포토레지스트의 개구 크기를 크게 할 수 있다. 이에 따라 리소그래피공정을 간략하게 할 수가 있다.
또 상기 반도체장치에 있어서, 상기 캐퍼시터의 상기 한쪽 전극은 상기 제1 절연막에 매립된 플럭을 통해서 상기 반도체기판에 접속하는 것이 바람직하다. 접제1 절연막에 미리 플럭을 매립하여 두면, 축적전극 접촉구멍의 종횡비를 적게 할 수 있으므로, 접촉구멍 형성과정의 에칭을 간편하게 할 수가 있다.
또 상기 목적은 하지 기판상에 인접하는 복수의 도전체 패턴을 가지며, 상면이 에칭 스토퍼막으로 덮힌 제1 도전막을 형성하는 제1 도전막 형성공정과, 복수의 상기 상기 도전체 패턴 사이에 매립된 제1 절연막을 형성하는 제1 절연막 형성공정과, 상기 에칭 스토퍼막을 마스크로 하여 상기 제1 절연막을 에칭하고, 상기 도전체 패턴 사이의 상기 하지 기판에 달하며, 단부가 상기 도전체 패턴으로 구획된 접촉구멍을 형성하는 접촉구멍 형성공정과, 상기 접촉구멍 내의 상기 제1 도전막 및 상기 에칭 스토퍼막의 측벽에 측벽 절연막을 형성하는 측벽 절연막 형성공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법에 의해서도 달성된다. 이와 같이 반도체장치를 제조하면, 리소그래피에 의한 위치맞춤 어긋남으로 인한 접촉구멍 크기의 변동을 억제할 수가 있다. 또 접촉구멍을 개구할 때의 리소그래피공정에서, 포토레지스트의 개구 크기를 크게 할 수 있다. 이에 따라 리소그래피공정을 간략하게 할 수가 있다.
또 상기 반도체장치의 제조방법에 있어서, 상기 접촉구멍 형성공정에서는 복수의 상기 도전체 패턴상에 걸치는 개구부를 갖는 포토레지스트와 상기 에칭 스토퍼막을 마스크로 하여 상기 제1 절연막을 에칭하여, 상기 개구부 내에 복수의 상기 접촉구멍을 형성하는 것이 바람직하다. 본 발명에서는 복수의 상기 도전체 패턴상에 걸치는 개구부를 갖는 포토레지스트를 마스크로 하여 에칭함으로써, 상기 개구부 내에 복수의 접촉구멍접촉구멍을 형성할 수 있으므로, 접촉구멍을 개구할 때의 리소그래피공정에서 포토레지스트의 개구 크기를 크게 할 수가 있다. 이에 따라 리소그래피공정을 간략하게 할 수가 있다.
또 상기 반도체장치의 제조방법에 있어서, 상기 제1 도전막 형성공정 전에 상기 하지 기판 내에 매립된 소자 분리막을 형성하는 소자 분리막 형성공정을 더 갖는 것이 바람직하다. 이와 같은 트랜치법을 이용한 소자 분리막을 형성하면, 소자 분리막 형성 후에도 기판의 평탄성을 유지할 수 있으므로 본 발명에 의한 접촉구멍의 형성방법을 적용하는 면에서 극히 유용하다.
또 상기 목적은 반도체기판상에 제1 방향으로 뻗으며, 상면이 에칭 스토퍼막으로 덮힌 복수의 워드선을 형성하는 워드선 형성공정과, 상기 에칭 스토퍼막상 및 상기 반도체기판상에 제1 절연막을 형성하는 제1 절연막 형성공정과, 상기 제1 절연막에 상기 워드선간의 상기 반도체기판에 달하며, 단부가 상기 워드선상의 상기 에칭 스토퍼막상에 위치한 접촉구멍을 형성하는 접촉구멍 형성공정과, 상기 접촉구멍 내의 상기 워드선 및 상기 에칭 스토퍼막의 측벽에 측벽 절연막을 형성하는 측벽 절연막 형성공정과, 상기 제1 절연막상에 제2 방향으로 뻗어서 상기 접촉구멍을 통해서 상기 반도체기판에 접속된 복수의 비트선을 형성하는 비트선 형성공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법에 의해서도 달성된다. 본 발명은 DRAM에서의 비트선 접촉구멍의 형성에 적용할 수가 있다. 따라서 DRAM의 제조과정에서 리소그래피에 의한 위치맞춤 어긋남으로 인한 접촉구멍 크기의 변동을 억제할 수가 있다. 또 접촉구멍을 개구할 때의 리소그래피공정에서 포토레지스트의 개구 크기를 크게 할 수 있다. 이에 따라 리소그래피공정을 간략하게 할 수가 있다.
또 상기 목적은 반도체기판상에 제1 방향으로 뻗으며, 상면이 에칭 스토퍼막으로 덮힌 복수의 워드선을 형성하는 워드선 형성공정과, 상기 워드선간에 매립된 제1 절연막을 형성하는 제1 절연막 형성공정과, 상기 에칭 스토퍼막을 마스크로 하여 상기 제1 절연막을 에칭하고 상기 워드선간의 상기 반도체기판에 달하며, 단부가 상기 워드선으로 구획된 접촉구멍을 형성하는 접촉구멍 형성공정과, 상기 접촉구멍 내의 상기 워드선 및 상기 에칭 스토퍼막의 측벽에 측벽 절연막을 형성하는 측벽 절연막 형성공정과, 상기 제1 절연막상에 제2 방향으로 뻗어서 상기 접촉구멍을 통해서 상기 반도체기판에 접속된 복수의 비트선을 형성하는 비트선 형성공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법에 의해서도 달성된다. 본 발명은 도전막을 에칭 스토퍼막으로 덮는 종래의 반도체장치에 적용할 경우에도, 리소그래피공정을 간략하게 할 수가 있다.
또 상기 목적은 반도체기판상에 제1 방향으로 뻗으며, 상면이 에칭 스토퍼막으로 덮힌 복수의 워드선을 형성하는 워드선 형성공정과, 상기 워드선 및 에칭 스토퍼막의 측벽에 상기 에칭 스토퍼막과 거의 같은 에칭특성을 갖는 측벽 절연막을 형성하는 공정과, 상기 측벽 절연막이 형성된 상기 워드선간에 매립된 제1 절연막을 형성하는 제1 절연막 형성공정과, 상기 제1 에칭 스토퍼막 및 상기 제1 측벽 절연막을 마스크로 하여 상기 제1 절연막을 에칭하고 상기 워드선간의 상기 반도체기판에 달하며, 단부가 상기 측벽 절연막으로 구획된 접촉구멍을 형성하는 접촉구멍 형성공정과, 상기 제1 절연막상에 제2 방향으로 뻗어서 상기 접촉구멍을 통해서 상기 반도체기판에 접속된 복수의 비트선을 형성하는 비트선 형성공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법에 의해서도 달성된다. 본 발명은 DRAM에서의 비트선 접촉구멍의 형성에 적용할 수가 있다. 따라서 DRAM의 제조과정에서 리소그래피에 의한 위치맞춤 어긋남으로 인한 접촉구멍 크기의 변동을 억제할 수가 있다. 또 접촉구멍을 개구할 때의 리소그래피공정에서 포토레지스트의 개구 크기를 크게 할 수 있다. 이에 따라 리소그래피공정을 간략하게 할 수가 있다.
또 상기 반도체장치의 제조방법에 있어서, 상기 접촉구멍 형성공정에서는 상기 워드선상에 걸치는 개구부를 갖는 포토레지스트 및 상기 에칭 스토퍼막을 마스크로 하여 상기 제1 절연막을 에칭하고, 상기 개구부 내에 복수의 상기 접촉구멍을 형성하는 것이 바람직하다. 본 발명에서는 복수의 워드선상에 걸치는 개구부를 갖는 포토레지스트를 마스크로 하여 에칭함으로써 상기 개구부 내에 복수의 접촉구멍을 형성할 수 있으므로, 접촉구멍을 개구할 때의 리소그래피공정에서 포토레지스트의 개구 크기를 크게 할 수가 있다. 이에 따라 리소그래피공정을 간략하게 할 수가 있다.
또 상기 반도체장치의 제조방법에 있어서, 상기 비트선 형성공정 전에 상기 접촉구멍 내에 매립된 플럭을 형성하는 플럭 형성공정을 더 갖는 것이 바람직하다. 본 발명에서는 기판 표면의 평탄성을 유지하면서 접촉구멍을 개구할 수 있으므로, 접촉구멍 내에 매립 플럭을 용이하게 형성할 수가 있다.
또 상기 목적은 반도체기판상에 제1 방향으로 뻗는 복수의 워드선을 형성하는 워드선 형성공정과, 상기 워드선이 형성된 상기 반도체기판상에 제1 절연막을 형성하는 제1 절연막 형성공정과, 상기 제1 절연막상에 제2 방향으로 뻗으며 상면이 에칭 스토퍼막으로 덮힌 복수의 비트선을 형성하는 비트선 형성공정과, 상기 에칭 스토퍼막상 및 상기 제1 절연막상에 제2 절연막을 형성하는 제2 절연막 형성공정과, 상기 제2 절연막에 상기 워드선간의 상기 반도체기판상에 형성되어, 단부가 상기 비트선상의 상기 에칭 스토퍼막상에 위치한 접촉구멍을 형성하는 접촉구멍 형성공정과, 상기 접촉구멍 내의 상기 비트선 및 상기 에칭 스토퍼막의 측벽에 측벽 절연막을 형성하는 측벽 절연막 형성공정과, 상기 제2 절연막상에 상기 접촉구멍을 통해서 상기 반도체기판에 한쪽 전극이 접속된 캐퍼시터를 형성하는 캐퍼시터 형성공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법에 의해서도 달성된다. 본 발명은 DRAM에서의 축적전극 접촉구멍의 형성에도 적용할 수가 있다. 따라서 DRAM의 제조과정에서 리소그래피에 의한 위치맞춤 어긋남으로 인한 접촉구멍 크기의 변동을 억제할 수가 있다. 또 접촉구멍을 개구할 때의 리소그래피공정에서 포토레지스트의 개구 크기를 더욱 크게 할 수 있다. 이에 따라 리소그래피공정을 간략하게 할 수가 있다.
또 상기 목적은 반도체기판상에 제1 방향으로 뻗는 복수의 워드선을 형성하는 워드선 형성공정과, 상기 워드선이 형성된 상기 반도체기판상에 제1 절연막을 형성하는 제1 절연막 형성공정과, 상기 제1 절연막상에 제2 방향으로 뻗으며 상면이 에칭 스토퍼막으로 덮힌 복수의 비트선을 형성하는 비트선 형성공정과, 상기 비트선간에 매립된 제2 절연막을 형성하는 제2 절연막 형성공정과, 상기 에칭 스토퍼막을 마스크로 하여 상기 제2 절연막을 에칭하고 상기 비트선간의 상기 반도체기판상에 형성되어, 단부가 상기 비트선으로 구획된 접촉구멍을 형성하는 접촉구멍 형성공정과, 상기 접촉구멍 내의 상기 비트선 및 상기 에칭 스토퍼막의 측벽에 측벽 절연막을 형성하는 측벽 절연막 형성공정과, 상기 제2 절연막상에 상기 접촉구멍을 통해서 상기 반도체기판에 한쪽 전극이 접속된 캐퍼시터를 형성하는 캐퍼시터 형성공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법에 의해서도 달성된다. 본 발명은 DRAM에서의 축적전극 접촉구멍의 형성에도 적용할 수가 있다. 따라서 DRAM의 제조과정에서 리소그래피에 의한 위치맞춤 어긋남으로 인한 접촉구멍 크기의 변동을 억제할 수가 있다. 또 접촉구멍을 개구할 때의 리소그래피공정에서 포토레지스트의 개구 크기를 더욱 크게 할 수 있다. 이에 따라 리소그래피공정을 간략하게 할 수가 있다.
또 상기 반도체장치의 제조방법에 있어서, 상기 접촉구멍 형성공정에서는 상기 워드선간의 영역을 교호로 덮는 패턴을 갖는 포토레지스트와 상기 에칭 스토퍼막을 마스크로 하여 상기 제2 절연막을 에칭하여 복수의 상기 접촉구멍을 형성하는 것이 바람직하다. 축적전극 접촉구멍의 형성공정에서는 워드선간의 영역을 교호로 덮는 스트라입 패턴을 갖는 포토레지스터를 마스크로 함으로써 복수의 접촉구멍을 개구할 수 있으므로, 접촉구멍을 개구할 때의 리소그래피공정에서 포토레지스터의 개구 크기를 극히 크게 할 수가 있다. 이에 따라 리소그래피공정을 간략하게 할 수가 있다.
또 상기 반도체장치의 제조방법에 있어서, 상기 접촉구멍 형성공정에서는 상기 제1 절연막 및 상기 제2 절연막을 에칭하여 상기 반도체기판에 달하며, 단부가 상기 비트선 및 상기 워드선으로 구획된 접촉구멍을 형성하는 것이 바람직하다.
또 상기 반도체장치의 제조방법에 있어서, 상기 비트선 형성공정에서는 도전체로 된 상기 에칭 스토퍼막을 형성하고, 상기 캐퍼시터 형성공정에서는 상기 에칭 스토퍼막을 상기 캐퍼시터의 상기 한쪽 전극과 같은 패턴으로 가공하는 것이 바람직하다. 에칭 스토퍼막을 도전막에 형성할 경우에는 상층에 형성하는 축적전극이 단락하지 않도록 에칭 스토퍼막을 축적전극과 동일한 패턴으로 가공하는 것이 바람직하다.
[실시예]
(제1 실시예)
본 발명의 제1 실시예에 의한 반도체장치 및 그 제조방법에 대해 도 1 및 도 2를 이용하여 설명한다.
도 1은 본 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도, 도 2는 본 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도이다.
먼저 본 실시예에 의한 반도체장치의 구조에 대해 도 1을 사용하여 설명한다.
실리콘기판(10)상에는 게이트 절연막(14)을 통해서 2개의 게이트 전극(20)이 인접하여 형성되어 있다. 게이트 전극(20)상에는 실리콘 질화막으로 된 에칭 스토퍼막(22)이 형성되어 있다. 게이트 전극(20) 양측의 실리콘기판(10)에는 불순물 확산층(24, 26)이 형성되어 있다. 이와 같이 구성된 MOSFET상에는 불순물 확산층(24)상에 개구된 접촉구멍(30)을 갖는 층간 절연막(28)이 형성되어 있다. 접촉구멍(30) 내벽의 층간 절연막(28)의 측벽, 게이트 전극(20) 및 에칭 스토퍼막(22)의 측벽에는 실리콘 산화막으로 된 측벽 절연막(32)이 형성되어 있다.
여기서 본 실시예에 의한 반도체장치는 층간 절연막(28)에 형성된 접촉구멍(30)의 단부가 게이트 전극(20)상 까지 뻗어 있는 것에 특징이 있다. 이와 같이 접촉구멍을 형성함으로써, 접촉구멍을 형성하기 위한 리소그래피공정을 간편하게 할 수 있는 등, 여러 가지 효과를 얻을 수가 있다.
또 본 실시예에 의한 반도체장치는 측벽 절연막(32)이 실리콘 산화막으로 구성되어 있는 것에도 특징이 있다.
이하 본 실시예에 의한 반도체장치의 제조방법에 따라 본 실시예에 의한 반도체장치 및 그 제조방법을 상세히 설명한다.
우선 실리콘기판(10)을 열산화하여 표면에 게이트 절연막(14)을 형성한다.
다음에 게이트 절연막(14)상에, 예를 들어 CVD(화학적 기상성장: Chemical Vapor Deposition)법에 의해 다결정 실리콘막(16)을 형성한다. 다결정 실리콘막(16)은 게이트 전극이 되는 막이다.
이어서 다결정 실리콘막(16)상에, 예를 들어 CVD법에 의해 실리콘 질화막(18)을 퇴적한다(도 2a). 실리콘 질화막(18)은 에칭 스토퍼막이 되는 막이다.
그 후에 실리콘 질화막(18), 다결정 실리콘막(16)을 동일한 패턴으로 가공하여, 상면이 에칭 스토퍼막(22)으로 덮힌 게이트 전극(20)을 형성한다.
다음에 게이트 전극(20)을 마스크로 하여 실리콘기판(10)에, 예를 들어 인 이온을 주입하여 불순물 확산층(24, 26)을 형성한다(도 2b).
이어서 전면에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적하여 층간 절연막(28)으로 한다.
그 후에 통상의 리소그래피기술을 이용하여 층간 절연막(28)상에 불순물 확산층(24)을 노출하는 접촉구멍의 패턴을 갖는 포토레지스트(도시하지 않음)를 형성한다.
이 때, 접촉구멍의 단부가 게이트 전극(20)상에 뻗도록 포토레지스트를 형성한다. 이와 같이 함으로써 리소그래피공정의 위치맞춤 여유를 크게 할 수 잇음과 동시에, 미세한 구멍의 패턴을 노광할 필요가 없으므로 리소그래피공정을 간략하게 할 수가 있다.
다음에 이와 같이 형성한 포토레지스트를 마스크로 하여 층간 절연막(28)을 에칭하여, 불순물 확산층(24)을 노출하는 접촉구멍(30)을 개구한다(도 2c).
층간 절연막(28)의 에칭은 에칭 스토퍼막(22)에 대해 에칭 선택성이 있는 조건으로 에칭한다. 이와 같이 함으로써 게이트 전극(20)에 손상을 주지 않고 접촉구멍(30)을 개구할 수가 있다.
또 포토레지스트는 위치맞춤 어긋남이 생겨도 게이트 전극(20)상에 단부가 뻗도록 배치하므로, 포토레지스트를 형성할 때에 위치맞춤 어긋남이 생겨도 접촉구멍(30) 내에 노출하는 불순물 확산층(24)의 접촉면적은 변화하지 않는다. 따라서 불순물 확산층(24)상의 접점을 안정하게 형성할 수가 있다.
또한 에칭 스토퍼막(22)에 대해 에칭 선택성이 있는 에칭조건을 사용할 경우일지라도, 예를 들어 측벽 절연막과 같이 평탄부에 형성되어 있지 않은 막에서는 막의 감소가 생김이 경험적으로 인정되고 있다. 그러나 본 실시예에 의한 반도체장치의 제조방법에서는, 에칭 스토퍼막(22)이 게이트 전극(20)상의 평탄부에 형성되어 있으므로, 에칭 스토퍼막(22)의 막의 감소를 억제하면서 접촉구멍(30)을 개구할 수가 있다.
이어서 전면에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적하고, 그 후에 수직방향으로 에칭이 진행하는 이방성 에칭을 하여 층간 절연막(28), 게이트 전극(20) 및 에칭 스토퍼막(22)의 측벽에 측벽 절연막(32)을 형성한다(도 2d).
또한 실리콘 산화막 퇴적 전에 열산화법으로 3nm 정도의 산화막을 성장시킴으로써 게이트 전극 단부의 게이트 산화막의 손상을 회복해 두는 것도 유용하다.
이와 같이 측벽 절연막(32)을 형성함으로써 게이트 전극(20)은 실리콘 질화막(22), 측벽 절연막(32)로 덮혀지고, 접촉구멍(30) 내에는 노출하지 않게 된다.
또한 측벽 절연막(32)에 자기정합으로 접촉구멍을 개구할 필요가 없으므로, 측벽 절연막(32)으로 실리콘 산화막을 적용할 수가 있다. 따라서 측벽 절연막(32)을 실리콘 질화막으로 형성하는 종래의 반도체장치와 비교해서 트랜지스터의 핫캐리어내성을 높일 수가 있다.
그 후에 접촉구멍(30)을 통해서 불순물 확산층(24)에 접속된 배선층이나 플럭(도시하지 않음)을 형성한다.
이와 같이 본 실시예에 의하면 게이트 전극(20)의 단부를 노출하는 접촉구멍(30)을 개구하고, 그 후에 게이트 전극(20)의 측벽에 측벽 절연막(32)을 형성하므로, 접촉구멍(30)을 개구할 때의 리소그래피에서 위치맞춤 어긋남이 생기드라도 불순물 확산층(24)상의 접촉면적이 변화하지 않는다. 따라서 불순물 확산층(24)상의 접점을 안정하게 형성할 수가 있다.
또 게이트 전극의 측벽에 형성한 측벽 절연막에 자기정합으로 접촉구멍을 개구할 필요가 없으므로, 측벽 절연막으로 실리콘 산화막을 적용할 수가 있다. 따라서 측벽 절연막을 실리콘 질화막으로 형성하는 종래의 반도체장치와 비교해서 트랜지스터의 핫캐리어내성을 높일 수가 있다.
(제2 실시예)
본 발명의 제2 실시예에 의한 반도체장치 및 그 제조방법에 대해 도 3∼도 6을 사용하여 설명한다.
도 3은 본 실시예에 의한 반도체장치의 구조를 나타낸 평면도, 도 4는 본 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도, 도 5 및 도 6은 본 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도이다.
먼저 본 실시예에 의한 반도체장치의 구조에 대해 도 3 및 도 4를 사용하여 설명한다.
실리콘기판(10)상에는 소자간을 분리하는 소자 분리막(12)이 형성되어 있다. 소자 분리막(12)이 형성된 실리콘기판(10)상에는 게이트 절연막(14)을 통해서 게이트 전극(20)이 형성되어 있다. 게이트 전극(20)은 지면의 상하방향으로 뻗어 형성되어 있으며, 도 3a에 나타낸 바와 같이 소자 분리막(12)으로 구획된 소자영역상에 각각 2개씩의 게이트 전극(20)이 형성되어 있다. 게이트 전극(20)상에는 실리콘 산화막으로 된 절연막(36)과, 실리콘 질화막으로 된 에칭 스토퍼막(22)이 형성되어 있다. 게이트 전극(20) 양측의 실리콘기판(10)에는 불순물 확산층(24, 26)이 형성되어 있다. 상면이 절연막(36) 및 에칭 스토퍼막(22)으로 덮힌 게이트 전극(20) 사이에는 층간 절연막(28)이 매립되고, 기판 표면이 평탄화되어 있다. 층간 절연막(28)에는 도 3b에 나타낸 바와 같이, 소자 분리막(12)으로 구획된 소자영역을 둘러 싼 개구부(38)가 형성되어 있으며, 개구부(38) 내의 층간 절연막(28)은 제거되어 있다. 이와 같이 불순물 확산층(24)상에 개구된 접촉구멍(30)과, 불순물 확산층(26)상에 개구된 접촉구멍(40)이 형성되어 있다. 접촉구멍(30, 40)의 측벽에는 실리콘 산화막으로 된 측벽 절연막(32)이 형성되어 있다.
이하 본 실시예에 의한 반도체장치의 제조방법에 따라 본 실시예에 의한 반도체장치 및 그 제조방법을 상세히 설명한다.
우선 예를 들어 p형 실리콘기판(10)상의 소자분리영역에 통상의 포토리소그래피기술을 이용해서 홈을 형성한다.
다음에 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적하고, 그 후에 그 표면을 연마해서 실리콘기판(10)에 형성된 홈 내에만 실리콘 산화막을 잔존시킨다. 이렇게 실리콘기판(10) 내에 매립하여 형성된 소자 분리막(12)을 형성한다. 또 이렇게 형성한 소자 분리막(12)은 소위 트랜치 아이소레이션으로 알려져 있다. 소자 분리막(12)은 LOCOS(LOCal Oxidation of Silicon)법 등, 다른 소자분리 형성방법에 의해 형성하여도 좋으나, 상술한 바와 같은 트랜치법을 이용하면 기판 표면의 평탄성을 유지할 수 있으므로, 연마를 이용한 플럭의 매립이 용이해 지는 등, 후공정에서 여러 가지 이점이 있다.
소자 분리막(12)은, 예를 들어 도 3a에 나타낸 바와 같이 지그재그형상으로 소자영역이 배치되게 형성한다. 도 3a에 나타낸 배치는 DRAM의 메모리 영역에 적용한 패턴의 일예를 나타낸 것이다. 이어서 소자 분리막(12)을 형성한 실리콘기판(10)을 열산화하여 실리콘기판(10) 표면에 게이트 절연막(14)을 형성한다.
그 후에 게이트 절연막(14)상에, 예를 들어 CVD법에 의해 게이트 전극이 되는 다결정 실리콘막(16)을 퇴적한다.
다음에 다결정 실리콘막(16)상에 예를들어 CVD법에 의해 실리콘산화막으로 된 절연막(36)을 퇴적한다. 그리고 후술하거니와, 절연막(36)은 반드시 필요한 것은 아니다.
이어서 절연막(36)상에, 예를 들어 CVD법에 의해 에칭 스토퍼막이 되는 실리콘 질화막(18)을 퇴적한다(도 5a).
그 후에 통상의 리소그래피기술 및 에칭기술에 의해 실리콘 질화막(18), 절연막(36), 다결정 실리콘막(16)으로 된 적층막을 패터닝하여 상면이 절연막(36) 및 에칭 스토퍼막(22)으로 덮힌 게이트 전극(20)을 형성한다.
다음에 게이트 전극(20)을 마스크로 하여 실리콘기판(10)에, 예를 들어 인 이온을 이온주입하여 불순물 확산층(24, 26)을 형성한다(도 5b).
이어서 전면에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적하고, 그 후에 에칭 스토퍼막(22)이 노출할 때까지 실리콘 산화막의 표면을, 예를 들어 CMP법에 의해 연마하여 게이트 전극(20)간에 매립된 층간 절연막(28)을 형성한다(도 5c).
그 후에 통상의 리소그래피기술을 이용해서 층간 절연막(28)상에 불순물 확산층(24, 26)을 노출하는 접촉구멍을 형성하기 위한 포토레지스트(46)를 형성한다.
다음에 포토레지스트(46) 및 게이트 전극(20)상에 형성된 에칭 스토퍼막(22)을 마스크로 하여 층간 절연막(28)을 이방성 에칭하여, 불순물 확산층(24, 26)상에 개구된 접촉구멍(30, 40)을 형성한다(도 6a).
본 실시예에 의한 반도체장치 및 그 제조방법은 포토레지스트(46)의 패턴에 하나의 특징이 있다.
포토레지스트(46)는 불순물 확산층(24, 26)상에 각각 개구부를 갖는 패턴이어도 좋으나, 소자의 미세화가 진행되면 불순물 확산층(24)상에 개구하는 구멍 패턴과 불순물 확산층(26)상에 개구하는 구멍 패턴이 대단히 접근하여 포토레지스트의 리소그래피 자체가 곤란하게 될 우려가 있다.
그러나 본 실시예에 의한 반도체장치 및 그 제조방법에서는 게이트 전극(20) 상면을 덮는 에칭 스토퍼막(22)이 형성되고, 또 에칭 스토퍼막(22)의 표면이 층간 절연막(28)의 표면과 거의 동일 평면을 이루고 있으므로, 게이트 전극(20)을 끼고 인접하는 불순물 확산층(24, 26)을 포함하며, 게이트 전극(20)을 걸쳐서 형성된 개구부를 갖는 포토레지스트(46)를 형성함으로써, 불순물 확산층(24, 26)을 노출하는 3개의 접촉구멍(30, 40)을 기판 표면의 평탄성을 유지하면서, 게이트 전극(20)에 자기정합적으로 개구할 수가 있다.
따라서 본 실시예에 의하면, 예를 들어 도 3b에 나타낸 개구부(38)와 같이 포토레지스트(46)의 패턴을 미세한 구멍 패턴으로 할 필요가 없으므로, 포토레지스트(46)를 형성하기 위한 리소그래피공정을 간략하게 할 수가 있다. 또 기판 표면의 평탄성을 유지하는 것은 후공정에서 불순물 확산층(24, 26)으로부터의 인출선을 형성할 때 유리하다.
또한 제1 실시예에 의한 반도체장치 및 그 제조방법과 마찬가지로, 에칭 스토퍼막(22)의 표면은 평탄하므로, 층간 절연막(28)의 에칭시의 에칭 스토퍼막(22)의 막 감소를 억제하면서 접촉구멍(30, 40)을 개구할 수가 있다.
그 후에 전면에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적하고, 다음에 이방성 에칭을 하여 층간 절연막(28)의 측벽, 게이트 전극(20), 절연막(36) 및 에칭 스토퍼막(22)으로 된 적층막의 측벽에 측벽 절연막(32)을 형성한다(도 6b).
이와 같이 측벽 절연막(32)을 형성함으로써, 게이트 전극(20)은 에칭 스토퍼막(22), 절연막(36), 측벽 절연막(32)에 의해 덮혀져서 접촉구멍(30) 내에는 노출하지 않게 된다.
또한 제1 실시예에 의한 반도체장치 및 그 제조방법과 마찬가지로, 측벽 절연막(32)에 자기정합으로 접촉구멍을 개구할 필요가 없으므로, 측벽 절연막(32)으로 실리콘 산화막을 적용할 수가 있다. 따라서 측벽 절연막(32)을 실리콘 질화막으로 형성하는 종래의 반도체장치와 비교해서 트랜지스터의 핫캐리어내성을 높일 수가 있다.
이와 같이 본 실시예에 의하면, 표면이 에칭 스토퍼막(22)으로 덮힌 게이트 전극(2)을 형성한 후에, 게이트 전극(20)간에 층간 절연막(28)을 매립하여 형성하고, 그 후에 층간 절연막(28)에 접촉구멍(30, 40)을 형성하므로, 게이트 전극(20)을 끼고 인접하는 접촉구멍(30, 40)을 1개의 개구부(38)를 갖는 포토레지스트(46)를 사용하여 형성할 수가 있다. 이에 따라 접촉구멍(30, 40)을 형성할 때의 리소그래피공정을 간략하게 할 수가 있다. 또 제1 실시예에 의한 반도체장치 및 그 제조방법과 마찬가지로 리소그래피의 위치맞춤 어긋남에 의한 접촉면적의 변동을 없앨 수가 있다.
또 접촉구멍(30, 40)을 개구한 후에 측벽 절연막(32)을 형성하기 때문에, 측벽 절연막(32)에 자기정합으로 접촉구멍(30, 40)을 개구할 필요가 없으므로, 측벽 절연막(32)에는 실리콘 산화막을 적용할 수가 있다. 따라서 측벽 절연막(32)을 실리콘 질화막으로 형성하는 종래의 반도체장치와 비교해서 트랜지스터의 핫캐리어내성을 높힐 수가 있다.
그리고 이는 측벽 절연막으로서 실리콘 질화막을 사용하는 것을 배제하는 것은 아니다.
또한 본 실시예에서는 게이트 전극(20)상에 절연막(36)과 에칭 스토퍼막(22)을 형성하였으나, 절연막(36)은 반드시 필요한 것은 아니다. 본 실시예에서 게이트 전극(20)과 에칭 스토퍼막(22) 사이에 실리콘 산화막으로 된 절연막(36)을 형성한 것은, 층간막의 유전율을 저감하기 위해서이다. 즉 게이트 전극(20)상에 형성하는 절연막은 기생용량을 저감하기 위해서는 두꺼운 것이 바람직하나, 실리콘 질화막만으로 된 절연막을 두껍게 하기보다는 유전율이 적은 실리콘 산화막과의 적층막을 사용하는 편이 그 효과가 크기 때문이다. 따라서 예를 들어 기생용량의 영향이 허용되거나, 또는 다른 수단에 의해 충분히 적게 할 수 있는 경우에는, 반드시 절연막(36)을 형성할 필요는 없다.
또 상기 실시예에 의한 반도체장치 및 그 제조방법에서는 본 발명을 DRAM의 메모리 셀영역에 적용한 경우를 나타내었으나, 다른 반도체장치에서도 적용할 수가 있다.
또 상기 제1 및 제2 실시예에서는 게이트 전극 사이에 반도체기판에 달하는 접촉구멍을 자기정합으로 형성하는 경우에 대해 나타내었으나, 반도체기판에 대한 접촉구멍 뿐 아니라, 다른 접촉구멍에도 적용할 수가 있다. 예를 들어 제2층 금속배선 사이에 제1층 금속배선에 달하는 비어 홀(via hole)을 자기정합으로 형성할 경우에도 마찬가지로 적용할 수가 있다.
즉 본 발명은 소정의 구조를 갖는 하지 기판상에 인접하여 형성된 도전체 패턴간에 하지 기판에 달하는 접촉구멍을 개구할 때에 널리 적용할 수가 있다.
(제3 실시예)
본 발명의 제3 실시예에 의한 반도체장치 및 그 제조방법에 대해 도 7∼도 14를 사용하여 설명한다.
도 7은 본 실시예에 의한 반도체장치의 구조를 나타낸 평면도, 도 8은 본 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도, 도 9∼도 12는 본 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도, 도 13은 본 실시예에 의한 반도체장치의 비트선 접촉구멍을 형성하기 위한 레지스트 패턴과 개구된 접촉구멍을 나타낸 평면도, 도 14는 본 실시예에 의한 반도체장치의 축적전극 접촉구멍을 형성하기 위한 레지스트 패턴과 개구된 접촉구멍을 나타낸 평면도이다.
본 실시예에서는 제2 실시예에 의한 반도체장치 및 그 제조방법을 DRAM에 적용한 구체예를 나타낸다.
먼저 본 실시예에 의한 반도체장치의 구조에 대해 도 7 및 도 8을 사용해서 설명한다. 도 7은 본 실시예에 의한 반도체장치의 구조를 나타낸 평면도, 도 8a는 도 7의 X-X'선 단면의 개략 단면도, 도 8b는 도 7의 Y-Y'선 단면의 개략 단면도이다.
실리콘기판(50)에는 실리콘기판(50) 내에 매립하여 형성된 소자간을 분리하기 위한 소자 분리막(52)이 형성되어 있다. 소자 분리막(52)이 형성된 실리콘기판(50)상에는 도면의 세로방향으로 서로 평행하게 뻗은 복수의 워드선(56)이 게이트 절연막(54)을 통해서 형성되어 있다. 워드선(56)상에는 에칭 스토퍼막(58)이 형성되어 있다. 워드선(56) 양측의 실리콘기판(50)에는 불순물 확산층(60, 62)이 형성되어 있으며, 워드선(56)으로 구성된 게이트 전극, 불순물 확산층(60, 62)에 의해 전송 트랜지스터가 구성되어 있다. 워드선(56)간에는 에칭 스토퍼막(58)과 거의 같은 높이의 층간 절연막(64)이 매립되어 있다. 에칭 스토퍼막(58) 및 층간 절연막(64)상에는 도면의 가로방향으로 서로 평행하게 뻗은 복수의 비트선(74)이 형성되어 있다. 비트선(74)은 소자 분리막(52)으로 구획된 활성영역과 교차하는 장소에서 한쪽의 불순물 확산층(60)에 접속되어 있다. 다른 쪽 불순물 확산층(62)상에는 축적전극(86)이 형성되어 있다. 축적전극(86)상에는 유전체막(88)을 통해서 대향전극(90)이 형성되어 있고, 이렇게 해서 축적전극(86), 유전체막(88), 대향전극(90)으로 된 캐퍼시터가 구성되어 있다.
이와 같이 1 트랜지스터, 1 캐퍼시터로 메모리 셀이 구성되는 DRAM에 있어서, 본 실시예에 의한 반도체장치에서는 불순물 확산층(60)과 비트선(74)을 접속하는 접촉구멍의 개구과정과, 불순물 확산층(62)과 축적전극(86)을 접속하는 접촉구멍의 개구과정에서 제2 실시예에 의한 자기정합 접점을 채용하고 있는 것에 특징이 있다.
이하 본 실시예에 의한 반도체장치의 제조방법에 따라 본 실시예에 의한 반도체장치 및 그 제조방법을 상세히 설명한다. 도 9 및 도 10은 도 7의 X-X'선 단면의 공정 단면도, 도 11 및 도 12는 도 7의 Y-Y'선 단면의 공정 단면도이다.
우선 예를 들어 p형 실리콘기판(50)상의 소자분리영역이 되는 영역에 통상의 리소그래피기술 및 에칭기술을 이용하여 홈을 형성한다.
다음에 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적하고, 그 후에 그 표면을 예를들어 CMP법에 의해 연마해서 실리콘기판(50)에 형성된 홈 내에만 실리콘 산화막을 잔존시킨다. 이렇게 실리콘기판(50) 내에 매립하여 형성된 소자 분리막(52)을 형성한다.
또 이렇게 형성한 소자 분리막(52)은 소위 트랜치 아이소레이션으로 알려져 있다. 소자 분리막(52)은 LOCOS법 등, 다른 소자분리 형성방법에 의해 형성하여도 좋으나, 상술한 바와 같은 트랜치법을 이용하면 기판 표면의 평탄성을 유지할 수 있으므로, 연마를 사용한 플럭의 매립이 용이해 지는 등, 후공정에서 여러 가지 이점이 있다.
이어서 소자 분리막(52)을 형성한 실리콘기판(50)을 열산화하여 실리콘기판(50) 표면에, 예를 들어 막 두께 약 6nm의 게이트 절연막(54)을 형성한다.
그 후에 게이트 절연막(54)상에, 예를 들어 CVD법에 의해 막 두께 약 100nm의 다결정 실리콘막과 막 두께 약 100nm의 WSi(텅스텐 실리사이드)막을 퇴적한다. 이와 같이 퇴적한 다결정 실리콘막 및 WSi막으로 된 폴리사이드(polycide)막은 워드선이 되는 막이다.
다음에 폴리사이드막상에, 예를 들어 CVD법에 의해 막 두께 약 200nm의 실리콘 질화막을 퇴적한다. 실리콘 질화막은 층간 절연막을 에칭할 때에 사용하는 에칭 스토퍼막이 되는 막이다.
이어서 통상의 리소그래피기술 및 에칭기술에 의해 실리콘 질화막, 폴리사이드막으로 된 적층막을 패터닝하여 상면이 실리콘 질화막으로 된 에칭 스토퍼막(58)으로 덮힌 폴리사이드 구조의 워드선(56)을 형성한다. 워드선(56)은 예를 들어 선폭을 0.2μm, 간격을 0.2㎛로 한다. 워드선(56)은 1개의 활성영역에 각각 2개씩 뻗도록 형성한다.
그 후에 워드선(56)을 마스크로 하여 실리콘기판(50)에, 예를 들어 인 이온을 이온주입하여 활성영역에 불순물 확산층(60, 62)을 형성한다(도 9a, 도11a). 예를 들어 인 이온을 가속 에너지 -30keV, 도즈량 2×1013cm-2의 조건으로 이온주입하여 불순물 확산층(60, 62)을 형성한다.
다음에 전면에, 예를 들어 CVD법에 의해 막 두께 약 50nm의 실리콘 산화막과 막 두께 약 200nm의 BPSG(Boro-Phospho Silicate Glass)를 퇴적한다. 그 후에 질소 분위기 중에서 850℃, 10분간의 열처리를 하여, BPSG막을 재 플로한다. 이와 같이 형성한 실리콘 산화막 및 BPSG막은 층간 절연막이 되는 막이다.
또한 실리콘 산화막을 성장하기 전에 연산화하여 워드선(56)의 측벽에 막 두께 약 2nm 정도의 실리콘 산화막을 형성하여도 좋다. 또 실리콘 산화막을 성장하기 전에 주변회로용 트랜지스터를 포함하여 워드선(56)이나 게이트 전극의 측벽에 측벽 절연막을 형성해 두고, 주변회로 트랜지스터의 고농도 소스/드레인을 형성하는 것이 바람직하다.
이어서 예를 들어 CMP법에 의해 에칭 스토퍼막(58)이 노출할때까지 BPSG막 및 실리콘 산화막을 연마하여, 워드선(56)간에만 실리콘 산화막 및 BPSG막을 잔존시킨다. 이렇게 하여 워드선(56)간에 매립된 층간 절연막(64)을 형성한다(도 9b, 도 11b).
그 후에 통상의 리소그래피기술을 이용해서 층간 절연막(64)상에 불순물 확산층(60)을 노출하는 접촉구멍을 형성하기 위한 포토레지스트(66)를 형성한다(도 9c, 도 11c). 포토레지스트(66)는 도 13a에 나타낸 바와 같이 비트선과 불순물 확산층(60)을 접속하는 영역에 개구부(68)를 갖는 패턴으로 한다. 워드선(56)상에는 에칭 스토퍼막(58)이 형성되어 있으므로, 개구부(68)를 워드선(56)상에 뻗도록 배치할 수가 있다.
다음에 포토레지스트(66) 및 에칭 스토퍼막(58)을 마스크로 하여 실리콘 질화막의 에칭속도가 충분히 적게 되는 조건에서 층간 절연막(64)을 이방성 에칭하여, 불순물 확산층(60)상에 개구된 접촉구멍(70)을 형성한다. 포토레지스트(66) 및 에칭 스토퍼막(58)을 마스크로 함으로써, 접촉구멍(70)은 도 13b에 나타낸 바와 같이 불순물 확산층(60)상에만 개구된다. 또 접촉구멍(70) 내에 단차가 생기는 일도 없다.
이어서 건조산소 분위기 중에서 800℃로 열처리해서 막 두께 약 3nm로 산화하여, 워드선(56) 단부의 게이트 절연막(54)이 받은 에칭 손상을 회복한다.
그 후에 전면에, 예를 들어 CVD법에 의해 막 두께 약 80nm의 실리콘 산화막을 퇴적한 뒤에, 이방성 에칭을 하여 접촉구멍(70)의 측벽에 측벽 절연막(72)을 형성한다(도 9d). 워드선(56)은 에칭 스토퍼막(58), 측벽 절연막(72)로 덮히므로 접촉구멍(70) 내에는 노출하지 않게 된다.
이와 같이 측벽 절연막(72)을 형성함으로써, 워드선(56)의 측벽에는 폭 약 60nm의 측벽 절연막(72)이 형성하게 되어, 최종적인 비트선 접촉구멍(70)의 크기는 약 0.08μm가 된다.
또한 상기 접촉구멍 형성시에 주변 트랜지스터를 노출시켜 놓고, 상기 측벽 형성후에 주변 트랜지스터의 고농도 소스/드레인을 형성하여도 좋다. 이렇게 하면 주변회로 트랜지스터의 LDD용 측벽과 상기 접촉구멍 내 측벽을 동시에 형성할 수 있으므로, 공정수를 적게 할 수 있는 이점이 있다.
다음에 예를 들어 CVD법에 의해 막 두께 약 50nm의 인을 함유한 다결정 실리콘막과, 막 두께 약 100nm의 WSi막과, 막 두께 약 200nm의 실리콘 질화막을 연속해서 퇴적한다.
또한 다결정 실리콘막은 비트선 접촉구멍(70)의 크기의 절반 이상의 막 두께로 하는 것이 바람직하다. 다결정 실리콘막의 막 두께를 비트선 접촉구멍(70)의 크기인 0.08μm의 절반 이상의 막 두께로 함으로써, 다결정 실리콘막이 접촉구멍(70) 내에 완전히 매립되므로 기판 표면을 거의 평탄하게 할 수가 있다.
이어서 통상의 리소그래피기술 및 에칭기술에 의해 실리콘 질화막과, WSi막과, 다결정 실리콘막으로 된 적층막을 패터닝하여 상면이 실리콘 질화막으로 된 에칭 스토퍼막(76)으로 덮힌 폴리사이드 구조로 된 비트선(74)을 형성한다.
그 후에 전면에, 예를 들어 CVD법에 의해 막 두께 약 50nm의 실리콘 산화막과 막 두께 약 200nm의 BPSG막을 퇴적한 다음, 질소 분위기 중에서 850℃, 10분간의 열처리를 하여, BPSG막을 재 플로한다. 이와 같이 형성한 실리콘 산화막 및 BPSG막은 층간 절연막이 되는 막이다.
다음에 예를 들어 CMP법에 의해 에칭 스토퍼막(76)이 노출할때까지 BPSG막 및 실리콘 산화막을 연마해서 비트선(74)간에만 실리콘 산화막 및 BPSG막을 잔존시킨다. 이렇게 비트선(74)간에 매립된 층간 절연막(77)을 형성한다(도 9e, 도 11d).
이어서 통상의 리소그래피기술을 이용해서 층간 절연막(77) 및 에칭 스토퍼막(76)상에 불순물 확산층(62)을 노출하는 접촉구멍을 형성하기 위한 포토레지스트(78)를 형성한다(도 10a). 포토레지스트(78)는 도 14a에 나타낸 바와 같이 축적전극과 불순물 확산층(62)을 접속하는 영역에 개구부(80)를 갖는 패턴으로 한다. 비트선(74)상에는 에칭 스토퍼막(76)이 형성되어 있으므로, 개구부(80)는 비트선(74)상에 뻗도록 배치할 수가 있다. 즉 포토레지스트(78)는 도 14a에 나타낸 바와 같이 워드선(56)간의 영역을 교호로 덮는 스트라입 패턴으로 할 수가 있다. 포토레지스트(78)를 이와 같은 스트라입 패턴으로 함으로써 미세한 위치맞춤이나 크기맞춤이 불필요하게 되므로, 리소그래피공정을 간략하게 할 수가 있다.
그 후에 포토레지스트(78) 및 에칭 스토퍼막(76)을 마스크로 하여, 실리콘 질화막의 에칭속도가 충분히 적게 되는 조건에서 층간 절연막(77, 64)을 이방성 에칭하여, 불순물 확산층(62)상에 개구된 접촉구멍(82)을 형성한다(도 12a). 포토레지스트(78) 및 에칭 스토퍼막(76)을 마스크로 함으로써, 접촉구멍(82)은 도 14b에 나타낸 바와 같이 개구된다.
이어서 건조산소 분위기 중에서 800℃의 열처리를 하여 막 두께 약 3nm의 산화를 하여, 워드선(56) 단부의 게이트 절연막(54)이 받은 에칭 손상을 회복한다.
그 후에 전면에, 예를 들어 CVD법에 의해 막 두께 약 80nm의 실리콘 산화막을 퇴적한 뒤에, 이방성 에칭을 하여 접촉구멍(82)의 측벽에 측벽 절연막(84)을 형성한다(도 12b, 도 10b). 비트선(74)은 에칭 스토퍼막(76), 측벽 절연막(84)로 덮히므로 접촉구멍(82) 내에는 노출하기 않게 된다.
이와 같이 측벽 절연막(84)을 형성함으로써, 비트선(74)의 측벽에는 폭 약 60nm의 측벽 절연막(84)이 형성하게 되어, 최종적인 축적전극 접촉구멍(82)의 크기는 약 0.08μm 정도가 된다.
그 후에 예를 들어 CVD법에 의해 막 두께 약 1500nm의 인을 함유한 다결정 실리콘막을 퇴적하고, 통상의 리소그래피기술을 이용해서 패터닝하여 접촉구멍(82)을 통해서 불순물 확산층(62)에 접속된 축적전극(86)을 형성한다. 축적전극(86)은, 예를 들어 도 7(b)에 나타낸 바와 같이 비트선(74)간의 영역에 형성할 수가 있다.
다음에 예를 들어 CVD법에 의해 막 두께 4nm의 실리콘 질화막을 퇴적하고, 그 후에 습식산소 분위기 중에서 800℃, 10분간의 열처리를 하여 실리콘 질화막의 표면을 산화하고, 실리콘 산화막 환산으로 약 4nm의 실리콘 질화산화막으로 된 유전체막(88)을 형성한다. 이와 같은 유전체막에 의해 셀용량으로서 약 22fF 정도를 얻을 수가 있다. 그리고 탄탈룸 옥사이드막 등의 고유전체막을 사용하면 캐퍼시터의 높이를 축소할 수가 있다.
이어서 예를 들어 CVD법에 의해 막 두께 약 100nm의 인을 함유한 다결정 실리콘막을 퇴적하고, 통상의 리소그래피기술을 이용해서 패터닝하여 캐퍼시터의 대향전극(90)으로 한다(도 10c, 도 12c).
이렇게 하여 1 트랜지스터, 1 캐퍼시터로 된 메모리 셀을 갖는 DRAM을 구성한다.
이와 같이 본 실시예에 의하면, 표면이 에칭 스토퍼막으로 덮힌 워드선 또는 비트선을 형성한 후에, 워드선 또는 비트선간에 층간 절연막을 매립하여 형성하고, 그 후에 층간 절연막에 접촉구멍을 형성하므로, 접촉구멍을 형성하기 위한 리소그래피공정에서 미세한 구멍 패턴을 형성할 필요가 없고, 또 위치맞춤 여유를 크게 할 수가 있다. 이에 따라 접촉구멍을 형성하기 위한 리소그래피공정을 간략하게 할 수가 있다.
또 접촉구멍을 형성하기 위한 포토레지스트의 개구부 단부를 워드선 또는 비트선상에 뻗게 하므로, 리소그래피에서의 위치맞춤 어긋남이 생겨도 접촉구멍 크기가 변동하는 일이 없다.
또 접촉구멍(70)을 개구한 후에 측벽 절연막(72)을 형성하기 때문에, 측벽 절연막(72)에 자기정합으로 접촉구멍(70)을 개구할 필요가 없으므로, 측벽 절연막(72)으로 실리콘 산화막을 적용할 수가 있다. 따라서 측벽 절연막(72)을 실리콘 질화막으로 형성하는 종래의 반도체장치와 비교해서 트랜지스터의 핫캐리어내성을 높힐 수가 있다.
그리고 상기 실시예에서는 제2 실시예에 의한 반도체장치의 제조방법을, 비트선 접촉구멍의 형성공정, 및 축적전극 접촉구멍의 형성공정의 쌍방에 적용하였으나, 어느 한쪽만에 적용하여도 좋다.
(제4 실시예)
본 발명의 제4 실시예에 의한 반도체장치 및 그 제조방법에 대해 도 15∼도 17을 사용해서 설명한다. 그리고 도7∼도 14에 나타낸 제3 실시예에 의한 반도체장치 및 그 제조방법과 동일한 구성요소에는 동일한 부호를 붙이고 설명을 생략 또는 간략하게 한다.
도 15는 본 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도, 도 16 및 도 17은 본 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도이다.
제3 실시예에 의한 반도체장치 및 그 제조방법에서는 워드선(56)상에 곧바로 에칭 스토퍼막(58)을 형성하고, 상층의 비트선(74) 등과의 층간 절연막으로서 사용하였었다. 또 비트선(74)상에 곧바로 에칭 스토퍼막(76)을 형성하고, 상층의 대향전극(90) 등과의 층간 절연막으로 사용하였었다. 그러나 제2 실시예에서도 설명한 바와 같이 에칭 스토퍼막(58)으로 사용한 실리콘 질화막은 유전율이 커서, 배선간의 기생용량을 증대시킬 우려가 있다.
본 실시예에서는 배선간의 기생용량을 저감할 수 있는 반도체장치의 구조 및 그 제조방법을 제공한다.
먼저 본 실시예에 의한 반도체장치의 구조에 대해 도 15를 사용하여 설명한다. 또한 장치의 평면적 레이아우트는 도 7에 나타낸 제3 실시예에 의한 반도체장치와 마찬가지이며, 도 15는 도 7의 X-X'선 단면의 개략 단면도를 나타낸 것이다.
본 실시예에 의한 반도체장치는 도8a에 나타낸 제3 실시예에 의한 반도체장치에 있어서, 워드선(56)과 에칭 스토퍼막(58) 사이에 실리콘 산화막으로 된 절연막(92)이 형성되고, 비트선(74)과 에칭 스토퍼막(76) 사이에 실리콘 산화막으로 된 절연막(94)이 형성되어 있는 것에 특징이 있다. 즉 워드선(56)과 비트선(74)을 절연하는 층간 절연막은 에칭 스토퍼막(58)과 절연막(92)으로 구성되며, 또 비트선(74)과 대향전극(90)을 절연하는 층간 절연막은 에칭 스토퍼막(76)과 절연막(94)로 구성되어 있다.
절연막(92, 94)을 구성하는 실리콘 산화막은 에칭 스토퍼막(58, 76)을 구성하는 실리콘 질화막보다 유전율이 적으므로, 에칭 스토퍼막(58, 76)을 두껍게 하여 기생용량을 저감하는 대신에, 에칭 스토퍼막(58, 76)은 스토퍼로서 기능할 수 있는 막 두께로 하고, 그 하층에 절연막(92, 94)을 형성하도록 하면, 층간 절연막을 극히 두껍게 하지 않아도 기생용량을 저감할 수가 있다.
따라서 이와 같이 반도체장치를 구성함으로써, 비트선 접촉구멍(70), 축적전극 접촉구멍(82)의 종횡비를 완화하면서 기생용량을 저감할 수가 있다.
다음에 본 실시예에 의한 반도체장치의 제조방법에 대해 도 16 및 도 17을 사용해서 설명한다. 그리고 도 16 및 도 17은 도 7의 X-X'선 단면의 공정 단면도이다.
우선 예를 들어 p형 실리콘기판(50)상의 소자분리영역이 되는 영역에 통상의 리소그래피기술 및 에칭기술을 이용해서 홈을 형성한다.
다음에 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적하고, 그 후에 그 표면을 연마해서 실리콘기판(50)에 형성된 홈 내에만 실리콘 산화막을 잔존시킨다. 이렇게 실리콘기판(50) 내에 매립하여 형성된 소자 분리막(52)을 형성한다.
이어서 소자 분리막(52)을 형성한 실리콘기판(50)을 열산화하여 실리콘기판(50) 표면에, 예를 들어 막 두께 약 6nm의 게이트 절연막(54)을 형성한다.
그 후에 게이트 절연막(14)상에, 예를 들어 CVD법에 의해 막 두께 약 100nm의 다결정 실리콘막과 막 두께 약 100nm의 WSi막을 퇴적한다. 이와 같이 퇴적한 다결정 실리콘막 및 WSi막으로 된 폴리사이드막은 워드선이 되는 막이다.
다음에 폴리사이드막상에, 예를 들어 CVD법에 의해 막 두께 약 200nm의 실리콘 산화막으로 된 절연막(92)을 퇴적한다.
이어서 절연막(92)상에, 예를 들어 CVD법에 의해 막 두께 약 50∼100nm의 실리콘 질화막을 퇴적한다. 실리콘 질화막은 층간 절연막을 에칭할 때에 사용하는 에칭 스토퍼막(58)이 되는 막이다.
이와 같이 형성된 절연막(92) 및 실리콘 질화막은 최종적으로 워드선(56)과 비트선(74)을 절연하기 위한 층간 절연막으로서 기능하게 된다. 본 실시예에서는 유전율이 낮은 실리콘 산화막으로 된 절연막(92)을 형성하고 있으므로, 층간용량을 저감할 수가 있다.
그 후에 통상의 리소그래피기술 및 에칭기술에 의해 실리콘 질화막, 절연막(92), 폴리사이드막으로 된 적층막을 패터닝하여 상면이 실리콘 질화막으로 된 에칭 스토퍼막(58) 및 절연막(92)으로 덮힌 폴리사이드 구조의 워드선(56)을 형성한다.
다음에 워드선(56)을 마스크로 하여 실리콘기판(50)에, 예를 들어 인 이온을 이온주입하여 활성영역에 불순물 확산층(60, 62)을 형성한다(도 16a).
이어서 예를 들어 도 9b∼도 9d, 도 11b 및 도 11c에 나타낸 제3 실시예에 의한 반도체장치의 제조방법과 마찬가지로 하여, 층간 절연막(64), 비트선 접촉구멍(70), 측벽 절연막(72)을 형성한다(도 16a∼도 16d).
그 후에 예를 들어 CVD법에 의해 막 두께 약 50nm의 인을 함유한 다결정 실리콘막과, 막 두께 약 100nm의 WSi막과, 막 두께 약 100nm의 실리콘 산화막으로 된 절연막(94)과, 막 두께 약 50∼100nm의 실리콘 질화막을 연속해서 퇴적한다.
이와 같이 형성된 절연막(94) 및 실리콘 질화막은 최종적으로 비트선(56)과 대향전극(90)을 절연하기 위한 층간 절연막로서 기능하게 된다. 본 실시예에서는 유전율이 낮은 실리콘 산화막으로 된 절연막(94)을 형성하고 있으므로, 층간용량을 저감할 수가 있다.
다음에 통상의 리소그래피기술 및 에칭기술에 의해 실리콘 질화막과, 절연막(94)과, WSi막과, 다결정 실리콘막으로 된 적층막을 패터닝하여, 상면이 실리콘 질화막으로 된 에칭 스토퍼막(76) 및 절연막(94)로 덮힌 폴리사이드 구조로 된 비트선(74)을 형성한다(도 17a).
그 후에 예를 들어 도 10a∼도 10c, 도 12a∼도 12c에 나타낸 제3 실시예에 의한 반도체장치의 제조방법과 마찬가지로 하여, 불순물 확산층(62)에 접속된 캐퍼시터를 형성하여, 1 트랜지스터, 1 캐퍼시터로 된 메모리 셀을 갖는 DRAM을 구성한다(도 17b).
이와 같이 본 실시예에 의하면 에칭 스토퍼막(58)과 워드선(56) 사이에 실리콘 산화막으로 된 절연막(92)을, 에칭 스토퍼막(76)과 비트선(74) 사이에 실리콘 산화막으로 된 절연막(94)을 형성하므로, 배선간의 기생용량을 저감할 수가 있다.
또 같은 층간용량을 달성하는 경우라도, 실리콘 질화막으로 된 에칭 스토퍼막만으로만 층간막을 구성하는 경우와 비교해서 층간막의 막 두께를 얇게 할 수 있으므로, 비트선 접촉구멍, 축적전극 접촉구멍의 종횡비를 적게 할 수가 있다. 이에 따라 접촉구멍의 형성을 용이하게 할 수가 있다.
(제5 실시예)
본 발명의 제5 실시예에 의한 반도체장치 및 그 제조방법에 대해 도 18∼도 20을 사용해서 설명한다. 그리고 도 7∼도 17에 나타낸 제3 실시예 및 제4 실시예에 의한 반도체장치 및 그 제조방법과 동일한 구성요소에는 동일한 부호를 붙이고 설명을 생략 또는 간략하게 한다.
도 18은 본 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도, 도 19 및 도 20은 본 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도이다.
제3 및 제4 실시예에 의한 반도체장치 및 그 제조방법에서는 비트선(74)상을 덮는 에칭 스토퍼막(76)으로서 실리콘 질화막을 사용하였으나, 반드시 절연막일 필요는 없다. 층간 절연막(64)에 대해 에칭 선택성이 얻어지는 막이면, 예를 들어 다결정 실리콘막 등의 도전성 막에 의해 에칭 스토퍼막(76)을 구성할 수도 있다.
본 실시예에서는 제4 실시예에 의한 반도체장치 및 그 제조방법에서, 비트선(74)상을 덮는 에칭 스토퍼막(76)으로서 다결정 실리콘막을 사용한 경우에 대해 설명한다.
먼저 본 실시예에 의한 반도체장치의 구조에 대해 도 18을 사용해서 설명한다. 그리고 장치의 평면도는 도 7에 나타낸 제3 실시예에 의한 반도체장치와 마찬가지이다.
본 실시예에 의한 반도체장치는 기본적인 구조는 도 15에 나타낸 제4 실시예에 의한 반도체장치의 구조와 같으나, 비트선(74)상을 덮는 에칭 스토퍼막(76)이 다결정 실리콘막으로 된 에칭 스토퍼막(96)으로 구성되어 있는 것에 특징이 있다.
다음에 본 실시예에 의한 반도체장치의 제조방법에 대해 도 19 및 도 20을 사용해서 설명한다. 그리고 도 19 및 도 20은 도 17의 Y-Y'선 단면의 공정 단면도이다.
우선 예를 들어 도 9a∼도 9d, 도 11a∼도 11c에 나타낸 제3 실시예에 의한 반도체장치의 제조방법과 마찬가지로 하여, 층간 절연막(64)에 개구된 비트선 접촉구멍(70), 측벽 절연막(72)을 형성한다(도 19a∼도 19c).
다음에 예를 들어 CVD법에 의해 막 두께 약 50nm의 인을 함유한 다결정 실리콘막과, 막 두께 약 100nm의 WSi막과, 막 두께 약 100nm의 실리콘 산화막으로 된 절연막(94)과, 막 두께 약 50∼100nm의 다결정 실리콘막을 연속해서 퇴적한다.
이어서 통상의 리소그래피기술 및 에칭기술에 의해 다결정 실리콘막과, 절연막(94)과, WSi막과, 다결정 실리콘막으로 된 적층막을 패터닝하여, 상면이 다결정 실리콘 막으로 된 에칭 스토퍼막(96) 및 절연막(94)으로 덮힌 폴리사이드 구조로 된 비트선(74)을 형성한다.
그 후에 전면에, 예를 들어 CVD법에 의해 막 두께 약 50nm의 실리콘 산화막과 막 두께 약 200nm의 BPSG막을 퇴적한 다음, 질소 분위기 중에서 850℃, 10분간의 열처리를 하여, BPSG막을 재 플로한다. 이와 같이 형성한 실리콘 산화막 및 BPSG막은 층간 절연막이 되는 막이다.
다음에 예를 들어 CVD법에 의해 에칭 스토퍼막(76)이 노출할때까지 BPSG막 및 실리콘 산화막을 연마해서 비트선(74)간에만 실리콘 산화막 및 BPSG막을 잔존시킨다. 이렇게 하여 비트선(74)간에 매립된 층간 절연막(77)을 형성한다(도 19d).
이어서 통상의 리소그래피기술을 이용해서 층간 절연막(77) 및 에칭 스토퍼막(76)상에 불순물 확산층(62)을 노출하는 접촉구멍을 형성하기 위한 포토레지스트(78)를 형성한다(도 10a 참조). 포토레지스트(78)는 도 14a에 나타낸 바와 같이 축적전극과 불순물 확산층(62)을 접속하는 개구부(80)를 갖는 패턴으로 한다.
그 후에 포토레지스트(78) 및 에칭 스토퍼막(76)을 마스크로 하여, 다결정 실리콘막의 에칭속도가 충분히 적게 되는 조건에서 층간 절연막(64)을 이방성 에칭하여, 불순물 확산층(62)상에 개구된 접촉구멍(82)을 형성한다(도 20a).
이어서 건조산소 분위기 중에서 800℃로 열처리해서 막 두께 약 3nm로 산화하여, 워드선(56) 단부의 게이트 절연막(54)이 받은 에칭 손상을 회복한다.
그 후에 전면에, 예를 들어 CVD법에 의해 막 두께 약 80nm의 실리콘 산화막을 퇴적한 뒤에, 이방성 에칭을 하여 접촉구멍(82)의 측벽에 측벽 절연막(84)을 형성한다(도 20b).
그 후에 예를 들어 CVD법에 의해 막 두께 약 1500nm의 인을 함유한 다결정 실리콘막을 퇴적하고, 통상의 리소그래피기술을 이용해서 패터닝하여 접촉구멍(82)을 통해서 불순물 확산층(62)에 접속된 축적전극(86)을 형성한다. 이 때 비트선(74)상의 다결정 실리콘막으로 된 에칭 스토퍼막(96)을 동시에 제거한다. 에칭 스토퍼막(96)은 비트선(74)의 패턴과 축적전극(96)의 패턴이 겹치는 영역에 잔존하게 된다.
다음에 예를 들어 CVD법에 의해 막 두께 4nm의 실리콘 질화막을 퇴적하고, 그 후에 습식산소 분위기 중에서 800℃, 10분간의 열처리를 하여 실리콘 질화막의 표면을 산화하여, 실리콘 산화막 환산으로 약 4nm의 실리콘 질화산화막으로 된 유전체막(88)을 형성한다.
이어서 예를 들어 CVD법에 의해 막 두께 약 100nm의 인을 함유한 다결정 실리콘막을 퇴적하고, 통상의 리소그래피기술을 이용해서 패터닝하여 캐퍼시터의 대향전극(90)으로 한다(도 20c).
이렇게 하여 1 트랜지스터, 1 캐퍼시터로 된 메모리 셀을 갖는 DRAM을 구성한다.
이와 같이 본 실시예에 의하면, 축적전극 접촉구멍(82)을 개구할 때에 사용하는 에칭 스토퍼막(96)으로서 다결정 실리콘막 등의 도전막을 사용하여도, 제2 실시예에 의한 접촉구멍 형성기술을 이용해서 축적전극 접촉구멍(82)을 형성할 수가 있다.
(제6 실시예)
본 발명의 제6 실시예에 의한 반도체장치 및 그 제조방법에 대해 도 21 및 도 22를 사용해서 설명한다. 그리고 도 7∼도 20에 나타낸 제3∼제5 실시예에 의한 반도체장치 및 그 제조방법과 동일한 구성요소에는 동일한 부호를 붙이고 설명을 생략 또는 간략하게 한다.
도 21은 본 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도, 도 22는 본 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도이다.
제5 실시예에 의한 반도체장치 및 그 제조방법에서는 비트선(74)을 덮는 에칭 스토퍼막(96)으로서 다결정 실리콘막을 사용한 경우를 나타냈으나, 다결정 실리콘막 등의 도전성 막으로 된 에칭 스토퍼막을 워드선(56)상을 덮는 에칭 스토퍼막(58)으로서 사용할 수도 있다.
본 실시예에서는 제4 실시예에 의한 반도체장치 및 그 제조방법에서, 워드선(56)상을 덮는 에칭 스토퍼막(58)으로서 다결정 실리콘막을 사용한 경우에 대해 설명한다.
먼저 본 실시예에 의한 반도체장치의 구조에 대해 도 21을 사용해서 설명한다. 그리고 장치의 평면도는 도 7에 나타낸 제3 실시예에 의한 반도체장치와 마찬가지이다.
본 실시예에 의한 반도체장치는 기본적인 구조는 도 15에 나타낸 제4 실시예에 의한 반도체장치의 구조와 같으나, 워드선(56)상을 덮는 에칭 스토퍼막(58)이 다결정 실리콘막으로 된 에칭 스토퍼막(98)으로 구성되어 있는 것에 특징이 있다.
다음에 본 실시예에 의한 반도체장치의 제조방법에 대해 도 22를 사용해서 설명한다. 그리고 도 22는 도 7의 X-X'선 단면의 공정 단면도이다.
우선 예를들어 p형 실리콘기판(50)상의 소자분리영역이 되는 영역에, 통상의 리소그래피기술 및 에칭기술을 이용해서 홈을 형성한다.
다음에 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적하고, 그 후에 그 표면을 연마해서 실리콘기판(50)에 형성된 홈 내에만 실리콘 산화막을 잔존시킨다. 이렇게 하여 실리콘기판(50) 내에 매립되어 형성된 소자 분리막(52)를 형성한다.
이어서 소자 분리막(52)을 형성한 실리콘기판(50)을 열산화하여 실리콘기판(50) 표면에, 예를 들어 막 두께 약 6nm의 게이트 절연막(54)을 형성한다.
그 후에 게이트 절연막(14)상에, 예를 들어 CVD법에 의해 막 두께 약 100nm의 다결정 실리콘막과, 막 두께 약 100nm의 WSi막을 퇴적한다. 이와 같이 퇴적한 다결정 실리콘막 및 WSi막으로 된 폴리사이드막은 워드선이 되는 막이다.
다음에 폴리사이드막상에, 예를 들어 CVD법에 의해 막 두께 약 200nm의 실리콘 산화막으로 된 절연막(92)을 퇴적한다.
이어서 절연막(92)상에, 예를 들어 CVD법에 의해 막 두께 약 50∼100nm의 다결정 실리콘막을 퇴적한다. 이 다결정 실리콘막은 층간 절연막을 에칭할 때에 사용하는 에칭 스토퍼막(98)이 되는 막이다.
그 후에 통상의 리소그래피기술 및 에칭기술에 의해 다결정 실리콘막, 절연막(94), 폴리사이드막으로 된 적층막을 패터닝하여, 상면이 다결정 실리콘막으로 된 에칭 스토퍼막(98) 및 절연막(92)으로 덮힌 폴리사이드 구조의 워드선(56)을 형성한다.
다음에 워드선(56)을 마스크로 하여 실리콘기판(50)에 예를 들어 인 이온을 이온주입하고, 활성영역에 불순물 확산층(60, 62)을 형성한다(도 22a).
이어서 전면에, 예를 들어 CVD법에 의해 막 두께 약 50nm의 실리콘 산화막과, 막 두께 약 200nm의 BPSG막을 퇴적하고, 그 후에 질소 분위기 중에서 850℃, 10분간의 열처리를 하여, BPSG막을 재 플로한다. 이와 같이 형성한 실리콘 산화막 및 BPSG막은 층간 절연막이 되는 막이다.
그 후에 예를 들어 CMP법에 의해 에칭 스토퍼막(76)이 노출할때까지 BPSG막 및 실리콘 산화막을 연마해서 워드선(56)간에만 실리콘 산화막 및 BPSG막을 잔존시킨다. 이렇게 하여 워드선(56)간에 매립된 층간 절연막(64)을 형성한다(도 22b).
이어서 통상의 리소그래피기술을 이용해서 층간 절연막(64)상에 불순물 확산층(60)을 노출하는 접촉구멍을 형성하기 위한 포토레지스트(66)를 형성한다(도 22c).
이어서 포토레지스트(66) 및 에칭 스토퍼막(98)을 마스크로 하여, 다결정 실리콘막의 에칭속도가 충분히 적게 되는 조건에서 층간 절연막(64)을 이방성 에칭하여, 불순물 확산층(60)상에 개구된 접촉구멍(70)을 형성한다.
그 후에 건조산소 분위기 중에서 800℃로 열처리해서 막 두께 약 3nm 정도로 산화하여, 워드선(56) 단부의 게이트 절연막(54)이 받은 에칭 손상을 회복한다.
다음에 전면에, 예를 들어 CVD법에 의해 막 두께 약 80nm의 실리콘 산화막을 퇴적하고, 그 후에 이방성 에칭을 하여 접촉구멍(70)의 측벽에 측벽 절연막(72)을 형성한다(도 22d).
이어서 예를 들어 CVD법에 의해 막 두께 약 50nm의 인을 함유한 다결정 실리콘막과, 막 두께 약 100nm의 WSi막과, 막 두께 약 200nm의 실리콘 질화막을 연속해서 퇴적한다.
그 후에 통상의 리소그래피기술 및 에칭기술에 의해 실리콘 질화막과, WSi막과, 다결정 실리콘막으로 된 적층막을 패터닝하여, 상면이 실리콘 질화막으로 된 에칭 스토퍼막(76)으로 덮힌 폴리사이드 구조로 된 비트선(74)을 형성한다. 이 때에 워드선(56)상을 덮는 에칭 스토퍼막(98)은 비트선(74)의 패터닝과 동시에 제거한다. 에칭 스토퍼막(98)은 비트선의 패턴과 워드선의 패턴이 교차하는 영역에 잔존하게 된다(도 22e).
그 후에 통상의 DRAM 제조방법에서와 마찬가지로, 불순물 확산층(62)에 접속된 커패시터를 형성하여, 1 트랜지스터, 1 커패시터로 된 메모리를 갖는 DRAM을 구성한다.
또한 본 실시예에 의한 반도체장치의 제조방법에서는 비트선(74)을 패터닝한 후는, 비트선(74)간에는 에칭 스토퍼막(98)이 잔존하지 않게 된다. 이 때문에 축적전극 접촉구멍을 개구하는 공정에서는 제2 실시예에 의한 자기정합 접점의 형성방법을 적용할 수는 없으나, 통상의 리소그래피의 위치맞춤에 의해 축적전극 접촉구멍을 개구할 수가 있다.
또 후술하는 제7 실시예와 같이 플럭을 사용할 경우에는, 축적전극 접촉구멍은 워드선에 자기정합 접점을 형성할 필요가 없으므로, 상기한 워드선상의 에칭 스토퍼막의 일부가 제거되어 있어도 아무런 불편이 생기지 않는다.
이와 같이 본 실시예에 의하면, 비트선 접촉구멍(70)을 개구할 때 사용하는 에칭 스토퍼막(98)으로서 다결정 실리콘막 등의 도전막을 사용하여도, 제2 실시예에 의한 접촉구멍 형성기술을 이용하여 비트선 접촉구멍(70)을 형성할 수가 있다.
(제7 실시예)
본 발명의 제7 실시예에 의한 반도체장치 및 그 제조방법에 대해 도 23∼도 30을 사용해서 설명한다. 그리고 도 7∼도 22에 나타낸 제3∼제6 실시예에 의한 반도체장치 및 그 제조방법과 동일한 구성요소에는 동일한 부호를 붙이고 설명을 생략 또는 간략하게 한다.
도 23은 본 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도, 도 24∼도 27은 본 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도, 도 28은 본 실시예에 의한 반도체장치의 비트선 접촉구멍을 형성하기 위한 레지스트 패턴과 개구된 접촉구멍을 나타낸 평면도, 도 29는 본 실시예에 의한 반도체장치에서의 축적전극 접촉구멍을 형성하기 위한 레지스트 패턴과 개구된 접촉구멍을 나타낸 평면도. 도 30은 본 실시예의 변형례에 의한 반도체장치의 비트선 접촉구멍을 형성하기 위한 레지스트 패턴을 나타낸 평면도이다.
제3∼제6 실시예에 의한 반도체장치에서는, 실리콘기판(10)을 노출하는 축적전극 접촉구멍(82)을 형성하였다. 그러나 소자의 미세화가 진행하면 접점 크기가 극히 작아져서, 접촉구멍의 종횡비가 증대하고, 나아가서는 접촉구멍 자체의 에칭이 곤란해진다.
본 실시예에서는 접촉구멍의 종횡비의 증대를 완화할 수 있는 반도체장치 및 그 제조방법을 제공한다.
먼저 본 실시예에 의한 반도체장치의 구조에 대해 도 23을 사용해서 설명한다. 그리고 장치의 평면도는 도 7에 나타낸 제3 실시예에 의한 반도체장치와 마찬가지이다.
본 실시예에 의한 반도체장치는 도 23에 나타낸 바와 같이, 비트선 접촉구멍(70) 및 축적전극 접촉구멍(82)의 저부에, 층간 절연막(64)과 거의 같은 높이를 갖는 플럭(104, 106)이 형성되어 있는 것에 특징이 있다.
이하, 본 실시예에 의한 반도체장치의 제조방법에 따라, 본 실시예에 의한 반도체장치 및 그 제조방법을 상세히 설명한다. 도 24 및 도 25는 도 7의 X-X'선 단면의 공정 단면도, 도 26 및 도 27은 도 7의 Y-Y'선 단면의 공정 단면도이다.
우선, 예를 들어 도 9a 및 도 9b, 도 11a 및 도 11b에 나타낸 제3 실시예에 의한 반도체장치의 제조방법에서와 마찬가지로, 워드선(56)간에 층간 절연막(64)을 매립한다(도 24a∼b, 도 26a∼b).
다음에 통상의 리소그래피기술 및 에칭기술을 이용해서 층간 절연막(64)상에 불순물 확산층(60, 62)을 노출하는 접촉구멍을 형성하기 위한 포토레지스트(66)를 형성한다(도 24c). 포토레지스트(66)는 도 28a에 나타낸 바와 같이 비트선과 불순물 확산층(60)을 접속하는 영역에 개구부(68)를 가지며, 축적전극과 불순물 확산층(62)을 접속하는 영역에 개구부(100)를 갖는 패턴으로 한다.
워드선(56)상에는 에칭 스토퍼막(58)이 형성되어 있으므로, 개구부(68, 100)는 워드선(56)상에 뻗도록 배치할 수가 있다. 따라서 포토레지스트(66)는 도 28a에 나타낸 패턴뿐 아니라, 예를 들어 도 30에 나타낸 바와 같이 개구부(68)와 개구부(100)를 그물코형상으로 이은 패턴으로 할 수도 있다. 도 30과 같은 마스크 패턴으로 하면 미세한 구멍의 패턴을 형성할 필요가 없으므로, 리소그래피공정을 간략하게 할 수가 있다.
이어서 포토레지스트(66) 및 에칭 스토퍼막(58)을 마스크로 하여, 실리콘 질화막의 에칭속도가 충분히 적게 되는 조건에서 층간 절연막(64)을 이방성 에칭하여, 불순물 확산층(60)상에 개구된 접촉구멍(70)과, 불순물 확산층(62)상에 개구된 접촉구멍(102)을 형성한다. 포토레지스트(66) 및 에칭 스토퍼막(58)을 마스크로 함으로써, 접촉구멍(70, 102)은 도 28b에 나타낸 바와 같이 개구된다.
이어서 건조산소 분위기 중에서 800℃로 열처리해서 막 두께 약 3nm 정도로 산화하여, 워드선(56) 단부의 게이트 절연막(54)이 받은 에칭 손상을 회복한다.
그 후에 전면에, 예를 들어 CVD법에 의해 막 두께 약 80nm의 실리콘 산화막을 퇴적하고, 다음에 이방성 에칭을 하여 접촉구멍(70, 102)의 측벽에 측벽 절연막(72)을 형성한다(도 22d, 도 26c).
다음에 전면에, 예를 들어 CVD법에 의해 인을 도프한 다결정 실리콘막을 퇴적하고, 그 후에 에칭 스토퍼막(58)의 표면이 노출할 때까지 다결정 실시콘막의 표면을 예를 들어 CMP법에 의해 연마하여, 접촉구멍(70, 102) 내에만 다결정 실시콘막을 잔존시킨다. 이렇게 하여 접촉구멍(70) 내에 매립된 플럭(104)과, 접촉구멍(102) 내에 매립된 플럭(106)을 형성한다(도 24e, 도 26d). 플럭(104)은 비트선 접점을 끌어올리는 역할을 담당하고, 플럭(106)은 축적전극 접점을 끌어올리는 역할을 담당하게 된다.
본 실시예에 의한 반도체장치 및 그 제조방법에서는, 에칭 스토퍼막(58)의 표면과 층간 절연막(64)의 표면이 거의 동일 평면을 이루어, 기판의 표면 평탄성이 유지되어 있으므로, CMP법 등의 연마를 사용함으로써 용이하게 플럭(42, 44)을 형성할 수가 있다.
또 연마를 사용하지 않고, 통상의 리소그래피기술에 의해 배선층을 형성할 경우에도, 기판의 표면 평탄성이 유지되어 있으므로, 초점 심도의 문제를 고려하지 않아도 미세한 패터닝을 실시할 수가 있다.
이어서 전면에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적하여, 실리콘 산화막으로 된 층간 절연막(108)을 형성한다.
그 후에 통상의 리소그래피기술 및 에칭기술을 이용해서 플럭(104)상의 층간 절연막(108)에 접촉구멍(110)을 개구한다.
다음에 예를 들어 CVD법에 의해 막 두께 약 50nm의 인을 함유한 다결정 실리콘막과, 막 두께 약 100nm의 WSi막과, 막 두께 약 200nm의 실리콘 질화막을 연속해서 퇴적한다.
이어서 통상의 리소그래피기술 및 에칭기술에 의해 실리콘 질화막과, WSi막과, 다결정 실리콘막으로 된 적층막을 패터닝하여, 상면이 실리콘 질화막으로 된 에칭 스토퍼막(76)으로 덮힌 폴리사이드 구조로 된 비트선(74)을 형성한다. 비트선(74)은 층간 절연막(108)에 형성된 접촉구멍(110)을 통해서 플럭(104)에 접속되어진다.
그 후에 전면에, 예를 들어 CVD법에 의해 막 두께 약 50nm의 실리콘 산화막과, 막 두께 약 200nm의 BPSG막을 퇴적하고, 그 후에 질소 분위기 중에서 850℃, 10분간의 열처리를 하여, BPSG막을 재 플로한다. 이와 같이 형성한 실리콘 산화막 및 BPSG막은 층간 절연막이 되는 막이다.
다음에 예를 들어 CMP법에 의해 에칭 스토퍼막(76)이 노출할 때까지 BPSG막 및 실리콘 산화막을 연마해서, 비트선(74)간에만 실리콘 산화막 및 BPSG막을 잔존시킨다. 이렇게 하여 비트선(74)간에 매립된 층간 절연막(77)을 형성한다(도 26e).
이어서 통상의 리소그래피기술을 이용해서 층간 절연막(77) 및 에칭 스토퍼막(76)상에 플럭(106)을 노출하는 접촉구멍을 형성하기 위한 포토레지스트(78)를 형성한다(도 25a). 비트선(74)상에는 에칭 스토퍼막(76)이 형성되어 있으므로, 개구부(80)는 비트선(74)상에 뻗도록 배치할 수 있으며, 도 29a에 나타낸 바와 같이 워드선(56)간의 영역을 교호로 덮는 스트라입 패턴으로 할 수가 있다.
이어서 포토레지스트(78) 및 에칭 스토퍼막(76)을 마스크로 하여, 실리콘 질화막의 에칭속도가 충분히 적게 되는 조건에서 층간 절연막(64)을 이방성 에칭하여, 플럭(106)상에 개구된 접촉구멍(82)을 형성한다(도 27a). 포토레지스트(78) 및 에칭 스토퍼막(76)을 마스크로 함으로써, 접촉구멍(82)은 도 29b에 나타낸 바와 같이 개구된다.
이어서 전면에, 예를 들어 CVD법에 의해 막 두께 약 80nm의 실리콘 산화막을 퇴적하고, 그 후에 이방성 에칭을 하여 접촉구멍(82)의 측벽에 측벽 절연막(84)을 형성한다(도 25b, 도 27b).
그 후에, 예를 들어 CVD법에 의해 막 두께 약 1500nm의 인을 함유한 다결정 실리콘막을 퇴적하고, 통상의 리소그래피기술을 이용해서 패터닝하여 플럭(106)을 통해서 불순물 확산층(62)에 접속된 축적전극(86)을 형성한다. 축적전극(86)과 불순물 확산층(62)을 접속하는 접점은 플럭(106)에 의해 끌어올려져 있으므로, 본 실시예에 의한 반도체장치에서는 종횡비가 큰 접촉구멍(82)을 형성할 필요가 없다. 따라서 접촉구멍(82)의 에칭을 용이하게 할 수가 있다.
다음에 예를 들어 CVD법에 의해 막 두께 4nm의 실리콘 질화막을 퇴적하고, 그 후에 습식산소 분위기 중에서 800℃, 10분간의 열처리를 하여 실리콘 질화막의 표면을 산화하고, 실리콘 산화막 환산으로 약 4nm의 실리콘 질화 산화막으로 된 유전체막(88)을 형성한다.
이어서 예를 들어 CVD법에 의해 막 두께 약 100nm의 인을 함유한 다결정 실리콘막을 퇴적하고, 통상의 리소그래피기술을 이용해서 패터닝하여 캐퍼시터의 대향전극(90)으로 한다(도 25c, 도 27c).
이렇게 하여 1 트랜지스터, 1 캐퍼시터로 된 메모리 셀을 갖는 DRAM을 구성한다.
이와 같이 본 실시예에 의하면, 비트선(74)과 불순물 확산층(60)을 접속하는 접점 및 축적전극(86)과 불순물 확산층(62)을 접속하는 접점을 플럭(104, 106)에 의해 끌어올리므로, 접촉구멍(70, 82)의 개구를 용이하게 할 수 있다.
또한 상기 실시예에서는, 제3 실시예에 의한 반도체장치 및 그 제조방법에서 접점을 끌어올리는 경우를 나타내었으나, 다른 실시예에 의한 반도체장치 및 그 제조방법에서도 마찬가지로 적용할 수가 있다.
(제8 실시예)
본 발명의 제8 실시예에 의한 반도체장치 및 그 제조방법에 대해 도 31∼도 35를 사용해서 설명한다. 그리고 도 7∼도 30에 나타낸 제3∼제7 실시예에 의한 반도체장치 및 그 제조방법과 동일한 구성요소에는 동일한 부호를 붙이고 설명을 생략 또는 간략하게 한다.
도 31은 본 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도, 도 32 및 도 33은 본 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도이다.
본 실시예에 의한 반도체장치 및 그 제조방법에서는, 제3 실시예에 의한 반도체장치 및 그 제조방법에서 비트선 접촉구멍 및 축적전극 접촉구멍의 형성에, 제1 실시예에 의한 자기정합 접점의 형성방법을 적용한 경우에 대해 설명한다.
먼저 본 실시예에 의한 반도체장치의 구조에 대해 도 31을 사용해서 설명한다. 그리고 장치의 평면도는 도 7에 나타낸 제3 실시예에 의한 반도체장치와 마찬가지이다.
실리콘기판(50)에는 실리콘기판(50) 내에 매립하여 형성된, 소자간을 분리하기 위한 소자 분리막(52)이 형성되어 있다. 소자 분리막(52)이 형성된 실리콘기판(50)상에는 도면의 세로방향으로 서로 평행하게 뻗는 복수의 워드선(56)이 게이트 절연막(54)을 통해서 형성되어 있다. 워드선(56)상에는 에칭 스토퍼막(58)이 형성되어 있다. 워드선(56) 양측의 실리콘기판(50)에는 불순물 확산층(60, 62)이 형성되어 있으며, 워드선(56)으로 구성되는 게이트전극, 불순물 확산층(60, 62)으로 전송 트랜지스가가 구성되어 있다. 워드선(56)상에는 층간 절연막(64)이 형성되어 있다. 층간 절연막(64)상에는 도면의 가로방향으로 서로 평행하게 뻗는 복수의 비트선(74)이 형성되어 있다. 비트선(74)은 소자 분리막(52)에 의해 구획된 활성영역과 교차하는 장소에서, 한쪽의 불순물 확산층(60)에 접속되어 있다. 다른 쪽 불순물 확산층(62)상에는 축적전극(86)이 형성되어 있다. 축적전극(86)상에는 유전체막(88)을 통해서 대향전극(90)이 형성되어 있으며, 이렇게 하여 축적전극(86), 유전체막(88), 대향전극(90)으로 된 커패시터가 구성되어 있다.
이와 같이 1 트랜지스터, 1 커패시터로 메모리 셀이 구성되는 DRAM에 있어서, 본 실시예에 의한 반도체장치에서는 불순물 확산층(60)과 비트선(74)을 접속하는 접촉구멍의 개구과정과, 불순물 확산층(62)과 축적전극(86)을 접속하는 접촉구멍의 개구과정에서, 제1 실시예에 의한 자기정합 접점을 채택하는 것에 특징이 있다.
이하, 본 실시예에 의한 반도체장치의 제조방법에 따라, 본 실시예에 의한 반도체장치 및 그 제조방법을 상세히 설명한다. 도 32 및 도 33은 도 7의 X-X'선 단면의 공정 단면도, 도 34 및 도 35는 도 7의 Y-Y'선 단면의 공정 단면도이다.
우선, 예를 들어 p형 실리콘기판(50)상의 소자분리영역이 되는 영역에, 통상의 리소그래피기술 및 에칭기술을 이용해서 홈을 형성한다.
다음에 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적하고, 그 후에 그 표면을 연마해서 실리콘기판(50)에 형성된 홈 내에만 실리콘 산화막을 잔존시킨다. 이렇게 하여 실리콘기판(50) 내에 매립되어 형성된 소자 분리막(52)를 형성한다.
이어서 소자 분리막(52)을 형성한 실리콘기판(50)을 열산화하여 실리콘기판(50) 표면에, 예를 들어 막 두께 약 6nm의 게이트 절연막(54)을 형성한다.
그 후에 게이트 절연막(54)상에, 예를 들어 CVD법에 의해 막 두께 약 100nm의 다결정 실리콘막과, 막 두께 약 100nm의 WSi(텅스텐 실리사이드)막을 퇴적한다. 이와 같이 퇴적한 다결정 실리콘막 및 WSi막으로 된 폴리사이드막은 워드선이 되는 막이다.
다음에 폴리사이드막상에, 예를 들어 CVD법에 의해 막 두께 약 200nm의 실리콘 질화막을 퇴적한다. 실리콘 질화막은 층간 절연막을 에칭할 때에 사용하는 에칭 스토퍼막이 되는 막이다.
그 후에 통상의 리소그래피기술 및 에칭기술에 의해 실리콘 질화막, 폴리사이드막으로 된 적층막을 패터닝하여, 상면이 실리콘 질화막으로 된 에칭 스토퍼막(58)으로 덮힌 폴리사이드 구조의 워드선(56)을 형성한다.
그 후에 워드선(56)을 마스크로 하여 실리콘기판(50)에 예를 들어 인 이온을 이온주입하여, 활성영역에 불순물 확산층(60, 62)을 형성한다(도 32a, 도 34a). 예를 들어 인 이온을 가속 에너지 30keV, 도즈량 2×1013cm-2의 조건에서 이온주입하여 불순물 확산층(60, 62)을 형성한다.
다음에 전면에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적하고, 그 후에 예를 들어 CMP법에 의해 실리콘 산화막의 표면을 연마해서 평탄화하여, 실리콘 산화막으로 된 층간 절연막(64)을 형성한다(도 32b, 도 34b).
이어서 통상의 리소그래피기술을 이용해서 층간 절연막(64)상에 불순물 확산층(60)을 노출하는 접촉구멍을 형성하기 위한 포토레지스트(66)를 형성한다. 포토레지스트(66)는 도 13a에 나타낸 바와 같이 개구부(68)의 단부가 워드선(56)상에 뻗도록 한다. 이렇게 함으로써 포토레지스토(66)의 개구 크기를 크게 할 수 있음과 동시에 위치맞춤 어긋남의 여유도 크게 할 수가 있다.
이어서 포토레지스트(66) 및 에칭 스토퍼막(58)을 마스크로 하여, 실리콘 질화막의 에칭속도가 충분히 적게 되는 조건에서 층간 절연막(64)을 이방성 에칭하여, 불순물 확산층(60)상에 개구된 접촉구멍(70)을 형성한다(도 32c, 도 34c).
이어서 건조산소 분위기 중에서 800℃로 열처리해서 막 두께 약 3nm 정도로 산화하여, 워드선(56) 단부의 게이트 절연막(54)이 받은 에칭 손상을 회복한다.
그 후에 전면에, 예를 들어 CVD법에 의해 막 두께 약 80nm의 실리콘 산화막을 퇴적하고, 다음에 이방성 에칭을 하여 접촉구멍(70) 내의 층간 절연막(64) 측벽, 워드선(56) 및 에칭 스토퍼막(58)의 측벽에 측벽 절연막(72)을 형성한다(도 32d).
다음에 예를 들어 CVD법에 의해 막 두께 약 50nm의 인을 함유한 다결정 실리콘막과, 막 두께 약 100nm의 WSi막과, 막 두께 약 200nm의 실리콘 질화막을 연속해서 퇴적한다.
이어서 통상의 리소그래피기술 및 에칭기술에 의해 실리콘 질화막과, WSi막과, 다결정 실리콘막으로 된 적층막을 패터닝하여, 상면이 실리콘 질화막으로 된 에칭 스토퍼막(76)으로 덮힌 폴리사이드 구조로 된 비트선(74)을 형성한다(도 32e).
그 후에 전면에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적하고, 다음에 예를 들어 CMP법에 의해 실리콘 산화막의 표면을 연마해서 평탄화하여, 실리콘 산화막으로 된 층간 절연막(77)을 형성한다(도 32b, 도 34b).
그 후에 통상의 리소그래피기술을 이용해서 층간 절연막(77)상에 불순물 확산층(62)을 노출하는 접촉구멍을 형성하기 위한 포토레지스트(78)를 형성한다(도 33a). 비트선(74)상에는 에칭 스토퍼막(76)이 형성되어 있으므로, 개구부(80)는 비트선(74)상에 뻗도록 배치할 수 있으며, 도 14a에 나타낸 바와 같이 워드선(56)간의 영역을 교호로 덮는 스트라입 패턴으로 할 수가 있다. 포토레지스트(78)를 이와 같은 스트라입 패턴으로 함으로써, 미세한 위치맞춤이나 크기맞춤이 불필요하게 되므로 리소그래피공정을 간략하게 할 수가 있다.
이어서 포토레지스트(78) 및 에칭 스토퍼막(76)을 마스크로 하여, 실리콘 질화막의 에칭속도가 충분히 적게 되는 조건에서 층간 절연막(64)을 이방성 에칭하여, 불순물 확산층(62)상에 개구된 접촉구멍(82)을 형성한다(도 35a).
이어서 건조산소 분위기 중에서 800℃로 열처리해서 막 두께 약 3nm 정도로 산화하여, 워드선(56) 단부의 게이트 절연막(54)이 받은 에칭 손상을 회복한다.
그 후에 전면에, 예를 들어 CVD법에 의해 막 두께 약 80nm의 실리콘 산화막을 퇴적하고, 다음에 이방성 에칭을 하여 접촉구멍(82)의 측벽 및 층간 절연막(77)의 측벽에 측벽 절연막(84)을 형성한다(도 33b, 도 35b).
다음에 예를 들어 CVD법에 의해 막 두께 약 1500nm의 인을 함유한 다결정 실리콘막을 퇴적하고, 통상의 리소그래피기술을 이용해서 패터닝하여, 접촉구멍(82)을 통해서 불순물 확산층(62)에 접속된 축적전극(86)을 형성한다. 축적전극(86)은, 예를 들어 도 7b에 나타낸 바와 같이 비트선(74)간의 영역에 형성할 수가 있다.
또한 축적전극(86)을 형성할 때의 패터닝에서는, 도 33b에 나타낸 층간 절연막(77)의 단차부에 에칭 잔사가 남아 있지 않도록 하여야 한다. 그러나 본 실시예에 의한 반도체장치의 제조방법에서는 단차부에 측벽 절연막(84)이 형성되고, 형상이 완만하게 되어 있으므로, 가파른 단차부를 갖는 경우에 비해 극히 용이하게 잔사를 제거할 수가 있다.
이어서 예를 들어 CVD법에 의해 막 두께 4nm의 실리콘 질화막을 퇴적하고, 그 후에 습식산소 분위기 중에서 800℃, 10분간의 열처리를 하여 실리콘 질화막의 표면을 산화하고, 실리콘 산화막 환산으로 약 4nm의 실리콘 질화 산화막으로 된 유전체막(88)을 형성한다.
그 후에 예를 들어 CVD법에 의해 막 두께 약 100nm의 인을 함유한 다결정 실리콘막을 퇴적하고, 통상의 리소그래피기술을 이용해서 패터닝하여 캐퍼시터의 대향전극(90)으로 한다(도 33c, 도 35c).
이렇게 하여 1 트랜지스터, 1 캐퍼시터로 된 메모리 셀을 갖는 DRAM을 구성한다.
이와 같이 본 실시예에 의하면, 표면이 에칭 스토퍼막으로 덮힌 워드선 또는 비트선을 형성한 후에, 에칭 스토퍼막상에 뻗은 층간 절연막을 형성하고, 그 후에 워드선 또는 비트선상에 뻗은 접촉구멍을 층간 절연막에 형성하므로, 접촉구멍을 형성하기 위한 리소그래피공정에서 미세한 구멍 패턴을 형성할 필요가 없고, 또 위치맞춤 여유를 크게 할 수가 있다. 이에 따라 접촉구멍을 형성하기 위한 리소그래피공정을 간략하게 할 수가 있다.
또 접촉구멍을 형성하기 위한 포토레지스트의 개구부 단부를 워드선 또는 비트선상에 뻗게 하고 있으므로, 리소그래피에서의 위치맞춤 어긋남이 생겨도 접촉구멍 크기가 변동하지 않는다.
또 접촉구멍(70)을 개구한 후에 측벽 절연막(72)을 형성하기 때문에, 측벽 절연막(72)에 자기정합으로 접촉구멍(70)을 개구할 필요가 없으므로, 측벽 절연막(72)으로 실리콘 산화막을 적용할 수가 있다. 따라서 측벽 절연막(72)을 실리콘 질화막으로 형성하는 종래의 반도체장치와 비교해서 트랜지스터의 핫캐리어내성을 높힐 수가 있다.
(제9 실시예)
본 발명의 제9 실시예에 의한 반도체장치 및 그 제조방법에 대해 도 36∼도 42를 사용해서 설명한다. 그리고 도7∼도 35에 나타낸 제3∼제8 실시예에 의한 반도체장치 및 그 제조방법과 동일한 구성요소에는 동일한 부호를 붙이고 설명을 생략 또는 간략하게 한다.
도 36은 본 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도, 도 37∼도42는 본 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도이다.
제3∼제8 실시예에 의한 반도체장치 및 그 제조방법에서는 비트선의 상층에 커패시터를 갖는 구조의 DRAM에 대해 나타냈다. 그러나 본 발명은 커패시터의 상층에 비트선을 갖는 구조의 DRAM에 대해서도 마찬가지로 적용할 수가 있다.
본 실시예에서는 본 발명을 커패시터의 상층에 비트선을 갖는 DRAM에 적용한 예를 나타낸다.
먼저 본 실시예에 의한 반도체장치의 구조에 대해 도 36을 사용하여 설명한다. 또한 장치의 평면도는 도 7에 나타낸 제3 실시예에 의한 반도체장치와 마찬가지이다. 도 36a는 도 7의 X-X'선 단면의 개략 단면도이며, 도 36b는 도 7의 Y-Y'선 단면의 개략 단면도이다.
실리콘기판(50)에는 실리콘기판(50) 내에 매립하여 형성된, 소자간을 분리하기 위한 소자 분리막(52)이 형성되어 있다. 소자 분리막(52)이 형성된 실리콘기판(50)상에는 도면의 세로방향으로 서로 평행하게 뻗는 복수의 워드선(56)이 게이트 절연막(54)을 통해서 형성되어 있다. 워드선(56)상에는 에칭 스토퍼막(58)이 형성되어 있다. 워드선(56) 양측의 실리콘기판(50)에는 불순물 확산층(60, 62)이 형성되어 있으며, 워드선(56)으로 구성되는 게이트전극, 불순물 확산층(60, 62)으로 전송 트랜지스가가 구성되어 있다. 워드선(56)간에는 에칭 스토퍼막(58)과 거의 같은 높이의 층간 절연막(64)이 매립되어 있다. 에칭 스토퍼막(58) 및 층간 절연막(64)상에는 층간 절연막(112)이 형성되어 있다. 층간 절연막(112)에는 층간 절연막(112)에 형성된 접촉구멍 내벽에 형성되어, 플럭(104)을 통해서 불순물 확산층(60)에 접속된 접촉용 도전막(118)과, 플럭(106)을 통해서 불순물 확산층(62)에 접속된 축적전극(86)이 형성되어 있다. 축적전극(86)의 표면에는 유전체막(88)을 통해서 대향전극(90)이 형성되어 있다. 대향전극(90)상에는 층간 절연막(122)이 형성되어 있다. 층간 절연막(122)상에는 접촉용 도전막(118), 플럭(106)을 통해서 불순물 확산층(60)에 접속된 비트선(74)이 형성되어 있다. 이렇게 해서 축적전극(86), 유전체막(88), 대향전극(90)으로 된 캐퍼시터가 구성되어 있다.
이와 같이 1 트랜지스터, 1 커패시터로 된 메모리 셀을 갖는 DRAM이 구성되어 있다.
이하, 본 실시예에 의한 반도체장치의 제조방법에 따라, 본 실시예에 의한 반도체장치 및 그 제조방법을 상세히 설명한다. 도 37∼도 39는 도 7의 X-X'선 단면의 공정 단면도, 도 40∼도 42는 도 7의 Y-Y'선 단면의 공정 단면도이다.
우선, 예를 들어 도 24a∼도 24d, 도 26a∼도 26d에 나타낸 제7 실시예에 의한 반도체장치의 제조방법에서와 마찬가지로 불순물 확산층(60)에 접속된 플럭(104)와, 불순물 확산층(62)에 접속된 플럭(106)을 형성한다(도 37a, 도 40a).
다음에 전면에, 예를 들어 CVD법에 의해 실리콘 산화막을 약 2μm 퇴적하고, CMP법에 의해 그 표면을 연마해서 평탄화한다. 이렇게 하여 실리콘 산화막으로 된 층간 절연막(112)을 형성한다.
다음에 통상의 리소그래피기술 및 에칭기술을 이용해서 층간 절연막(112)상에, 플럭(104)상에 개구된 관통구멍(114)과, 플럭(106)상에 개구된 관통구멍(116)을 형성한다(도 37b, 도 40b).
이어서 예를 들어 CVD법에 의해 막 두께 약 50nm의 인을 고농도로 함유한 다결정 실리콘막을 성막한 후, 층간 절연막(112)상의 다결정 실리콘막을 CMP법에 의해 완전히 제거한다. 이에 의하여 관통구멍(114) 내에 접촉용 도전막(118)을, 관통구멍(116) 내에는 축적전극(86)을 자기정합으로 형성한다(도 37c, 도 40c).
그 후에, 예를 들어 CVD법에 의해 막 두께 4nm의 실리콘 질화막을 퇴적하고, 다음에 습식산소 분위기 중에서 800℃, 10분간의 열처리를 하여 실리콘 질화막의 표면을 산화하고, 실리콘 산화막 환산으로 약 4nm의 실리콘 질화 산화막으로 된 유전체막(88)을 형성한다.
다음에 예를 들어 CVD법에 의해 막 두께 약 100nm의 인을 함유한 다결정 실리콘막을 퇴적한다(도 33a, 도 41a).
이어서 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적하여 층간 절연막(122)을 형성한다(도 38b, 도 41b).
그 후에 층간 절연막(122)과 다결정 실리콘막(120)을 패터닝하여, 다결정 실리콘막(120)으로 된 대향전극(90)을 형성한다.
다음에 전면에, 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적하고, 그 후에 이방성 에칭을 하여 층간 절연막(122) 및 대향전극(90)의 측벽에 측벽 절연막(124)을 형성한다(도 39a, 도 42a). 이 때, 접촉용 도전막(118)상의 유전체막(88)을 제거하여, 접촉용 도전막(118)을 노출해 둔다.
이어서 예를 들어 스퍼터법에 의해 막 두께 약 50nm의 티탄막을, CVD법에 의해 막 두께 약 50nm의 TiN막을, 막 두께 약 200nm의 텅스텐막을 연속해서 성막한다. 그 후에 통상의 리소그래피공정 및 에칭공정에 의해 W막/TiN막/Ti막으로 된 적층막을 패터닝하여, 비트선(74)를 형성한다(도 39b, 도 42b).
이렇게 하여 1 트랜지스터, 1 캐퍼시터로 된 메모리 셀을 갖는 DRAM을 구성한다.
이와 같이 본 실시예에 의하면, 제2 실시예에 의한 자기정합 접점의 형성방법을 이용함으로써, 커패시터의 상층에 비트선을 갖는 DRAM을 구성할 수도 있다.
그리고 상기 실시예에서는 도 7에 나타낸 레이아우트에 의거해서 DRAM을 구성하는 예를 나타내었으나, 에를 들어 도 3에 나타낸 평면 레이아우트에 의거해서 도 43에 나타낸 바와 같이 DRAM을 구성할 수도 있다. 그리고 도 43에 나타낸 DRAM은 도 3에 나타낸 레이아우트를 채택함으로써, 상술한 제조방법에 의해 제조할 수가 있다.
또 상기 실시예에서는, 예를 들어 동일 출원인에 의한 일본국 특개평 8-274278호 공보에 기재한 DRAM에 적용한 예를 나타내고 있으나, 기타 구조의 디바이스에 대해서도 마찬가지로 적용할 수가 있다.
(제10 실시예)
본 발명의 제10 실시예에 의한 반도체장치 및 그 제조방법에 대해 도 44∼도 46을 사용해서 설명한다. 그리고 도7∼도 43에 나타낸 제3∼제9 실시예에 의한 반도체장치 및 그 제조방법과 동일한 구성요소에는 동일한 부호를 붙이고 설명을 생략 또는 간략하게 한다.
도 44는 본 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도, 도 45 및 도 46은 본 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도이다.
제3∼제9 실시예에 의한 반도체장치 및 그 제조방법에서는 제1 또는 제2 실시예에 의한 자기정합 접점의 형성방법을 이용한 DRAM에 대해 나타냈으나, 도 51에 나타낸 종래의 반도체장치의 제조방법을 적용할 경우라도, 접촉구멍을 개구할 때의 포토레지스트 크기를 크게 하고, 또한 위치맞춤 여유를 크게 할 수가 있다.
본 실시예에서는 종래의 자기정합 접점 형성기술에 있어서, 리소그래피를 간략하게 할 수 있는 반도체장치 및 그 제조방법을 제공한다.
먼저 본 실시예에 의한 반도체장치의 구조에 대해 도 44를 사용하여 설명한다. 또한 장치의 평면도는 도 7에 나타낸 제3 실시예에 의한 반도체장치와 마찬가지이다. 도 36은 도 7의 X-X'선 단면의 개략 단면도이다. Y-Y'선 단면은 제3 실시예의 의한 반도체장치와 마찬가지이다.
실리콘기판(50)에는 실리콘기판(50) 내에 매립하여 형성된, 소자간을 분리하기 위한 소자 분리막(52)이 형성되어 있다. 소자 분리막(52)이 형성된 실리콘기판(50)상에는 도면의 세로방향으로 서로 평행하게 뻗는 복수의 워드선(56)이 게이트 절연막(54)을 통해서 형성되어 있다. 워드선(56)의 상면은 에칭 스토퍼막(58)으로 덮어지며, 워드선의 측벽은 에칭 스토퍼막과 에칭특성이 거의 같은 측벽 절연막(126)으로 덮혀 있다. 워드선(56) 양측의 실리콘기판(50)에는 불순물 확산층(60, 62)이 형성되어 있으며, 워드선(56)으로 구성되는 게이트전극, 불순물 확산층(60, 62)으로 전송 트랜지스가가 구성되어 있다. 워드선(56)간에는 에칭 스토퍼막(58)과 거의 같은 높이의 층간 절연막(64)이 매립되어 있다. 에칭 스토퍼막(58) 및 층간 절연막(64)상에는 도면의 가로방향으로 서로 평행하게 뻗는 복수의 비트선(74)이 형성되어 있다. 비트선(74)은 소자 분리막(52)에 의해 구획된 활성영역과 교차하는 장소에서, 한쪽의 불순물 확산층(60)에 접속되어 있다. 다른 쪽 불순물 확산층(62)상에는 축적전극(86)이 형성되어 있다. 축적전극(86)상에는 유전체막(88)을 통해서 대향전극(90)이 형성되어 있으며, 이렇게 하여 축적전극(86), 유전체막(88), 대향전극(90)으로 된 커패시터가 구성되어 있다.
이와 같이 1 트랜지스터, 1 커패시터로 된 메모리 셀을 갖는 DRAM이 구성되어 있다.
이하, 본 실시예에 의한 반도체장치의 제조방법에 따라, 본 실시예에 의한 반도체장치 및 그 제조방법을 상세히 설명한다. 도 45 및 도 46은 도 7의 X-X'선 단면의 공정 단면도이다.
우선, 예를 들어 p형 실리콘기판(50)상의 소자분리영역이 되는 영역에, 통상의 리소그래피기술 및 에칭기술을 이용해서 홈을 형성한다.
다음에 예를 들어 CVD법에 의해 실리콘 산화막을 퇴적하고, 그 후에 그 표면을 연마해서 실리콘기판(50)에 형성된 홈 내에만 실리콘 산화막을 잔존시킨다. 이렇게 하여 실리콘기판(50) 내에 매립되어 형성된 소자 분리막(52)를 형성한다.
이어서 소자 분리막(52)을 형성한 실리콘기판(50)을 열산화하여 실리콘기판(50) 표면에, 예를 들어 막 두께 약 6nm의 게이트 절연막(54)을 형성한다.
그 후에 게이트 절연막(54)상에, 예를 들어 CVD법에 의해 막 두께 약 100nm의 다결정 실리콘막과, 막 두께 약 100nm의 WSi막을 퇴적한다. 이와 같이 퇴적한 다결정 실리콘막 및 WSi막으로 된 폴리사이드막은 워드선이 되는 막이다.
다음에 폴리사이드막상에, 예를 들어 CVD법에 의해 막 두께 약 200nm의 실리콘 질화막을 퇴적한다. 실리콘 질화막은 층간 절연막을 에칭할 때에 사용하는 에칭 스토퍼막이 되는 막이다.
이어서 통상의 리소그래피기술 및 에칭기술에 의해 실리콘 질화막, 폴리사이드막으로 된 적층막을 패터닝하여, 상면이 실리콘 질화막으로 된 에칭 스토퍼막(58)으로 덮힌 폴리사이드 구조의 워드선(56)을 형성한다.
그 후에 워드선(56)을 마스크로 하여 실리콘기판(50)에 예를 들어 인 이온을 이온주입하고, 활성영역에 불순물 확산층(60, 62)을 형성한다(도 9a, 도 11a). 예를 들어 인 이온을 가속 에너지 30keV, 도즈량 2×1013cm-2의 조건에서 이온주입하여 불순물 확산층(60, 62)을 형성한다.
이어서 전면에, 예를 들어 CVD법에 의해 막 두께 약 80nm의 실리콘 질화막을 퇴적하고, 그 후에 이방성 에칭을 하여, 워드선(56) 및 에칭 스토퍼막(58)의 측벽에 측벽 절연막(126)을 형성한다(도 45a). 워드선(56)은 에칭 스토퍼막(58), 측벽 절연막(126)으로 완전히 덮이게 된다.
이어서 전면에, 예를 들어 CVD법에 의해 막 두께 약 50nm의 실리콘 산화막과 막 두께 약 200nm의 BPSG막을 퇴적하고, 그 후에 예를 들어 CMP법에 의해 에칭 스토퍼막(58)이 노출할 때까지 연마해서, 워드선(56)간에 매립된 층간 절연막(64)를 형성한다(도 45b).
그 후에 통상의 리소그래피기술을 이용해서 층간 절연막(64)상에 불순물 확산층(60)을 노출하는 접촉구멍을 형성하기 위한 포토레지스트(66)를 형성한다(도 45c). 워드선(56)상에는 에칭 스토퍼막(58)이 형성되어 있으므로, 개구부(68)는 워드선(56)상에 뻗도록 배치할 수가 있다. 따라서 포토레지스트(66)는, 예를 들어 도 13a에 나타낸 제3 실시예에 의한 반도체장치의 제조방법과 마찬가지 패턴을 채택할 수가 있다. 따라서 포토레지스트(66)를 형성하기 위한 리소그래피에서는 위치맞춤 여유를 크게 할 수 있으며, 또한 패턴 크기를 크게 할 수 있으므로, 리소그래피공정을 간략하게 할 수가 있다.
이어서 포토레지스트(66), 에칭 스토퍼막(58), 측벽 절연막을 마스크로 하여, 실리콘 질화막의 에칭속도가 충분히 적게 되는 조건에서 층간 절연막(64)을 이방성 에칭하여, 불순물 확산층(60)상에 개구된 접촉구멍(70)을 형성한다(도 46a). 포토레지스트(66) 및 에칭 스토퍼막(58)을 마스크로 함으로써, 접촉구멍(70)은 도 13b에 나타낸 바와 같이 개구된다.
그 후에 예를 들어 CVD법에 의해 막 두께 약 50nm의 인을 함유한 다결정 실리콘막과, 막 두께 약 100nm의 WSi막과, 막 두께 약 200nm의 실리콘 질화막을 연속해서 퇴적한다.
다음에 통상의 리소그래피기술 및 에칭기술에 의해 실리콘 질화막과, WSi막과, 다결정 실리콘막으로 된 적층막을 패터닝하여, 상면이 실리콘 질화막으로 된 에칭 스토퍼막(76)으로 덮힌 폴리사이드 구조로 된 비트선(74)을 형성한다(도 46c).
이어서, 예를 들어 도 10a∼도 10c에 나타낸 제3 실시예에 의한 반도체장치의 제조방법에서와 마찬가지로, 축적전극(86), 유전체막(88), 대향전극(90)으로 된 커패시터를 형성한다(도 46c).
이렇게 하여 1 트랜지스터, 1 커패시터로 된 메모리를 갖는 DRAM을 구성한다.
이와 같이 본 실시예에 의한 반도체장치의 제조방법에 의하면, 종래의 자기정합 접점에 사용된 구조를 적용할 경우라도, 접촉구멍을 개구할 때의 포트레지스트를 크게 하고, 또한 위치맞춤 어긋남 여유를 크게할 수가 있다. 따라서 비트선 접촉구멍을 개구할 때의 리소그래피공정을 간략하게 할 수가 있다.
그리고 상기 실시예에서는 워드선(56)상에 바로 에칭 스토퍼막(58)을 형성하였으나, 제4 실시예에 나타낸 반도체장치와 같이, 워드선(56)과 에칭 스토퍼막(58) 사이에 유전율이 적은 절연막(94)을 형성할 경우에도 마찬가지로 적용할 수가 있다.
이상과 같이 본 발명에 의하면, 하지 기판과, 하지 기판에 형성되어 인접하는 2개의 도전체 패턴을 갖는 제1 도전막과, 제1 도전막의 상면을 덮는 에칭 스토퍼막과, 에칭 스토퍼막상 및 하지 기판상에 형성된 절연막으로서 2개의 도전체 패턴간의 하지 기판에 달하며, 단부가 2개의 도전체 패턴상의 에칭 스토퍼막상에 위치한 접촉구멍이 형성된 제1 절연막과, 접촉구멍 내의 제1 도전막 및 에칭 스토퍼막의 측벽에 형성된 측벽 절연막으로 반도체장치를 구성하므로, 접촉구멍의 형성과정에서 포토레지스트의 개구 크기를 크게 할 수 있으며, 또한 위치맞춤 어긋남 여유를 크게 할 수가 있다.
또 에칭 스토퍼막은 도전막의 평탄부에 형성되어 있으므로, 에칭 스토퍼막을 마스크로 하여 제1 절연막을 에칭하는 과정에서, 에칭 스토퍼막의 막의 감소를 억제할 수가 있다. 이에 따라 접촉구멍의 에칭과정에서, 도전막이 접점내에 노출하는 것을 억제할 수가 있다.
또 상술한 구성으로 함으로써, 접촉구멍을 개구할 때의 측벽 절연막을 마스크로 할 필요가 없으므로, 측벽 절연막으로서 실리콘 산화막을 적용할 수가 있다. 이에 따라 실리콘 질화막을 측벽 절연막으로 사용하는 종래의 반도체장치와 비교해서 트랜지스터의 핫캐리러효과에 대한 내성을 향상시킬 수가 있다.
하지 기판과, 하지 기판에 형성되어 인접하는 복수의 도전체 패턴을 갖는 제1 도전막과, 제1 도전막의 상면을 덮는 에칭 스토퍼막과, 복수의 도전체 패턴 사이에 매립하여 형성된 절연막으로서, 도전체 패턴 사이의 하지 기판에 달하며, 단부가 도전체 패턴으로 구획된 접촉구멍이 형성된 제1 절연막과, 접촉구멍 내의 제1 도전막 및 에칭 스토퍼막의 측벽에 형성된 측벽 절연막을 갖는 것을 특징으로 하는 반도체장치를 구성하여도 마찬가지 효과를 얻을 수가 있다.
이와 같은 반도체장치의 구조 및 제조방법은, 예를 들러 DRAM에서의 비트선 접촉구멍이나 축적전극 접촉구멍에 적용할 수가 있다.

Claims (25)

  1. 하지 기판과,
    상기 하지 기판에 형성되어 인접하는 2개의 도전체 패턴을 갖는 제1 도전막과,
    상기 제1 도전막의 상면을 덮는 에칭 스토퍼막과,
    상기 에칭 스토퍼막상 및 상기 하지 기판상에 형성된 절연막으로서 2개의 상기 도전체 패턴간의 상기 하지 기판에 달하며, 단부가 2개의 상기 도전체 패턴상의 상기 에칭 스토퍼막상에 위치한 접촉구멍이 형성된 제1 절연막과,
    상기 접촉구멍 내의 상기 제1 도전막 및 상기 에칭 스토퍼막의 측벽에 형성된 측벽 절연막
    을 갖는 것을 특징으로 하는 반도체장치.
  2. 하지 기판과,
    상기 하지 기판상에 형성되어 인접하는 복수의 도전체 패턴을 갖는 제1 도전막과,
    상기 제1 도전막의 상면을 덮는 에칭 스터퍼막과,
    복수의 상기 도전체 패턴 사이에 매립하여 형성된 절연막으로서 상기 도전체 패턴 사이의 상기 하지 기판에 달하며, 단부가 상기 도전체 패턴으로 구획된 접촉구멍이 형성된 제1 절연막과,
    상기 접촉구멍 내의 상기 제1 도전막 및 상기 에칭 스토퍼막의 측벽에 형성된 측벽 절연막
    을 갖는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서,
    상기 접촉구멍은 상기 제1 도전막의 상기 도전체 패턴을 끼고 인접하여 복수개 형성되어 있는
    것을 특징으로 하는 반도체장치.
  4. 제1항∼제3항 중의 어느 1항에 있어서,
    상기 제1 도전막과 상기 에칭 스토퍼막 사이에 상기 에칭 스토퍼막보다 유전율이 낮은 제2 절연막을 갖는
    것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서,
    상기 에칭 스토퍼막은 도전막으로 형성되어 있는
    것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서,
    상기 제1 절연막상에 형성되어 상기 접촉구멍에서 상기 하지 기판에 접속된 제2 도전막을 더 가지며,
    상기 에칭 스토퍼막은 상기 제1 도전막과 상기 제2 도전막이 교차하는 영역에만 형성되어 있는
    것을 특징으로 하는 반도체장치.
  7. 제2항∼제4항 중의 어느 1항에 있어서,
    상기 측벽 절연막은 상기 에칭 스토퍼막과 에칭특성이 거의 같은 재료로 형성되어 있으며, 상기 적층막 측벽의 전 영역에 형성되어 있는
    것을 특징으로 하는 반도체장치.
  8. 반도체기판과,
    상기 반도체기판상에 형성되어 제1 방향으로 뻗는 복수의 워드선과,
    상기 워드선의 상면을 덮는 에칭 스토퍼막과,
    상기 에칭 스토퍼막상 및 상기 반도체기판상에 형성된 절연막으로서 상기 워드선간의 상기 반도체기판에 달하며, 단부가 상기 워드선상의 상기 에칭 스토퍼막상에 위치한 제1 접촉구멍이 형성된 제1 절연막과,
    상기 제1 접촉구멍 내의 상기 워드선 및 상기 에칭 스토퍼막의 측벽에 형성된 측벽 절연막
    을 갖는 것을 특징으로 하는 반도체장치.
  9. 제8항에 있어서,
    상기 제1 접촉구멍 및/또는 상기 제2 접촉구멍에 매립된 플럭을 더 갖는
    것을 특징으로 하는 반도체장치.
  10. 반도체기판과,
    상기 반도체기판상에 형성되어 제1 방향으로 뻗는 복수의 워드선과,
    상기 워드선 및 상기 반도체기판상에 형성된 제1 절연막과,
    상기 제1 절연막상에 형성되어 제2 방향으로 뻗는 복수의 비트선과,
    상기 비트선의 상면을 덮는 에칭 스토퍼막과,
    상기 에칭 스토퍼막상 및 상기 반도체기판상에 형성된 절연막으로서 상기 비트선간의 상기 반도체기판상에 형성되어, 단부가 상기 비트선상의 상기 에칭 스토퍼막상에 위치한 접촉구멍이 형성된 제2 절연막과,
    상기 접촉구멍 내의 상기 비트선 및 상기 에칭 스토퍼막의 측벽에 형성된 측벽 절연막과,
    상기 접촉구멍을 통해서 상기 반도체기판에 한쪽의 전극이 접속된 캐퍼시터를 더 갖는
    것을 특징으로 하는 반도체장치.
  11. 반도체기판과,
    상기 반도체기판상에 형성되어 제1 방향으로 뻗는 복수의 워드선과,
    상기 워드선 및 상기 반도체기판상에 형성된 제1 절연막과,
    상기 제1 절연막상에 형성되어 제2 방향으로 뻗는 복수의 비트선과,
    상기 비트선의 상면을 덮는 에칭 스토퍼막과,
    복수의 상기 비트선간에 매립하여 형성된 절연막으로서 상기 비트선간의 상기 반도체기판상에 형성되어, 단부가 상기 비트선으로 구획된 접촉구멍이 형성된 제2 절연막과,
    상기 접촉구멍 내의 상기 비트선 및 상기 에칭 스토퍼막의 측벽에 형성된 측벽 절연막과,
    상기 접촉구멍을 통해서 상기 반도체기판에 한쪽의 전극이 접속된 캐퍼시터를 더 갖는
    것을 특징으로 하는 반도체장치.
  12. 제10항 또는 제11항에 있어서,
    상기 커패시터의 상기 한쪽의 전극은 상기 제1 절연막에 매립된 플럭을 통해서 상기 반도체기판에 접속되어 있는
    것을 특징으로 하는 반도체장치.
  13. 하지 기판상에 인접하는 복수의 도전체 패턴을 가지며, 상면이 에칭 스토퍼막으로 덮힌 제1 도전막을 형성하는 제1 도전막 형성공정과,
    복수의 상기 상기 도전체 패턴 사이에 매립된 제1 절연막을 형성하는 제1 절연막 형성공정과,
    상기 에칭 스토퍼막을 마스크로 하여 상기 제1 절연막을 에칭하고, 상기 도전체 패턴 사이의 상기 하지 기판에 달하며, 단부가 상기 도전체 패턴으로 구획된 접촉구멍을 형성하는 접촉구멍 형성공정과,
    상기 접촉구멍 내의 상기 제1 도전막 및 상기 에칭 스토퍼막의 측벽에 측벽 절연막을 형성하는 측벽 절연막 형성공정
    을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제13항에 있어서,
    상기 접촉구멍 형성공정에서는 복수의 상기 도전체 패턴상에 걸치는 개구부를 갖는 포토레지스트와 상기 에칭 스토퍼막을 마스크로 하여 상기 제1 절연막을 에칭하여, 상기 개구부 내에 복수의 상기 접촉구멍을 형성하는
    것을 특징으로 하는 반도체장치의 제조방법.
  15. 제13항 또는 제14항에 있어서,
    상기 제1 도전막 형성공정 전에 상기 하지 기판 내에 매립된 소자 분리막을 형성하는 소자 분리막 형성공정을 더 갖는
    것을 특징으로 하는 반도체장치의 제조방법.
  16. 반도체기판상에 제1 방향으로 뻗으며, 상면이 에칭 스토퍼막으로 덮힌 복수의 워드선을 형성하는 워드선 형성공정과,
    상기 에칭 스토퍼막상 및 상기 반도체기판상에 형성된 제1 절연막을 형성하는 제1 절연막 형성공정과,
    상기 제1 절연막상에 상기 워드선간의 상기 반도체기판에 달하며, 단부가 상기 워드선상의 상기 에칭 스토퍼막상에 위치한 접촉구멍을 형성하는 접촉구멍 형성공정과,
    상기 접촉구멍 내의 상기 워드선 및 상기 에칭 스토퍼막의 측벽에 측벽 절연막을 형성하는 측벽 절연막 형성공정과,
    상기 제1 절연막상에 제2 방향으로 뻗어서 상기 접촉구멍을 통해서 상기 반도체기판에 접속된 복수의 비트선을 형성하는 비트선 형성공정
    을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 반도체기판상에 제1 방향으로 뻗으며, 상면이 에칭 스토퍼막으로 덮힌 복수의 워드선을 형성하는 워드선 형성공정과,
    상기 워드선간에 매립된 제1 절연막을 형성하는 제1 절연막 형성공정과,
    상기 에칭 스토퍼막을 마스크로 하여 상기 제1 절연막을 에칭하고 상기 워드선간의 상기 반도체기판에 달하며, 단부가 상기 워드선으로 구획된 접촉구멍을 형성하는 접촉구멍 형성공정과,
    상기 접촉구멍 내의 상기 워드선 및 상기 에칭 스토퍼막의 측벽에 측벽 절연막을 형성하는 측벽 절연막 형성공정과,
    상기 제1 절연막상에 제2 방향으로 뻗어서 상기 접촉구멍을 통해서 상기 반도체기판에 접속된 복수의 비트선을 형성하는 비트선 형성공정
    을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 반도체기판상에 제1 방향으로 뻗으며, 상면이 에칭 스토퍼막으로 덮힌 복수의 워드선을 형성하는 워드선 형성공정과,
    상기 워드선 및 에칭 스토퍼막의 측벽에 상기 에칭 스토퍼막과 거의 같은 에칭특성을 갖는 측벽 절연막을 형성하는 공정과,
    상기 측벽 절연막이 형성된 상기 워드선간에 매립된 제1 절연막을 형성하는 제1 절연막 형성공정과,
    상기 제1 에칭 스토퍼막 및 상기 제1 측벽 절연막을 마스크로 하여 상기 제1 절연막을 에칭하고 상기 워드선간의 상기 반도체기판에 달하며, 단부가 상기 측벽 절연막으로 구획된 접촉구멍을 형성하는 접촉구멍 형성공정과,
    상기 제1 절연막상에 제2 방향으로 뻗어서 상기 접촉구멍을 통해서 상기 반도체기판에 접속된 복수의 비트선을 형성하는 비트선 형성공정
    을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제17항 또는 제18항에 있어서,
    상기 접촉구멍 형성공정에서는 상기 워드선상에 걸치는 개구부를 갖는 포토레지스트 및 상기 에칭 스토퍼막을 마스크로 하여 상기 제1 절연막을 에칭하고, 상기 개구부 내에 복수의 상기 접촉구멍을 형성하는
    것을 특징으로 하는 반도체장치의 제조방법.
  20. 제16항∼제19항 중의 어느 1항에 있어서,
    상기 비트선 형성공정 전에 상기 접촉구멍 내에 매립된 플럭을 형성하는 플럭 형성공정을 더 갖는
    것을 특징으로 하는 반도체장치의 제조방법.
  21. 반도체기판상에 제1 방향으로 뻗는 복수의 워드선을 형성하는 워드선 형성공정과,
    상기 워드선이 형성된 상기 반도체기판상에 제1 절연막을 형성하는 제1 절연막 형성공정과,
    상기 제1 절연막상에 제2 방향으로 뻗으며 상면이 에칭 스토퍼막으로 덮힌 복수의 비트선을 형성하는 비트선 형성공정과,
    상기 에칭 스토퍼막상 및 상기 제1 절연막상에 제2 절연막을 형성하는 제2 절연막 형성공정과,
    상기 제2 절연막에 상기 워드선간의 상기 반도체기판상에 형성되어, 단부가 상기 비트선상의 상기 에칭 스토퍼막상에 위치한 접촉구멍을 형성하는 접촉구멍 형성공정과,
    상기 접촉구멍 내의 상기 비트선 및 상기 에칭 스토퍼막의 측벽에 측벽 절연막을 형성하는 측벽 절연막 형성공정과,
    상기 제2 절연막상에 상기 접촉구멍을 통해서 상기 반도체기판에 한쪽 전극이 접속된 캐퍼시터를 형성하는 캐퍼시터 형성공정
    을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 반도체기판상에 제1 방향으로 뻗는 복수의 워드선을 형성하는 워드선 형성공정과,
    상기 워드선이 형성된 상기 반도체기판상에 제1 절연막을 형성하는 제1 절연막 형성공정과,
    상기 제1 절연막상에 제2 방향으로 뻗으며 상면이 에칭 스토퍼막으로 덮힌 복수의 비트선을 형성하는 비트선 형성공정과,
    상기 비트선간에 매립된 제2 절연막을 형성하는 제2 절연막 형성공정과,
    상기 에칭 스토퍼막을 마스크로 하여 상기 제2 절연막을 에칭하고 상기 비트선간의 상기 반도체기판상에 형성되어, 단부가 상기 비트선으로 구획된 접촉구멍을 형성하는 접촉구멍 형성공정과,
    상기 접촉구멍 내의 상기 비트선 및 상기 에칭 스토퍼막의 측벽에 측벽 절연막을 형성하는 측벽 절연막 형성공정과,
    상기 제2 절연막상에 상기 접촉구멍을 통해서 상기 반도체기판에 한쪽 전극이 접속된 캐퍼시터를 형성하는 캐퍼시터 형성공정
    을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제21항 또는 제22항에 있어서,
    상기 접촉구멍 형성공정에서는 상기 워드선간의 영역을 교호로 덮는 패턴을 갖는 포토레지스트와 상기 에칭 스토퍼막을 마스크로 하여 상기 제2 절연막을 에칭하여 복수의 상기 접촉구멍을 형성하는
    것을 특징으로 하는 반도체장치의 제조방법.
  24. 제21항∼제23항 중의 어느 1항에 있어서,
    상기 접촉구멍 형성공정에서는 상기 제1 절연막 및 상기 제2 절연막을 에칭하여 상기 반도체기판에 달하며, 단부가 상기 비트선 및 상기 워드선으로 구획된 접촉구멍을 형성하는
    것을 특징으로 하는 반도체장치의 제조방법.
  25. 제21항∼제24항에 있어서,
    상기 비트선 형성공정에서는 도전체로 된 상기 에칭 스토퍼막을 형성하고,
    상기 캐퍼시터 형성공정에서는 상기 에칭 스토퍼막을 상기 캐퍼시터의 상기 한쪽 전극과 같은 패턴으로 가공하는
    것을 특징으로 하는 반도체장치의 제조방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4142228B2 (ja) * 2000-02-01 2008-09-03 株式会社ルネサステクノロジ 半導体集積回路装置
JP5106747B2 (ja) * 2004-10-27 2012-12-26 ルネサスエレクトロニクス株式会社 パターン形成方法、半導体装置の製造方法及び露光用マスクセット
KR100724568B1 (ko) * 2005-10-12 2007-06-04 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR101102766B1 (ko) * 2009-09-18 2012-01-03 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP5731858B2 (ja) * 2011-03-09 2015-06-10 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置の製造方法
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5498889A (en) * 1993-11-29 1996-03-12 Motorola, Inc. Semiconductor device having increased capacitance and method for making the same
JPH0837181A (ja) 1994-07-21 1996-02-06 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR100215759B1 (ko) * 1994-12-19 1999-08-16 모리시타 요이치 반도체 장치 및 그 제조방법
JP2663900B2 (ja) * 1995-02-28 1997-10-15 日本電気株式会社 半導体装置の製造方法
JP3532325B2 (ja) * 1995-07-21 2004-05-31 株式会社東芝 半導体記憶装置
JPH0964179A (ja) * 1995-08-25 1997-03-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3795634B2 (ja) * 1996-06-19 2006-07-12 株式会社東芝 半導体装置の製造方法

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