JP2005217438A - 半導体装置 - Google Patents
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Abstract
【解決手段】
前記層間絶縁膜中にコンタクトホールを形成し、前記コンタクトホールの側壁を覆う側壁絶縁膜を形成し、さらに前記側壁絶縁膜を覆う導電性側壁膜を形成し、前記コンタクトホールにおいて、前記導電性側壁膜を覆い前記基板表面とコンタクトするように形成された第2の導電層を形成する。
【選択図】 図18
Description
請求項1に記載したように、
基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に第1および第2のコンタクトホールを形成する工程と、
前記層間絶縁膜上に、誘電体膜を、前記第1および第2のコンタクトホールを含むように堆積する工程と、
前記第2のコンタクトホールをマスクで保護し、前記誘電体膜をエッチバックすることにより、前記第1のコンタクトホールの側壁に、前記誘電体膜により側壁絶縁膜を形成する工程と、
誘電体膜上に、前記第1および第2のコンタクトホールを含むように導体膜を堆積する工程と、
前記導体膜をパターニングすることにより、前記第1のコンタクトホールを前記側壁絶縁膜を介して覆う第1の電極と、前記第2のコンタクトホールを前記誘電体膜を介して覆う第2の電極とを形成する工程とを含むことを特徴とする半導体装置の製造方法により、または
請求項2に記載したように、
基板と、
前記基板上に形成された第1の導電層と、
前記基板上に前記第1の導電層を覆うように形成された層間絶縁膜と、
前記層間絶縁膜中に、前記基板を露出するように形成されたコンタクトホールと、
前記コンタクトホールの側壁を覆う側壁絶縁膜と、
前記側壁絶縁膜を覆う導電性側壁膜と、
前記コンタクトホールにおいて、前記導電性側壁膜を覆い前記基板表面とコンタクトするように形成された第2の導電層とよりなることを特徴とする半導体装置により、または
請求項3に記載したように、
さらに前記層間絶縁膜は、前記第1の導電層を露出する開口部を含み、前記開口部の側壁面および底面は、前記側壁絶縁膜と実質的に同一組成の絶縁膜で覆われ、前記絶縁膜は、前記導電性側壁膜と実質的に同一組成の導電膜により覆われ、さらに前記導電膜上には前記第2の導電層と実質的に同一組成の電極が形成されることを特徴とする請求項2記載の半導体装置により、または
請求項4に記載したように、
前記導電性側壁膜は、不純物元素を第1の濃度にドープされたポリシリコンよりなり、前記第2の導電層は、前記不純物元素を第2のより高い濃度にドープされたポリシリコンとWとの積層膜よりなることを特徴とする請求項2または3記載の半導体装置により、または
請求項5に記載したように、
基板上に第1の導電層を形成する工程と、
前記基板上に、前記第1の導電層を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記基板表面を底面において露出するコンタクトホールを形成する工程と、
前記基板上に、前記コンタクトホールの側壁面と前記底面とを覆うように絶縁膜を堆積する工程と、
前記絶縁膜上に導電膜を堆積する工程と、
前記絶縁膜および前記導電膜を、前記基板の主面に対して略垂直方向に作用する異方性エッチングにより、前記層間絶縁膜の表面から除去し、前記コンタクトホールの底面において前記基板表面を露出すると同時に、前記コンタクトホールの側壁面に前記絶縁膜と前記導電膜とを積層した構造の側壁膜を形成する工程と、
前記コンタクトホール上に、前記基板表面および前記側壁膜に接して第2の導電層を形成する工程とを含むことを特徴とする半導体装置の製造方法により、または
請求項6に記載したように、
さらに、前記側壁膜を形成する工程の後、前記第2の導電層を形成する工程に先立ち、前記露出した基板表面の自然酸化膜をウェットエッチングにより除去する工程を含むことを特徴とする請求項5記載の半導体装置の製造方法により、または
請求項7に記載したように、
さらに、前記層間絶縁膜中に前記第1の導体層を露出する開口部を形成する工程と、前記開口部の側壁面と底面とを、前記絶縁膜および導電膜により順次覆う工程とを含み、前記開口部を形成する工程は前記コンタクトホールを形成する工程と同時に実行され、前記開口部の側壁面と底面とを前記絶縁膜により覆う工程は、前記コンタクトホールの側壁面と底面とを前記絶縁膜で覆う工程と同時に実行され、また前記開口部において前記絶縁膜の上に前記導電膜をさらに形成する工程は、前記コンタクトホールにおいて前記絶縁膜の上に前記導電膜を形成する工程と同時に実行されることを特徴とする請求項5または6記載の半導体装置の製造方法により、または
請求項8に記載したように、
さらに、前記開口部において、前記導電膜上に電極を形成する工程を含み、前記電極を形成する工程は、前記第2の導電層を形成する工程と同時に実行されることを特徴とする請求項7記載の半導体装置の製造方法により、解決する。
本発明の第1の特徴によれば、基板上にメモリセル領域と周辺領域とを有する半導体装置の製造において、メモリセル領域にメモリセルキャパシタを形成するに先立って、基板上の層間絶縁膜の厚さを、前記メモリセル領域において周辺領域よりも薄くなるようにすることにより、メモリセルキャパシタの形成に伴うドライエッチング工程により、周辺回路領域において層間絶縁膜の膜厚が減少し、メモリセル領域と周辺回路領域との間の境界部において大きな段差が生じる問題が軽減される。
図3(A)〜図5(F)は本発明の第1実施例によるDRAMの製造工程を示す。
[第2実施例]
ところで、先の実施例によるDRAMでは、図9に示すようにメモリセル領域30Aと周辺領域30Bとの間の段差部S3に、前記蓄積電極41あるいは対向電極43をパターニングにより形成する際に導体層の一部が前記段差部に沿ってパターン42Xとして残留してしまう場合がある。
[第3実施例]
図12は図1のDRAM10に類似した、ただし周辺領域10Bに前記キャパシタCの他にフィールド絶縁膜12A上に形成された別のキャパシタDを含むDRAM60の構成を示す。ただし図12中、先に図1で説明した部分には同一の参照符号を付し、説明を省略する。
[第4実施例]
図14は本発明の第4実施例によるDRAM80の全体構造図を示す。ただし図14中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
[第5実施例]
図15は、図1の従来のDRAM10のメモリセル領域10A近傍を詳細に示す。ただし図15中、先に説明した部分には同一の参照符号を付し、説明を省略する。
[第6実施例]
図18(A)〜(C)は、本発明の第6実施例によるDRAM70Aの製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
[第7実施例]
図19(A)〜図21(D)は本発明の第7実施例による、アナログ集積回路とDRAMとを共通基板101上にモノリシックに集積化した半導体集積回路200の製造工程を示す。
[第8実施例]
図22(A)〜(B)は、本発明の第8実施例による半導体装置220の製造工程を示す。ただし、図22(A),(B)中、先に説明した部分には同一の参照符号を付し、説明を省略する。
[第9実施例]
図23(A)〜24(C)は、本発明の第9実施例による半導体装置230の製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
[第10実施例]
図25(A)〜28(G)は、本発明の第10実施例による半導体装置240の製造工程を示す。
[第11実施例]
図29(A)〜30(C)は、本発明の第11実施例による半導体装置250の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
[第12実施例]
図31(A)〜32(D)は、本発明の第12実施例による半導体装置260の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
[第13実施例]
図33は、先に説明した図21(D)の半導体装置200において、前記アナログ集積回路形成領域のキャパシタCに電気的にコンタクトをとるための、本発明の第13実施例による構成を示す。ただし図33中、先に説明した部分には同一の参照符号を付し、説明を省略する。
[第14実施例]
図34は、先に説明した図30(C)の半導体装置250において、前記アナログ集積回路形成領域のキャパシタCに電気的にコンタクトをとるための、本発明の第14実施例による構成を示す。
10A,30A メモリセル領域
10B,30B 周辺領域
11,31 基板
11a〜11h,31a〜31o 拡散領域
12,12A〜12C,33A〜33F フィールド酸化膜
13A〜13D,35A〜35F ゲート電極
13E〜13G,15D,150 キャパシタ電極
13a〜13d,34 ゲート絶縁膜
13e キャパシタ絶縁膜
14,16,20,36,38,44 層間絶縁膜
14A〜14C,16A,16B,20A,20B,36A〜36D,38A〜38C,44A,44B コンタクトホール
14D 開口部
14a〜14c,16a,16b,36a〜36d,38a〜38c 側壁絶縁膜
15A,15B,37A,37B ビット線電極
15C,37C,37D 電極
17A,17B,41 蓄積電極
18,42 キャパシタ誘電体膜
19,43 対向電極
21A,21B,45A,45B 配線電極
21C,21D,45C,45D 配線パターン
31A〜31C ウェル
38G 溝部
381〜383 層間絶縁膜主面
39,140,160 絶縁膜
40 レジスト
42X 残留導体パターン
42Y 導体パターン
141 アモルファスシリコン膜
101 基板
101A,201C ウェル
102 ゲート酸化膜
103a,108a ポリシリコン膜
103b,108b W膜
103A,106A 下側電極
104 絶縁膜
105,109 層間絶縁膜
105A 開口部
105B,105C 自己整合コンタクトホール
107 キャパシタ絶縁膜
107A,109A コンタクトホール
107B アモルファスシリコン膜
108A 上側電極
108B ビット線電極
109B 側壁絶縁膜
200,220,230,240,250,260 半導体装置
201A 素子分離溝
201B 素子分離絶縁体
202A ゲート酸化膜
202B 熱酸化膜
203 ポリシリコンパターン
204 アモルファスシリコン膜
205 W膜
206 絶縁膜
207,210A ゲート電極
208,211B 側壁酸化膜
209 ポリシリコン膜
210B,212B 引き出し電極
211A 絶縁膜
212A,214A 上側電極
213,213A 絶縁膜
Claims (8)
- 基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に第1および第2のコンタクトホールを形成する工程と、
前記層間絶縁膜上に、誘電体膜を、前記第1および第2のコンタクトホールを含むように堆積する工程と、
前記第2のコンタクトホールをマスクで保護し、前記誘電体膜をエッチバックすることにより、前記第1のコンタクトホールの側壁に、前記誘電体膜により側壁絶縁膜を形成する工程と、
誘電体膜上に、前記第1および第2のコンタクトホールを含むように導体膜を堆積する工程と、
前記導体膜をパターニングすることにより、前記第1のコンタクトホールを前記側壁絶縁膜を介して覆う第1の電極と、前記第2のコンタクトホールを前記誘電体膜を介して覆う第2の電極とを形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 基板と、
前記基板上に形成された第1の導電層と、
前記基板上に前記第1の導電層を覆うように形成された層間絶縁膜と、
前記層間絶縁膜中に、前記基板を露出するように形成されたコンタクトホールと、
前記コンタクトホールの側壁を覆う側壁絶縁膜と、
前記側壁絶縁膜を覆う導電性側壁膜と、
前記コンタクトホールにおいて、前記導電性側壁膜を覆い前記基板表面とコンタクトするように形成された第2の導電層とよりなることを特徴とする半導体装置。 - さらに前記層間絶縁膜は、前記第1の導電層を露出する開口部を含み、前記開口部の側壁面および底面は、前記側壁絶縁膜と実質的に同一組成の絶縁膜で覆われ、前記絶縁膜は、前記導電性側壁膜と実質的に同一組成の導電膜により覆われ、さらに前記導電膜上には前記第2の導電層と実質的に同一組成の電極が形成されることを特徴とする請求項2記載の半導体装置。
- 前記導電性側壁膜は、不純物元素を第1の濃度にドープされたポリシリコンよりなり、前記第2の導電層は、前記不純物元素を第2のより高い濃度にドープされたポリシリコンとWとの積層膜よりなることを特徴とする請求項2または3記載の半導体装置。
- 基板上に第1の導電層を形成する工程と、
前記基板上に、前記第1の導電層を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記基板表面を底面において露出するコンタクトホールを形成する工程と、
前記基板上に、前記コンタクトホールの側壁面と前記底面とを覆うように絶縁膜を堆積する工程と、
前記絶縁膜上に導電膜を堆積する工程と、
前記絶縁膜および前記導電膜を、前記基板の主面に対して略垂直方向に作用する異方性エッチングにより、前記層間絶縁膜の表面から除去し、前記コンタクトホールの底面において前記基板表面を露出すると同時に、前記コンタクトホールの側壁面に前記絶縁膜と前記導電膜とを積層した構造の側壁膜を形成する工程と、
前記コンタクトホール上に、前記基板表面および前記側壁膜に接して第2の導電層を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - さらに、前記側壁膜を形成する工程の後、前記第2の導電層を形成する工程に先立ち、前記露出した基板表面の自然酸化膜をウェットエッチングにより除去する工程を含むことを特徴とする請求項5記載の半導体装置の製造方法。
- さらに、前記層間絶縁膜中に前記第1の導体層を露出する開口部を形成する工程と、前記開口部の側壁面と底面とを、前記絶縁膜および導電膜により順次覆う工程とを含み、前記開口部を形成する工程は前記コンタクトホールを形成する工程と同時に実行され、前記開口部の側壁面と底面とを前記絶縁膜により覆う工程は、前記コンタクトホールの側壁面と底面とを前記絶縁膜で覆う工程と同時に実行され、また前記開口部において前記絶縁膜の上に前記導電膜をさらに形成する工程は、前記コンタクトホールにおいて前記絶縁膜の上に前記導電膜を形成する工程と同時に実行されることを特徴とする請求項5または6記載の半導体装置の製造方法。
- さらに、前記開口部において、前記導電膜上に電極を形成する工程を含み、前記電極を形成する工程は、前記第2の導電層を形成する工程と同時に実行されることを特徴とする請求項7記載の半導体装置の製造方法。
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