JP3355613B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本願の発明は、ＤＲＡＭと称され
ている半導体記憶装置及びその製造方法に関するもので
ある。
ている半導体記憶装置及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】図２は、ビット線シールド型ＤＲＡＭの
メモリセル領域を示しており、図５は、ビット線シール
ド型ＤＲＡＭの一従来例における周辺回路領域を示して
いる。図２に示す様に、メモリセル領域では、Ｓｉ基板
１１にＮ- 型の不純物拡散層１２ａ（図３、図４）、１
２ｂが形成されており、Ｓｉ基板１１上の第１層目の導
電膜であるポリサイド膜１３がワード線になっている。
メモリセル領域を示しており、図５は、ビット線シール
ド型ＤＲＡＭの一従来例における周辺回路領域を示して
いる。図２に示す様に、メモリセル領域では、Ｓｉ基板
１１にＮ- 型の不純物拡散層１２ａ（図３、図４）、１
２ｂが形成されており、Ｓｉ基板１１上の第１層目の導
電膜であるポリサイド膜１３がワード線になっている。
【０００３】そして、Ｓｉ基板１１上の第２層目の導電
膜である多結晶Ｓｉ膜１４ａ、１４ｂが、夫々不純物拡
散層１２ａ、１２ｂに接続しており、Ｓｉ基板１１上の
第３層目の導電膜でありビット線としてのポリサイド膜
１５が、コンタクト孔１６ａを介して多結晶Ｓｉ膜１４
ａに接続している。一方、図５に示す様に、周辺回路領
域におけるポリサイド膜１５は、コンタクト孔１７を介
してＮ+ 型の不純物拡散層２１ａに直接に接続してい
る。
膜である多結晶Ｓｉ膜１４ａ、１４ｂが、夫々不純物拡
散層１２ａ、１２ｂに接続しており、Ｓｉ基板１１上の
第３層目の導電膜でありビット線としてのポリサイド膜
１５が、コンタクト孔１６ａを介して多結晶Ｓｉ膜１４
ａに接続している。一方、図５に示す様に、周辺回路領
域におけるポリサイド膜１５は、コンタクト孔１７を介
してＮ+ 型の不純物拡散層２１ａに直接に接続してい
る。
【０００４】
【発明が解決しようとする課題】ところで、図２にも示
した様に、コンタクト孔１６ａの径は多結晶Ｓｉ膜１４
ａの幅よりも大きいのが一般的である。このため、上層
のポリサイド膜１５と下層のポリサイド膜１３等との間
の絶縁耐圧を確保するために、所定の量しかエッチング
を行わないというコントロールエッチングを行う必要が
ある。ところが、図５に示した様に、周辺回路領域で
は、メモリセル領域のコンタクト孔１６ａよりも深いコ
ンタクト孔１７を形成する必要がある。
した様に、コンタクト孔１６ａの径は多結晶Ｓｉ膜１４
ａの幅よりも大きいのが一般的である。このため、上層
のポリサイド膜１５と下層のポリサイド膜１３等との間
の絶縁耐圧を確保するために、所定の量しかエッチング
を行わないというコントロールエッチングを行う必要が
ある。ところが、図５に示した様に、周辺回路領域で
は、メモリセル領域のコンタクト孔１６ａよりも深いコ
ンタクト孔１７を形成する必要がある。
【０００５】従って、図５に示した一従来例のビット線
シールド型ＤＲＡＭでは、メモリセル領域のコンタクト
孔１６ａと周辺回路領域のコンタクト孔１７とを整合性
よく形成するということができなかった。なお、コンタ
クト孔１６ａ、１７を互いに別個の工程で形成すれば、
この様な問題は生じないが、今度は工程が多くなるとい
う別の問題が生じる。
シールド型ＤＲＡＭでは、メモリセル領域のコンタクト
孔１６ａと周辺回路領域のコンタクト孔１７とを整合性
よく形成するということができなかった。なお、コンタ
クト孔１６ａ、１７を互いに別個の工程で形成すれば、
この様な問題は生じないが、今度は工程が多くなるとい
う別の問題が生じる。
【０００６】また、ＤＲＡＭでは、メモリセルのキャパ
シタの高さを吸収して、Ａｌ膜２２の高さをメモリセル
領域と周辺回路領域とで等しくするために、メモリセル
領域におけるＳｉ基板１１の表面を周辺回路領域におけ
るＳｉ基板１１の表面よりも低くしている場合が多い。
このため、コンタクト孔１６ａ、１７を形成するための
リソグラフィ工程における露光に際して、メモリセル領
域と周辺回路領域とで同時には十分な焦点深度余裕を得
ることができず、この一従来例は高い歩留りでは製造す
ることができなかった。
シタの高さを吸収して、Ａｌ膜２２の高さをメモリセル
領域と周辺回路領域とで等しくするために、メモリセル
領域におけるＳｉ基板１１の表面を周辺回路領域におけ
るＳｉ基板１１の表面よりも低くしている場合が多い。
このため、コンタクト孔１６ａ、１７を形成するための
リソグラフィ工程における露光に際して、メモリセル領
域と周辺回路領域とで同時には十分な焦点深度余裕を得
ることができず、この一従来例は高い歩留りでは製造す
ることができなかった。
【０００７】
【課題を解決するための手段】請求項１の半導体記憶装
置は、トランジスタ２７とキャパシタ５４とでメモリセ
ルが構成されており、前記トランジスタ２７の一方の第
１の不純物拡散層１２ａに、この第１の不純物拡散層１
２ａ上の第１のコンタクト孔３６ａ、第１の導電膜１４
ａ及び第２のコンタクト孔１６ａを介して、ビット線１
５が接続されている半導体記憶装置において、周辺回路
領域の第２の不純物拡散層２１ａに、この第２の不純物
拡散層２１ａ上の第３のコンタクト孔３６ｃ、前記第１
の導電膜１４ａと同一層の第２の導電膜１４ｃ及び第４
のコンタクト孔１６ｂを介して、前記ビット線１５と同
一層の配線１５が接続されており、前記第１のコンタク
ト孔３６ａと前記第３のコンタクト孔３６ｃとで大きさ
が互いに異なっていることを特徴としている。
置は、トランジスタ２７とキャパシタ５４とでメモリセ
ルが構成されており、前記トランジスタ２７の一方の第
１の不純物拡散層１２ａに、この第１の不純物拡散層１
２ａ上の第１のコンタクト孔３６ａ、第１の導電膜１４
ａ及び第２のコンタクト孔１６ａを介して、ビット線１
５が接続されている半導体記憶装置において、周辺回路
領域の第２の不純物拡散層２１ａに、この第２の不純物
拡散層２１ａ上の第３のコンタクト孔３６ｃ、前記第１
の導電膜１４ａと同一層の第２の導電膜１４ｃ及び第４
のコンタクト孔１６ｂを介して、前記ビット線１５と同
一層の配線１５が接続されており、前記第１のコンタク
ト孔３６ａと前記第３のコンタクト孔３６ｃとで大きさ
が互いに異なっていることを特徴としている。
【０００８】請求項２の半導体記憶装置は、請求項１の
半導体記憶装置において、前記第４コンタクト孔１６ｂ
がゲート電極１３上に位置していることを特徴としてい
る。
半導体記憶装置において、前記第４コンタクト孔１６ｂ
がゲート電極１３上に位置していることを特徴としてい
る。
【０００９】請求項３の半導体記憶装置は、請求項１ま
たは２の半導体記憶装置において、前記第１及び第３の
コンタクト孔３６ａ、３６ｃが、開口３４の内側面に形
成されている側壁３５に囲まれていることを特徴として
いる。
たは２の半導体記憶装置において、前記第１及び第３の
コンタクト孔３６ａ、３６ｃが、開口３４の内側面に形
成されている側壁３５に囲まれていることを特徴として
いる。
【００１０】請求項４の半導体記憶装置の製造方法は、
トランジスタ２７とキャパシタ５４とでメモリセルが構
成されており、前記トランジスタ２７の一方の第１の不
純物拡散層１２ａに、この第１の不純物拡散層１２ａ上
の第１のコンタクト孔３６ａ、第１の導電膜１４ａ及び
第２のコンタクト孔１６ａを介して、ビット線１５が接
続されている半導体記憶装置の製造方法において、前記
第１の不純物拡散層１２ａ上に前記第１のコンタクト孔
３６ａを形成すると同時に、この第１のコンタクト孔３
６ａとは大きさが異なる第３のコンタクト孔３６ｃを周
辺回路領域の第２の不純物拡散層２１ａ上に形成する工
程と、前記第１のコンタクト孔３６ａを介して前記第１
の不純物拡散層１２ａに接続する前記第１の導電膜１４
ａを形成すると同時に、前記第１の導電膜１４ａと同一
層であり前記第３のコンタクト孔３６ｃを介して前記第
２の不純物拡散層２１ａに接続する第２の導電膜１４ｃ
を形成する工程と、前記第１の導電膜１４ａ上に前記第
２のコンタクト孔１６ａを形成すると同時に、前記第２
の導電膜１４ｃ上に第４のコンタクト孔１６ｂを形成す
る工程と、前記第２のコンタクト孔１６ａを介して前記
ビット線１５を前記第１の導電膜１４ａに接続すると同
時に、前記第４のコンタクト孔１６ｂを介して前記ビッ
ト線１５と同一層の配線１５を前記第２の導電膜１４ｃ
に接続する工程とを有することを特徴としている。
トランジスタ２７とキャパシタ５４とでメモリセルが構
成されており、前記トランジスタ２７の一方の第１の不
純物拡散層１２ａに、この第１の不純物拡散層１２ａ上
の第１のコンタクト孔３６ａ、第１の導電膜１４ａ及び
第２のコンタクト孔１６ａを介して、ビット線１５が接
続されている半導体記憶装置の製造方法において、前記
第１の不純物拡散層１２ａ上に前記第１のコンタクト孔
３６ａを形成すると同時に、この第１のコンタクト孔３
６ａとは大きさが異なる第３のコンタクト孔３６ｃを周
辺回路領域の第２の不純物拡散層２１ａ上に形成する工
程と、前記第１のコンタクト孔３６ａを介して前記第１
の不純物拡散層１２ａに接続する前記第１の導電膜１４
ａを形成すると同時に、前記第１の導電膜１４ａと同一
層であり前記第３のコンタクト孔３６ｃを介して前記第
２の不純物拡散層２１ａに接続する第２の導電膜１４ｃ
を形成する工程と、前記第１の導電膜１４ａ上に前記第
２のコンタクト孔１６ａを形成すると同時に、前記第２
の導電膜１４ｃ上に第４のコンタクト孔１６ｂを形成す
る工程と、前記第２のコンタクト孔１６ａを介して前記
ビット線１５を前記第１の導電膜１４ａに接続すると同
時に、前記第４のコンタクト孔１６ｂを介して前記ビッ
ト線１５と同一層の配線１５を前記第２の導電膜１４ｃ
に接続する工程とを有することを特徴としている。
【００１１】
【作用】請求項１の半導体記憶装置では、メモリセルの
トランジスタ２７における第１の不純物拡散層１２ａ及
び周辺回路領域の第２の不純物拡散層２１ａに、互いに
同一層の第１及び第２の導電膜１４ａ、１４ｃを介し
て、ビット線１５及びこのビット線１５と同一層の配線
１５が接続されているので、メモリセル領域でビット線
１５を第１の導電膜１４ａに接続させている第２のコン
タクト孔１６ａと周辺回路領域で配線１５を第２の導電
膜１４ｃに接続させている第４のコンタクト孔１６ｂと
で深さの差が少ない。
トランジスタ２７における第１の不純物拡散層１２ａ及
び周辺回路領域の第２の不純物拡散層２１ａに、互いに
同一層の第１及び第２の導電膜１４ａ、１４ｃを介し
て、ビット線１５及びこのビット線１５と同一層の配線
１５が接続されているので、メモリセル領域でビット線
１５を第１の導電膜１４ａに接続させている第２のコン
タクト孔１６ａと周辺回路領域で配線１５を第２の導電
膜１４ｃに接続させている第４のコンタクト孔１６ｂと
で深さの差が少ない。
【００１２】また、第１及び第２の導電膜１４ａ、１４
ｃを夫々第１及び第２の不純物拡散層１２ａ、２１ａに
接続させている第１及び第３のコンタクト孔３６ａ、３
６ｃで大きさが互いに異なっているので、メモリセル領
域と周辺回路領域とで半導体基板１１の表面に段差があ
っても、これら第１及び第３のコンタクト孔３６ａ、３
６ｃを形成するためのリソグラフィ工程において、小さ
い方のコンタクト孔３６ａに焦点を合わせて露光するこ
とができる。
ｃを夫々第１及び第２の不純物拡散層１２ａ、２１ａに
接続させている第１及び第３のコンタクト孔３６ａ、３
６ｃで大きさが互いに異なっているので、メモリセル領
域と周辺回路領域とで半導体基板１１の表面に段差があ
っても、これら第１及び第３のコンタクト孔３６ａ、３
６ｃを形成するためのリソグラフィ工程において、小さ
い方のコンタクト孔３６ａに焦点を合わせて露光するこ
とができる。
【００１３】また、第１のコンタクト孔３６ａ、第１の
導電膜１４ａ及び第２のコンタクト孔１６ａを介して、
ビット線１５が第１の不純物拡散層１２ａに接続されて
おり、第３のコンタクト孔３６ｃ、第２の導電膜１４ｃ
及び第４のコンタクト孔１６ｂを介して、配線１５が第
２の不純物拡散層２１ａに接続されている。このため、
第１〜第４のコンタクト孔３６ａ、１６ａ、３６ｃ、１
６ｂのアスペクト比が高い必要がなく、これら第１〜第
４のコンタクト孔３６ａ、１６ａ、３６ｃ、１６ｂへの
第１及び第２の導電膜１４ａ、１４ｃやビット線１５や
配線１５の埋め込みも容易である。
導電膜１４ａ及び第２のコンタクト孔１６ａを介して、
ビット線１５が第１の不純物拡散層１２ａに接続されて
おり、第３のコンタクト孔３６ｃ、第２の導電膜１４ｃ
及び第４のコンタクト孔１６ｂを介して、配線１５が第
２の不純物拡散層２１ａに接続されている。このため、
第１〜第４のコンタクト孔３６ａ、１６ａ、３６ｃ、１
６ｂのアスペクト比が高い必要がなく、これら第１〜第
４のコンタクト孔３６ａ、１６ａ、３６ｃ、１６ｂへの
第１及び第２の導電膜１４ａ、１４ｃやビット線１５や
配線１５の埋め込みも容易である。
【００１４】請求項２の半導体記憶装置では、配線１５
を第２の導電膜１４ｃに接続させている第４のコンタク
ト孔１６ｂがゲート電極１３上に位置しているので、こ
の第４のコンタクト孔１６ｂとビット線１５を第１の導
電膜１４ａに接続させている第２のコンタクト孔１６ａ
とで深さの差が更に少ない。
を第２の導電膜１４ｃに接続させている第４のコンタク
ト孔１６ｂがゲート電極１３上に位置しているので、こ
の第４のコンタクト孔１６ｂとビット線１５を第１の導
電膜１４ａに接続させている第２のコンタクト孔１６ａ
とで深さの差が更に少ない。
【００１５】請求項３の半導体記憶装置では、第１及び
第３のコンタクト孔３６ａ、３６ｃが、開口３４の内側
面に形成されている側壁３５に囲まれているので、開口
３４をリソグラフィの限界程度に小さくすると共に側壁
３５を異方性エッチングで形成することによって、第１
及び第３のコンタクト孔３６ａ、３６ｃをリソグラフィ
の限界よりも小さくすることができる。
第３のコンタクト孔３６ａ、３６ｃが、開口３４の内側
面に形成されている側壁３５に囲まれているので、開口
３４をリソグラフィの限界程度に小さくすると共に側壁
３５を異方性エッチングで形成することによって、第１
及び第３のコンタクト孔３６ａ、３６ｃをリソグラフィ
の限界よりも小さくすることができる。
【００１６】請求項４の半導体記憶装置の製造方法で
は、メモリセルのトランジスタ２７における第１の不純
物拡散層１２ａ及び周辺回路領域の第２の不純物拡散層
２１ａに夫々第１及び第２の導電膜１４ａ、１４ｃを接
続させる第１及び第３のコンタクト孔３６ａ、３６ｃで
大きさを互いに異ならせているので、メモリセル領域と
周辺回路領域とで半導体基板１１の表面に段差を設けて
も、これら第１及び第３のコンタクト孔３６ａ、３６ｃ
を形成するためのリソグラフィ工程において、小さい方
のコンタクト孔３６ａに焦点を合わせて露光することが
できる。
は、メモリセルのトランジスタ２７における第１の不純
物拡散層１２ａ及び周辺回路領域の第２の不純物拡散層
２１ａに夫々第１及び第２の導電膜１４ａ、１４ｃを接
続させる第１及び第３のコンタクト孔３６ａ、３６ｃで
大きさを互いに異ならせているので、メモリセル領域と
周辺回路領域とで半導体基板１１の表面に段差を設けて
も、これら第１及び第３のコンタクト孔３６ａ、３６ｃ
を形成するためのリソグラフィ工程において、小さい方
のコンタクト孔３６ａに焦点を合わせて露光することが
できる。
【００１７】また、第１及び第２の不純物拡散層１２
ａ、２１ａに、互いに同一層の第１及び第２の導電膜１
４ａ、１４ｃを介して、ビット線１５及びこのビット線
１５と同一層の配線１５を接続させているので、ビット
線１５を第１の導電膜１４ａに接続させる第２のコンタ
クト孔１６ａと配線１５を第２の導電膜１４ｃに接続さ
せる第４のコンタクト孔１６ｂとで深さの差が少ない。
しかも、第１及び第２の導電膜１４ａ、１４ｃを同時に
形成しているので、第２の導電膜１４ｃを形成すること
によって製造工程が増加することはない。
ａ、２１ａに、互いに同一層の第１及び第２の導電膜１
４ａ、１４ｃを介して、ビット線１５及びこのビット線
１５と同一層の配線１５を接続させているので、ビット
線１５を第１の導電膜１４ａに接続させる第２のコンタ
クト孔１６ａと配線１５を第２の導電膜１４ｃに接続さ
せる第４のコンタクト孔１６ｂとで深さの差が少ない。
しかも、第１及び第２の導電膜１４ａ、１４ｃを同時に
形成しているので、第２の導電膜１４ｃを形成すること
によって製造工程が増加することはない。
【００１８】また、第１のコンタクト孔３６ａ、第１の
導電膜１４ａ及び第２のコンタクト孔１６ａを介して、
ビット線１５を第１の不純物拡散層１２ａに接続してお
り、第３のコンタクト孔３６ｃ、第２の導電膜１４ｃ及
び第４のコンタクト孔１６ｂを介して、配線１５を第２
の不純物拡散層２１ａに接続している。このため、第１
〜第４のコンタクト孔３６ａ、１６ａ、３６ｃ、１６ｂ
のアスペクト比を高くする必要がなく、これら第１〜第
４のコンタクト孔３６ａ、１６ａ、３６ｃ、１６ｂへ第
１及び第２の導電膜１４ａ、１４ｃやビット線１５や配
線１５を埋め込 むことも容易である。
導電膜１４ａ及び第２のコンタクト孔１６ａを介して、
ビット線１５を第１の不純物拡散層１２ａに接続してお
り、第３のコンタクト孔３６ｃ、第２の導電膜１４ｃ及
び第４のコンタクト孔１６ｂを介して、配線１５を第２
の不純物拡散層２１ａに接続している。このため、第１
〜第４のコンタクト孔３６ａ、１６ａ、３６ｃ、１６ｂ
のアスペクト比を高くする必要がなく、これら第１〜第
４のコンタクト孔３６ａ、１６ａ、３６ｃ、１６ｂへ第
１及び第２の導電膜１４ａ、１４ｃやビット線１５や配
線１５を埋め込 むことも容易である。
【００１９】
【実施例】以下、本願の発明の一実施例を、図１〜４を
参照しながら説明する。なお、図５に示した一従来例と
対応する構成部分には、同一の符号を付してある。
参照しながら説明する。なお、図５に示した一従来例と
対応する構成部分には、同一の符号を付してある。
【００２０】図１が本実施例のビット線シールド型ＤＲ
ＡＭのうちの周辺回路領域を示しており、図２がメモリ
セル領域を示しているが、メモリセル領域は上述の一従
来例と実質的に同様の構成を有している。また、図３、
４は、メモリセル領域の製造方法を示している。
ＡＭのうちの周辺回路領域を示しており、図２がメモリ
セル領域を示しているが、メモリセル領域は上述の一従
来例と実質的に同様の構成を有している。また、図３、
４は、メモリセル領域の製造方法を示している。
【００２１】本実施例を製造するためには、図示しては
いないが、既述の様に、Ｓｉ基板１１のうちでメモリセ
ル領域とすべき部分の表面を周辺回路領域とすべき部分
の表面よりも低くする。その後、図２及び図３（ａ）に
示す様に、Ｓｉ基板１１にＰウェル２３を形成し、Ｓｉ
基板１１のうちで素子分離領域とすべき部分の表面にＬ
ＯＣＯＳ法でＳｉＯ2 膜２４を形成する。そして、Ｓｉ
Ｏ2 膜２４に囲まれている素子活性領域の表面にゲート
絶縁膜としてのＳｉＯ2 膜２５を形成し、メモリセル領
域ではワード線となるゲート電極をポリサイド膜１３で
形成する。
いないが、既述の様に、Ｓｉ基板１１のうちでメモリセ
ル領域とすべき部分の表面を周辺回路領域とすべき部分
の表面よりも低くする。その後、図２及び図３（ａ）に
示す様に、Ｓｉ基板１１にＰウェル２３を形成し、Ｓｉ
基板１１のうちで素子分離領域とすべき部分の表面にＬ
ＯＣＯＳ法でＳｉＯ2 膜２４を形成する。そして、Ｓｉ
Ｏ2 膜２４に囲まれている素子活性領域の表面にゲート
絶縁膜としてのＳｉＯ2 膜２５を形成し、メモリセル領
域ではワード線となるゲート電極をポリサイド膜１３で
形成する。
【００２２】その後、ポリサイド膜１３及びＳｉＯ2 膜
２４をマスクにした不純物のイオン注入を行って、メモ
リセル領域及び周辺回路領域にＮ- 型の不純物拡散層１
２ａ〜１２ｄを形成する。そして、ＳｉＯ2 膜２６等で
ポリサイド膜１３の側壁を形成し、ポリサイド膜１３及
びＳｉＯ2 膜２６、２４をマスクにした不純物のイオン
注入を行って、周辺回路領域のみにＮ+ 型の不純物拡散
層２１ａ、２１ｂを形成する。
２４をマスクにした不純物のイオン注入を行って、メモ
リセル領域及び周辺回路領域にＮ- 型の不純物拡散層１
２ａ〜１２ｄを形成する。そして、ＳｉＯ2 膜２６等で
ポリサイド膜１３の側壁を形成し、ポリサイド膜１３及
びＳｉＯ2 膜２６、２４をマスクにした不純物のイオン
注入を行って、周辺回路領域のみにＮ+ 型の不純物拡散
層２１ａ、２１ｂを形成する。
【００２３】ここまでで、メモリセル領域及び周辺回路
領域に、トランジスタ２７、２８が形成される。その
後、常圧ＣＶＤ法かまたはＴＥＯＳを原料とする減圧Ｃ
ＶＤ法で、膜厚が２００ｎｍのＳｉＯ2 膜３１を層間絶
縁膜として全面に堆積させ、このＳｉＯ2 膜３１上の全
面に、膜厚が２００ｎｍの多結晶Ｓｉ膜３２を堆積させ
る。そして、常圧ＣＶＤ法で、膜厚が１５０ｎｍのＳｉ
Ｏ2 膜３３を全面に堆積させる。
領域に、トランジスタ２７、２８が形成される。その
後、常圧ＣＶＤ法かまたはＴＥＯＳを原料とする減圧Ｃ
ＶＤ法で、膜厚が２００ｎｍのＳｉＯ2 膜３１を層間絶
縁膜として全面に堆積させ、このＳｉＯ2 膜３１上の全
面に、膜厚が２００ｎｍの多結晶Ｓｉ膜３２を堆積させ
る。そして、常圧ＣＶＤ法で、膜厚が１５０ｎｍのＳｉ
Ｏ2 膜３３を全面に堆積させる。
【００２４】次に、ＳｉＯ2 膜３３及び多結晶Ｓｉ膜３
２のうちで、図３（ｂ）に示す様に、メモリセル領域の
不純物拡散層１２ａ、１２ｂ上の部分に直径が０．４μ
ｍの開口３４を形成すると同時に、図１に示す様に、周
辺回路領域の不純物拡散層２１ａ上の部分にも直径が
０．６μｍの開口３４を形成する。
２のうちで、図３（ｂ）に示す様に、メモリセル領域の
不純物拡散層１２ａ、１２ｂ上の部分に直径が０．４μ
ｍの開口３４を形成すると同時に、図１に示す様に、周
辺回路領域の不純物拡散層２１ａ上の部分にも直径が
０．６μｍの開口３４を形成する。
【００２５】次に、図３（ｃ）に示す様に、膜厚が１０
０ｎｍの多結晶Ｓｉ膜３５を全面に堆積させ、７５％の
オーバエッチング率で、この多結晶Ｓｉ膜３５の全面を
ＲＩＥで異方性エッチングする。この結果、図４（ａ）
及び図１に示す様に、多結晶Ｓｉ膜３５から成る側壁が
開口３４の内側面に形成される。
０ｎｍの多結晶Ｓｉ膜３５を全面に堆積させ、７５％の
オーバエッチング率で、この多結晶Ｓｉ膜３５の全面を
ＲＩＥで異方性エッチングする。この結果、図４（ａ）
及び図１に示す様に、多結晶Ｓｉ膜３５から成る側壁が
開口３４の内側面に形成される。
【００２６】次に、多結晶Ｓｉ膜３２、３５をマスク及
びストッパにして、ＳｉＯ2 膜３３、３１をＲＩＥで異
方性エッチングする。この結果、ＳｉＯ2 膜３３が除去
されると同時に、図４（ｂ）に示す様に、メモリセル領
域のＳｉＯ2 膜３１には直径が０．２μｍで不純物拡散
層１２ａ、１２ｂに達するコンタクト孔３６ａ、３６ｂ
が形成され、図１に示す様に、周辺回路領域のＳｉＯ2
膜３１には直径が０．４μｍで不純物拡散層２１ａに達
するコンタクト孔３６ｃが形成される。
びストッパにして、ＳｉＯ2 膜３３、３１をＲＩＥで異
方性エッチングする。この結果、ＳｉＯ2 膜３３が除去
されると同時に、図４（ｂ）に示す様に、メモリセル領
域のＳｉＯ2 膜３１には直径が０．２μｍで不純物拡散
層１２ａ、１２ｂに達するコンタクト孔３６ａ、３６ｂ
が形成され、図１に示す様に、周辺回路領域のＳｉＯ2
膜３１には直径が０．４μｍで不純物拡散層２１ａに達
するコンタクト孔３６ｃが形成される。
【００２７】次に、図４（ｃ）に示す様に、多結晶Ｓｉ
膜３７を全面に堆積させ、図４（ｄ）及び図１に示す様
に、不純物拡散層１２ａ、１２ｂ、２１ａ上で孤立して
いるパターンに多結晶Ｓｉ膜３７、３２を加工する。こ
こまでで、多結晶Ｓｉ膜３２、３５、３７が一体化した
多結晶Ｓｉ膜１４ａ〜１４ｃが、不純物拡散層１２ａ、
１２ｂ、２１ａに対応して形成される。
膜３７を全面に堆積させ、図４（ｄ）及び図１に示す様
に、不純物拡散層１２ａ、１２ｂ、２１ａ上で孤立して
いるパターンに多結晶Ｓｉ膜３７、３２を加工する。こ
こまでで、多結晶Ｓｉ膜３２、３５、３７が一体化した
多結晶Ｓｉ膜１４ａ〜１４ｃが、不純物拡散層１２ａ、
１２ｂ、２１ａに対応して形成される。
【００２８】これらの多結晶Ｓｉ膜１４ａ〜１４ｃは、
Ｓｉ基板１１上の第２層目の導電膜になっている。な
お、多結晶Ｓｉ膜１４ａは不純物拡散層１２ａ上からＳ
ｉＯ2膜２４上にまで延在しており、多結晶Ｓｉ膜１４
ｃは不純物拡散層２１ａ上からポリサイド膜１３上にま
で延在している。
Ｓｉ基板１１上の第２層目の導電膜になっている。な
お、多結晶Ｓｉ膜１４ａは不純物拡散層１２ａ上からＳ
ｉＯ2膜２４上にまで延在しており、多結晶Ｓｉ膜１４
ｃは不純物拡散層２１ａ上からポリサイド膜１３上にま
で延在している。
【００２９】次に、不純物を添加したＳｉＨ4 を原料と
するＢＰＳＧ膜や、不純物を添加したＯ3 −ＴＥＯＳを
原料とするＢＰＳＧ膜や、不純物を添加していないＯ3
−ＴＥＯＳを原料とするＳｉＯ2 膜等を堆積させる。そ
して、これらの膜に対してエッチバックやリフロー等を
行って、図１、２に示す様に、平坦な層間絶縁膜４２を
形成する。
するＢＰＳＧ膜や、不純物を添加したＯ3 −ＴＥＯＳを
原料とするＢＰＳＧ膜や、不純物を添加していないＯ3
−ＴＥＯＳを原料とするＳｉＯ2 膜等を堆積させる。そ
して、これらの膜に対してエッチバックやリフロー等を
行って、図１、２に示す様に、平坦な層間絶縁膜４２を
形成する。
【００３０】その後、直径が０．４μｍでありＳｉＯ2
膜２４上で多結晶Ｓｉ膜１４ａに達するコンタクト孔１
６ａと、直径が０．６μｍでありポリサイド膜１３上で
多結晶Ｓｉ膜１４ｃに達するコンタクト孔１６ｂとを、
ＲＩＥで層間絶縁膜４２に同時に形成する。この様にコ
ンタクト孔１６ｂの径がコンタクト孔１６ａの径よりも
大きいので、既述の様にＳｉ基板１１の表面が周辺回路
領域よりもメモリセル領域において低くても、コンタク
ト孔１６ａ、１６ｂを同時に形成するためのリソグラフ
ィ工程における露光に際して、焦点深度余裕が大きい。
膜２４上で多結晶Ｓｉ膜１４ａに達するコンタクト孔１
６ａと、直径が０．６μｍでありポリサイド膜１３上で
多結晶Ｓｉ膜１４ｃに達するコンタクト孔１６ｂとを、
ＲＩＥで層間絶縁膜４２に同時に形成する。この様にコ
ンタクト孔１６ｂの径がコンタクト孔１６ａの径よりも
大きいので、既述の様にＳｉ基板１１の表面が周辺回路
領域よりもメモリセル領域において低くても、コンタク
ト孔１６ａ、１６ｂを同時に形成するためのリソグラフ
ィ工程における露光に際して、焦点深度余裕が大きい。
【００３１】その後、コンタクト孔１６ａ、１６ｂを介
して夫々多結晶Ｓｉ膜１４ａ、１４ｃに接続する様にポ
リサイド膜１５をパターニングしてビット線等を形成
し、メモリセル領域のポリサイド膜１５を層間絶縁膜４
３で覆う。そして、図２に示す様に、多結晶Ｓｉ膜４４
を全面に堆積させ、この多結晶Ｓｉ膜４４のうちで多結
晶Ｓｉ膜１４ｂ上の部分に開口４５を形成する。
して夫々多結晶Ｓｉ膜１４ａ、１４ｃに接続する様にポ
リサイド膜１５をパターニングしてビット線等を形成
し、メモリセル領域のポリサイド膜１５を層間絶縁膜４
３で覆う。そして、図２に示す様に、多結晶Ｓｉ膜４４
を全面に堆積させ、この多結晶Ｓｉ膜４４のうちで多結
晶Ｓｉ膜１４ｂ上の部分に開口４５を形成する。
【００３２】その後、層間絶縁膜４６を全面に堆積さ
せ、多結晶Ｓｉ膜４４をストッパ及びマスクにすると共
に多結晶Ｓｉ膜１４ｂをストッパにして、層間絶縁膜４
６、４３、４２を異方性エッチングする。この結果、層
間絶縁膜４６から成る側壁が開口４５の内側面に形成さ
れると共に、開口４５よりも径が小さくて多結晶Ｓｉ膜
１４ｂに達するコンタクト孔４７が層間絶縁膜４３、４
２に形成される。
せ、多結晶Ｓｉ膜４４をストッパ及びマスクにすると共
に多結晶Ｓｉ膜１４ｂをストッパにして、層間絶縁膜４
６、４３、４２を異方性エッチングする。この結果、層
間絶縁膜４６から成る側壁が開口４５の内側面に形成さ
れると共に、開口４５よりも径が小さくて多結晶Ｓｉ膜
１４ｂに達するコンタクト孔４７が層間絶縁膜４３、４
２に形成される。
【００３３】その後、多結晶Ｓｉ膜５１を全面に堆積さ
せ、多結晶Ｓｉ膜１４ｂ上で孤立しているパターンに多
結晶Ｓｉ膜５１、４４を加工する。これらの多結晶Ｓｉ
膜５１、４４は、一体化してＳｉ基板１１上の第４層目
の導電膜になり、多結晶Ｓｉ膜１４ｂを介して不純物拡
散層１２ｂに電気的に接続している記憶ノード電極にな
る。そして、ＯＮＯ膜５２等とＳｉ基板１１上の第５層
目の導電膜である多結晶Ｓｉ膜５３とを順次に形成し、
この多結晶Ｓｉ膜５３等をプレート電極のパターンに加
工する。
せ、多結晶Ｓｉ膜１４ｂ上で孤立しているパターンに多
結晶Ｓｉ膜５１、４４を加工する。これらの多結晶Ｓｉ
膜５１、４４は、一体化してＳｉ基板１１上の第４層目
の導電膜になり、多結晶Ｓｉ膜１４ｂを介して不純物拡
散層１２ｂに電気的に接続している記憶ノード電極にな
る。そして、ＯＮＯ膜５２等とＳｉ基板１１上の第５層
目の導電膜である多結晶Ｓｉ膜５３とを順次に形成し、
この多結晶Ｓｉ膜５３等をプレート電極のパターンに加
工する。
【００３４】ここまでで、メモリセルを構成するキャパ
シタ５４が形成される。その後、ＳＯＧ膜またはＢＰＳ
Ｇ膜で層間絶縁膜５５を全面に形成し、図１に示す様
に、不純物拡散層２１ｂに達するコンタクト孔５６を層
間絶縁膜５５、４２及びＳｉＯ2 膜３１に形成する。そ
して、コンタクト孔５６を介して不純物拡散層２１ｂに
接続する第１層目のＡｌ膜２２を形成し、更に第２及び
第３層目のＡｌ膜（図示せず）や表面保護膜（図示せ
ず）等を形成して、本実施例を完成させる。
シタ５４が形成される。その後、ＳＯＧ膜またはＢＰＳ
Ｇ膜で層間絶縁膜５５を全面に形成し、図１に示す様
に、不純物拡散層２１ｂに達するコンタクト孔５６を層
間絶縁膜５５、４２及びＳｉＯ2 膜３１に形成する。そ
して、コンタクト孔５６を介して不純物拡散層２１ｂに
接続する第１層目のＡｌ膜２２を形成し、更に第２及び
第３層目のＡｌ膜（図示せず）や表面保護膜（図示せ
ず）等を形成して、本実施例を完成させる。
【００３５】なお、コンタクト孔３６ａ〜３６ｃ、４７
は開口３４、４５よりも径が縮小されているが、この様
にコンタクト孔の径を縮小する方法は本願の出願人によ
る特開平４−１０６９７１号公報及び特開平４−２５８
８７４号公報等にも開示されている。
は開口３４、４５よりも径が縮小されているが、この様
にコンタクト孔の径を縮小する方法は本願の出願人によ
る特開平４−１０６９７１号公報及び特開平４−２５８
８７４号公報等にも開示されている。
【００３６】
【発明の効果】請求項１の半導体記憶装置では、メモリ
セル領域でビット線を第１の導電膜に接続させている第
２のコンタクト孔と周辺回路領域でビット線と同一層の
配線を第２の導電膜に接続させている第４のコンタクト
孔とで深さの差が少ないので、これら第２及び第４のコ
ンタクト孔を同時に整合性よく形成することができ、少
ない工程で製造することができる。
セル領域でビット線を第１の導電膜に接続させている第
２のコンタクト孔と周辺回路領域でビット線と同一層の
配線を第２の導電膜に接続させている第４のコンタクト
孔とで深さの差が少ないので、これら第２及び第４のコ
ンタクト孔を同時に整合性よく形成することができ、少
ない工程で製造することができる。
【００３７】また、第１及び第２の導電膜を夫々第１及
び第２の不純物拡散層に接続させている第１及び第３の
コンタクト孔を形成するためのリソグラフィ工程におい
て、小さい方のコンタクト孔に焦点を合わせて露光する
ことができるので、メモリセル領域と周辺回路領域とで
半導体基板の表面に段差があっても、焦点深度余裕が大
きく、高い歩留りで製造することができる。
び第２の不純物拡散層に接続させている第１及び第３の
コンタクト孔を形成するためのリソグラフィ工程におい
て、小さい方のコンタクト孔に焦点を合わせて露光する
ことができるので、メモリセル領域と周辺回路領域とで
半導体基板の表面に段差があっても、焦点深度余裕が大
きく、高い歩留りで製造することができる。
【００３８】また、第１〜第４のコンタクト孔のアスペ
クト比が高い必要がなく、これら第１〜第４のコンタク
ト孔への第１及び第２の導電膜やビット線や配線の埋め
込みも容易であるので、高集積化が可能である。
クト比が高い必要がなく、これら第１〜第４のコンタク
ト孔への第１及び第２の導電膜やビット線や配線の埋め
込みも容易であるので、高集積化が可能である。
【００３９】請求項２の半導体記憶装置では、メモリセ
ル領域でビット線を第１の導電膜に接続させている第２
のコンタクト孔と周辺回路領域で配線を第２の導電膜に
接続させている第４のコンタクト孔とで深さの差が更に
少ないので、これらのコンタクト孔を同時に更に整合性
よく形成することができ、更に少ない工程で製造するこ
とができる。
ル領域でビット線を第１の導電膜に接続させている第２
のコンタクト孔と周辺回路領域で配線を第２の導電膜に
接続させている第４のコンタクト孔とで深さの差が更に
少ないので、これらのコンタクト孔を同時に更に整合性
よく形成することができ、更に少ない工程で製造するこ
とができる。
【００４０】請求項３の半導体記憶装置では、第１及び
第３のコンタクト孔をリソグラフィの限界よりも小さく
することができるので、高集積化が可能である。
第３のコンタクト孔をリソグラフィの限界よりも小さく
することができるので、高集積化が可能である。
【００４１】請求項４の半導体記憶装置の製造方法で
は、メモリセルのトランジスタにおける第１の不純物拡
散層及び周辺回路領域の第２の不純物拡散層に夫々第１
及び第２の導電膜を接続させる第１及び第３のコンタク
ト孔を形成するためのリソグラフィ工程において、小さ
い方のコンタクト孔に焦点を合わせて露光することがで
きるので、メモリセル領域と周辺回路領域とで半導体基
板の表面に段差を設けても、焦点深度余裕が大きく、高
い歩留りで製造することができる。
は、メモリセルのトランジスタにおける第１の不純物拡
散層及び周辺回路領域の第２の不純物拡散層に夫々第１
及び第２の導電膜を接続させる第１及び第３のコンタク
ト孔を形成するためのリソグラフィ工程において、小さ
い方のコンタクト孔に焦点を合わせて露光することがで
きるので、メモリセル領域と周辺回路領域とで半導体基
板の表面に段差を設けても、焦点深度余裕が大きく、高
い歩留りで製造することができる。
【００４２】また、ビット線を第１の導電膜に接続させ
る第２のコンタクト孔と配線を第２の導電膜に接続させ
る第４のコンタクト孔とで深さの差が少ないので、これ
ら第２及び第４のコンタクト孔を同時に整合性よく形成
することができ、しかも、第２の導電膜を形成すること
によって製造工程が増加することはないので、少ない工
程で製造することができる。
る第２のコンタクト孔と配線を第２の導電膜に接続させ
る第４のコンタクト孔とで深さの差が少ないので、これ
ら第２及び第４のコンタクト孔を同時に整合性よく形成
することができ、しかも、第２の導電膜を形成すること
によって製造工程が増加することはないので、少ない工
程で製造することができる。
【００４３】また、第１〜第４のコンタクト孔のアスペ
クト比を高くする必要がなく、これら第１〜第４のコン
タクト孔へ第１及び第２の導電膜やビット線や配線を埋
め込むことも容易であるので、高集積化が可能である。
クト比を高くする必要がなく、これら第１〜第４のコン
タクト孔へ第１及び第２の導電膜やビット線や配線を埋
め込むことも容易であるので、高集積化が可能である。
【図１】本願の発明の一実施例における周辺回路領域の
側断面図である。
側断面図である。
【図２】本願の発明の一実施例及び一従来例におけるメ
モリセル領域の側断面図である。
モリセル領域の側断面図である。
【図３】本願の発明の一実施例におけるメモリセル領域
の製造工程の前半を順次に示しおり、図２とは異なる位
置における側断面図である。
の製造工程の前半を順次に示しおり、図２とは異なる位
置における側断面図である。
【図４】本願の発明の一実施例におけるメモリセル領域
の製造工程の後半を順次に示しおり、図２とは異なる位
置における側断面図である。
の製造工程の後半を順次に示しおり、図２とは異なる位
置における側断面図である。
【図５】本願の発明の一従来例における周辺回路領域の
側断面図である。
側断面図である。
１２ａ 不純物拡散層 １３ ポリサイド膜 １４ａ 多結晶Ｓｉ膜 １４ｃ 多結晶Ｓｉ膜 １５ ポリサイド膜 １６ｂ コンタクト孔 ２１ａ 不純物拡散層 ２７ トランジスタ ３４ 開口 ３５ 多結晶Ｓｉ膜 ３６ａ コンタクト孔 ３６ｃ コンタクト孔 ５４ キャパシタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 621 C H01L 27/10 681 B H01L 27/10 681 F H01L 21/28 L H01L 21/90 C
Claims (4)
- 【請求項１】 トランジスタとキャパシタとでメモリセ
ルが構成されており、 前記トランジスタの一方の第１の不純物拡散層に、この
第１の不純物拡散層上の第１のコンタクト孔、第１の導
電膜及び第２のコンタクト孔を介して、ビット線が接続
されている半導体記憶装置において、 周辺回路領域の第２の不純物拡散層に、この第２の不純
物拡散層上の第３のコンタクト孔、前記第１の導電膜と
同一層の第２の導電膜及び第４のコンタクト孔を介し
て、前記ビット線と同一層の配線が接続されており、 前記第１のコンタクト孔と前記第３のコンタクト孔とで
大きさが互いに異なっていることを特徴とする半導体記
憶装置。 - 【請求項２】 前記第４のコンタクト孔がゲート電極上
に位置していることを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】 前記第１及び第３のコンタクト孔が、開
口の内側面に形成されている側壁に囲まれていることを
特徴とする請求項１または２記載の半導体記憶装置。 - 【請求項４】 トランジスタとキャパシタとでメモリセ
ルが構成されており、 前記トランジスタの一方の第１の不純物拡散層に、この
第１の不純物拡散層上の第１のコンタクト孔、第１の導
電膜及び第２のコンタクト孔を介して、ビット線が接続
されている半導体記憶装置の製造方法において、 前記第１の不純物拡散層上に前記第１のコンタクト孔を
形成すると同時に、この第１のコンタクト孔とは大きさ
が異なる第３のコンタクト孔を周辺回路領域の第２の不
純物拡散層上に形成する工程と、 前記第１のコンタクト孔を介して前記第１の不純物拡散
層に接続する前記第１の導電膜を形成すると同時に、前
記第１の導電膜と同一層であり前記第３のコンタクト孔
を介して前記第２の不純物拡散層に接続する第２の導電
膜を形成する工程と、前記第１の導電膜上に前記第２のコンタクト孔を形成す
ると同時に、前記第２の導電膜上に第４のコンタクト孔
を形成する工程と、 前記第２のコンタクト孔を介して 前記ビット線を前記第
１の導電膜に接続すると同時に、前記第４のコンタクト
孔を介して前記ビット線と同一層の配線を前記第２の導
電膜に接続する工程とを有することを特徴とする半導体
記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18090793A JP3355613B2 (ja) | 1993-06-25 | 1993-06-25 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18090793A JP3355613B2 (ja) | 1993-06-25 | 1993-06-25 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786529A JPH0786529A (ja) | 1995-03-31 |
| JP3355613B2 true JP3355613B2 (ja) | 2002-12-09 |
Family
ID=16091389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3355613B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4467446B2 (ja) | 2005-02-10 | 2010-05-26 | Ｎｅｃエレクトロニクス株式会社 | 高周波ｉｃ及びｇｐｓ受信機 |
-
1993
- 1993-06-25 JP JP18090793A patent/JP3355613B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0786529A (ja) | 1995-03-31 |
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