JPH0870104A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 メモリセル領域と周辺回路領域とに高低差の
ある半導体装置において工程増加等の問題を生ずること
なく、この高低差を解消して平坦化を促し、これらの領
域に跨がる配線の形成を容易にする。 【構成】 周辺回路領域を覆い、メモリセル領域内には
存在しない絶縁膜を有し、この絶縁膜のエッチング時に
作用するエッチングストッパー膜がメモリセル領域内の
導体パターンの上面と側面とを覆い、メモリセル領域内
の導体パターンの側面を覆うエッチングストッパー膜で
周縁を画定されたコンタクトホールが半導体基板内の拡
散層にまで到達し、容量素子の蓄積電極がこのコンタク
トホールを介して前記拡散層と電気的に接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特にメモリセル領域と周辺回路領域と
に高低差がある半導体記憶装置およびその製造方法に関
する。

【０００２】

【従来の技術】例えば、高集積ＤＲＡＭの製造には、特
開平５−２９９５９９号公報に記載されているように、
次の点で困難があった。すなわち、ＤＲＡＭの高集積化
に伴いメモリセル容量を確保するためにキャパシタ電極
の高さが不可避的に増加し、その結果メモリセル領域と
周辺回路領域との高低差が著しく大きくなってしまう。
また、高集積化は微細化を伴うため、メモリセル領域か
ら周辺回路領域に跨がる配線パターンを形成する際に、
フォトリソグラフィーでの焦点深度余裕が減少してい
る。これら高低差の増大と焦点深度余裕の減少とによっ
て、配線パターンの形成が著しく困難になっている。

【０００３】この困難を解消するために上記特開平５−
２９９５９９号公報は、メモリセル領域に記憶素子であ
るキャパシタを形成した後に周辺回路領域に第１の絶縁
膜を残存させ、次いでメモリセル領域と第１の絶縁膜の
境界部分を埋める第２の絶縁膜を全面に成長させること
を提案している。

【０００４】しかしながら、上記第１の絶縁膜を周辺回
路領域にのみ選択的に残存させるために、フォトリソグ
ラフィー工程を含む付加的な工程が必要になり、製造コ
ストが増加するという欠点があった。

【０００５】K. Sagara らは "1992 Symposium on VLSI
Technology Digest of TechnicalPapers", p.10-11に
おいて、メモリセルアレイと周辺回路領域との高低差を
減ずる別の方法として、予めメモリセルアレイを形成す
る半導体基板面の高さを低くしておく「リセス構造」を
提案している。

【０００６】しかしながらこの場合にも、メモリセルア
レイの高さを減ずるためにフォトリソグラフィー工程を
含む工程を付加することが必要になり、結局は製造コス
トが増加するという欠点が避けられない。その上、フィ
ールド酸化膜、ゲート電極、ビット線等は、予め形成さ
れた低いメモリセルアレイから通常高さの周辺回路にま
で渡ってパターニングしなければならないので、予め設
定された高低差の分だけ焦点深度が減少してしまうとい
う不都合もある。

【０００７】

【発明が解決しようとする課題】本発明は、工程増加等
の問題を生ずることなく、メモリセル領域と周辺回路領
域との高低差を解消し、メモリセル領域と周辺回路領域
とに跨がる配線の形成を容易にした半導体装置およびそ
の製造方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、半導体基板上に、容量素
子で構成されるメモリセルを含むメモリセル領域と、メ
モリセルを制御する周辺回路を含む周辺回路領域とを設
けた半導体装置において、周辺回路領域を覆い、メモリ
セル領域内には存在しない絶縁膜を有し、絶縁膜のエッ
チングに対して有効なエッチングストッパー膜が、メモ
リセル領域内のワード線用導体パターンおよびビット線
用導体パターンの上面および側面を覆い、メモリセル領
域内のワード線用導体パターンの側面を覆うエッチング
ストッパー膜で周縁を画定されたコンタクトホールが、
半導体基板の拡散領域にまで到達し、容量素子の蓄積電
極が、コンタクトホールを介して拡散領域と電気的に接
続していることを特徴とする。

【０００９】絶縁膜の上面の高さを、容量素子の蓄積電
極の高さにほぼ等しくすることが望ましい。

【００１０】また、上記本発明の半導体装置製造方法
は、下記の工程（Ａ）〜（Ｇ）： （Ａ）半導体基板上に、フィールド酸化膜を形成するこ
とにより、容量素子で構成されるメモリセルを形成する
ためのメモリセル領域と、メモリセルを制御する周辺回
路を形成するための周辺回路領域とを画定する工程、
（Ｂ）メモリセル領域および周辺回路領域を含む半導体
基板上に、上面がエッチングストッパー膜で覆われたワ
ード線用導体パターンを形成する工程、（Ｃ）ワード線
用導体パターンとその上面を覆うエッチングストッパー
膜とをマスクとして半導体基板中に不純物を拡散させて
拡散層を形成する工程、（Ｄ）ワード線用導体パターン
の側面を覆うエッチングストッパー膜を形成する工程、
（Ｅ）ワード線用導体パターンおよび拡散層が形成され
た半導体基板上に下層と上層とから成る第１絶縁膜を形
成する工程、（Ｆ）メモリセル領域において、第１絶縁
膜をエッチングにより除去することにより、上面および
側面がそれぞれエッチングストッパー膜で覆われたワー
ド線用導体パターンを残し、同時にワード線用導体パタ
ーンの側面を覆うエッチングストッパー膜で周縁を画定
されメモリセル領域内の拡散層の一方を露出するコンタ
クトホールを形成する工程、および（Ｇ）メモリセル領
域内に、コンタクトホールを充填し且つこれを介して拡
散層に接続する蓄積電極と、対向電極と、これらを絶縁
分離する誘電体膜とから成る容量素子を形成する工程を
含んで成ることを特徴とする。

【００１１】第１絶縁膜の上面の高さを、容量素子の蓄
積電極の高さとほぼ等しくすることが望ましい。

【００１２】

【作用】本発明の半導体装置においては、周辺回路領域
を覆い、メモリセル領域内には存在しない絶縁膜を有
し、絶縁膜のエッチングに対して有効なエッチングスト
ッパー膜がメモリセル領域内のワード線用導体パターン
およびビット線用導体パターンの上面および側面を覆
い、メモリセル領域内のワード線用導体パターンの側面
を覆うエッチングストッパー膜で周縁を画定された蓄積
電極用コンタクトホールが半導体基板の拡散領域にまで
到達し、容量素子の蓄積電極がコンタクトホールを介し
て拡散領域と電気的に接続している構造としたので、絶
縁膜をメモリセル領域内でのみ選択的に除去するエッチ
ング時に、ワード線用導体パターンを覆うエッチングス
トッパー膜によってワード線に対して自己整合させてコ
ンタクトホールを形成することができる。

【００１３】これにより、蓄積電極用コンタクトホール
を形成するための付加的な工程を必要とせずに、メモリ
セル領域と周辺回路領域との高低差を解消することがで
きる。

【００１４】周辺回路領域を覆いメモリセル領域には存
在しない絶縁膜の上面の高さを、容量素子の蓄積電極の
高さにほぼ等しく設定すると、この上に更に形成する絶
縁膜の厚さを少なくして平坦化を実現できる。

【００１５】また、本発明の半導体装置を製造する方法
は、エッチングストッパー膜で上面および側面を覆われ
たワード線用導体パターンと拡散層とが形成された半導
体基板上に下層と上層とから成る第１絶縁膜を形成した
後、メモリセル領域において第１絶縁膜をエッチングに
より除去することにより、同時にワード線用導体パター
ンの側面を覆うエッチングストッパー膜で周縁を画定さ
れメモリセル領域内の拡散層の一方を露出するコンタク
トホールを形成するので、メモリセル領域内の蓄積電極
用コンタクトホールを形成するための付加的な工程を必
要とせずに、メモリセル領域と周辺回路領域との高低差
を解消することができる。

【００１６】その後、このコンタクトホールを充填し且
つこれを介して拡散層に接続する蓄積電極と、対向電極
と、これらを絶縁分離する誘電体膜とから成る容量素子
を形成した後、メモリセル領域および周辺回路領域を覆
う第２絶縁膜を形成して最終的な平坦化を行う。

【００１７】また、本発明の望ましい態様において、半
導体装置を高集積化・微細化するために非常に利用価値
の高い方法として、メモリセル領域において容量素子の
蓄積電極やワード線と半導体基板内の拡散層とのコンタ
クトをとるためのコンタクトホールの有利な形成方法を
提案する。

【００１８】すなわち、高集積化・微細化のためにはビ
ット線・ワード線の幅および間隔ををフォトリソグラフ
ィーで解像可能な最小値に設定することが望ましい。し
かし、通常のフォトリソグラフィープロセスを行ってい
る限り、ビット線等のコンタクトホールの径も当然なが
ら上記の最小値以下にはできない。

【００１９】例えば、ビット線幅もコンタクトホール径
も上記最小値に設定した場合、両者のパターニング時の
位置合わせ誤差により、エッチングマスクとしてのフォ
トレジストパターンが所定部分を完全に覆えず、保護さ
れるべき部分もエッチングされることが避けられない。
そのため、フォトリソグラフィーで解像可能な最小値ま
で微細化することができないという限界があった。

【００２０】以下に提示する本発明の望ましい態様によ
る第１および第２のビット線コンタクトホールの形成方
法は、上記問題を解消し、ワード線・ビット線をフォト
リソグラフィーの解像限界まで微細化することを可能に
する。

【００２１】まず、本発明の望ましい態様による第１の
ビット線コンタクトホール形成方法は、前記の工程
（Ｅ）において第１絶縁膜の下層を形成した後、上層を
形成する前に、下記のサブ工程〜を行うことによ
り、フォトリソグラフィーの解像限界より遙かに小さい
径のコンタクトホールを形成することができる。

【００２２】第１絶縁膜下層内の、メモリセル領域の
拡散層の他方の上方と、周辺回路領域のゲート電極の上
方に、第１絶縁膜下層の厚さよりも浅い開口を各々形成
する工程、 第１絶縁膜下層上にシリコン酸化膜を形成する工程、 シリコン酸化膜の全面に異方性エッチングを施すこと
により、開口の底部周縁コーナーにシリコン酸化膜を環
状に残し、各々の開口の底面から拡散層の他方と、ゲー
ト電極とにそれぞれ達するコンタクトホールであって、
側壁が第１絶縁膜下層から成り上縁が環状のシリコン酸
化膜から成り、この環状シリコン酸化膜によりビット線
用導体パターンの幅よりも小さく規制された直径のコン
タクトホールを形成する工程、および メモリセル領域にはコンタクトホールを介して拡散層
の他方に接続するビット線用導体パターンを、周辺回路
領域にはコンタクトホールを介してゲートに接続するゲ
ート電極引き出しパッドを、上面および側面をそれぞれ
エッチングストッパー膜で覆った状態で形成する工程。

【００２３】このように、環状に残したシリコン酸化膜
によりエッチング径を規制してビット線コンタクトホー
ル径をビット線の幅に比べて非常に小さくできる。これ
により、ワード線・ビット線をフォトリソグラフィーの
解像限界まで微細化しても、それよりも小さい径でコン
タクトホールを形成できる。更に詳細は実施例１で説明
する。

【００２４】次に、本発明の望ましい態様による第２の
ビット線コンタクトホール形成方法は、前記の工程
（Ｅ）において、第１絶縁膜の下層を形成した後、上層
を形成する前に、下記のサブ工程〜を行う。

【００２５】下層上に薄いエッチングストッパー膜を
形成する工程、 薄いエッチングストッパー膜上に第２絶縁膜を形成す
る工程、 下層、薄いエッチングストッパー膜、および第２絶縁
膜の３層を貫通してメモリセル領域内の拡散層の他方を
露出するコンタクトホールであって、ワード線用導体パ
ターンの側面を覆うエッチングストッパー膜で底部周縁
を画定され、ビット線用導体パターンの幅よりも大きい
開口径のコンタクトホールを形成する工程、 全面に導体膜を形成する工程、 全面に、第１および第２絶縁膜のエッチングに対して
有効な別のエッチングストッパー膜を形成する工程、 ビット線用導体パターンを規定するためのフォトレジ
ストパターンを、コンタクトホールに対応する位置に残
すフォトリソグラフィー工程であって、フォトレジスト
露光時のマスクの位置合わせ誤差によりマスクから外れ
たコンタクトホールの部分を充填している厚いフォトレ
ジストが後の現像により除去されずに残るように、露光
量を少なく調節することにより、ビット線用導体パター
ンを規定する部分とコンタクトホール内残留部分とが連
続して成るコンタクトホール部フォトレジストパターン
を形成するフォトリソグラフィー工程、および コンタクトホール部のフォトレジストをマスクとし
て、導体膜と別のエッチングストッパー膜とを一緒にエ
ッチングすることにより、コンタクトホールを介してビ
ット線用導体パターンを拡散層の他方に接続するビット
線コンタクトを、コンタクトホールに対して自己整合さ
せて形成する工程。

【００２６】このように、ビット線形成時のエッチング
マスクとなるフォトレジストパターンを形成する際に露
光量を意図的に少なくして、先に形成されているコンタ
クトホール内のフォトレジストを露光不足の状態にして
現像で除去されずに残存させ、次に行うビット線形成の
ためのエッチングからコンタクトホール内を保護する。

【００２７】これにより、ビット線の幅よりも太いビッ
ト線コンタクトホールでも、コンタクトホール内の望ま
しくない部分のエッチングを確実に防止して、何ら問題
なく形成することができる。したがって、ワード線・ビ
ット線をフォトリソグラフィーの解像限界まで微細化し
ても、何ら問題なくコンタクトホールを形成することが
できる。更に詳細は実施例２で説明する。

【００２８】また、本発明の望ましい態様による容量素
子の蓄積電極の形成方法は、前記の工程（Ｆ）および
（Ｇ）において下記のサブ工程〜を行う。

【００２９】第１絶縁膜の下層を形成した後、上層を
形成する工程、 メモリセル領域内の第１絶縁膜をエッチングしてコン
タクトホールを形成する工程、 全面に導体膜を形成する工程、 導体膜を覆うフォトレジスト層を形成する工程、 周辺回路領域をマスクで覆いフォトレジスト層を露光
する際に、露光量を少なく調節することにより、マスク
で覆われた周辺回路領域内だけでなく、マスクで覆われ
ていないメモリセル領域内のコンタクトホール内にもフ
ォトレジスト層を残すように行うフォトリソグラフィー
工程、および 周辺回路領域とコンタクトホール内とに残したレジス
トをマスクとして導体膜をエッチングすることにより、
コンタクトホールに対して自己整合させて王冠状の蓄積
電極を形成する工程。

【００３０】この場合も、前記第２のビット線コンタク
トホール形成方法と同じ原理で、フォトレジストの露光
量を少なくすることにより、マスクされていないメモリ
セル領域のコンタクトホール内に厚いフォトレジストが
露光不足で残存するようにしておき、この残存フォトレ
ジストをマスクとして導体膜をエッチングしてコンタク
トホール内にのみ導体膜を残し自己整合的に蓄積電極を
形成する。

【００３１】これにより蓄積電極形成のための寸法制御
の厳しいパターン形成工程が不要になる。これについて
も更に詳細は実施例２で説明する。

【００３２】上記望ましい蓄積電極の形成方法におい
て、更に望ましくは、前記工程の後に、フォトレジス
トを除去した後、王冠状の蓄積電極の外側面に接する第
１絶縁膜の一部をエッチングにより除去することによ
り、蓄積電極の外側面の一部を露出させる。これによ
り、王冠状の蓄積電極の周縁部で内外両面をメモリ容量
に寄与させることができる。

【００３３】その後、全面に誘電体膜とその上の第２の
導体膜とを順次形成した後に、周辺回路領域の誘電体膜
および第２の導体膜とを一緒にエッチングして除去する
ことにより、王冠状の蓄積電極と、第２の導体膜から成
る対向電極と、これらを絶縁分離する誘電体膜とから成
る容量素子を形成する。

【００３４】望ましくは、周辺回路領域内でゲート電極
の上面を覆うエッチングストッパー膜は、ゲートに接続
するゲート電極引き出しパッドの上面を覆うエッチング
ストッパー膜よりも厚い。このようにしておくと、１回
のエッチングでゲート電極引き出しパッド上のエッチン
グストッパー膜のみを除去し、ゲート電極上のエッチン
グストッパー膜は厚さが減少するだけで残すことができ
る。

【００３５】以下に、添付図面を参照して、実施例によ
り本発明を更に詳細に説明する。

【００３６】

【実施例】

〔実施例１〕本発明による半導体装置の一例の平面配置
を図１示す。複数のワード線１３ＷＬが縦方向に延び、
複数のビット線２０ＢＬが横方向に延びている。１３Ｇ
はワード線１３ＷＬと同じ層１３で形成されたゲート電
極を示し、１３Ｇ／ＷＬは図示した断面の位置ではワー
ド線１３ＷＬがゲート電極１３Ｇを構成していることを
示す。

【００３７】破線で囲まれた活性領域ＡＣＴとビット線
２０ＢＬとが交差する領域ＢＬＣ（図中×印で表示）
は、ビット線２０ＢＬのコンタクトホールである。蓄積
電極２４（図１３参照）と活性領域ＡＣＴのコンタクト
ホールＳＴＣはビット線２０ＢＬとワード線１３ＷＬと
の隙間に形成される。ワード線１３ＷＬとビット線２０
ＢＬの線幅と間隔は共に０．４μｍとした。これは現在
のフォトリソグラフィーの最小解像値である。

【００３８】図１３は図１の線Ａ−Ａに沿う断面図であ
る。半導体基板１０上に、容量素子で構成されるメモリ
セルを含むメモリセル領域Ｍと、メモリセルを制御する
周辺回路を含む周辺回路領域Ｓとが設けてある。絶縁膜
２３は周辺回路領域Ｓを覆い、メモリセル領域Ｍ内には
存在しない。

【００３９】絶縁膜２３のエッチング時に作用する第１
のエッチングストッパー膜１４，２１と第２のエッチン
グストッパー膜１７，２２とが、メモリセル領域Ｍ内の
導体パターン１３Ｇ，１３ＷＬ，１３Ｇ／ＷＬ，２０Ｂ
Ｌ，２０ＰＡＤの上面と側面とをそれぞれ覆っている。

【００４０】メモリセル領域Ｍ内の前記導体パターン１
３Ｇ，１３Ｇ／ＷＬの側面を覆うエッチングストッパー
膜１７で周縁を画定されたコンタクトホールＳＴＣが、
半導体基板１０にまで到達している。容量素子の蓄積電
極２４が、コンタクトホールＳＴＣを介して半導体基板
１０と電気的に接続している。

【００４１】図３〜図１３を参照して、図１および図１
３に示した半導体装置を本発明により製造するプロセス
の一例を説明する。

【００４２】〔工程１〕（図３参照） シリコン基板１０上に、ＬＯＣＯＳ法によりフィールド
酸化膜１１を形成する。このフィールド酸化膜１１自体
は素子分離領域（ＩＳＯ）を構成し、その両側に活性領
域（ＡＣＴ）を画定する。

【００４３】次に、この活性領域（ＡＣＴ）上にゲート
酸化膜１２を形成する。素子分離領域ＩＳＯ（すなわち
フィールド酸化膜１１）の中央部から左側の活性領域Ａ
ＣＴまでの領域はメモリセル領域Ｍとして用い、素子分
離領域ＩＳＯの中央部から右側の活性領域ＡＣＴまでの
領域は周辺回路領域Ｓとして用いる。

【００４４】〔工程２〕（図４参照） ワード線およびゲート電極用の導体パターンを形成する
ために、ＣＶＤ法により燐（Ｐ）含有ポリシリコン膜１
３を厚さ１５０ｎｍに成長させ、次いでシリコン窒化膜
１４を厚さ３５０ｎｍに成長させる。通常のフォトリソ
グラフィー技術により形成したフォトレジストパターン
をマスクとして、ポリシリコン膜１３およびシリコン窒
化膜１４をエッチングして、上面がシリコン窒化膜１４
で覆われポリシリコン１３から成るゲート電極１３Ｇお
よびワード線１３ＷＬ，１３Ｇ／ＷＬを形成する。

【００４５】ゲート電極１３Ｇとフィールド酸化膜１１
とをマスクとして、燐（Ｐ）イオンを２０ｋｅＶで２×
１０¹³cm^-2注入して、メモリセルトランジスタのソース
・ドレイン領域１５Ａおよび１５Ｂと周辺回路ＬＤＤの
低濃度層１６を形成する。

【００４６】〔工程３〕（図５参照） ＣＶＤ法により、シリコン窒化膜１７を１５０ｎｍに成
長させ、これに異方性エッチングを施してサイドウォー
ル窒化膜１７とする。

【００４７】メモリセル領域Ｍを覆い周辺回路領域Ｓを
露出するフォトレジスト層（図示せず）を形成する。こ
のフォトレジスト層と、フィールド酸化膜１１と、ゲー
ト電極１３Ｇと、サイドウォール１７とをマスクとし
て、Ａｓイオンを２０ｋｅＶで４×１０¹⁵cm^-2注入し
て、周辺回路ＬＤＤの高濃度層１６ｂを形成する。

【００４８】〔工程４〕（図６参照） ＣＶＤ法により、絶縁膜としてＢＰＳＧ膜（borophosph
osilicate glass)１８を厚さ３００ｎｍに成長させる。
窒素ガス雰囲気中で８５０℃・１５分の熱処理を行い、
ＢＰＳＧ膜１８をリフローさせて平坦化する。

【００４９】次いで、通常のフォトリソグラフィー技術
により、ＢＰＳＧ膜１８内の、にメモリセルトランジス
タのソース・ドレイン領域の一方となる拡散領域１５Ａ
の上方と、周辺回路のゲート電極１３Ｇの上方に、直径
０．５μｍで深さ約２８０ｎｍの開口１８Ｃを設ける。
開口１８Ｃはシリコン窒化膜１４，１７には達しておら
ず、これらは露出されずにＢＰＳＧ膜１８内に埋まった
ままになっている。

【００５０】〔工程５〕（図７参照） ＣＶＤ法によりシリコン酸化膜１９を厚さ２００ｎｍに
成長させる。この酸化膜１９の全面に異方性エッチング
を施して、上記の開口１８Ｃ内にビット線コンタクトホ
ールＢＬＣを形成する。ビット線コンタクトホールＢＬ
Ｃ内に、メモリセルトランジスタのソース・ドレイン領
域の一方となる拡散領域１５Ａの上面と、周辺回路のゲ
ート電極１３Ｇの上面が露出される。

【００５１】この異方性エッチングで、開口１８Ｃの底
部周縁のコーナーではシリコン酸化膜１９が除去されず
に残り、それより下方のＢＰＳＧ膜１８のエッチング面
積を小さく規制する。これにより、形成されるコンタク
トホールＢＬＣの直径を開口１８Ｃの直径よりも遙かに
小さくすることができ、フォトリソグラフィーの最小解
像値であるビット線の幅および間隔よりも遙かに小さく
することができる。

【００５２】すなわち、コンタクトホールＢＬＣの最終
的な直径は、開口１８Ｃの直径（０．５μｍ）から、残
留酸化膜１９によるサイドウォールの厚さ（２００ｎｍ
＝０．２μｍ）による縮小分（直径にして０．２μｍ×
２＝０．４μｍ）を差し引いた０．１μｍ（＝０．５μ
ｍ−０．４μｍ）となる。これは、フォトリソグラフィ
ーの最小解像値（０．４μｍ）よりも遙かに小さい。

【００５３】ビット線の幅を０．４μｍとすれば、ビッ
ト線とコンタクトホールの被り余裕として０．１５μｍ
を確保できるので、ビット線を形成するためのエッチン
グの際に、ビット線周辺のシリコン基板１０をエッチン
グすることはない。シリコン基板１０がエッチングされ
てしまうと、ジャンクションリークが発生してデバイス
特性が劣化する。本実施例により、このような不都合の
発生を防止できる。

【００５４】一方、ワード線間隔も０．４μｍであるか
ら、ワード線とビット線コンタクトホールとの余裕も
０．１５μｍとなる。ビット線コンタクトホール内にワ
ード線が露出すると、ビット線とワード線とがショート
してしまう不都合が生ずる。０．１５μｍの余裕があれ
ばこのような不都合を回避できる。

【００５５】ビット線がワード線とショートすることな
く且つビット線で覆われるようにソース・ドレイン領域
の一方とコンタクトする領域は０．４μｍしか存在せ
ず、通常の方法ではこの両方の要請を同時に満たすこと
はできない。しかし、本実施例においては、フォトリソ
グラフィーにより達成できる値以下の微細コンタクトホ
ールの形成が可能なため、上記の両方の要請を同時に満
たすことができる。

【００５６】〔工程６〕（図８参照） メモリセル領域Ｍのビット線と周辺回路領域Ｓのゲート
電極引き出しパッドを構成する導体パターンを形成する
ために、ＣＶＤ法により燐（Ｐ）を含んだポリシリコン
膜（厚さ５０ｎｍ）とタングステンシリサイド膜（厚さ
１２０ｎｍ）とを順次成長させ、積層膜２０とする。

【００５７】この上に、ＢＰＳＧ膜のエッチングに対し
て有効なエッチングストッパー膜として、シリコン窒化
膜（厚さ１５０ｎｍ）２１またはシリコン酸化膜（厚さ
１００ｎｍ）とシリコン窒化膜（厚さ１００ｎｍ）との
積層膜２１を形成する。

【００５８】次いで通常のフォトリソグラフィー技術に
より膜２０および２１を同時パターニングして、シリコ
ン窒化膜２１または積層膜２１でそれぞれ上面が覆われ
たビット線２０ＢＬおよび周辺回路のゲート電極引き出
しパッド２０ＰＡＤを形成する。

【００５９】ここで、シリコン窒化膜２１あるいは積層
膜２１の厚さ（１５０ｎｍあるいは２００ｎｍ）を、前
記窒化膜１４の厚さ（３５０ｎｍ）よりも薄くした。こ
のことは、後に工程１０において、ゲート電極１３Ｇに
対して自己整合的に、ソース・ドレイン領域１６および
ゲート電極引き出しパッド２０ＰＡＤを露出するために
必要である。

【００６０】〔工程７〕（図９参照） ＣＶＤ法によりシリコン窒化膜を厚さ１５０ｎｍに成長
させ、これを異方性イオンエッチングすることによりサ
イドウォール窒化膜２２を形成する。このサイドウォー
ル窒化膜２２は、ＢＰＳＧ膜のエッチングに対して有効
なエッチングストッパー膜として作用する。

【００６１】〔工程８〕（図１０参照） ＣＶＤ法によりＢＰＳＧ膜２３を厚さ５００ｎｍに成長
させる。窒素ガス雰囲気中で８５０℃・１５分の熱処理
を行い、ＢＰＳＧ膜２３をリフローさせて平坦化する。

【００６２】次いで、通常のフォトリソグラフィー技術
により、周辺回路領域Ｓを覆うフォトレジストパターン
を形成する。

【００６３】このフォトレジストパターンをマスクとし
て、シリコン窒化膜１４，１７，２１，２２とのエッチ
ング選択比を確保しつつ、メモリセル領域Ｍ内のＢＰＳ
Ｇ膜１８，２３をエッチングしてメモリセルトランジス
タのソース・ドレイン領域の他方１５Ｂを露出させる。
すなわち、エッチングストッパー膜１７により周縁を画
定された蓄積電極コンタクトホールＳＴＣを形成する。

【００６４】〔工程９〕（図１１参照） ＣＶＤ法により、燐（Ｐ）を含んだポリシリコン膜を厚
さ１００ｎｍに成長させる。これを通常のフォトリソグ
ラフィー技術によりパターニングしてキャパシタの蓄積
電極２４を形成する。

【００６５】このパターニングはキャパシタ面積を大き
くするために異方性エッチングにより行うが、ワード線
１３ＷＬとビット線２０ＢＬとに囲まれた凹部内のポリ
シリコンをエッチングするのは難しい。このような困難
を回避するために、本実施例においては図１に示したよ
うに蓄積電極コンタクトホールＳＴＣをこの凹部に配置
し、その上に蓄積電極２４が位置するようにした。

【００６６】また、周辺回路領域ＳのＢＰＳＧ膜２３の
左端には、結果的に上記ポリシリコンのサイドウォール
２５が形成されるが、特に支障はない。

【００６７】キャパシタの蓄積電極２４と周辺回路領域
Ｓに残したＢＰＳＧ膜２３とがほぼ同じ高さになってい
るため、メモリセル領域Ｍと周辺回路領域Ｓとの高低差
が解消している。

【００６８】〔工程１０〕（図１２参照） ＣＶＤ法により、シリコン窒化膜を厚さ５ｎｍに成長さ
せ、表面を酸化して誘電体膜２６を形成する。

【００６９】次いで、ＣＶＤ法により燐（Ｐ）を含んだ
ポリシリコン膜２７を厚さ１００ｎｍに成長させ、通常
のフォトリソグラフィー技術によりパターニングしてメ
モリセルの対向電極２７とする。

【００７０】ＣＶＤ法により、第２の絶縁膜としてＢＰ
ＳＧ膜２８を厚さ３００ｎｍに成長させる。窒素ガス雰
囲気中で８５０℃・１５分の熱処理を行い、ＢＰＳＧ膜
２８をリフローさせて平坦化する。

【００７１】次いで、通常のフォトリソグラフィー技術
により、周辺回路領域ＳのコンタクトホールＭＣ形成部
以外を覆うフォトレジストパターン（図示せず）を形成
する。

【００７２】このフォトレジストパターンをマスクとし
て、シリコン窒化膜１４，１７，２１，２２とのエッチ
ング選択比を確保しつつＢＰＳＧ膜２８，２３をエッチ
ングしてコンタクトホールＭＣを形成し、周辺回路トラ
ンジスタのソース・ドレイン領域１６を露出する。これ
によりゲート電極１３Ｇに自己整合した状態でソース・
ドレイン領域１６を露出させることができるが、ゲート
電極１３Ｇは露出することはできない。

【００７３】既に説明したように、ゲート電極１３Ｇ上
にはビット線２０ＢＬと同じ積層膜２０（燐含有ポリシ
リコン膜＋タングステンシリサイド膜）から成る引き出
しパッド２０ＰＡＤを形成してある。そして、この引き
出しパッド２０ＰＡＤ上のシリコン窒化膜２１の厚さを
１５０ｎｍとし、ゲート電極１３Ｇ上のシリコン窒化膜
１４の厚さ３５０ｎｍに比べてかなり薄くしてある。

【００７４】このようにしたことにより、ソース・ドレ
イン領域１６を上記のように露出させた後、シリコン窒
化膜２１，１４をエッチングして１５０〜２００ｎｍだ
け除去すると、左のコンタクトホールＭＣ内では引き出
しパッド２０ＰＡＤを露出させながら、右のコンタクト
ホールＭＣ内ではゲート電極１３Ｇの表面のシリコン窒
化膜１４を２００〜１５０ｎｍの厚さに残すことができ
る（図１３参照）。なお、本実施例においては、ＢＰＥ
Ｇ膜２８，２３のエッチング時に有効に作用するエッチ
ングストッパー膜１４，１７，２１，２２として、シリ
コン窒化膜を用いているが、これはシリコン窒化膜に限
定する必要はなく、ＢＰＳＧ膜に対して十分なエッチン
グ選択比を確保できる膜であればよく、例えばアルミナ
膜等を用いてもよい。

【００７５】〔工程１１〕（図１３参照） 金属配線を形成するために、スパッタ法によりチタン膜
（厚さ２０ｎｍ）とチタン窒化膜（厚さ５０ｎｍ）を順
次堆積させ、その上にＣＶＤ法によりタングステン膜を
厚さ３００ｎｍに成長させて積層膜とする。通常のフォ
トリソグラフィー技術により積層膜をパターニングして
金属配線２９とする。

【００７６】上記実施例１の態様は下記（１）〜（３）
の利点がある。 （１）工程８（図１０）において、キャパシタ蓄積電極
２４と活性領域ＡＣＴとのコンタクトホールＳＴＣを形
成する際、電極２４の高さとほぼ等しい高さの絶縁膜２
３を周辺回路領域Ｓに残しているため、付加的な工程を
行うことなく、メモリセル領域Ｍと周辺回路領域Ｓとの
高低差が解消される。

【００７７】（２）ビット線コンタクトホールＢＬＣの
直径をフォトリソグラフィーの最小解像値以下とするこ
とにより、ビット線の幅と間隔を最小寸法にして形成し
たメモリセルに伴う問題を下記のようにして解決した。
この問題自体が従来知られていなかったものである。

【００７８】図１に示したメモリセルは、高集積化・微
細化を達成するために、ワード線１３ＷＬおよびビット
線２０ＢＬの形状を直線状にすることによりそれらが占
める面積を論理的に最小にした上で、それぞれ幅・間隔
ともにフォトリソグラフィーで可能な最小寸法に設定し
てある。通常のフォトリソグラフィーでは、ビット線コ
ンタクトホールＢＬＣもフォトリソグラフィーで可能な
最小寸法であるビット線２０ＢＬの幅より小さくするこ
とはできない。

【００７９】コンタクトホール寸法をフォトリソグラフ
ィーで可能な最小寸法にしたとしても、位置合わせずれ
によってコンタクトホールがビット線幅からはみ出すこ
とは避けられない。その結果前述のように、ビット線幅
からはみ出したコンタクトホール内のシリコン基板は、
ビット線を形成するためのエッチング時にエッチングさ
れてしまい、ジャンクション・リークが生じたり、ｎ型
拡散層の消失によりビット線と転送トランジスタとの間
の抵抗が増大したりすると言う不具合が生ずる。

【００８０】実施例１においては、工程５（図７）で詳
細に説明したように、シリコン酸化膜のサイドウォール
１９を利用して、ビット線コンタクトホールの寸法をフ
ォトリソグラフィーの最小解像値０．４μｍよりも遙か
に小さい０．１μｍとすることにより、上記の問題を解
決し、ビット線２０ＢＬとワード線１３ＷＬとをショー
トさせることなく且つビット線幅をはみ出さずに、ビッ
ト線２０ＢＬをソース・ドレイン領域の一方１５Ａとコ
ンタクトさせることができる。

【００８１】（３）工程１０（図１２）で説明したよう
に、ゲート電極引き出しパッド２０ＰＡＤをビット線２
０ＢＬと同一の積層膜２０で形成しつつ、蓄積電極コン
タクトホールＳＴＣとビット線２０ＢＬとの自己整合コ
ンタクトが達成でき、この引き出し電極２０ＰＡＤを利
用して金属配線２９と周辺回路のトランジスタのソース
・ドレイン領域のゲート電極に対する自己整合コンタク
トおよび金属配線２９とゲート電極１３Ｇとの接続を、
付加的な工程なしに実現することができた。

【００８２】すなわち、周辺回路領域Ｓにおいて金属配
線２９とソース・ドレイン領域１６およびゲート電極１
３Ｇそれぞれとの接続について下記の問題を解決した。

【００８３】金属配線２９をゲート電極１３Ｇに対して
自己整合させてソース・ドレイン領域１６にコンタクト
できれば、コンタクトの面積を小さくすることができる
という利点がある。それには、ソース・ドレイン領域１
６を露出しつつ、ゲート電極１３Ｇは露出しないことが
必要である。一方、金属配線２９は同時にゲート電極１
３Ｇとも接続する必要があり、それにはゲート電極１３
Ｇを露出する必要がある。これらを同時に達成すること
は不可能である。ソース・ドレイン領域１６とのコンタ
クトとゲート電極１３とのコンタクトを別々の工程で開
口すれば可能であるが、工程が増加してしまう。

【００８４】実施例１においては、工程６（図８）で説
明したように、前記（２）の手法によりビット線２０Ｂ
Ｌと同一の層２０でゲート電極引き出しパッド２０ＰＡ
Ｄを形成し、これに金属配線２９を接続することにより
上記問題を解決した。

【００８５】その際、工程１０（図１２）で説明したよ
うに、ゲート電極引き出しパッド２０ＰＡＤ上の窒化膜
２１の厚さ（１５０ｎｍ）をワード線１３ＷＬ，１３
Ｇ，１３Ｇ／ＷＬ上の窒化膜１４の厚さ（３５０ｎｍ）
よりも薄くすることにより、金属配線２９のコンタクト
ホールＭＣのエッチング時に、ソース・ドレイン領域１
６を露出しながら、これに近接したゲート電極１３Ｇは
露出することなく、ゲート電極引き出しパッド２０ＰＡ
Ｄを露出することを可能とした。

【００８６】なお、ビット線を窒化膜２１が覆う構成と
したことにより、メモリセル領域Ｍにおいて、蓄積電極
２４のコンタクトホールＳＴＣをワード線とビット線の
両方に対して自己整合させて形成することをも可能とし
ている。

【００８７】〔実施例２〕本発明による半導体装置の他
の例の平面配置を図２に示す。この半導体装置は基本的
には図１に示した実施例１と同じであるが、次の３点で
異なる。

【００８８】（１）ビット線コンタクトホール上にビッ
ト線を形成する際のエッチングで基板が不必要にエッチ
ングされるのを防ぐために、実施例１では、ビット線パ
ターンを規定するエッチングマスク（フォトレジスト）
からビット線コンタクトホールがはみ出さないように、
コンタクトホールの寸法をフォトリソグラフィーにて可
能な最小値よりも小さくした。これはシリコン酸化膜１
９でＢＰＳＧ膜のエッチング面積を絞ることにより実現
した。

【００８９】これに対して実施例２では、ビット線コン
タクトホール自体はビット線幅より大きくしたにもかか
わらず、フォトリソグラフィー工程の工夫により、同様
に基板のエッチングを防止するようにした。

【００９０】すなわち、ビット線コンタクトホールを形
成し、ビット線形成用の導体膜を全面に形成した後に、
その上にエッチングマスクとしてフォトレジストパター
ンを形成するフォトリソグラフィー工程において、通常
のフォトリソグラフィー工程よりも露光量を意図的に少
なくし、フォトレジストによるマスクからはみ出したビ
ット線コンタクトホール内の部分にもフォトレジストを
残す。

【００９１】これは、ビット線コンタクトホール内は他
の部分よりもフォトレジストが厚く存在しており、露光
量を少なくすることによりビット線コンタクトホール内
のみを選択的に露光不足にすることができることに着目
したものである。この残留フォトレジストでビット線コ
ンタクトホール上のビット線形成時のエッチングからビ
ット線コンタクトホール内部を保護し、その下の基板が
エッチングされないようにした。

【００９２】このようにコンタクトホール内にフォトレ
ジストを残してエッチングを行うことにより、コンタク
トホールに対してビット線が自己整合して形成される。

【００９３】（２）蓄積電極の形成においても上記と同
様の原理を利用した。すなわち、蓄積電極コンタクトホ
ールを形成し、蓄積電極形成用の導体膜を全面に形成し
た後に、その上にエッチングマスクとしてフォトレジス
トパターンを形成するフォトリソグラフィー工程におい
て、通常のフォトリソグラフィー工程よりも露光量を意
図的に少なくする。

【００９４】この露光は周辺回路領域Ｓのみをマスク
し、メモリセル領域はマスクせずに行うが、蓄積電極コ
ンタクトホール内は他の部分よりもフォトレジストが厚
く存在しており、露光量を少なくすることにより蓄積電
極コンタクトホール内のみを選択的に露光不足にするこ
とができる。

【００９５】その結果、マスクされた周辺回路領域Ｓだ
けでなく、マスクされないメモリセル領域においても蓄
積電極コンタクトホール内部にのみ選択的にフォトレジ
ストを残すことができる。これら残留フォトレジストを
マスクとして、蓄積電極形成用の導体膜をエッチングす
ることにより、メモリセル領域内では蓄積電極コンタク
トホール内にのみ導体膜が残り、蓄積電極コンタクトホ
ールに対して自己整合して蓄積電極が形成される。した
がって、蓄積電極のパターニングに厳しい寸法制御を必
要としない。

【００９６】（３）蓄積電極が王冠状に形成されており
内外両面がセル容量に寄与するので、同一のセル容量を
達成するのに必要な蓄積電極の高さは、実施例１よりも
小さくて良い。これに伴い、周辺回路領域Ｓの金属配線
コンタクトホールＭＣの深さが浅くなり、金属配線のカ
バレッジを容易に確保できる。これらについては、以下
の関連工程中で詳細に説明する。

【００９７】図１４〜図２１を参照して、図２に示した
半導体装置を本発明により製造するプロセスの一例を説
明する。実施例１と同様に工程１から工程３までを行
う。図１４はこの状態を示すものであり、図５と同じ状
態である。工程４以降を以下に説明する。

【００９８】〔工程４〕（図１５参照） ＣＶＤ法により、ＢＰＳＧ膜３１を厚さ２００ｎｍに成
長させる。窒素ガス雰囲気中で８５０℃・１５分の熱処
理を行い、ＢＰＳＧ膜３１をリフローさせて平坦化す
る。

【００９９】次いで、ＣＶＤ法によりシリコン窒化膜３
２を厚さ２０ｎｍに成長させる。

【０１００】その後、ＣＶＤ法によりＢＰＳＧ膜３３を
厚さ２００ｎｍに成長させる。窒素ガス雰囲気中で８５
０℃・１５分の熱処理を行い、ＢＰＳＧ膜３３をリフロ
ーさせて平坦化する。

【０１０１】通常のフォトリソグラフィー技術により、
上記３層の膜３１、３２、３３を貫通してメモリセルト
ランジスタのソース・ドレイン領域領域の一方１５Ａに
達する直径０．５μｍのビット線コンタクトホールＢＬ
Ｃを開口させる。

【０１０２】これは、シリコン窒化膜３２とのエッチン
グ選択比を確保しつつ上層のＢＰＳＧ膜３３をエッチン
グし、薄いシリコン窒化膜３２をエッチングし、更にシ
リコン窒化膜３２とのエッチング選択比を確保しつつ下
層のＢＰＳＧ膜３１をエッチングすることにより行う。
これにより、メモリセルトランジスタのソース領域１５
Ａを、ゲート電極１３Ｇと自己整合で露出させる。

【０１０３】得られたコンタクトホールＢＬＣの直径
（０．５μｍ）はビット線ＢＬの幅（０．４μｍ＝フォ
トリソグラフィーの最小解像値）よりも大きくしてある
（図２参照）。コンタクトホールＢＬＣ上を通るビット
線ＢＬを形成するには、一度基板全面に導体膜を形成し
た後、この導体膜をエッチングして所定パターンのビッ
ト線ＢＬを残す必要がある。

【０１０４】その際、通常のプロセスでは、エッチング
マスクとしてのフォトレジストパターンはビット線と同
じ幅で形成される。したがって、このフォトレジストパ
ターンは大きいコンタクトホールＢＬＣの全体を覆うこ
とはできず、フォトレジストパターンからコンタクトホ
ールＢＬＣの一部分がはみ出す。導体膜のエッチング時
には、このはみ出し部分にある導体膜がエッチング除去
されると、その下のコンタクトホール底面を成す半導体
基板までエッチングを受けて前述の問題が生ずる。

【０１０５】そこで本実施例では以下のようにして、上
記問題を解消する。ＣＶＤ法により、燐（Ｐ）を含んだ
ポリシリコン膜（厚さ５０ｎｍ）とタングステンシリサ
イド膜（厚さ１２０ｎｍ）とを順次成長させ積層膜３４
とする。

【０１０６】積層膜３４の上に、シリコン窒化膜（厚さ
２００ｎｍ）３５またはシリコン酸化膜（厚さ１００ｎ
ｍ）とシリコン窒化膜（厚さ１００ｎｍ）との積層膜３
５を形成する。

【０１０７】次いでフォトリソグラフィーにより、積層
膜３４から成るビット線３４ＢＬを形成する。そのため
に、所定のビット線パターンに対応するフォトレジスト
パターン３６をエッチングマスクとして形成する。

【０１０８】図示したフォトレジストパターン３６のほ
ぼ右半分の隆起部分が所定のビット線パターンに対応す
べき本来のマスク部分である。すなわち、ビット線と同
じ幅を持つフォトレジストパターン３６が、設計位置か
ら若干右方向にずれた位置に形成されている場合を図示
した。

【０１０９】フォトレジストパターン３６の左半分はコ
ンタクトホールＢＬＣの内部を埋めている。これは、フ
ォトレジストパターン３６形成時の露光時間を通常のプ
ロセスの場合よりも短くし露光量を少なくすることによ
り実現した。

【０１１０】これにより、通常のプロセスであれば露出
されるコンタクトホールＢＬＣ内の積層膜３４およびシ
リコン窒化膜３５もフォトレジスト３６でマスクされる
ため、エッチングされずに残る。すなわち、ビット線３
４ＢＬがビット線コンタクトホールＢＬＣに対して自己
整合されて形成される。

【０１１１】これにより、ビット線コンタクトホールを
ビット線幅よりも大きくしても、ビット線のパターニン
グ時に半導体基板の望ましくないエッチングが発生する
ことを防止できる。

【０１１２】実施例１では、同じ効果を得るために、ビ
ット線コンタクトホールＢＬＣをビット線ＢＬの幅より
も小さくした。これが、実施例１と実施例２との相違点
の第１である。

【０１１３】ここで、後に行う蓄積電極コンタクトホー
ルＳＴＣの形成に際し、ビット線ＢＬを窒化膜で覆い保
護しておく必要がある。そのため、図中に「Ａ」で示し
たように、膜３５（＝シリコン窒化膜またはシリコン酸
化膜＋シリコン窒化膜）に比べて積層膜３４（＝ポリシ
リコン膜＋タングステンシリサイド膜）のエッチングを
余分に行っておき、且つ積層膜３４の上端が薄いシリコ
ン窒化膜３２よりも上方に突出するようにした。これに
より、次工程において窒化膜サイドウォール３７が、コ
ンタクトホールＢＬＣからはみ出したＡの部分の膜３５
および膜３４をも覆うことができる。

【０１１４】〔工程５〕（図１６） ＨＦ水溶液でエッチングして上層のＢＰＳＧ膜３３を除
去する。このエッチングは薄いシリコン窒化膜３２で停
止させられる。露出したこのシリコン窒化膜３２の上
に、ＣＶＤ法によりシリコン窒化膜３７を厚さ２００ｎ
ｍに成長させる。

【０１１５】〔工程６〕（図１７） 異方性エッチングを行い、サイドウォール窒化膜３７を
残す。その際、窒化膜３２を薄く残しておき、後の工程
７（図１８）におけるＨＦ水溶液によるエッチングのス
トッパ膜として利用することもできる。

【０１１６】〔工程７〕（図１８〜図２３参照） 下記サブ工程〜によりメモリセル領域Ｍのキャパシ
タの蓄積電極を蓄積電極コンタクトホールＳＴＣに自己
整合させて形成する。

【０１１７】サブ工程（図１８） ＣＶＤ法により、全面にＢＰＳＧ膜３８を厚さ４００ｎ
ｍに成長させる。窒素ガス雰囲気中で８５０℃・１５分
の熱処理を行い、ＢＰＳＧ膜３８をリフローさせて平坦
化する。

【０１１８】サブ工程（図１９） 通常のフォトリソグラフィー技術により、シリコン窒化
膜１４，１７，３５，３７とのエッチング選択比を確保
しつつＢＰＳＧ膜３８、３１をエッチングして、ビット
線３４ＢＬの両隣に蓄積電極コンタクトホールＳＴＣを
開口させ、メモリセルトランジスタのドレイン１５Ｂを
露出させる。

【０１１９】サブ工程（図２０） メモリセルの蓄積電極を形成するために、全面にＣＶＤ
法により、燐を含んだポリシリコン膜３９を厚さ１００
ｎｍに成長させる。

【０１２０】サブ工程（図２１） 次に、全面にフォトレジスト層４０を形成する。

【０１２１】サブ工程（図２２） 周辺回路領域Ｓを覆うマスクを介してフォトレジスト層
４０を露光した後、現像する。その際、露光時間を短く
して露光量を通常よりも少なく調節することにより、マ
スクで覆った周辺回路領域Ｓだけでなく、マスクで覆わ
れてはいないが厚く存在している蓄積電極コンタクトホ
ールＳＴＣ内のフォトレジスト層４０も残す。これは、
前述した工程４においてビット線コンタクトホールＢＬ
Ｃを形成する際のフォトレジスト３６について説明した
のと同じ原理である。

【０１２２】サブ工程（図２３） このようにして周辺回路領域Ｓと蓄積電極コンタクトホ
ールＳＴＣ内とに残したレジスト４０をマスクとしてポ
リシリコン膜３９をエッチングする。これにより、蓄積
電極コンタクトホールＳＴＣに対して自己整合させて蓄
積電極３９を形成することができる。

【０１２３】〔工程８〕（図２４参照） フォトレジスト４０を除去した後、ＨＦ水溶液中でＢＰ
ＳＧ膜３８の一部をエッチングして除去し、蓄積電極３
９の外側面の一部を露出させる。これにより、王冠状の
蓄積電極の形状が得られる。このとき、周辺回路領域Ｓ
の端部でポリシリコン３９の庇が形成されるが、特に支
障はない。

【０１２４】〔工程９〕（図２５参照） ＣＶＤ法により、全面にシリコン窒化膜を厚さ５ｎｍに
成長させ、表面を酸化して誘電体膜４１を形成する。

【０１２５】次いで、ＣＶＤ法により燐を含んだポリシ
リコン膜４２を厚さ１００ｎｍに成長させる。通常のフ
ォトリソグラフィー技術によりメモリセル領域Ｍを覆う
フォトレジストパターン（図示せず）を形成し、これを
マスクとしてポリシリコン膜４２と誘電体膜４１をエッ
チングする。これにより、メモリセル領域Ｍ内に蓄積電
極３９、誘電体膜４０、および対向電極４２から成るキ
ャパシタが形成される。上記のエッチングで、前記した
周辺回路領域Ｓ端部のポリシリコンの庇３９も同時に除
去できる。

【０１２６】得られたキャパシタは、王冠状の蓄積電極
３９の周縁部分は内外両面がメモリセル容量に寄与して
いるので、同一容量に必要なキャパシタ高さを実施例１
よりも低くできる。これに伴い、次の工程１０において
周辺回路領域Ｓの金属配線コンタクトホールＭＣの深さ
が浅くすることができるので、金属配線のステップカバ
レッジの点で有利である。

【０１２７】〔工程１０〕（図２６参照） ＣＶＤ法により、全面にＢＰＳＧ膜４３を厚さ４００ｎ
ｍに成長させる。窒素ガス雰囲気中で８５０℃・１５分
の熱処理を行い、ＢＰＳＧ膜４３をリフローさせて平坦
化する。

【０１２８】通常のフォトリソグラフィー技術により周
辺回路領域ＳのＢＰＳＧ膜４３，３８，３１を貫通する
コンタクトホールＭＣを開口させ、周辺回路のゲート電
極１３Ｇおよび拡散領域１６を露出させる。次いで、タ
ングステン等の金属配線４４を形成する。

【０１２９】実施例２においても、実施例１と同様にメ
モリセル領域Ｍと周辺回路領域Ｓとの高低差を解消する
ことができる。

【０１３０】すなわち、全面に成長させたＢＰＳＧ膜３
８は、メモリセル領域Ｍ内については蓄積電極コンタク
トホールＳＴＣおよび蓄積電極３９を形成する際に除去
されるのに対し、周辺回路領域Ｓ内については残留す
る。この残留したＢＰＳＧ膜３８の厚さとキャパシタ蓄
積電極３９の高さはほぼ同じである。したがって、付加
的な工程を必要とせずにメモリセル領域Ｍと周辺回路領
域Ｓの高低差を解消することができる。この点は実施例
１と同様である。

【０１３１】

【発明の効果】以上説明したように、本発明によれば、
工程増加等の問題を生ずることなく、メモリセル領域と
周辺回路領域との高低差を解消し、メモリセル領域と周
辺回路領域とに跨がる配線の形成を容易にした半導体装
置およびその製造方法が提供される。更に、本発明の望
ましい態様によれば、メモリセル領域のコンタクトホー
ルをフォトリソグラフィーの解像限界に制限されず形成
することができるので、ワード線・ビット線をフォトリ
ソグラフィーの解像限界まで微細化することができる。

【図面の簡単な説明】

【図１】本発明による半導体記憶装置の平面構成の一例
を示す平面図である。

【図２】本発明による半導体記憶装置の平面構成の他の
例を示す平面図である。

【図３】図１の半導体装置を製造する第１工程を示す断
面図である。

【図４】図１の半導体装置を製造する第２工程を示す断
面図である。

【図５】図１の半導体装置を製造する第３工程を示す断
面図である。

【図６】図１の半導体装置を製造する第４工程を示す断
面図である。

【図７】図１の半導体装置を製造する第５工程を示す断
面図である。

【図８】図１の半導体装置を製造する第６工程を示す断
面図である。

【図９】図１の半導体装置を製造する第７工程を示す断
面図である。

【図１０】図１の半導体装置を製造する第８工程を示す
断面図である。

【図１１】図１の半導体装置を製造する第９工程を示す
断面図である。

【図１２】図１の半導体装置を製造する第１０工程を示
す断面図である。

【図１３】図１の線Ａ−Ａに沿った断面図であり、第１
１工程を示す。

【図１４】図２の半導体装置を製造する第３工程を示す
断面図である。

【図１５】図２の半導体装置を製造する第４工程を示す
断面図である。

【図１６】図２の半導体装置を製造する第５工程を示す
断面図である。

【図１７】図２の半導体装置を製造する第６工程を示す
断面図である。

【図１８】図２の半導体装置を製造する第７工程のサブ
工程を示す断面図である。

【図１９】図２の半導体装置を製造する第７工程のサブ
工程を示す断面図である。

【図２０】図２の半導体装置を製造する第７工程のサブ
工程を示す断面図である。

【図２１】図２の半導体装置を製造する第７工程のサブ
工程を示す断面図である。

【図２２】図２の半導体装置を製造する第７工程のサブ
工程を示す断面図である。

【図２３】図２の半導体装置を製造する第７工程のサブ
工程を示す断面図である。

【図２４】図２の半導体装置を製造する第８工程を示す
断面図である。

【図２５】図２の半導体装置を製造する第９工程を示す
断面図である。

【図２６】図２の半導体装置を製造する第１０工程を示
す断面図である。

【符号の説明】

１０…シリコン基板 １１…フィールド酸化膜（素子分離領域（ＩＳＯ）） １２…ゲート酸化膜 １３…ＣＶＤによるＰ含有ポリシリコン膜 １３ＷＬ…ポリシリコン１３から成るワード線 １３Ｇ…ポリシリコン１３から成るゲート電極 １４…ＣＶＤによるシリコン窒化膜 １５…メモリセルトランジスタのソース・ドレイン領域 １５Ａ…メモリセルトランジスタのソース領域 １５Ｂ…メモリセルトランジスタのドレイン領域 １６…周辺回路ＬＤＤの低濃度層 １６ｂ…周辺回路ＬＤＤの高濃度層 １７…ＣＶＤによるシリコン窒化膜（サイドウォール窒
化膜） １８…ＣＶＤによるＢＰＳＧ膜（borophosphosilicate
glass) １８Ｃ…ＢＰＳＧ膜１８内の開口 １９…ＣＶＤによるシリコン酸化膜 ２０…ＣＶＤによるＰ含有ポリシリコン膜とタングステ
ンシリサイド膜との積層膜 ２０ＢＬ…ビット線 ２０ＰＡＤ…周辺回路のゲート電極引き出しパッド ２１…シリコン窒化膜（またはシリコン酸化膜とシリコ
ン窒化膜との積層膜） ２２…ＣＶＤによるシリコン窒化膜（サイドウォール窒
化膜） ２３…ＣＶＤによるＢＰＳＧ膜 ２４…ＣＶＤによるＰ含有ポリシリコン膜をパターニン
グして形成したキャパシタ蓄積電極（キャパシタの一方
の電極） ２５…ポリシリコン膜２４によるサイドウォール ２６…ＣＶＤによるシリコン窒化膜の表面を酸化して形
成した誘電体膜 ２７…ＣＶＤによるＰ含有ポリシリコン膜 ２８…ＣＶＤによるＢＰＳＧ膜 ２９…スパッタによるチタン膜およびチタン窒化膜とＣ
ＶＤによるタングステン膜との積層膜（金属配線） ３１…ＣＶＤによるＢＰＳＧ膜 ３２…ＣＶＤによるシリコン窒化膜 ３３…ＣＶＤによるＢＰＳＧ膜 ３４…ＣＶＤによるＰ含有ポリシリコン膜とタングステ
ンシリサイド膜との積層膜 ３５…シリコン窒化膜（またはシリコン酸化膜とシリコ
ン窒化膜との積層膜） ３４ＢＬ…積層膜３４から成るビット線 ３６…フォトレジスト ３７…窒化膜サイドウォール ３８…ＣＶＤによるＢＰＳＧ膜 ３９…ＣＶＤによるＰ含有ポリシリコン膜（メモリセル
の蓄積電極、キャパシタ蓄積電極） ４０…フォトレジスト ４１…ＣＶＤによるシリコン窒化膜の表面を酸化して形
成した誘電体膜 ４２…ＣＶＤによルＰ含有ポリシリコン膜 ４３…ＣＶＤによるＢＰＳＧ膜 ４４…タングステン等の金属配線 ＡＣＴ…活性領域 ＢＬＣ…ビット線のコンタクトホール Ｍ…メモリセル領域 ＭＣ…コンタクトホール（周辺トランジスタのソース・
ドレイン領域１６が露出する） Ｓ…周辺回路領域 ＳＴＣ…蓄積電極２４と活性領域ＡＣＴのコンタクトホ
ール

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7735−4Ｍ Ｈ０１Ｌ 27/10 ６２１ Ｃ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板(10)上に、容量素子で構成さ
   れるメモリセルを含むメモリセル領域(M) と、該メモリ
   セルを制御する周辺回路を含む周辺回路領域(S) とを設
   けた半導体装置において、 該周辺回路領域(S) を覆い、該メモリセル領域(M) 内に
   は存在しない絶縁膜(23,38) を有し、 該絶縁膜(23,38) のエッチング時に有効なエッチングス
   トッパー膜(14,21,35,17,22,37) が、該メモリセル領域
   (M) 内のワード線用導体パターン(13G,13WL,13G/WL) お
   よびビット線用導体パターン(20BL,20PAD,34BL) の上面
   および側面を覆い、 該メモリセル領域(M) 内の該ワード線用導体パターン(1
   3G,13G/WL)の側面を覆うエッチングストッパー膜(17)で
   周縁を画定されたコンタクトホール(STC) が、該半導体
   基板(10)の拡散領域(15B) にまで到達し、 該容量素子の蓄積電極(24,39) が、該コンタクトホール
   (STC) を介して該拡散領域(15B) と電気的に接続してい
   ることを特徴とする半導体装置。
2. 【請求項２】 該絶縁膜(23,38) の上面の高さが、該容
   量素子の該蓄積電極(24,39) の高さにほぼ等しいことを
   特徴とする請求項１記載の半導体装置。
3. 【請求項３】 下記の工程（Ａ）〜（Ｇ）： （Ａ）半導体基板(10)上に、フィールド酸化膜(11)を形
   成することにより、容量素子で構成されるメモリセルを
   形成するためのメモリセル領域(M) と、該メモリセルを
   制御する周辺回路を形成するための周辺回路領域(S) と
   を画定する工程、 （Ｂ）該メモリセル領域(M) および該周辺回路領域(S)
   を含む該半導体基板(10)上に、上面がエッチングストッ
   パー膜(14)で覆われたワード線用導体パターン(13G,13G
   /WL,13WL) を形成する工程、 （Ｃ）該ワード線用導体パターン(13G,13G/WL,13WL) と
   その上面を覆う該エッチングストッパー膜(14)とをマス
   クとして該半導体基板(10)中に不純物を拡散させて拡散
   層(15A,15B,16)を形成する工程、 （Ｄ）該ワード線用導体パターン(13G,13G/WL,13WL) の
   側面を覆うエッチングストッパー膜(17)を形成する工
   程、 （Ｅ）該ワード線用導体パターン(13G,13G/WL,13WL) お
   よび該拡散層(15A,15B,16)が形成された該半導体基板(1
   0)上に第１絶縁膜(18,23,31,38) を形成する工程、 （Ｆ）該メモリセル領域(M) において、該第１絶縁膜(1
   8,23,31,38) をエッチングにより除去することにより、
   上面および側面がそれぞれ該エッチングストッパー膜(1
   4,17) で覆われた該ワード線用導体パターン(13G,13G/W
   L,13WL) を残し、同時に該ワード線用導体パターン(13
   G,13G/WL,13WL) の側面を覆う該エッチングストッパー
   膜(17)で周縁を画定され該メモリセル領域(M) 内の該拡
   散層(15A,15B) の一方(15B) を露出するコンタクトホー
   ル(STC) を形成する工程、および （Ｇ）該メモリセル領域(M) 内に、該コンタクトホール
   (STC) を充填し且つこれを介して該拡散層(15B) に接続
   する蓄積電極(24,39) と、対向電極(27,42) と、これら
   を絶縁分離する誘電体膜(26,41) とから成る容量素子を
   形成する工程を含んで成ることを特徴とする半導体装置
   の製造方法。
4. 【請求項４】 該第１絶縁膜(18,23,31,38) の上面の高
   さが、該容量素子の該蓄積電極(24,39) の高さにほぼ等
   しいことを特徴とする請求項３記載の半導体装置の製造
   方法。
5. 【請求項５】 前記工程（Ｅ）において該第１絶縁膜(1
   8,23) の下層(18)を形成した後、上層(23)を形成する前
   に、下記のサブ工程〜： 該第１絶縁膜下層(18)内の、該メモリセル領域(M) の
   該拡散層(15A,15B) の他方(15A) の上方と、該周辺回路
   領域(S) のゲート電極(13G) の上方に、該第１絶縁膜下
   層(18)の厚さよりも浅い開口(18C) を各々形成する工
   程、 該第１絶縁膜下層(18)上にシリコン酸化膜(19)を形成
   する工程、 該シリコン酸化膜(19)の全面に異方性エッチングを施
   すことにより、該開口(18C) の底部周縁コーナーに該シ
   リコン酸化膜(19)を環状に残し、該各々の開口(18C) の
   底面から該拡散層(15A,15B) の他方(15A) と、該ゲート
   電極(13G) とにそれぞれ達するコンタクトホール(BLC)
   であって、側壁が該第１絶縁膜下層(18)から成り上縁が
   該環状のシリコン酸化膜(19)から成り、この環状シリコ
   ン酸化膜(19)によりビット線用導体パターン(20BL)の幅
   よりも小さく規制された直径のコンタクトホール(BLC)
   を形成する工程、および 該メモリセル領域(M) には該コンタクトホール(BLC)
   を介して該拡散層(15A,15B) の他方(15A) に接続するビ
   ット線用導体パターン(20BL)を、該周辺回路領域(S) に
   は該コンタクトホール(BLC) を介して該ゲート(13G) に
   接続するゲート電極引き出しパッド(20PAD) を、上面お
   よび側面をそれぞれ該エッチングストッパー膜(21,22)
   で覆った状態で形成する工程を含むことを特徴とする請
   求項３記載の半導体装置の製造方法。
6. 【請求項６】 該周辺回路領域(S) 内で該ゲート電極(1
   3G) の上面を覆う該エッチングストッパー膜(14)は、該
   ゲートに接続するゲート電極引き出しパッド(20PAD) の
   上面を覆う該エッチングストッパー膜(21)よりも厚いこ
   とを特徴とする請求項５記載の半導体装置の製造方法。
7. 【請求項７】 前記工程（Ｅ）において、該第１絶縁膜
   (31,38) の下層(31)を形成した後、上層(38)を形成する
   前に、下記のサブ工程〜： 該下層(31)上に薄いエッチングストッパー膜(32)を形
   成する工程、 該薄いエッチングストッパー膜(32)上に第２絶縁膜(3
   3)を形成する工程、 該下層(31)、該薄いエッチングストッパー膜(32)、該
   第２絶縁膜(33)の３層を貫通して該メモリセル領域(M)
   内の該拡散層(15A,15B) の他方(15A) を露出するコンタ
   クトホール(BLC) であって、該ワード線用導体パターン
   (13G,13G/WL,13WL) の側面を覆う該エッチングストッパ
   ー膜(17)で底部周縁を画定され、ビット線用導体パター
   ンの幅よりも大きい開口径のコンタクトホール(BLC) を
   形成する工程、 全面に導体膜(34)を形成する工程、 全面に、該第１および第２絶縁膜(18,23,31,38,33)の
   エッチングに対して有効な別のエッチングストッパー膜
   (35)を形成する工程、 該ビット線用導体パターンを規定するためのフォトレ
   ジストパターンを、該コンタクトホール(BLC) に対応す
   る位置に残すフォトリソグラフィー工程であって、フォ
   トレジスト露光時のマスクの位置合わせ誤差によりマス
   クから外れた該コンタクトホール(BLC) の部分を充填し
   ている厚いフォトレジストが後の現像により除去されず
   に残るように、露光量を少なく調節することにより、該
   ビット線用導体パターンを規定する部分と該コンタクト
   ホール(BLC) 内残留部分とが連続して成るコンタクトホ
   ール(BLC) 部フォトレジストパターン(36)を形成するフ
   ォトリソグラフィー工程、および 該コンタクトホール(BLC) 部フォトレジスト(36)をマ
   スクとして、該導体膜(34)と該別のエッチングストッパ
   ー膜(35)とを一緒にエッチングすることにより、該コン
   タクトホール(BLC) を介して該ビット線用導体パターン
   を該拡散層(15A,15B) の他方(15A) に接続するビット線
   コンタクト(34BL)を、該コンタクトホール(BLC) に対し
   て自己整合させて形成する工程を含んで成ることを特徴
   とする請求項３記載の半導体装置の製造方法。
8. 【請求項８】 前記工程（Ｆ）および（Ｇ）が下記のサ
   ブ工程〜： 該第１絶縁膜(31,38) の下層(31)を形成した後、上層
   (38)を形成する工程、 該メモリセル領域(M) 内の該第１絶縁膜(31,38) をエ
   ッチングして該コンタクトホール(STC) を形成する工
   程、 全面に導体膜(39)を形成する工程、 該導体膜(39)を覆うフォトレジスト層(40)を形成する
   工程、 該周辺回路領域(S) をマスクで覆いフォトレジスト層
   (40)を露光する際に、露光量を少なく調節することによ
   り、マスクで覆われた該周辺回路領域(S) 内だけでな
   く、マスクで覆われていない該メモリセル領域(M) 内の
   該コンタクトホール(STC) 内にもフォトレジスト層(40)
   を残すように行うフォトリソグラフィー工程、および 該周辺回路領域(S) と該コンタクトホール(STC) 内と
   に残したレジスト(40)をマスクとして該導体膜(39)をエ
   ッチングすることにより、該コンタクトホール(STC) に
   対して自己整合させて王冠状の蓄積電極(39)を形成する
   工程、を含んで成ることを特徴とする請求項３記載の半
   導体装置の製造方法。
9. 【請求項９】 前記工程の後に、該フォトレジスト(4
   0)を除去した後、該王冠状の蓄積電極(39)の外側面に接
   する該第１絶縁膜(38)の一部をエッチングにより除去す
   ることにより、該蓄積電極(39)の外側面の一部を露出さ
   せる工程を含む請求項８記載の半導体装置の製造方法。
10. 【請求項１０】 全面に誘電体膜(41)とその上の第２の
    導体膜(42)とを順次形成した後に、該周辺回路領域(S)
    の該誘電体膜(41)および該第２の導体膜(42)とを一緒に
    エッチングして除去することにより、該王冠状の蓄積電
    極(39)と、該第２の導体膜(42)から成る対向電極と、こ
    れらを絶縁分離する該誘電体膜(41)とから成る容量素子
    を形成することを特徴とする請求項９記載の半導体装置
    の製造方法。