JP3614191B2 - 半導体装置の製造方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、半導体装置およびその製造方法に関し、特にメモリセル領域と周辺回路領域とに高低差がある半導体記憶装置およびその製造方法に関する。
【0002】
【従来の技術】
例えば、高集積DRAMの製造には、特開平5−299599号公報に記載されているように、次の点で困難があった。すなわち、DRAMの高集積化に伴いメモリセル容量を確保するためにキャパシタ電極の高さが不可避的に増加し、その結果メモリセル領域と周辺回路領域との高低差が著しく大きくなってしまう。また、高集積化は微細化を伴うため、メモリセル領域から周辺回路領域に跨がる配線パターンを形成する際に、フォトリソグラフィーでの焦点深度余裕が減少している。これら高低差の増大と焦点深度余裕の減少とによって、配線パターンの形成が著しく困難になっている。
【0003】
この困難を解消するために上記特開平5−299599号公報は、メモリセル領域に記憶素子であるキャパシタを形成した後に周辺回路領域に第1の絶縁膜を残存させ、次いでメモリセル領域と第1の絶縁膜の境界部分を埋める第2の絶縁膜を全面に成長させることを提案している。
【0004】
しかしながら、上記第1の絶縁膜を周辺回路領域にのみ選択的に残存させるために、フォトリソグラフィー工程を含む付加的な工程が必要になり、製造コストが増加するという欠点があった。
【0005】
K. Sagara らは “1992 Symposium on VLSI Technology Digest of Technical Papers”, p.10−11において、メモリセルアレイと周辺回路領域との高低差を減ずる別の方法として、予めメモリセルアレイを形成する半導体基板面の高さを低くしておく「リセス構造」を提案している。
【0006】
しかしながらこの場合にも、メモリセルアレイの高さを減ずるためにフォトリソグラフィー工程を含む工程を付加することが必要になり、結局は製造コストが増加するという欠点が避けられない。その上、フィールド酸化膜、ゲート電極、ビット線等は、予め形成された低いメモリセルアレイから通常高さの周辺回路にまで渡ってパターニングしなければならないので、予め設定された高低差の分だけ焦点深度が減少してしまうという不都合もある。
【0007】
【発明が解決しようとする課題】
本発明は、工程増加等の問題を生ずることなく、メモリセル領域と周辺回路領域との高低差を解消し、メモリセル領域と周辺回路領域とに跨がる配線の形成を容易にした半導体装置およびその製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体装置は、半導体基板上に、容量素子で構成されるメモリセルを含むメモリセル領域と、メモリセルを制御する周辺回路を含む周辺回路領域とを設けた半導体装置において、
周辺回路領域を覆い、メモリセル領域内には存在しない絶縁膜を有し、
絶縁膜のエッチングに対して有効なエッチングストッパー膜が、メモリセル領域内のワード線用導体パターンおよびビット線用導体パターンの上面および側面を覆い、
メモリセル領域内のワード線用導体パターンの側面を覆うエッチングストッパー膜で周縁を画定されたコンタクトホールが、半導体基板の拡散領域にまで到達し、
容量素子の蓄積電極が、コンタクトホールを介して拡散領域と電気的に接続している
ことを特徴とする。
【0009】
絶縁膜の上面の高さを、容量素子の蓄積電極の高さにほぼ等しくすることが望ましい。
【0010】
また、上記本発明の半導体装置製造方法は、下記の工程(A)〜(G):
(A)半導体基板上に、フィールド酸化膜を形成することにより、容量素子で構成されるメモリセルを形成するためのメモリセル領域と、メモリセルを制御する周辺回路を形成するための周辺回路領域とを画定する工程、
(B)メモリセル領域および周辺回路領域を含む半導体基板上に、上面がエッチングストッパー膜で覆われたワード線用導体パターンを形成する工程、
(C)ワード線用導体パターンとその上面を覆うエッチングストッパー膜とをマスクとして半導体基板中に不純物を拡散させて拡散層を形成する工程、
(D)ワード線用導体パターンの側面を覆うエッチングストッパー膜を形成する工程、
(E)ワード線用導体パターンおよび拡散層が形成された半導体基板上に下層と上層とから成る第1絶縁膜を形成する工程、
(F)メモリセル領域において、第1絶縁膜をエッチングにより除去することにより、上面および側面がそれぞれエッチングストッパー膜で覆われたワード線用導体パターンを残し、同時にワード線用導体パターンの側面を覆うエッチングストッパー膜で周縁を画定されメモリセル領域内の拡散層の一方を露出するコンタクトホールを形成する工程、ただし該周辺回路領域においては該第1絶縁膜を残す、および
(G)メモリセル領域内に、コンタクトホールを充填し且つこれを介して拡散層に接続する蓄積電極と、対向電極と、これらを絶縁分離する誘電体膜とから成る容量素子を形成する工程
を含んで成ることを特徴とする。
【0011】
該周辺回路領域に残された第1絶縁膜の上面の高さを、容量素子の蓄積電極の高さとほぼ等しくすることが望ましい。
【0012】
【作用】
本発明の半導体装置においては、周辺回路領域を覆い、メモリセル領域内には存在しない絶縁膜を有し、絶縁膜のエッチングに対して有効なエッチングストッパー膜がメモリセル領域内のワード線用導体パターンおよびビット線用導体パターンの上面および側面を覆い、メモリセル領域内のワード線用導体パターンの側面を覆うエッチングストッパー膜で周縁を画定された蓄積電極用コンタクトホールが半導体基板の拡散領域にまで到達し、容量素子の蓄積電極がコンタクトホールを介して拡散領域と電気的に接続している構造としたので、絶縁膜をメモリセル領域内でのみ選択的に除去するエッチング時に、ワード線用導体パターンを覆うエッチングストッパー膜によってワード線に対して自己整合させてコンタクトホールを形成することができる。
【0013】
これにより、蓄積電極用コンタクトホールを形成するための付加的な工程を必要とせずに、メモリセル領域と周辺回路領域との高低差を解消することができる。
【0014】
周辺回路領域を覆いメモリセル領域には存在しない絶縁膜の上面の高さを、容量素子の蓄積電極の高さにほぼ等しく設定すると、この上に更に形成する絶縁膜の厚さを少なくして平坦化を実現できる。
【0015】
また、本発明の半導体装置を製造する方法は、エッチングストッパー膜で上面および側面を覆われたワード線用導体パターンと拡散層とが形成された半導体基板上に下層と上層とから成る第1絶縁膜を形成した後、メモリセル領域において第1絶縁膜をエッチングにより除去することにより、同時にワード線用導体パターンの側面を覆うエッチングストッパー膜で周縁を画定されメモリセル領域内の拡散層の一方を露出するコンタクトホールを形成するので、メモリセル領域内の蓄積電極用コンタクトホールを形成するための付加的な工程を必要とせずに、メモリセル領域と周辺回路領域との高低差を解消することができる。
【0016】
その後、このコンタクトホールを充填し且つこれを介して拡散層に接続する蓄積電極と、対向電極と、これらを絶縁分離する誘電体膜とから成る容量素子を形成した後、メモリセル領域および周辺回路領域を覆う第2絶縁膜を形成して最終的な平坦化を行う。
【0017】
また、本発明の望ましい態様において、半導体装置を高集積化・微細化するために非常に利用価値の高い方法として、メモリセル領域において容量素子の蓄積電極やワード線と半導体基板内の拡散層とのコンタクトをとるためのコンタクトホールの有利な形成方法を提案する。
【0018】
すなわち、高集積化・微細化のためにはビット線・ワード線の幅および間隔ををフォトリソグラフィーで解像可能な最小値に設定することが望ましい。しかし、通常のフォトリソグラフィープロセスを行っている限り、ビット線等のコンタクトホールの径も当然ながら上記の最小値以下にはできない。
【0019】
例えば、ビット線幅もコンタクトホール径も上記最小値に設定した場合、両者のパターニング時の位置合わせ誤差により、エッチングマスクとしてのフォトレジストパターンが所定部分を完全に覆えず、保護されるべき部分もエッチングされることが避けられない。そのため、フォトリソグラフィーで解像可能な最小値まで微細化することができないという限界があった。
【0020】
以下に提示する本発明の望ましい態様による第1および第2のビット線コンタクトホールの形成方法は、上記問題を解消し、ワード線・ビット線をフォトリソグラフィーの解像限界まで微細化することを可能にする。
【0021】
まず、本発明の望ましい態様による第1のビット線コンタクトホール形成方法は、前記の工程(E)において第1絶縁膜の下層を形成した後、上層を形成する前に、下記のサブ工程▲1▼〜▲4▼を行うことにより、フォトリソグラフィーの解像限界より遙かに小さい径のコンタクトホールを形成することができる。
【0022】
▲1▼第1絶縁膜下層内の、メモリセル領域の拡散層の他方の上方と、周辺回路領域のゲート電極の上方に、第1絶縁膜下層の厚さよりも浅い開口を各々形成する工程、
▲2▼第1絶縁膜下層上にシリコン酸化膜を形成する工程、
▲3▼シリコン酸化膜の全面に異方性エッチングを施すことにより、開口の底部周縁コーナーにシリコン酸化膜を環状に残し、各々の開口の底面から拡散層の他方と、ゲート電極とにそれぞれ達するコンタクトホールであって、側壁が第1絶縁膜下層から成り上縁が環状のシリコン酸化膜から成り、この環状シリコン酸化膜によりビット線用導体パターンの幅よりも小さく規制された直径のコンタクトホールを形成する工程、および
▲4▼メモリセル領域にはコンタクトホールを介して拡散層の他方に接続するビット線用導体パターンを、周辺回路領域にはコンタクトホールを介してゲートに接続するゲート電極引き出しパッドを、上面および側面をそれぞれエッチングストッパー膜で覆った状態で形成する工程。
【0023】
このように、環状に残したシリコン酸化膜によりエッチング径を規制してビット線コンタクトホール径をビット線の幅に比べて非常に小さくできる。これにより、ワード線・ビット線をフォトリソグラフィーの解像限界まで微細化しても、それよりも小さい径でコンタクトホールを形成できる。更に詳細は実施例1で説明する。
【0024】
次に、本発明の望ましい態様による第2のビット線コンタクトホール形成方法は、前記の工程(E)において、第1絶縁膜の下層を形成した後、上層を形成する前に、下記のサブ工程▲1▼〜▲7▼を行う。
【0025】
▲1▼下層上に薄いエッチングストッパー膜を形成する工程、
▲2▼薄いエッチングストッパー膜上に第2絶縁膜を形成する工程、
▲3▼下層、薄いエッチングストッパー膜、および第2絶縁膜の3層を貫通してメモリセル領域内の拡散層の他方を露出するコンタクトホールであって、ワード線用導体パターンの側面を覆うエッチングストッパー膜で底部周縁を画定され、ビット線用導体パターンの幅よりも大きい開口径のコンタクトホールを形成する工程、
▲4▼全面に導体膜を形成する工程、
▲5▼全面に、第1および第2絶縁膜のエッチングに対して有効な別のエッチングストッパー膜を形成する工程、
▲6▼ビット線用導体パターンを規定するためのフォトレジストパターンを、コンタクトホールに対応する位置に残すフォトリソグラフィー工程であって、フォトレジスト露光時のマスクの位置合わせ誤差によりマスクから外れたコンタクトホールの部分を充填している厚いフォトレジストが後の現像により除去されずに残るように、露光量を少なく調節することにより、ビット線用導体パターンを規定する部分とコンタクトホール内残留部分とが連続して成るコンタクトホール部フォトレジストパターンを形成するフォトリソグラフィー工程、および
▲7▼コンタクトホール部のフォトレジストをマスクとして、導体膜と別のエッチングストッパー膜とを一緒にエッチングすることにより、コンタクトホールを介してビット線用導体パターンを拡散層の他方に接続するビット線コンタクトを、コンタクトホールに対して自己整合させて形成する工程。
【0026】
このように、ビット線形成時のエッチングマスクとなるフォトレジストパターンを形成する際に露光量を意図的に少なくして、先に形成されているコンタクトホール内のフォトレジストを露光不足の状態にして現像で除去されずに残存させ、次に行うビット線形成のためのエッチングからコンタクトホール内を保護する。
【0027】
これにより、ビット線の幅よりも太いビット線コンタクトホールでも、コンタクトホール内の望ましくない部分のエッチングを確実に防止して、何ら問題なく形成することができる。したがって、ワード線・ビット線をフォトリソグラフィーの解像限界まで微細化しても、何ら問題なくコンタクトホールを形成することができる。更に詳細は実施例2で説明する。
【0028】
また、本発明の望ましい態様による容量素子の蓄積電極の形成方法は、前記の工程(F)および(G)において下記のサブ工程▲1▼〜▲6▼を行う。
【0029】
▲1▼第1絶縁膜の下層を形成した後、上層を形成する工程、
▲2▼メモリセル領域内の第1絶縁膜をエッチングしてコンタクトホールを形成する工程、
▲3▼全面に導体膜を形成する工程、
▲4▼導体膜を覆うフォトレジスト層を形成する工程、
▲5▼周辺回路領域をマスクで覆いフォトレジスト層を露光する際に、露光量を少なく調節することにより、マスクで覆われた周辺回路領域内だけでなく、マスクで覆われていないメモリセル領域内のコンタクトホール内にもフォトレジスト層を残すように行うフォトリソグラフィー工程、および
▲6▼周辺回路領域とコンタクトホール内とに残したレジストをマスクとして導体膜をエッチングすることにより、コンタクトホールに対して自己整合させて王冠状の蓄積電極を形成する工程。
【0030】
この場合も、前記第2のビット線コンタクトホール形成方法と同じ原理で、フォトレジストの露光量を少なくすることにより、マスクされていないメモリセル領域のコンタクトホール内に厚いフォトレジストが露光不足で残存するようにしておき、この残存フォトレジストをマスクとして導体膜をエッチングしてコンタクトホール内にのみ導体膜を残し自己整合的に蓄積電極を形成する。
【0031】
これにより蓄積電極形成のための寸法制御の厳しいパターン形成工程が不要になる。これについても更に詳細は実施例2で説明する。
【0032】
上記望ましい蓄積電極の形成方法において、更に望ましくは、前記工程▲6▼の後に、フォトレジストを除去した後、王冠状の蓄積電極の外側面に接する第1絶縁膜の一部をエッチングにより除去することにより、蓄積電極の外側面の一部を露出させる。これにより、王冠状の蓄積電極の周縁部で内外両面をメモリ容量に寄与させることができる。
【0033】
その後、全面に誘電体膜とその上の第2の導体膜とを順次形成した後に、周辺回路領域の誘電体膜および第2の導体膜とを一緒にエッチングして除去することにより、王冠状の蓄積電極と、第2の導体膜から成る対向電極と、これらを絶縁分離する誘電体膜とから成る容量素子を形成する。
【0034】
望ましくは、周辺回路領域内でゲート電極の上面を覆うエッチングストッパー膜は、ゲートに接続するゲート電極引き出しパッドの上面を覆うエッチングストッパー膜よりも厚い。このようにしておくと、1回のエッチングでゲート電極引き出しパッド上のエッチングストッパー膜のみを除去し、ゲート電極上のエッチングストッパー膜は厚さが減少するだけで残すことができる。
【0035】
以下に、添付図面を参照して、実施例により本発明を更に詳細に説明する。
【0036】
【実施例】
〔実施例1〕
本発明による半導体装置の一例の平面配置を図1示す。複数のワード線13WLが縦方向に延び、複数のビット線20BLが横方向に延びている。13Gはワード線13WLと同じ層13で形成されたゲート電極を示し、13G/WLは図示した断面の位置ではワード線13WLがゲート電極13Gを構成していることを示す。
【0037】
破線で囲まれた活性領域ACTとビット線20BLとが交差する領域BLC(図中×印で表示)は、ビット線20BLのコンタクトホールである。蓄積電極24(図13参照)と活性領域ACTのコンタクトホールSTCはビット線20BLとワード線13WLとの隙間に形成される。ワード線13WLとビット線20BLの線幅と間隔は共に0.4μmとした。これは現在のフォトリソグラフィーの最小解像値である。
【0038】
図13は図1の線A−Aに沿う断面図である。半導体基板10上に、容量素子で構成されるメモリセルを含むメモリセル領域Mと、メモリセルを制御する周辺回路を含む周辺回路領域Sとが設けてある。絶縁膜23は周辺回路領域Sを覆い、メモリセル領域M内には存在しない。
【0039】
絶縁膜23のエッチング時に作用する第1のエッチングストッパー膜14,21と第2のエッチングストッパー膜17,22とが、メモリセル領域M内の導体パターン13G,13WL,13G/WL,20BL,20PADの上面と側面とをそれぞれ覆っている。
【0040】
メモリセル領域M内の前記導体パターン13G,13G/WLの側面を覆うエッチングストッパー膜17で周縁を画定されたコンタクトホールSTCが、半導体基板10にまで到達している。容量素子の蓄積電極24が、コンタクトホールSTCを介して半導体基板10と電気的に接続している。
【0041】
図3〜図13を参照して、図1および図13に示した半導体装置を本発明により製造するプロセスの一例を説明する。
【0042】
〔工程1〕(図3参照)
シリコン基板10上に、LOCOS法によりフィールド酸化膜11を形成する。このフィールド酸化膜11自体は素子分離領域(ISO)を構成し、その両側に活性領域(ACT)を画定する。
【0043】
次に、この活性領域(ACT)上にゲート酸化膜12を形成する。素子分離領域ISO(すなわちフィールド酸化膜11)の中央部から左側の活性領域ACTまでの領域はメモリセル領域Mとして用い、素子分離領域ISOの中央部から右側の活性領域ACTまでの領域は周辺回路領域Sとして用いる。
【0044】
〔工程2〕(図4参照)
ワード線およびゲート電極用の導体パターンを形成するために、CVD法により燐(P)含有ポリシリコン膜13を厚さ150nmに成長させ、次いでシリコン窒化膜14を厚さ350nmに成長させる。通常のフォトリソグラフィー技術により形成したフォトレジストパターンをマスクとして、ポリシリコン膜13およびシリコン窒化膜14をエッチングして、上面がシリコン窒化膜14で覆われポリシリコン13から成るゲート電極13Gおよびワード線13WL,13G/WLを形成する。
【0045】
ゲート電極13Gとフィールド酸化膜11とをマスクとして、燐(P)イオンを20keVで2×1013cm−2注入して、メモリセルトランジスタのソース・ドレイン領域15Aおよび15Bと周辺回路LDDの低濃度層16を形成する。
【0046】
〔工程3〕(図5参照)
CVD法により、シリコン窒化膜17を150nmに成長させ、これに異方性エッチングを施してサイドウォール窒化膜17とする。
【0047】
メモリセル領域Mを覆い周辺回路領域Sを露出するフォトレジスト層(図示せず)を形成する。このフォトレジスト層と、フィールド酸化膜11と、ゲート電極13Gと、サイドウォール17とをマスクとして、Asイオンを20keVで4×1015cm−2注入して、周辺回路LDDの高濃度層16bを形成する。
【0048】
〔工程4〕(図6参照)
CVD法により、絶縁膜としてBPSG膜(borophosphosilicate glass)18を厚さ300nmに成長させる。窒素ガス雰囲気中で850℃・15分の熱処理を行い、BPSG膜18をリフローさせて平坦化する。
【0049】
次いで、通常のフォトリソグラフィー技術により、BPSG膜18内の、にメモリセルトランジスタのソース・ドレイン領域の一方となる拡散領域15Aの上方と、周辺回路のゲート電極13Gの上方に、直径0.5μmで深さ約280nmの開口18Cを設ける。開口18Cはシリコン窒化膜14,17には達しておらず、これらは露出されずにBPSG膜18内に埋まったままになっている。
【0050】
〔工程5〕(図7参照)
CVD法によりシリコン酸化膜19を厚さ200nmに成長させる。
この酸化膜19の全面に異方性エッチングを施して、上記の開口18C内にビット線コンタクトホールBLCを形成する。ビット線コンタクトホールBLC内に、メモリセルトランジスタのソース・ドレイン領域の一方となる拡散領域15Aの上面と、周辺回路のゲート電極13Gの上面が露出される。
【0051】
この異方性エッチングで、開口18Cの底部周縁のコーナーではシリコン酸化膜19が除去されずに残り、それより下方のBPSG膜18のエッチング面積を小さく規制する。これにより、形成されるコンタクトホールBLCの直径を開口18Cの直径よりも遙かに小さくすることができ、フォトリソグラフィーの最小解像値であるビット線の幅および間隔よりも遙かに小さくすることができる。
【0052】
すなわち、コンタクトホールBLCの最終的な直径は、開口18Cの直径(0.5μm)から、残留酸化膜19によるサイドウォールの厚さ(200nm=0.2μm)による縮小分(直径にして0.2μm×2=0.4μm)を差し引いた0.1μm(=0.5μm−0.4μm)となる。これは、フォトリソグラフィーの最小解像値(0.4μm)よりも遙かに小さい。
【0053】
ビット線の幅を0.4μmとすれば、ビット線とコンタクトホールの被り余裕として0.15μmを確保できるので、ビット線を形成するためのエッチングの際に、ビット線周辺のシリコン基板10をエッチングすることはない。シリコン基板10がエッチングされてしまうと、ジャンクションリークが発生してデバイス特性が劣化する。本実施例により、このような不都合の発生を防止できる。
【0054】
一方、ワード線間隔も0.4μmであるから、ワード線とビット線コンタクトホールとの余裕も0.15μmとなる。ビット線コンタクトホール内にワード線が露出すると、ビット線とワード線とがショートしてしまう不都合が生ずる。0.15μmの余裕があればこのような不都合を回避できる。
【0055】
ビット線がワード線とショートすることなく且つビット線で覆われるようにソース・ドレイン領域の一方とコンタクトする領域は0.4μmしか存在せず、通常の方法ではこの両方の要請を同時に満たすことはできない。しかし、本実施例においては、フォトリソグラフィーにより達成できる値以下の微細コンタクトホールの形成が可能なため、上記の両方の要請を同時に満たすことができる。
【0056】
〔工程6〕(図8参照)
メモリセル領域Mのビット線と周辺回路領域Sのゲート電極引き出しパッドを構成する導体パターンを形成するために、CVD法により燐(P)を含んだポリシリコン膜(厚さ50nm)とタングステンシリサイド膜(厚さ120nm)とを順次成長させ、積層膜20とする。
【0057】
この上に、BPSG膜のエッチングに対して有効なエッチングストッパー膜として、シリコン窒化膜(厚さ150nm)21またはシリコン酸化膜(厚さ100nm)とシリコン窒化膜(厚さ100nm)との積層膜21を形成する。
【0058】
次いで通常のフォトリソグラフィー技術により膜20および21を同時パターニングして、シリコン窒化膜21または積層膜21でそれぞれ上面が覆われたビット線20BLおよび周辺回路のゲート電極引き出しパッド20PADを形成する。
【0059】
ここで、シリコン窒化膜21あるいは積層膜21の厚さ(150nmあるいは200nm)を、前記窒化膜14の厚さ(350nm)よりも薄くした。このことは、後に工程10において、ゲート電極13Gに対して自己整合的に、ソース・ドレイン領域16およびゲート電極引き出しパッド20PADを露出するために必要である。
【0060】
〔工程7〕(図9参照)
CVD法によりシリコン窒化膜を厚さ150nmに成長させ、これを異方性イオンエッチングすることによりサイドウォール窒化膜22を形成する。このサイドウォール窒化膜22は、BPSG膜のエッチングに対して有効なエッチングストッパー膜として作用する。
【0061】
〔工程8〕(図10参照)
CVD法によりBPSG膜23を厚さ500nmに成長させる。窒素ガス雰囲気中で850℃・15分の熱処理を行い、BPSG膜23をリフローさせて平坦化する。
【0062】
次いで、通常のフォトリソグラフィー技術により、周辺回路領域Sを覆うフォトレジストパターンを形成する。
【0063】
このフォトレジストパターンをマスクとして、シリコン窒化膜14,17,21,22とのエッチング選択比を確保しつつ、メモリセル領域M内のBPSG膜18,23をエッチングしてメモリセルトランジスタのソース・ドレイン領域の他方15Bを露出させる。すなわち、エッチングストッパー膜17により周縁を画定された蓄積電極コンタクトホールSTCを形成する。
【0064】
〔工程9〕(図11参照)
CVD法により、燐(P)を含んだポリシリコン膜を厚さ100nmに成長させる。これを通常のフォトリソグラフィー技術によりパターニングしてキャパシタの蓄積電極24を形成する。
【0065】
このパターニングはキャパシタ面積を大きくするために異方性エッチングにより行うが、ワード線13WLとビット線20BLとに囲まれた凹部内のポリシリコンをエッチングするのは難しい。このような困難を回避するために、本実施例においては図1に示したように蓄積電極コンタクトホールSTCをこの凹部に配置し、その上に蓄積電極24が位置するようにした。
【0066】
また、周辺回路領域SのBPSG膜23の左端には、結果的に上記ポリシリコンのサイドウォール25が形成されるが、特に支障はない。
【0067】
キャパシタの蓄積電極24と周辺回路領域Sに残したBPSG膜23とがほぼ同じ高さになっているため、メモリセル領域Mと周辺回路領域Sとの高低差が解消している。
【0068】
〔工程10〕(図12参照)
CVD法により、シリコン窒化膜を厚さ5nmに成長させ、表面を酸化して誘電体膜26を形成する。
【0069】
次いで、CVD法により燐(P)を含んだポリシリコン膜27を厚さ100nmに成長させ、通常のフォトリソグラフィー技術によりパターニングしてメモリセルの対向電極27とする。
【0070】
CVD法により、第2の絶縁膜としてBPSG膜28を厚さ300nmに成長させる。窒素ガス雰囲気中で850℃・15分の熱処理を行い、BPSG膜28をリフローさせて平坦化する。
【0071】
次いで、通常のフォトリソグラフィー技術により、周辺回路領域SのコンタクトホールMC形成部以外を覆うフォトレジストパターン(図示せず)を形成する。
【0072】
このフォトレジストパターンをマスクとして、シリコン窒化膜14,17,21,22とのエッチング選択比を確保しつつBPSG膜28,23をエッチングしてコンタクトホールMCを形成し、周辺回路トランジスタのソース・ドレイン領域16を露出する。これによりゲート電極13Gに自己整合した状態でソース・ドレイン領域16を露出させることができるが、ゲート電極13Gは露出することはできない。
【0073】
既に説明したように、ゲート電極13G上にはビット線20BLと同じ積層膜20(燐含有ポリシリコン膜+タングステンシリサイド膜)から成る引き出しパッド20PADを形成してある。そして、この引き出しパッド20PAD上のシリコン窒化膜21の厚さを150nmとし、ゲート電極13G上のシリコン窒化膜14の厚さ350nmに比べてかなり薄くしてある。
【0074】
このようにしたことにより、ソース・ドレイン領域16を上記のように露出させた後、シリコン窒化膜21,14をエッチングして150〜200nmだけ除去すると、左のコンタクトホールMC内では引き出しパッド20PADを露出させながら、右のコンタクトホールMC内ではゲート電極13Gの表面のシリコン窒化膜14を200〜150nmの厚さに残すことができる(図13参照)。
なお、本実施例においては、BPEG膜28,23のエッチング時に有効に作用するエッチングストッパー膜14,17,21,22として、シリコン窒化膜を用いているが、これはシリコン窒化膜に限定する必要はなく、BPSG膜に対して十分なエッチング選択比を確保できる膜であればよく、例えばアルミナ膜等を用いてもよい。
【0075】
〔工程11〕(図13参照)
金属配線を形成するために、スパッタ法によりチタン膜(厚さ20nm)とチタン窒化膜(厚さ50nm)を順次堆積させ、その上にCVD法によりタングステン膜を厚さ300nmに成長させて積層膜とする。通常のフォトリソグラフィー技術により積層膜をパターニングして金属配線29とする。
【0076】
上記実施例1の態様は下記(1)〜(3)の利点がある。
(1)工程8(図10)において、キャパシタ蓄積電極24と活性領域ACTとのコンタクトホールSTCを形成する際、電極24の高さとほぼ等しい高さの絶縁膜23を周辺回路領域Sに残しているため、付加的な工程を行うことなく、メモリセル領域Mと周辺回路領域Sとの高低差が解消される。
【0077】
(2)ビット線コンタクトホールBLCの直径をフォトリソグラフィーの最小解像値以下とすることにより、ビット線の幅と間隔を最小寸法にして形成したメモリセルに伴う問題を下記のようにして解決した。この問題自体が従来知られていなかったものである。
【0078】
図1に示したメモリセルは、高集積化・微細化を達成するために、ワード線13WLおよびビット線20BLの形状を直線状にすることによりそれらが占める面積を論理的に最小にした上で、それぞれ幅・間隔ともにフォトリソグラフィーで可能な最小寸法に設定してある。通常のフォトリソグラフィーでは、ビット線コンタクトホールBLCもフォトリソグラフィーで可能な最小寸法であるビット線20BLの幅より小さくすることはできない。
【0079】
コンタクトホール寸法をフォトリソグラフィーで可能な最小寸法にしたとしても、位置合わせずれによってコンタクトホールがビット線幅からはみ出すことは避けられない。その結果前述のように、ビット線幅からはみ出したコンタクトホール内のシリコン基板は、ビット線を形成するためのエッチング時にエッチングされてしまい、ジャンクション・リークが生じたり、n型拡散層の消失によりビット線と転送トランジスタとの間の抵抗が増大したりすると言う不具合が生ずる。
【0080】
実施例1においては、工程5(図7)で詳細に説明したように、シリコン酸化膜のサイドウォール19を利用して、ビット線コンタクトホールの寸法をフォトリソグラフィーの最小解像値0.4μmよりも遙かに小さい0.1μmとすることにより、上記の問題を解決し、ビット線20BLとワード線13WLとをショートさせることなく且つビット線幅をはみ出さずに、ビット線20BLをソース・ドレイン領域の一方15Aとコンタクトさせることができる。
【0081】
(3)工程10(図12)で説明したように、ゲート電極引き出しパッド20PADをビット線20BLと同一の積層膜20で形成しつつ、蓄積電極コンタクトホールSTCとビット線20BLとの自己整合コンタクトが達成でき、この引き出し電極20PADを利用して金属配線29と周辺回路のトランジスタのソース・ドレイン領域のゲート電極に対する自己整合コンタクトおよび金属配線29とゲート電極13Gとの接続を、付加的な工程なしに実現することができた。
【0082】
すなわち、周辺回路領域Sにおいて金属配線29とソース・ドレイン領域16およびゲート電極13Gそれぞれとの接続について下記の問題を解決した。
【0083】
金属配線29をゲート電極13Gに対して自己整合させてソース・ドレイン領域16にコンタクトできれば、コンタクトの面積を小さくすることができるという利点がある。それには、ソース・ドレイン領域16を露出しつつ、ゲート電極13Gは露出しないことが必要である。一方、金属配線29は同時にゲート電極13Gとも接続する必要があり、それにはゲート電極13Gを露出する必要がある。これらを同時に達成することは不可能である。ソース・ドレイン領域16とのコンタクトとゲート電極13とのコンタクトを別々の工程で開口すれば可能であるが、工程が増加してしまう。
【0084】
実施例1においては、工程6(図8)で説明したように、前記(2)の手法によりビット線20BLと同一の層20でゲート電極引き出しパッド20PADを形成し、これに金属配線29を接続することにより上記問題を解決した。
【0085】
その際、工程10(図12)で説明したように、ゲート電極引き出しパッド20PAD上の窒化膜21の厚さ(150nm)をワード線13WL,13G,13G/WL上の窒化膜14の厚さ(350nm)よりも薄くすることにより、金属配線29のコンタクトホールMCのエッチング時に、ソース・ドレイン領域16を露出しながら、これに近接したゲート電極13Gは露出することなく、ゲート電極引き出しパッド20PADを露出することを可能とした。
【0086】
なお、ビット線を窒化膜21が覆う構成としたことにより、メモリセル領域Mにおいて、蓄積電極24のコンタクトホールSTCをワード線とビット線の両方に対して自己整合させて形成することをも可能としている。
【0087】
〔実施例2〕
本発明による半導体装置の他の例の平面配置を図2に示す。この半導体装置は基本的には図1に示した実施例1と同じであるが、次の3点で異なる。
【0088】
(1)ビット線コンタクトホール上にビット線を形成する際のエッチングで基板が不必要にエッチングされるのを防ぐために、実施例1では、ビット線パターンを規定するエッチングマスク(フォトレジスト)からビット線コンタクトホールがはみ出さないように、コンタクトホールの寸法をフォトリソグラフィーにて可能な最小値よりも小さくした。これはシリコン酸化膜19でBPSG膜のエッチング面積を絞ることにより実現した。
【0089】
これに対して実施例2では、ビット線コンタクトホール自体はビット線幅より大きくしたにもかかわらず、フォトリソグラフィー工程の工夫により、同様に基板のエッチングを防止するようにした。
【0090】
すなわち、ビット線コンタクトホールを形成し、ビット線形成用の導体膜を全面に形成した後に、その上にエッチングマスクとしてフォトレジストパターンを形成するフォトリソグラフィー工程において、通常のフォトリソグラフィー工程よりも露光量を意図的に少なくし、フォトレジストによるマスクからはみ出したビット線コンタクトホール内の部分にもフォトレジストを残す。
【0091】
これは、ビット線コンタクトホール内は他の部分よりもフォトレジストが厚く存在しており、露光量を少なくすることによりビット線コンタクトホール内のみを選択的に露光不足にすることができることに着目したものである。この残留フォトレジストでビット線コンタクトホール上のビット線形成時のエッチングからビット線コンタクトホール内部を保護し、その下の基板がエッチングされないようにした。
【0092】
このようにコンタクトホール内にフォトレジストを残してエッチングを行うことにより、コンタクトホールに対してビット線が自己整合して形成される。
【0093】
(2)蓄積電極の形成においても上記と同様の原理を利用した。すなわち、蓄積電極コンタクトホールを形成し、蓄積電極形成用の導体膜を全面に形成した後に、その上にエッチングマスクとしてフォトレジストパターンを形成するフォトリソグラフィー工程において、通常のフォトリソグラフィー工程よりも露光量を意図的に少なくする。
【0094】
この露光は周辺回路領域Sのみをマスクし、メモリセル領域はマスクせずに行うが、蓄積電極コンタクトホール内は他の部分よりもフォトレジストが厚く存在しており、露光量を少なくすることにより蓄積電極コンタクトホール内のみを選択的に露光不足にすることができる。
【0095】
その結果、マスクされた周辺回路領域Sだけでなく、マスクされないメモリセル領域においても蓄積電極コンタクトホール内部にのみ選択的にフォトレジストを残すことができる。これら残留フォトレジストをマスクとして、蓄積電極形成用の導体膜をエッチングすることにより、メモリセル領域内では蓄積電極コンタクトホール内にのみ導体膜が残り、蓄積電極コンタクトホールに対して自己整合して蓄積電極が形成される。したがって、蓄積電極のパターニングに厳しい寸法制御を必要としない。
【0096】
(3)蓄積電極が王冠状に形成されており内外両面がセル容量に寄与するので、同一のセル容量を達成するのに必要な蓄積電極の高さは、実施例1よりも小さくて良い。これに伴い、周辺回路領域Sの金属配線コンタクトホールMCの深さが浅くなり、金属配線のカバレッジを容易に確保できる。
これらについては、以下の関連工程中で詳細に説明する。
【0097】
図14〜図21を参照して、図2に示した半導体装置を本発明により製造するプロセスの一例を説明する。
実施例1と同様に工程1から工程3までを行う。図14はこの状態を示すものであり、図5と同じ状態である。工程4以降を以下に説明する。
【0098】
〔工程4〕(図15参照)
CVD法により、BPSG膜31を厚さ200nmに成長させる。窒素ガス雰囲気中で850℃・15分の熱処理を行い、BPSG膜31をリフローさせて平坦化する。
【0099】
次いで、CVD法によりシリコン窒化膜32を厚さ20nmに成長させる。
【0100】
その後、CVD法によりBPSG膜33を厚さ200nmに成長させる。窒素ガス雰囲気中で850℃・15分の熱処理を行い、BPSG膜33をリフローさせて平坦化する。
【0101】
通常のフォトリソグラフィー技術により、上記3層の膜31、32、33を貫通してメモリセルトランジスタのソース・ドレイン領域領域の一方15Aに達する直径0.5μmのビット線コンタクトホールBLCを開口させる。
【0102】
これは、シリコン窒化膜32とのエッチング選択比を確保しつつ上層のBPSG膜33をエッチングし、薄いシリコン窒化膜32をエッチングし、更にシリコン窒化膜32とのエッチング選択比を確保しつつ下層のBPSG膜31をエッチングすることにより行う。これにより、メモリセルトランジスタのソース領域15Aを、ゲート電極13Gと自己整合で露出させる。
【0103】
得られたコンタクトホールBLCの直径(0.5μm)はビット線BLの幅(0.4μm=フォトリソグラフィーの最小解像値)よりも大きくしてある(図2参照)。コンタクトホールBLC上を通るビット線BLを形成するには、一度基板全面に導体膜を形成した後、この導体膜をエッチングして所定パターンのビット線BLを残す必要がある。
【0104】
その際、通常のプロセスでは、エッチングマスクとしてのフォトレジストパターンはビット線と同じ幅で形成される。したがって、このフォトレジストパターンは大きいコンタクトホールBLCの全体を覆うことはできず、フォトレジストパターンからコンタクトホールBLCの一部分がはみ出す。導体膜のエッチング時には、このはみ出し部分にある導体膜がエッチング除去されると、その下のコンタクトホール底面を成す半導体基板までエッチングを受けて前述の問題が生ずる。
【0105】
そこで本実施例では以下のようにして、上記問題を解消する。
CVD法により、燐(P)を含んだポリシリコン膜(厚さ50nm)とタングステンシリサイド膜(厚さ120nm)とを順次成長させ積層膜34とする。
【0106】
積層膜34の上に、シリコン窒化膜(厚さ200nm)35またはシリコン酸化膜(厚さ100nm)とシリコン窒化膜(厚さ100nm)との積層膜35を形成する。
【0107】
次いでフォトリソグラフィーにより、積層膜34から成るビット線34BLを形成する。そのために、所定のビット線パターンに対応するフォトレジストパターン36をエッチングマスクとして形成する。
【0108】
図示したフォトレジストパターン36のほぼ右半分の隆起部分が所定のビット線パターンに対応すべき本来のマスク部分である。すなわち、ビット線と同じ幅を持つフォトレジストパターン36が、設計位置から若干右方向にずれた位置に形成されている場合を図示した。
【0109】
フォトレジストパターン36の左半分はコンタクトホールBLCの内部を埋めている。これは、フォトレジストパターン36形成時の露光時間を通常のプロセスの場合よりも短くし露光量を少なくすることにより実現した。
【0110】
これにより、通常のプロセスであれば露出されるコンタクトホールBLC内の積層膜34およびシリコン窒化膜35もフォトレジスト36でマスクされるため、エッチングされずに残る。すなわち、ビット線34BLがビット線コンタクトホールBLCに対して自己整合されて形成される。
【0111】
これにより、ビット線コンタクトホールをビット線幅よりも大きくしても、ビット線のパターニング時に半導体基板の望ましくないエッチングが発生することを防止できる。
【0112】
実施例1では、同じ効果を得るために、ビット線コンタクトホールBLCをビット線BLの幅よりも小さくした。これが、実施例1と実施例2との相違点の第1である。
【0113】
ここで、後に行う蓄積電極コンタクトホールSTCの形成に際し、ビット線BLを窒化膜で覆い保護しておく必要がある。そのため、図中に「A」で示したように、膜35(=シリコン窒化膜またはシリコン酸化膜+シリコン窒化膜)に比べて積層膜34(=ポリシリコン膜+タングステンシリサイド膜)のエッチングを余分に行っておき、且つ積層膜34の上端が薄いシリコン窒化膜32よりも上方に突出するようにした。これにより、次工程において窒化膜サイドウォール37が、コンタクトホールBLCからはみ出したAの部分の膜35および膜34をも覆うことができる。
【0114】
〔工程5〕(図16)
HF水溶液でエッチングして上層のBPSG膜33を除去する。このエッチングは薄いシリコン窒化膜32で停止させられる。
露出したこのシリコン窒化膜32の上に、CVD法によりシリコン窒化膜37を厚さ200nmに成長させる。
【0115】
〔工程6〕(図17)
異方性エッチングを行い、サイドウォール窒化膜37を残す。その際、窒化膜32を薄く残しておき、後の工程7(図18)におけるHF水溶液によるエッチングのストッパ膜として利用することもできる。
【0116】
〔工程7〕(図18〜図23参照)
下記サブ工程▲1▼〜▲6▼によりメモリセル領域Mのキャパシタの蓄積電極を蓄積電極コンタクトホールSTCに自己整合させて形成する。
【0117】
サブ工程▲1▼(図18)
CVD法により、全面にBPSG膜38を厚さ400nmに成長させる。窒素ガス雰囲気中で850℃・15分の熱処理を行い、BPSG膜38をリフローさせて平坦化する。
【0118】
サブ工程▲2▼(図19)
通常のフォトリソグラフィー技術により、シリコン窒化膜14,17,35,37とのエッチング選択比を確保しつつBPSG膜38、31をエッチングして、ビット線34BLの両隣に蓄積電極コンタクトホールSTCを開口させ、メモリセルトランジスタのドレイン15Bを露出させる。
【0119】
サブ工程▲3▼(図20)
メモリセルの蓄積電極を形成するために、全面にCVD法により、燐を含んだポリシリコン膜39を厚さ100nmに成長させる。
【0120】
サブ工程▲4▼(図21)
次に、全面にフォトレジスト層40を形成する。
【0121】
サブ工程▲5▼(図22)
周辺回路領域Sを覆うマスクを介してフォトレジスト層40を露光した後、現像する。その際、露光時間を短くして露光量を通常よりも少なく調節することにより、マスクで覆った周辺回路領域Sだけでなく、マスクで覆われてはいないが厚く存在している蓄積電極コンタクトホールSTC内のフォトレジスト層40も残す。これは、前述した工程4においてビット線コンタクトホールBLCを形成する際のフォトレジスト36について説明したのと同じ原理である。
【0122】
サブ工程▲6▼(図23)
このようにして周辺回路領域Sと蓄積電極コンタクトホールSTC内とに残したレジスト40をマスクとしてポリシリコン膜39をエッチングする。これにより、蓄積電極コンタクトホールSTCに対して自己整合させて蓄積電極39を形成することができる。
【0123】
〔工程8〕(図24参照)
フォトレジスト40を除去した後、HF水溶液中でBPSG膜38の一部をエッチングして除去し、蓄積電極39の外側面の一部を露出させる。これにより、王冠状の蓄積電極の形状が得られる。このとき、周辺回路領域Sの端部でポリシリコン39の庇が形成されるが、特に支障はない。
【0124】
〔工程9〕(図25参照)
CVD法により、全面にシリコン窒化膜を厚さ5nmに成長させ、表面を酸化して誘電体膜41を形成する。
【0125】
次いで、CVD法により燐を含んだポリシリコン膜42を厚さ100nmに成長させる。通常のフォトリソグラフィー技術によりメモリセル領域Mを覆うフォトレジストパターン(図示せず)を形成し、これをマスクとしてポリシリコン膜42と誘電体膜41をエッチングする。これにより、メモリセル領域M内に蓄積電極39、誘電体膜40、および対向電極42から成るキャパシタが形成される。上記のエッチングで、前記した周辺回路領域S端部のポリシリコンの庇39も同時に除去できる。
【0126】
得られたキャパシタは、王冠状の蓄積電極39の周縁部分は内外両面がメモリセル容量に寄与しているので、同一容量に必要なキャパシタ高さを実施例1よりも低くできる。これに伴い、次の工程10において周辺回路領域Sの金属配線コンタクトホールMCの深さが浅くすることができるので、金属配線のステップカバレッジの点で有利である。
【0127】
〔工程10〕(図26参照)
CVD法により、全面にBPSG膜43を厚さ400nmに成長させる。窒素ガス雰囲気中で850℃・15分の熱処理を行い、BPSG膜43をリフローさせて平坦化する。
【0128】
通常のフォトリソグラフィー技術により周辺回路領域SのBPSG膜43,38,31を貫通するコンタクトホールMCを開口させ、周辺回路のゲート電極13Gおよび拡散領域16を露出させる。次いで、タングステン等の金属配線44を形成する。
【0129】
実施例2においても、実施例1と同様にメモリセル領域Mと周辺回路領域Sとの高低差を解消することができる。
【0130】
すなわち、全面に成長させたBPSG膜38は、メモリセル領域M内については蓄積電極コンタクトホールSTCおよび蓄積電極39を形成する際に除去されるのに対し、周辺回路領域S内については残留する。この残留したBPSG膜38の厚さとキャパシタ蓄積電極39の高さはほぼ同じである。したがって、付加的な工程を必要とせずにメモリセル領域Mと周辺回路領域Sの高低差を解消することができる。この点は実施例1と同様である。
【0131】
【発明の効果】
以上説明したように、本発明によれば、工程増加等の問題を生ずることなく、メモリセル領域と周辺回路領域との高低差を解消し、メモリセル領域と周辺回路領域とに跨がる配線の形成を容易にした半導体装置およびその製造方法が提供される。更に、本発明の望ましい態様によれば、メモリセル領域のコンタクトホールをフォトリソグラフィーの解像限界に制限されず形成することができるので、ワード線・ビット線をフォトリソグラフィーの解像限界まで微細化することができる。
【図面の簡単な説明】
【図1】本発明による半導体記憶装置の平面構成の一例を示す平面図である。
【図2】本発明による半導体記憶装置の平面構成の他の例を示す平面図である。
【図3】図1の半導体装置を製造する第1工程を示す断面図である。
【図4】図1の半導体装置を製造する第2工程を示す断面図である。
【図5】図1の半導体装置を製造する第3工程を示す断面図である。
【図6】図1の半導体装置を製造する第4工程を示す断面図である。
【図7】図1の半導体装置を製造する第5工程を示す断面図である。
【図8】図1の半導体装置を製造する第6工程を示す断面図である。
【図9】図1の半導体装置を製造する第7工程を示す断面図である。
【図10】図1の半導体装置を製造する第8工程を示す断面図である。
【図11】図1の半導体装置を製造する第9工程を示す断面図である。
【図12】図1の半導体装置を製造する第10工程を示す断面図である。
【図13】図1の線A−Aに沿った断面図であり、第11工程を示す。
【図14】図2の半導体装置を製造する第3工程を示す断面図である。
【図15】図2の半導体装置を製造する第4工程を示す断面図である。
【図16】図2の半導体装置を製造する第5工程を示す断面図である。
【図17】図2の半導体装置を製造する第6工程を示す断面図である。
【図18】図2の半導体装置を製造する第7工程のサブ工程▲1▼を示す断面図である。
【図19】図2の半導体装置を製造する第7工程のサブ工程▲2▼を示す断面図である。
【図20】図2の半導体装置を製造する第7工程のサブ工程▲3▼を示す断面図である。
【図21】図2の半導体装置を製造する第7工程のサブ工程▲4▼を示す断面図である。
【図22】図2の半導体装置を製造する第7工程のサブ工程▲5▼を示す断面図である。
【図23】図2の半導体装置を製造する第7工程のサブ工程▲6▼を示す断面図である。
【図24】図2の半導体装置を製造する第8工程を示す断面図である。
【図25】図2の半導体装置を製造する第9工程を示す断面図である。
【図26】図2の半導体装置を製造する第10工程を示す断面図である。
【符号の説明】
10…シリコン基板
11…フィールド酸化膜(素子分離領域(ISO))
12…ゲート酸化膜
13…CVDによるP含有ポリシリコン膜
13WL…ポリシリコン13から成るワード線
13G…ポリシリコン13から成るゲート電極
14…CVDによるシリコン窒化膜
15…メモリセルトランジスタのソース・ドレイン領域
15A…メモリセルトランジスタのソース領域
15B…メモリセルトランジスタのドレイン領域
16…周辺回路LDDの低濃度層
16b…周辺回路LDDの高濃度層
17…CVDによるシリコン窒化膜(サイドウォール窒化膜)
18…CVDによるBPSG膜(borophosphosilicate glass)
18C…BPSG膜18内の開口
19…CVDによるシリコン酸化膜
20…CVDによるP含有ポリシリコン膜とタングステンシリサイド膜との積層膜
20BL…ビット線
20PAD…周辺回路のゲート電極引き出しパッド
21…シリコン窒化膜(またはシリコン酸化膜とシリコン窒化膜との積層膜)
22…CVDによるシリコン窒化膜(サイドウォール窒化膜)
23…CVDによるBPSG膜
24…CVDによるP含有ポリシリコン膜をパターニングして形成したキャパシタ蓄積電極(キャパシタの一方の電極)
25…ポリシリコン膜24によるサイドウォール
26…CVDによるシリコン窒化膜の表面を酸化して形成した誘電体膜
27…CVDによるP含有ポリシリコン膜
28…CVDによるBPSG膜
29…スパッタによるチタン膜およびチタン窒化膜とCVDによるタングステン膜との積層膜(金属配線)
31…CVDによるBPSG膜
32…CVDによるシリコン窒化膜
33…CVDによるBPSG膜
34…CVDによるP含有ポリシリコン膜とタングステンシリサイド膜との積層膜
35…シリコン窒化膜(またはシリコン酸化膜とシリコン窒化膜との積層膜)
34BL…積層膜34から成るビット線
36…フォトレジスト
37…窒化膜サイドウォール
38…CVDによるBPSG膜
39…CVDによるP含有ポリシリコン膜(メモリセルの蓄積電極、キャパシタ蓄積電極)
40…フォトレジスト
41…CVDによるシリコン窒化膜の表面を酸化して形成した誘電体膜
42…CVDによルP含有ポリシリコン膜
43…CVDによるBPSG膜
44…タングステン等の金属配線
ACT…活性領域
BLC…ビット線のコンタクトホール
M…メモリセル領域
MC…コンタクトホール(周辺トランジスタのソース・ドレイン領域16が露出する)
S…周辺回路領域
STC…蓄積電極24と活性領域ACTのコンタクトホール
Claims (2)
- 下記の工程(A)〜(G):
(A)半導体基板上に、容量素子で構成されるメモリセルを形成するためのメモリセル領域と、該メモリセルを制御する周辺回路を形成するための周辺回路領域とを画定する工程、
(B)該メモリセル領域および該周辺回路領域を含む該半導体基板上に、上面がエッチングストッパー膜で覆われたワード線用導体パターンを形成する工程、
(C)該ワード線用導体パターンとその上面を覆う該エッチングストッパー膜とをマスクとして該半導体基板中に不純物を拡散させて拡散層を形成する工程、
(D)該ワード線用導体パターンの側面を覆うエッチングストッパー膜を形成する工程、
(E)該ワード線用導体パターンおよび該拡散層が形成された該半導体基板に第1絶縁膜を形成する工程、
(F)該メモリセル領域において、該第1絶縁膜をエッチングにより除去することにより、上面および側面がそれぞれ該エッチングストッパー膜で覆われた該ワード線用導体パターンを残し、同時に該ワード線用導体パターンの側面を覆う該エッチングストッパー膜で周縁を画定され該メモリセル領域内の該拡散層の一方に達するコンタクトホールを形成する工程、ただし該周辺回路領域においては該第1絶縁膜を残す、および
(G)該メモリセル領域内に、該コンタクトホールを充填し且つこれを介して該拡散層に接続する蓄積電極と、対向電極と、これらを絶縁分離する誘電体膜とから成る容量素子を形成する工程
を含んで成ることを特徴とする半導体装置の製造方法。 - 該周辺回路領域に残された該第1絶縁膜の上面の高さが、該容量素子の該蓄積電極の高さにほぼ等しいことを特徴とする請求項1記載の半導体装置の製造方法。
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