JP3219146B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Description
【０００１】
【発明の属する技術分野】本発明は、スタック型容量を
有するＤＲＡＭ装置等の、メモリセル部と周辺回路部と
の境界部に段差を有する半導体記憶装置に関する。
有するＤＲＡＭ装置等の、メモリセル部と周辺回路部と
の境界部に段差を有する半導体記憶装置に関する。
【０００２】
【従来の技術】近年、スタック型容量を有するＤＲＡＭ
装置では、可及的大きい蓄積容量を確保するために、蓄
積電極の厚さを厚くする策が採られることが多い。蓄積
電極の厚さを厚くした場合は、メモリセル部と周辺回路
部との間に段差が生ずる。
装置では、可及的大きい蓄積容量を確保するために、蓄
積電極の厚さを厚くする策が採られることが多い。蓄積
電極の厚さを厚くした場合は、メモリセル部と周辺回路
部との間に段差が生ずる。
【０００３】この種の半導体記憶装置では、蓄積電極を
形成した後の配線工程でリソグラフィ処理を行う時に、
充分なフォーカスマージンを確保できず、パターニング
ができないことがある。また、エッチング時には、エッ
チング残りが生ずる可能性がある。製造された半導体記
憶装置は、配線の断線やショートといった不良を発生す
る可能性がある。さらに、パターニングが困難な故に、
微細な設計方法を適用できないため、小型化が難しい。
形成した後の配線工程でリソグラフィ処理を行う時に、
充分なフォーカスマージンを確保できず、パターニング
ができないことがある。また、エッチング時には、エッ
チング残りが生ずる可能性がある。製造された半導体記
憶装置は、配線の断線やショートといった不良を発生す
る可能性がある。さらに、パターニングが困難な故に、
微細な設計方法を適用できないため、小型化が難しい。
【０００４】図３および図４を参照して、このような半
導体記憶装置の一例は、Ｐ型半導体基板１と、フィール
ド酸化膜２と、ゲート電極４と、Ｎ型拡散層３と、第１
層間膜５と、第２コンタクト６と、蓄積電極７と、プレ
ート電極８と、第２層間膜９と、第２コンタクト１０
と、配線１１〜１４とを有している。
導体記憶装置の一例は、Ｐ型半導体基板１と、フィール
ド酸化膜２と、ゲート電極４と、Ｎ型拡散層３と、第１
層間膜５と、第２コンタクト６と、蓄積電極７と、プレ
ート電極８と、第２層間膜９と、第２コンタクト１０
と、配線１１〜１４とを有している。
【０００５】その製造方法は、次の通りである。Ｐ型半
導体基板１上に素子分離領域となるフィールド酸化膜２
を熱酸化により厚さ０．４μｍ形成する。Ｎ型ポリシリ
コンを厚さ０．２μｍ堆積し、ゲート電極４を既知のフ
ォトリソグラフィによりパターニングする。ゲート電極
４およびフィールド酸化膜２に対してセルフアラインで
Ｎ型拡散層３をリンのイオン注入により形成する。ドー
ズ量は５Ｅ１３程度である。ゲート電極４上に第１層間
膜５および第１コンタクト６を形成した後に、蓄積電極
７をパターニングする。蓄積電極７は、ドープポリを
０．８μｍ堆積して形成する。容量絶縁膜（図示せず）
を堆積後、ポリシリコンを０．２μｍ堆積し、かつパタ
ーニングを施してプレート電極８を形成する。例えばＢ
ＰＳＧを０．５μｍ堆積させて第２層間膜９を形成す
る。例えばアルミからなる配線１１〜１４を形成する。
以上の工程により、半導体記憶装置が完成する。
導体基板１上に素子分離領域となるフィールド酸化膜２
を熱酸化により厚さ０．４μｍ形成する。Ｎ型ポリシリ
コンを厚さ０．２μｍ堆積し、ゲート電極４を既知のフ
ォトリソグラフィによりパターニングする。ゲート電極
４およびフィールド酸化膜２に対してセルフアラインで
Ｎ型拡散層３をリンのイオン注入により形成する。ドー
ズ量は５Ｅ１３程度である。ゲート電極４上に第１層間
膜５および第１コンタクト６を形成した後に、蓄積電極
７をパターニングする。蓄積電極７は、ドープポリを
０．８μｍ堆積して形成する。容量絶縁膜（図示せず）
を堆積後、ポリシリコンを０．２μｍ堆積し、かつパタ
ーニングを施してプレート電極８を形成する。例えばＢ
ＰＳＧを０．５μｍ堆積させて第２層間膜９を形成す
る。例えばアルミからなる配線１１〜１４を形成する。
以上の工程により、半導体記憶装置が完成する。
【０００６】ここで、領域ａにおいて、メモリセル部と
周辺回路部との間には、比較的急峻な段差１５がある。
このため、配線１１〜１４のパターニングが困難であ
る。特に、フォトリソグラフィー工程時には、段差近傍
の配線１２のフォトレジストの厚さが厚くなるので、パ
ターニングが難しい。また、エッチング工程後には、配
線残り１６が発生する。
周辺回路部との間には、比較的急峻な段差１５がある。
このため、配線１１〜１４のパターニングが困難であ
る。特に、フォトリソグラフィー工程時には、段差近傍
の配線１２のフォトレジストの厚さが厚くなるので、パ
ターニングが難しい。また、エッチング工程後には、配
線残り１６が発生する。
【０００７】段差の急峻さを緩和する構造を有する半導
体記憶装置は、例えば、特開平４−８２２６３号公報、
特開平４−８７３６６号公報、特開平６−５８０３号公
報、あるいは特開平６−２１６３３２号公報に開示され
ている。これら半導体記憶装置は、メモリセル部と周辺
回路部との境界部分にダミーパターンを形成することに
より、メモリセル部と周辺回路部との間の段差を緩和し
ている。
体記憶装置は、例えば、特開平４−８２２６３号公報、
特開平４−８７３６６号公報、特開平６−５８０３号公
報、あるいは特開平６−２１６３３２号公報に開示され
ている。これら半導体記憶装置は、メモリセル部と周辺
回路部との境界部分にダミーパターンを形成することに
より、メモリセル部と周辺回路部との間の段差を緩和し
ている。
【０００８】図５および図６を参照して、このような半
導体記憶装置の一例は、Ｐ型半導体基板１と、フィール
ド酸化膜２と、フィールド酸化膜２′と、ダミーのゲー
トパターン１６と、ゲート電極４と、Ｎ型拡散層３と、
第１層間膜５と、第1コンタクト６と、蓄積電極７と、
プレート電極８と、第２層間膜９と、第2コンタクト１
０と、配線１１〜１４とを有している。
導体記憶装置の一例は、Ｐ型半導体基板１と、フィール
ド酸化膜２と、フィールド酸化膜２′と、ダミーのゲー
トパターン１６と、ゲート電極４と、Ｎ型拡散層３と、
第１層間膜５と、第1コンタクト６と、蓄積電極７と、
プレート電極８と、第２層間膜９と、第2コンタクト１
０と、配線１１〜１４とを有している。
【０００９】この例においては、長いフィールド酸化膜
２′と、その上にダミーのゲートパターン１６とを形成
しているため、領域ａ′において、メモリセル部と周辺
回路部との間の段差１５′は、図３および図４に示した
段差１５に比べて、緩やかである。
２′と、その上にダミーのゲートパターン１６とを形成
しているため、領域ａ′において、メモリセル部と周辺
回路部との間の段差１５′は、図３および図４に示した
段差１５に比べて、緩やかである。
【００１０】
【発明が解決しようとする課題】しかし、図５および図
６に示した例における領域ａ′は、図３および図４に示
した例の領域ａよりも長い。即ち、従来の段差の急峻さ
を緩和した半導体記憶装置は、ダミーのゲートパターン
を有しているため、段差が緩やかな反面、装置の大きさ
（面積）が大きい。
６に示した例における領域ａ′は、図３および図４に示
した例の領域ａよりも長い。即ち、従来の段差の急峻さ
を緩和した半導体記憶装置は、ダミーのゲートパターン
を有しているため、段差が緩やかな反面、装置の大きさ
（面積）が大きい。
【００１１】本発明の課題は、メモリセル部と周辺回路
部との間の段差が緩やかであると共に、小型である半導
体記憶装置を提供することである。
部との間の段差が緩やかであると共に、小型である半導
体記憶装置を提供することである。
【００１２】本発明の他の課題は、上記のような半導体
記憶装置を製造できる半導体記憶装置の製造方法を提供
することである。
記憶装置を製造できる半導体記憶装置の製造方法を提供
することである。
【００１３】
【課題を解決するための手段】本発明によれば、ゲート
電極を有し、メモリセル部と周辺回路部との境界部に段
差を有する半導体記憶装置において、前記ゲート電極
は、前記メモリセル部と前記周辺回路部との境界領域付
近にて、該境界領域内にて上方に突出する突出部分を形
成するように延在していることを特徴とする半導体記憶
装置が得られる。
電極を有し、メモリセル部と周辺回路部との境界部に段
差を有する半導体記憶装置において、前記ゲート電極
は、前記メモリセル部と前記周辺回路部との境界領域付
近にて、該境界領域内にて上方に突出する突出部分を形
成するように延在していることを特徴とする半導体記憶
装置が得られる。
【００１４】本発明によればまた、前記ゲート電極は、
第１の方向に延在しており、前記半導体装置はさらに、
前記第１の方向に並列した複数の蓄積電極を有し、前記
ゲート電極の前記突出部分は、前記複数の蓄積電極に向
かって複数突出している前記半導体記憶装置が得られ
る。
第１の方向に延在しており、前記半導体装置はさらに、
前記第１の方向に並列した複数の蓄積電極を有し、前記
ゲート電極の前記突出部分は、前記複数の蓄積電極に向
かって複数突出している前記半導体記憶装置が得られ
る。
【００１５】本発明によればさらに、前記半導体装置は
さらに、プレート電極を有し、前記ゲート電極の前記突
出部分は、前記プレート電極に向かって複数延在してお
り、前記プレート電極は、前記メモリセル部と前記周辺
回路部との境界領域付近にて、該境界領域内にて上方に
突出する突出部分を形成するように延在しており、前記
プレート電極の前記突出部分は、前記ゲート電極に向か
って複数延在しており、複数の前記ゲート電極の前記突
出部分と複数の前記プレート電極の前記突出部分とは、
互いにオーバラップしている請求項１に記載の半導体記
憶装置が得られる。
さらに、プレート電極を有し、前記ゲート電極の前記突
出部分は、前記プレート電極に向かって複数延在してお
り、前記プレート電極は、前記メモリセル部と前記周辺
回路部との境界領域付近にて、該境界領域内にて上方に
突出する突出部分を形成するように延在しており、前記
プレート電極の前記突出部分は、前記ゲート電極に向か
って複数延在しており、複数の前記ゲート電極の前記突
出部分と複数の前記プレート電極の前記突出部分とは、
互いにオーバラップしている請求項１に記載の半導体記
憶装置が得られる。
【００１６】本発明によればまた、前記半導体装置はさ
らに、複数のコンタクトと、プレート電極とを有し、前
記プレート電極は、前記メモリセル部と前記周辺回路部
との境界領域付近にて、該境界領域内にて前記複数のコ
ンタクトに向かって突出する突出部分を形成するように
延在しており、前記プレート電極の前記突出部分は、前
記複数のコンタクト間をすり抜けるように設けられてい
る前記半導体記憶装置が得られる。
らに、複数のコンタクトと、プレート電極とを有し、前
記プレート電極は、前記メモリセル部と前記周辺回路部
との境界領域付近にて、該境界領域内にて前記複数のコ
ンタクトに向かって突出する突出部分を形成するように
延在しており、前記プレート電極の前記突出部分は、前
記複数のコンタクト間をすり抜けるように設けられてい
る前記半導体記憶装置が得られる。
【００１７】本発明によればさらに、ゲート電極を有
し、メモリセル部と周辺回路部との境界部に段差を有す
る半導体記憶装置の製造方法において、前記ゲート電極
を、前記メモリセル部と前記周辺回路部との境界領域付
近にて、該境界領域内にて上方に突出する突出部分を形
成するように延在させて形成する工程を有することを特
徴とする半導体記憶装置の製造方法が得られる。
し、メモリセル部と周辺回路部との境界部に段差を有す
る半導体記憶装置の製造方法において、前記ゲート電極
を、前記メモリセル部と前記周辺回路部との境界領域付
近にて、該境界領域内にて上方に突出する突出部分を形
成するように延在させて形成する工程を有することを特
徴とする半導体記憶装置の製造方法が得られる。
【００１８】本発明によればまた、少くとも一つのゲー
ト電極と、プレート電極と、前記プレート電極及び前記
ゲート電極の間に形成された複数のコンタクトとを備
え、メモリセル部と周辺回路部との境界部に段差を有す
る半導体記憶装置であって、前記プレート電極は、前記
メモリセル部と前記周辺回路部との境界領域付近にて、
前記ゲート電極の方に向って延在する複数の突出領域を
有し、互いに隣接する突出領域同士の間に前記コンタク
トが挟まるように前記突出領域が配置されていることを
特徴とする半導体記憶装置が得られる。
ト電極と、プレート電極と、前記プレート電極及び前記
ゲート電極の間に形成された複数のコンタクトとを備
え、メモリセル部と周辺回路部との境界部に段差を有す
る半導体記憶装置であって、前記プレート電極は、前記
メモリセル部と前記周辺回路部との境界領域付近にて、
前記ゲート電極の方に向って延在する複数の突出領域を
有し、互いに隣接する突出領域同士の間に前記コンタク
トが挟まるように前記突出領域が配置されていることを
特徴とする半導体記憶装置が得られる。
【００１９】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態による半導体記憶装置を説明する。
実施の形態による半導体記憶装置を説明する。
【００２０】図１および図２を参照して、本発明の実施
の形態による半導体記憶装置は、ＤＲＡＭメモリであ
り、従来例と同様に、Ｐ型半導体基板１と、フィールド
酸化膜２と、ゲート電極４と、Ｎ型拡散層３と、第１層
間膜５と、第１コンタクト６と、蓄積電極７と、プレー
ト電極８と、第２層間膜９と、第２コンタクト１０と、
配線１１〜１４とを有している。
の形態による半導体記憶装置は、ＤＲＡＭメモリであ
り、従来例と同様に、Ｐ型半導体基板１と、フィールド
酸化膜２と、ゲート電極４と、Ｎ型拡散層３と、第１層
間膜５と、第１コンタクト６と、蓄積電極７と、プレー
ト電極８と、第２層間膜９と、第２コンタクト１０と、
配線１１〜１４とを有している。
【００２１】Ｎ型拡散層３とゲート電極４とでＭＯＳト
ランジスタが構成されている。蓄積電極７とプレート電
極８との間には、絶縁膜（図示せず）が形成されてい
る。蓄積電極７、プレート電極８、および絶縁膜によ
り、蓄積容量が構成されている。第２コンタクト１０
は、配線１２と周辺部のＮ型拡散層（図示しない）との
接続をとるために形成されている。
ランジスタが構成されている。蓄積電極７とプレート電
極８との間には、絶縁膜（図示せず）が形成されてい
る。蓄積電極７、プレート電極８、および絶縁膜によ
り、蓄積容量が構成されている。第２コンタクト１０
は、配線１２と周辺部のＮ型拡散層（図示しない）との
接続をとるために形成されている。
【００２２】本半導体記憶装置において、メモリセル部
と周辺回路部との境界領域付近かつフィールド酸化膜２
上にあるゲート電極である突出部付きゲート電極１７
は、境界領域ａ内にて上方に突出する突出部分を備えて
いる。また、メモリセル部と周辺回路部との境界領域付
近にあるプレート電極８は、境界領域ａ内にて上方に突
出する突出部分１８を備えている。尚、突出部分付きゲ
ート電極１７およびプレート電極８の突出部分１８は、
第２コンタクト１０を回避するように配置されている。
と周辺回路部との境界領域付近かつフィールド酸化膜２
上にあるゲート電極である突出部付きゲート電極１７
は、境界領域ａ内にて上方に突出する突出部分を備えて
いる。また、メモリセル部と周辺回路部との境界領域付
近にあるプレート電極８は、境界領域ａ内にて上方に突
出する突出部分１８を備えている。尚、突出部分付きゲ
ート電極１７およびプレート電極８の突出部分１８は、
第２コンタクト１０を回避するように配置されている。
【００２３】境界領域ａ内にて、フィールド酸化膜２上
では、突出部分付きゲート電極１７およびプレート電極
８の突出部分１８がオーバーラップしている。したがっ
て、領域ａの第１層間膜５および第２層間膜９は、上方
へ盛り上がるような形状であり、段差部１５″の傾斜角
度は緩やかである。
では、突出部分付きゲート電極１７およびプレート電極
８の突出部分１８がオーバーラップしている。したがっ
て、領域ａの第１層間膜５および第２層間膜９は、上方
へ盛り上がるような形状であり、段差部１５″の傾斜角
度は緩やかである。
【００２４】このため、第２層間膜９上に配線１１〜１
４を形成するためのフォトリソグラフィ工程にてフォト
レジストが残ったり、エッチング工程で配線の不要部部
が残ることがない。さらに、本発明による半導体記憶装
置の領域ａの長さは、図３および図４を用いて説明した
従来例と同じであり、図５および図６を用いて説明した
従来例の領域ａ′の長さよりも短い。
４を形成するためのフォトリソグラフィ工程にてフォト
レジストが残ったり、エッチング工程で配線の不要部部
が残ることがない。さらに、本発明による半導体記憶装
置の領域ａの長さは、図３および図４を用いて説明した
従来例と同じであり、図５および図６を用いて説明した
従来例の領域ａ′の長さよりも短い。
【００２５】本半導体記憶装置の製造方法は、次の通り
である。
である。
【００２６】Ｐ型半導体基板１上に素子分離領域となる
フィールド酸化膜２を熱酸化により厚さ０．４μｍ形成
する。Ｎ型ポリシリコンを厚さ０．２μｍ堆積し、ゲー
ト電極４および突出部分付きゲート電極１７を既知のフ
ォトリソグラフィによりパターニングする。ゲート電極
４およびフィールド酸化膜２に対してセルフアラインで
Ｎ型拡散層３をリンのイオン注入により形成する。ドー
ズ量は５Ｅ１３程度である。ゲート電極４上に第１層間
膜５および第１コンタクト６を形成した後に、蓄積電極
７をパターニングする。蓄積電極７は、ドープポリを
０．８μｍ堆積して形成する。容量絶縁膜（図示せず）
を堆積後、ポリシリコンを０．２μｍ堆積し、かつパタ
ーニングを施してプレート電極８および突出部分１８を
形成する。例えばＢＰＳＧを０．５μｍ堆積させて第２
層間膜９を形成する。例えばアルミからなる配線１１〜
１４を形成する。以上の工程により、半導体記憶装置が
完成する。
フィールド酸化膜２を熱酸化により厚さ０．４μｍ形成
する。Ｎ型ポリシリコンを厚さ０．２μｍ堆積し、ゲー
ト電極４および突出部分付きゲート電極１７を既知のフ
ォトリソグラフィによりパターニングする。ゲート電極
４およびフィールド酸化膜２に対してセルフアラインで
Ｎ型拡散層３をリンのイオン注入により形成する。ドー
ズ量は５Ｅ１３程度である。ゲート電極４上に第１層間
膜５および第１コンタクト６を形成した後に、蓄積電極
７をパターニングする。蓄積電極７は、ドープポリを
０．８μｍ堆積して形成する。容量絶縁膜（図示せず）
を堆積後、ポリシリコンを０．２μｍ堆積し、かつパタ
ーニングを施してプレート電極８および突出部分１８を
形成する。例えばＢＰＳＧを０．５μｍ堆積させて第２
層間膜９を形成する。例えばアルミからなる配線１１〜
１４を形成する。以上の工程により、半導体記憶装置が
完成する。
【００２７】
【発明の効果】本発明による半導体記憶装置は、半導体
記憶装置において元来より必須の電極を用いてメモリセ
ル部と周辺回路部との間の段差の角度を緩和するため、
段差の角度を緩和していない従来例と同じ面積でよい。
即ち、メモリセル部と周辺回路部との間の段差が緩やか
であると共に、小型である。
記憶装置において元来より必須の電極を用いてメモリセ
ル部と周辺回路部との間の段差の角度を緩和するため、
段差の角度を緩和していない従来例と同じ面積でよい。
即ち、メモリセル部と周辺回路部との間の段差が緩やか
であると共に、小型である。
【００２８】さらに、２層以上の突出部分をオーバーラ
ップさせることにより、さらに大きな段差角度緩和効果
が得られる。
ップさせることにより、さらに大きな段差角度緩和効果
が得られる。
【図１】本発明の実施の形態による半導体記憶装置の要
部を示す断面図である。
部を示す断面図である。
【図２】本発明の実施の形態による半導体記憶装置の要
部を示す透視的な上面図である。
部を示す透視的な上面図である。
【図３】従来例による半導体記憶装置の要部を示す断面
図である。
図である。
【図４】従来例による半導体記憶装置の要部を示す透視
的な上面図である。
的な上面図である。
【図５】他の従来例による半導体記憶装置の要部を示す
断面図である。
断面図である。
【図６】他の従来例による半導体記憶装置の要部を示す
透視的な上面図である。
透視的な上面図である。
１ Ｐ型半導体基板 ２ フィールド酸化膜 ３ Ｎ型拡散層 ４ ゲート電極 ５ 第１層間膜 ６ 第１コンタクト ７ 蓄積電極 ８ プレート電極 ９ 第２層間膜 １０ 第２コンタクト １１、１２、１３、１４ 配線 １５、１５′、１５″ 段差部 １６ ダミーのゲートパターン １７ 突出部分付きゲート電極 １８ 突出部分 １９ 配線残り
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (13)
- 【請求項１】 ゲート電極を有し、メモリセル部と周辺
回路部との境界部に段差を有する半導体記憶装置におい
て、前記ゲート電極は、前記メモリセル部と前記周辺回
路部との境界領域付近にて、該境界領域内にて上方に突
出する突出部分を形成するように延在していることを特
徴とする半導体記憶装置。 - 【請求項２】 前記ゲート電極は、第１の方向に延在し
ており、前記半導体装置はさらに、前記第１の方向に並
列した複数の蓄積電極を有し、前記ゲート電極の前記突
出部分は、前記複数の蓄積電極に向かって複数突出して
いる請求項１に記載の半導体記憶装置。 - 【請求項３】 前記半導体装置はさらに、プレート電極
を有し、前記ゲート電極の前記突出部分は、前記プレー
ト電極に向かって複数延在しており、前記プレート電極
は、前記メモリセル部と前記周辺回路部との境界領域付
近にて、該境界領域内にて上方に突出する突出部分を形
成するように延在しており、前記プレート電極の前記突
出部分は、前記ゲート電極に向かって複数延在してお
り、複数の前記ゲート電極の前記突出部分と複数の前記
プレート電極の前記突出部分とは、互いにオーバラップ
している請求項１に記載の半導体記憶装置。 - 【請求項４】 複数のゲート電極の前記突出部分間に、
コンタクトが設けられている請求項２に記載の半導体記
憶装置。 - 【請求項５】 複数の前記ゲート電極の前記突出部分と
複数の前記プレート電極の前記突出部分とがオーバーラ
ップしている部分間に、コンタクトが設けられた請求項
３に記載の半導体記憶装置。 - 【請求項６】 前記半導体装置はさらに、複数のコンタ
クトと、プレート電極とを有し、前記プレート電極は、
前記メモリセル部と前記周辺回路部との境界領域付近に
て、該境界領域内にて前記複数のコンタクトに向かって
突出する突出部分を形成するように延在しており、前記
プレート電極の前記突出部分は、前記複数のコンタクト
間をすり抜けるように設けられている請求項１に記載の
半導体記憶装置。 - 【請求項７】 ゲート電極を有し、メモリセル部と周辺
回路部との境界部に段差を有する半導体記憶装置の製造
方法において、前記ゲート電極を、前記メモリセル部と
前記周辺回路部との境界領域付近にて、該境界領域内に
て上方に突出する突出部分を形成するように延在させて
形成する工程を有することを特徴とする半導体記憶装置
の製造方法。 - 【請求項８】 前記ゲート電極を形成する前記工程で
は、該ゲート電極を第１の方向に延在させ、前記半導体
装置の製造方法はさらに、前記第１の方向に並列した複
数の蓄積電極を形成する工程を有し、前記ゲート電極を
形成する前記工程ではさらに、前記ゲート電極の前記突
出部分を、前記複数の蓄積電極に向かって複数突出させ
る請求項７に記載の半導体記憶装置の製造方法。 - 【請求項９】 前記半導体装置の製造方法はさらに、プ
レート電極を形成する工程を有し、前記ゲート電極を形
成する前記工程ではさらに、前記ゲート電極の前記突出
部分を、前記プレート電極に向かって複数延在させ、前
記プレート電極を形成する工程では、前記メモリセル部
と前記周辺回路部との境界領域付近にて、該境界領域内
にて上方に突出する突出部分を形成するように延在さ
せ、前記プレート電極の前記突出部分を、前記ゲート電
極に向かって複数延在させ、複数の前記ゲート電極の前
記突出部分と複数の前記プレート電極の前記突出部分と
を、互いにオーバラップさせる請求項７に記載の半導体
記憶装置の製造方法。 - 【請求項１０】 複数のゲート電極の前記突出部分間
に、コンタクトを設ける請求項８に記載の半導体記憶装
置の製造方法。 - 【請求項１１】 複数の前記ゲート電極の前記突出部分
と複数の前記プレート電極の前記突出部分とがオーバー
ラップしている部分間に、コンタクトを設ける請求項９
に記載の半導体記憶装置の製造方法。 - 【請求項１２】 前記半導体装置の製造方法はさらに、
複数のコンタクトを形成する工程と、プレート電極を形
成する工程とを有し、前記プレート電極を形成する工程
では、該プレート電極を、前記メモリセル部と前記周辺
回路部との境界領域付近にて、該境界領域内にて前記複
数のコンタクトに向かって突出する突出部分を形成する
ように延在させ、前記プレート電極の前記突出部分を、
前記複数のコンタクト間をすり抜けるように設ける請求
項７に記載の半導体記憶装置の製造方法。 - 【請求項１３】 少くとも一つのゲート電極と、プレー
ト電極と、前記プレート電極及び前記ゲート電極の間に
形成された複数のコンタクトとを備え、メモリセル部と
周辺回路部との境界部に段差を有する半導体記憶装置で
あって、 前記プレート電極は、前記メモリセル部と前記周辺回路
部との境界領域付近にて、前記ゲート電極の方に向って
延在する複数の突出領域を有し、互いに隣接する突出領
域同士の間に前記コンタクトが挟まるように前記突出領
域が配置されていることを特徴とする半導体記憶装置。
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| JP29050598A JP3219146B2 (ja) | 1998-10-13 | 1998-10-13 | 半導体記憶装置およびその製造方法 |
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