JP3219146B2 - 半導体記憶装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 70
- 238000003860 storage Methods 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 230000002093 peripheral effect Effects 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 12
- 239000011229 interlayer Substances 0.000 description 15
- 239000010410 layer Substances 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000001603 reducing effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- General Physics & Mathematics (AREA)
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Description
有するDRAM装置等の、メモリセル部と周辺回路部と
の境界部に段差を有する半導体記憶装置に関する。
装置では、可及的大きい蓄積容量を確保するために、蓄
積電極の厚さを厚くする策が採られることが多い。蓄積
電極の厚さを厚くした場合は、メモリセル部と周辺回路
部との間に段差が生ずる。
形成した後の配線工程でリソグラフィ処理を行う時に、
充分なフォーカスマージンを確保できず、パターニング
ができないことがある。また、エッチング時には、エッ
チング残りが生ずる可能性がある。製造された半導体記
憶装置は、配線の断線やショートといった不良を発生す
る可能性がある。さらに、パターニングが困難な故に、
微細な設計方法を適用できないため、小型化が難しい。
導体記憶装置の一例は、P型半導体基板1と、フィール
ド酸化膜2と、ゲート電極4と、N型拡散層3と、第1
層間膜5と、第2コンタクト6と、蓄積電極7と、プレ
ート電極8と、第2層間膜9と、第2コンタクト10
と、配線11〜14とを有している。
導体基板1上に素子分離領域となるフィールド酸化膜2
を熱酸化により厚さ0.4μm形成する。N型ポリシリ
コンを厚さ0.2μm堆積し、ゲート電極4を既知のフ
ォトリソグラフィによりパターニングする。ゲート電極
4およびフィールド酸化膜2に対してセルフアラインで
N型拡散層3をリンのイオン注入により形成する。ドー
ズ量は5E13程度である。ゲート電極4上に第1層間
膜5および第1コンタクト6を形成した後に、蓄積電極
7をパターニングする。蓄積電極7は、ドープポリを
0.8μm堆積して形成する。容量絶縁膜(図示せず)
を堆積後、ポリシリコンを0.2μm堆積し、かつパタ
ーニングを施してプレート電極8を形成する。例えばB
PSGを0.5μm堆積させて第2層間膜9を形成す
る。例えばアルミからなる配線11〜14を形成する。
以上の工程により、半導体記憶装置が完成する。
周辺回路部との間には、比較的急峻な段差15がある。
このため、配線11〜14のパターニングが困難であ
る。特に、フォトリソグラフィー工程時には、段差近傍
の配線12のフォトレジストの厚さが厚くなるので、パ
ターニングが難しい。また、エッチング工程後には、配
線残り16が発生する。
体記憶装置は、例えば、特開平4−82263号公報、
特開平4−87366号公報、特開平6−5803号公
報、あるいは特開平6−216332号公報に開示され
ている。これら半導体記憶装置は、メモリセル部と周辺
回路部との境界部分にダミーパターンを形成することに
より、メモリセル部と周辺回路部との間の段差を緩和し
ている。
導体記憶装置の一例は、P型半導体基板1と、フィール
ド酸化膜2と、フィールド酸化膜2′と、ダミーのゲー
トパターン16と、ゲート電極4と、N型拡散層3と、
第1層間膜5と、第1コンタクト6と、蓄積電極7と、
プレート電極8と、第2層間膜9と、第2コンタクト1
0と、配線11〜14とを有している。
2′と、その上にダミーのゲートパターン16とを形成
しているため、領域a′において、メモリセル部と周辺
回路部との間の段差15′は、図3および図4に示した
段差15に比べて、緩やかである。
6に示した例における領域a′は、図3および図4に示
した例の領域aよりも長い。即ち、従来の段差の急峻さ
を緩和した半導体記憶装置は、ダミーのゲートパターン
を有しているため、段差が緩やかな反面、装置の大きさ
(面積)が大きい。
部との間の段差が緩やかであると共に、小型である半導
体記憶装置を提供することである。
記憶装置を製造できる半導体記憶装置の製造方法を提供
することである。
電極を有し、メモリセル部と周辺回路部との境界部に段
差を有する半導体記憶装置において、前記ゲート電極
は、前記メモリセル部と前記周辺回路部との境界領域付
近にて、該境界領域内にて上方に突出する突出部分を形
成するように延在していることを特徴とする半導体記憶
装置が得られる。
第1の方向に延在しており、前記半導体装置はさらに、
前記第1の方向に並列した複数の蓄積電極を有し、前記
ゲート電極の前記突出部分は、前記複数の蓄積電極に向
かって複数突出している前記半導体記憶装置が得られ
る。
さらに、プレート電極を有し、前記ゲート電極の前記突
出部分は、前記プレート電極に向かって複数延在してお
り、前記プレート電極は、前記メモリセル部と前記周辺
回路部との境界領域付近にて、該境界領域内にて上方に
突出する突出部分を形成するように延在しており、前記
プレート電極の前記突出部分は、前記ゲート電極に向か
って複数延在しており、複数の前記ゲート電極の前記突
出部分と複数の前記プレート電極の前記突出部分とは、
互いにオーバラップしている請求項1に記載の半導体記
憶装置が得られる。
らに、複数のコンタクトと、プレート電極とを有し、前
記プレート電極は、前記メモリセル部と前記周辺回路部
との境界領域付近にて、該境界領域内にて前記複数のコ
ンタクトに向かって突出する突出部分を形成するように
延在しており、前記プレート電極の前記突出部分は、前
記複数のコンタクト間をすり抜けるように設けられてい
る前記半導体記憶装置が得られる。
し、メモリセル部と周辺回路部との境界部に段差を有す
る半導体記憶装置の製造方法において、前記ゲート電極
を、前記メモリセル部と前記周辺回路部との境界領域付
近にて、該境界領域内にて上方に突出する突出部分を形
成するように延在させて形成する工程を有することを特
徴とする半導体記憶装置の製造方法が得られる。
ト電極と、プレート電極と、前記プレート電極及び前記
ゲート電極の間に形成された複数のコンタクトとを備
え、メモリセル部と周辺回路部との境界部に段差を有す
る半導体記憶装置であって、前記プレート電極は、前記
メモリセル部と前記周辺回路部との境界領域付近にて、
前記ゲート電極の方に向って延在する複数の突出領域を
有し、互いに隣接する突出領域同士の間に前記コンタク
トが挟まるように前記突出領域が配置されていることを
特徴とする半導体記憶装置が得られる。
実施の形態による半導体記憶装置を説明する。
の形態による半導体記憶装置は、DRAMメモリであ
り、従来例と同様に、P型半導体基板1と、フィールド
酸化膜2と、ゲート電極4と、N型拡散層3と、第1層
間膜5と、第1コンタクト6と、蓄積電極7と、プレー
ト電極8と、第2層間膜9と、第2コンタクト10と、
配線11〜14とを有している。
ランジスタが構成されている。蓄積電極7とプレート電
極8との間には、絶縁膜(図示せず)が形成されてい
る。蓄積電極7、プレート電極8、および絶縁膜によ
り、蓄積容量が構成されている。第2コンタクト10
は、配線12と周辺部のN型拡散層(図示しない)との
接続をとるために形成されている。
と周辺回路部との境界領域付近かつフィールド酸化膜2
上にあるゲート電極である突出部付きゲート電極17
は、境界領域a内にて上方に突出する突出部分を備えて
いる。また、メモリセル部と周辺回路部との境界領域付
近にあるプレート電極8は、境界領域a内にて上方に突
出する突出部分18を備えている。尚、突出部分付きゲ
ート電極17およびプレート電極8の突出部分18は、
第2コンタクト10を回避するように配置されている。
では、突出部分付きゲート電極17およびプレート電極
8の突出部分18がオーバーラップしている。したがっ
て、領域aの第1層間膜5および第2層間膜9は、上方
へ盛り上がるような形状であり、段差部15″の傾斜角
度は緩やかである。
4を形成するためのフォトリソグラフィ工程にてフォト
レジストが残ったり、エッチング工程で配線の不要部部
が残ることがない。さらに、本発明による半導体記憶装
置の領域aの長さは、図3および図4を用いて説明した
従来例と同じであり、図5および図6を用いて説明した
従来例の領域a′の長さよりも短い。
である。
フィールド酸化膜2を熱酸化により厚さ0.4μm形成
する。N型ポリシリコンを厚さ0.2μm堆積し、ゲー
ト電極4および突出部分付きゲート電極17を既知のフ
ォトリソグラフィによりパターニングする。ゲート電極
4およびフィールド酸化膜2に対してセルフアラインで
N型拡散層3をリンのイオン注入により形成する。ドー
ズ量は5E13程度である。ゲート電極4上に第1層間
膜5および第1コンタクト6を形成した後に、蓄積電極
7をパターニングする。蓄積電極7は、ドープポリを
0.8μm堆積して形成する。容量絶縁膜(図示せず)
を堆積後、ポリシリコンを0.2μm堆積し、かつパタ
ーニングを施してプレート電極8および突出部分18を
形成する。例えばBPSGを0.5μm堆積させて第2
層間膜9を形成する。例えばアルミからなる配線11〜
14を形成する。以上の工程により、半導体記憶装置が
完成する。
記憶装置において元来より必須の電極を用いてメモリセ
ル部と周辺回路部との間の段差の角度を緩和するため、
段差の角度を緩和していない従来例と同じ面積でよい。
即ち、メモリセル部と周辺回路部との間の段差が緩やか
であると共に、小型である。
ップさせることにより、さらに大きな段差角度緩和効果
が得られる。
部を示す断面図である。
部を示す透視的な上面図である。
図である。
的な上面図である。
断面図である。
透視的な上面図である。
Claims (13)
- 【請求項1】 ゲート電極を有し、メモリセル部と周辺
回路部との境界部に段差を有する半導体記憶装置におい
て、前記ゲート電極は、前記メモリセル部と前記周辺回
路部との境界領域付近にて、該境界領域内にて上方に突
出する突出部分を形成するように延在していることを特
徴とする半導体記憶装置。 - 【請求項2】 前記ゲート電極は、第1の方向に延在し
ており、前記半導体装置はさらに、前記第1の方向に並
列した複数の蓄積電極を有し、前記ゲート電極の前記突
出部分は、前記複数の蓄積電極に向かって複数突出して
いる請求項1に記載の半導体記憶装置。 - 【請求項3】 前記半導体装置はさらに、プレート電極
を有し、前記ゲート電極の前記突出部分は、前記プレー
ト電極に向かって複数延在しており、前記プレート電極
は、前記メモリセル部と前記周辺回路部との境界領域付
近にて、該境界領域内にて上方に突出する突出部分を形
成するように延在しており、前記プレート電極の前記突
出部分は、前記ゲート電極に向かって複数延在してお
り、複数の前記ゲート電極の前記突出部分と複数の前記
プレート電極の前記突出部分とは、互いにオーバラップ
している請求項1に記載の半導体記憶装置。 - 【請求項4】 複数のゲート電極の前記突出部分間に、
コンタクトが設けられている請求項2に記載の半導体記
憶装置。 - 【請求項5】 複数の前記ゲート電極の前記突出部分と
複数の前記プレート電極の前記突出部分とがオーバーラ
ップしている部分間に、コンタクトが設けられた請求項
3に記載の半導体記憶装置。 - 【請求項6】 前記半導体装置はさらに、複数のコンタ
クトと、プレート電極とを有し、前記プレート電極は、
前記メモリセル部と前記周辺回路部との境界領域付近に
て、該境界領域内にて前記複数のコンタクトに向かって
突出する突出部分を形成するように延在しており、前記
プレート電極の前記突出部分は、前記複数のコンタクト
間をすり抜けるように設けられている請求項1に記載の
半導体記憶装置。 - 【請求項7】 ゲート電極を有し、メモリセル部と周辺
回路部との境界部に段差を有する半導体記憶装置の製造
方法において、前記ゲート電極を、前記メモリセル部と
前記周辺回路部との境界領域付近にて、該境界領域内に
て上方に突出する突出部分を形成するように延在させて
形成する工程を有することを特徴とする半導体記憶装置
の製造方法。 - 【請求項8】 前記ゲート電極を形成する前記工程で
は、該ゲート電極を第1の方向に延在させ、前記半導体
装置の製造方法はさらに、前記第1の方向に並列した複
数の蓄積電極を形成する工程を有し、前記ゲート電極を
形成する前記工程ではさらに、前記ゲート電極の前記突
出部分を、前記複数の蓄積電極に向かって複数突出させ
る請求項7に記載の半導体記憶装置の製造方法。 - 【請求項9】 前記半導体装置の製造方法はさらに、プ
レート電極を形成する工程を有し、前記ゲート電極を形
成する前記工程ではさらに、前記ゲート電極の前記突出
部分を、前記プレート電極に向かって複数延在させ、前
記プレート電極を形成する工程では、前記メモリセル部
と前記周辺回路部との境界領域付近にて、該境界領域内
にて上方に突出する突出部分を形成するように延在さ
せ、前記プレート電極の前記突出部分を、前記ゲート電
極に向かって複数延在させ、複数の前記ゲート電極の前
記突出部分と複数の前記プレート電極の前記突出部分と
を、互いにオーバラップさせる請求項7に記載の半導体
記憶装置の製造方法。 - 【請求項10】 複数のゲート電極の前記突出部分間
に、コンタクトを設ける請求項8に記載の半導体記憶装
置の製造方法。 - 【請求項11】 複数の前記ゲート電極の前記突出部分
と複数の前記プレート電極の前記突出部分とがオーバー
ラップしている部分間に、コンタクトを設ける請求項9
に記載の半導体記憶装置の製造方法。 - 【請求項12】 前記半導体装置の製造方法はさらに、
複数のコンタクトを形成する工程と、プレート電極を形
成する工程とを有し、前記プレート電極を形成する工程
では、該プレート電極を、前記メモリセル部と前記周辺
回路部との境界領域付近にて、該境界領域内にて前記複
数のコンタクトに向かって突出する突出部分を形成する
ように延在させ、前記プレート電極の前記突出部分を、
前記複数のコンタクト間をすり抜けるように設ける請求
項7に記載の半導体記憶装置の製造方法。 - 【請求項13】 少くとも一つのゲート電極と、プレー
ト電極と、前記プレート電極及び前記ゲート電極の間に
形成された複数のコンタクトとを備え、メモリセル部と
周辺回路部との境界部に段差を有する半導体記憶装置で
あって、 前記プレート電極は、前記メモリセル部と前記周辺回路
部との境界領域付近にて、前記ゲート電極の方に向って
延在する複数の突出領域を有し、互いに隣接する突出領
域同士の間に前記コンタクトが挟まるように前記突出領
域が配置されていることを特徴とする半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29050598A JP3219146B2 (ja) | 1998-10-13 | 1998-10-13 | 半導体記憶装置およびその製造方法 |
TW088117543A TW437072B (en) | 1998-10-13 | 1999-10-08 | Semiconductor memory device and method of fabricating the same |
US09/416,057 US6175132B1 (en) | 1998-10-13 | 1999-10-12 | Semiconductor memory device and method of fabricating the same |
KR10-1999-0044214A KR100473307B1 (ko) | 1998-10-13 | 1999-10-13 | 반도체 메모리 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29050598A JP3219146B2 (ja) | 1998-10-13 | 1998-10-13 | 半導体記憶装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000124414A JP2000124414A (ja) | 2000-04-28 |
JP3219146B2 true JP3219146B2 (ja) | 2001-10-15 |
Family
ID=17756895
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29050598A Expired - Fee Related JP3219146B2 (ja) | 1998-10-13 | 1998-10-13 | 半導体記憶装置およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6175132B1 (ja) |
JP (1) | JP3219146B2 (ja) |
KR (1) | KR100473307B1 (ja) |
TW (1) | TW437072B (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7759734B2 (en) * | 2008-03-07 | 2010-07-20 | United Microelectronics Corp. | Semiconductor device |
JP5819218B2 (ja) * | 2012-02-23 | 2015-11-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0382077A (ja) * | 1989-08-24 | 1991-04-08 | Nec Corp | 半導体メモリ装置 |
JPH0482263A (ja) | 1990-07-25 | 1992-03-16 | Sharp Corp | 半導体記憶装置 |
JPH0487366A (ja) | 1990-07-30 | 1992-03-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2827675B2 (ja) | 1992-03-26 | 1998-11-25 | 日本電気株式会社 | 半導体記憶装置 |
JP3614191B2 (ja) * | 1994-08-29 | 2005-01-26 | 富士通株式会社 | 半導体装置の製造方法 |
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JPH065803A (ja) | 1992-06-16 | 1994-01-14 | Sony Corp | 半導体メモリ |
JP2786591B2 (ja) * | 1993-02-01 | 1998-08-13 | 松下電器産業株式会社 | 半導体記憶装置の製造方法 |
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JPH0992717A (ja) * | 1995-09-21 | 1997-04-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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KR100223890B1 (ko) * | 1996-12-31 | 1999-10-15 | 구본준 | 반도체 메모리 소자 및 그의 제조 방법 |
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-
1998
- 1998-10-13 JP JP29050598A patent/JP3219146B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-08 TW TW088117543A patent/TW437072B/zh not_active IP Right Cessation
- 1999-10-12 US US09/416,057 patent/US6175132B1/en not_active Expired - Lifetime
- 1999-10-13 KR KR10-1999-0044214A patent/KR100473307B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP2000124414A (ja) | 2000-04-28 |
TW437072B (en) | 2001-05-28 |
KR20000029023A (ko) | 2000-05-25 |
US6175132B1 (en) | 2001-01-16 |
KR100473307B1 (ko) | 2005-03-07 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090810 Year of fee payment: 8 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 10 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130810 Year of fee payment: 12 |
|
R250 | Receipt of annual fees |
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S111 | Request for change of ownership or part of ownership |
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LAPS | Cancellation because of no payment of annual fees |