TW437072B - Semiconductor memory device and method of fabricating the same - Google Patents
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Description
':、7Ο 7 2 ' -—；—----- 五、發明說明（〗). 憂1_之領垃 ^ 本發明係關於一種半導體記憶裝置之改良，該半導體 e憶装置為例如具有堆疊式電容之動態隨機存取記憶體， 其於形成記憶單元的第一區域與形成周邊電路的第二區域 之邊界間具有坡狀或梯狀之區域。 先前技術之描祕 近年來’於具有堆疊式電容之動態隨機存取記憶體， 為使累增電各（accumulation capacity)盡量加大，多將 其設計成具有一較厚之累增電極。然而，若將累增電極設 計成具有較厚之厚度，在形成記憶單元的第一區域與形成 周邊電路的第二區域之邊界間，將無法避免地形成一坡狀 或梯狀之區域。 在一具有坡狀或梯狀之區域的半導體記憶裝置中，常 無法確保足夠之對焦邊界，因此亦無法在光蝕刻的步驟中 將導線層成型’進而無法進行接下來的累增電極之成型。 此外’這樣的半導體記憶裝置將伴隨一問題，即是在蝕刻 的步踩中’有某些部份無法予與蝕刻。結果，所製成之半 導體記憶裝置將有導線斷裂與短路之問題。進一步地說， 由於無法精確地將各層成型，用以製造小尺寸元件之設計 法則便不適用於此一半導體記憶裝置。 具有坡狀或梯狀區域之半導體記憶裝置的一例子如圖 1與圈2所示。 圖示之半導體記憶裝置乃由p型半導體基板1、形成於
·:” 43707 2 五、發明說明（2). . ^ P型半導體基板1上之場氧化膜2、形成於P型半導體基板工 上之閘極電極4、形成於P型半導體基板丨上和閘極電極 丨 園之N型擴散層3、覆蓋於基板丨上之第一層層間絕緣膜5°、 穿過第一層層間絕緣臈5而達到N型擴散層3之第一接觸孔 6、形成於第一層層間絕緣膜5上且經由第一接觸孔6作為N 型擴散層3之電性連接的累增電極7、覆蓋於累增電極7上 之電極板8 .、形成於電極板8與第一層層間絕緣膜5上的第 二層層間絕緣膜9、穿過第一層與第二層層間絕緣膜5與9 而達到N型擴散層3之第二接觸孔10、以及形成於第二^層 間絕緣膜9上的導線層11、12、13與14。 如圖1所示，半導體記憶裝置具有形成記憶單元的第 一區域與形成周邊電路的第二區域。 該圖示之半導體記憶裝置將如下予以製成。 首先，藉由熱氧化之方式將厚度0,4微米之場氧化膜2 形成於P型半導體基板1上。由場氧化膜2所環繞之區域乃 是元件將予製成之區域。 接著，厚度0. 2微米之N型複晶矽膜將形成於p型半導 體基板1上。於是，藉由光蝕刻，將所佈置之N型複晶矽膜 製成閘極電極4。 _ 、 接著，以對應於閘極電極4與場氧化膜2之自行對準方 式’P型半導體基板1將予離子佈植約5X1 〇i3cnr2的磷離子 (P) ’以便於P型半導體基板1上形成N型擴散層3。 接著，將第一層層間絕緣膜5形成於p型半導體基板1 上’然後穿過第一層層間絕緣臈5形成第一接觸孔6以使其 437〇72 五、發明説明c^~ 達到N型擴散層3。 整個第著a Ϊ Ϊ度〇 · 8微米經過佈植後的複晶石夕膜形成於 膜成型以便在第一接觸孔6上形成累增電極卜 接耆，再將一電容性絕緣膜（未示於圖中）形成於其 成電^8’ $成厚度〇 . 2微米的4晶石夕膜並予與成型以形 二接著，將厚度〇· 5微米的第二層層間絕緣膜9佈置於經 步驟後的成品上。比方說，第二層層間絕緣膜9由 (硼磷矽酸鹽玻璃；b〇rori phospho silicate glass) 所組成。 接著，將導線層11至1 4形成於第二層層間絕緣膜g 上。比方說，導線層11至14由链组成。 於是，完成了圖1與2所示之半導體記憶裝置。 如圖1所示’在第一區與第二區的邊界周圍，尤其在 導線層11與13所夾之區域A上，形成一較陡之梯狀區域 15。於是’很難將用以形成導線層11至η之鋁膜精確地成 型。特別是，因為在光蝕刻的步驟中，用以製作位於區域 A上之導線，層12的光阻層具有較厚之厚度，很難將鋁膜精 確地成型以形成導線層1 2。 此外，在蝕刻步驟完成後，仍會殘留部份的導線層1 9 於區域A中。 有許多方法曾予提出以缓和該梯狀區域之斜率。例 如，日本特許公開公報第4-82263、4-8 7366、6-6803、以
43707 2 五、發明嬈明（4) 及6-21 6332號曾提議，益, 盥盆坫藉由形成—虛擬（dummy)圖形於第 一與第一 Q域間的邊界上， 間梯狀區域斜率之方法。歧和^於第—與第二區域 之範：3厂4用以說明一上述公告所提出之半導體記憶裝置 p型Λ示體之記憶裝置乃由P型半導體基板1、形成於 上之場氧化膜2、形成於p型半導體基板1 p型半導體基板1上和閉極電極周 t:) /η形成於場氧化膜2a上之虛擬間極圖形 16、覆蓋於基板1上之第一層層間絕緣膜5、穿過第一声声 間絕緣膜5而達到N型擴散層3之第一接觸孔6、 ^二 層層間絕緣膜5上且經由第一接觸孔6作為N型擴散層^之 性連接的累增電極γ、覆蓋於累增電極7上之電極曰 .成於電極板8與第一層層間絕緣膜5上的第二層層間絕緣膜 9、穿過第一層與第二層層間絕緣膜5與9而達到Ν 3之第二接觸孔10、以及形成於第二層層間絕緣 了 = 3 線層11、12、13與14。 蜗y上的導 在圖3與4所示之半導體記憶裝置中，由.於虛 形16形成於較長的場氧化膜2a上，形成於第—與第二區 間的梯狀區域之钭率將比圖1與2所示之半導體^ :、 梯狀區域之斜率小。 裝置的 然而’在圖3所示之半導體記憶裝置中，夾在導線芦 11與1 3間的區域Β長於在圖1所示之半導體記憶製置中*的0區 域A 6其意味著，圖3所示之半導體記憶裝置比圖i所示'之 °°°
43?〇 五、發明嬈明（5) 半導體記憶裝 極圖形1 6 <故 緣和梯狀區域之斜率’但是因虛擬閘 之面積。 所示之半導體記憶裝置需要更大 本發明ήίτ
加半導.體記，目的之一在提供一半導體記憶裝置，太不搏 狀區域之^^裝置面積的情況下’該裝置可缓和坡狀或梯 形成周邊番率’且該區域位於形成記憶單元的第一區域與 二發=的第二區域之邊界間。 方法。 的另一目的在提供此一半導體記憶裝置的製造 go 白冬r月之一實施樣態中’提供一半導體記憶裝置， 卜、移如叫 電極、（b)形成記憶單元的第—區域、以及 第一與第^ '一區域且形成周邊電路的第二區域’使得在 /、第二區域間的邊界上形成一坡狀或梯狀之區域，且 琢一電極且士 & , 你丹有一突出部，其向上突出於該坡狀或梯狀之區
、u在本發明的另一實施樣態中，提供一半導體記憶裝置 的，造方法，包含形成一具有突出部之電極的步驟，其向 上突出於一坡狀或梯狀之區域中，該區域位於形成記憶單 %的第一區域與形成周邊電路的第二區域之邊界間。 藉由在一半導體記憶裝置中不可或缺之一個或多個電 極’根據本發明的半導體記憶裝置可缓和位於形成記憶單 元的某一區域與形成周邊電路的另一區域之間的梯狀區域
第9頁 2 70 7 五、發明說明（6) 之角度。因此，马·坐iM- «Λ 該面積等同於習用置仍然保有相同之面；車 導體記憶裝置。於是，、根率之坡狀或梯狀區滅 ^ ^ „ 、疋根據本發明的半導體記憶裝置 < 在 不增加裝置，積下緩和梯狀區域。 ㈣卜说Γ由兩層或多層的互相重疊之突出冑’町進一 步地缓和梯狀區域的角度。 圖式之簡單說明 一習用半導體記憶裝置的橫剖面圖；
Ζ顯不於圖1之半導體記憶裝置的頂視平面圖； =是另-習用半導體記憶裝置的橫剖面圖； 疋顯示於圖3之半導體記憶裝置的頂視平面圖； 面圖.是依據本發明一實施例之半導體記憶裝置的橫剖 圖6是顯示於圖5之半導體記憶裝置的頂視平面圖。
m 圖5與6說明根據本發明 置。根據該實施例之半導體 憶體（dram)。 的一實施例之半導體記憶裝 記憶裝置為一動_隨機存取記 半導ΐ ϊ ί所示：根據該實施例之半導體記憶裝置乃由P型 占认 土板1、形成於ρ型半導體基板1上之場氧化膜2、形 ;型半導體基板1上之閘極電極4、形成於？型半導體 上和閘極電極周圍之1^型擴散層3、覆蓋於基板i上之^
第10頁 437072 五、發明說明（7) " ~~ 一層層間絕緣臈5、穿過第一層層間絕緣膜5而達到N型擴 散層3之第一接觸孔6、形成於第一層層間絕緣膜5上且經 由第一接觸孔6作為N型擴散層3之電性連接的累增電極γ、 覆蓋於累增電極7上之電極板8、形成於電極板8與第一層 層間絕緣膜5上的第二層層間絕緣膜9、穿過第一層與第二 層廣間絕緣膜5與9而達到Ν型擴散層3之第二接觸孔1 〇、以 及形成於第二層層間絕緣膜9上的導線層I〗、12、13與 1 4 〇 如圓5所示’該半導體記憶裝置具有形成記憶單元的 第一區域與形成周邊電路的第二區域。 Ν型擴散層3與閘極電極4共同運作組成一顆u〇S電晶 體。藉由一層絕緣膜（未示於圖中），可將累增電極7與電 極板8作電性絕緣。累增電極7、電極板§、以及絕緣膜互 相運作組成一顆累增電容。藉由第二接觸孔1〇，令導線層 12與Ν型擴散層（未示於圖中）作電性連接。 根據該實施例之半導體記憶裝置予以設計成包含一間 極電極17 ’該電極位於第一與第二區之間且位於場氧化膜 2之上。該閘極電極有一部份與場氧化膜2重疊。該閘極電 極1 7予以設計成具有一突出部i 7a，其向上突出於一夾於 導線層11與13間的區域C中並且包含第一與第二區域間之 邊界。 該電極板8予以設計成具有一突出部18，其向上突出 於區域C。 該突出部17a與18的位置安排將不影響第二接觸孔
第11頁 43 70 72 五、發明說明（8) 10。 該電極板8的突出部1 8與位於場氧化膜2上之閘極電極 17的突出部17a重疊。因此’在區域C中的第一層與第二層 層間絕緣膜5與9將予以提高，並且楳狀區域1 5C(應為〗5b) 角度之斜率將小於示於圖1與3中的區域a與b梯狀區域之角 度。 因此’當用以形成導線層11至1 4之光姓刻步驟完成後 不會殘留下光阻層，且在進行姓刻步驟時非必須的導線層 部份將不會無法予以蝕刻β θ 在本實施例中的區域C具有與圖1所示之區域a相同之 長度，並且具有比圖3所示之區域B較小之長度。 根據該實施例之半導體記憶裝置將如.下法製造。 首先，藉由熱氧化之方式將厚度〇.4微采之場氧化膜2 形成於P型半導體基板1上。由場氧化膜2所環繞之區域乃 是元件將予製成之區域。 接著，厚度0.2微米之N型複晶矽膜將形成於p型半導 ，基板1上。於是’ ϋ由光蝕刻’將所伟置型複晶矽膜 製成閘極電極4與具有突出部1 7a且向上突出於p a Γ —扣、 極電極17。 上哭出於區域C之閘 式 (Ρ) 上 接著，以對應於閘極電極4與場氧化膜2之自 ρ型半導體基板1將予離子佈植约5><1 〇13cnr2的填離子 ’以便於P型半導體基板1上形成N型擴散層3。 接著，將第一層層間絕緣膜5形成於p型半 然後穿過第一層層間絕緣膜5形成笫一妓細ρ 取弟接觸孔6以使其
p ^3 70 72 五、發明課明（9) 達到N型擴散層3。 接著，將厚度0‘ 8微米經過佈植後的複晶梦膜形成於 整個第一層層間絕緣膜5上。然後，將所佈置上去的複晶 矽膜予與成型以便在第一接觸孔6上形成累增電極7。 接著，再將一電容性絕緣膜（未示於圖中）形成於其 上 然後形成厚度0.2微米的複晶梦膜並予與成型以形 成電極板8且突出部18向上突出於區域C: 接著’將厚度0. 5微米的第二層層間絕緣膜9佈置於經 前述步驟後的成品上。比方說，第二層層間絕緣膜9由 BPSG(硼磷矽酸鹽玻璃；b〇r〇n ph〇sph〇 s 所組成。 接著，將導線層1 1至1 4形成於第二層層間絕緣膜9 上。比方說’導線層11至14由鋁組成。 如此即完成根據圖5所示之實施例的半導體記憶裝
第13頁
Claims (1)
- 2 43?〇7 六、申請專利範圍八 v 1. 、-·種半導體記 (a) 至少一電極 (b) 第一區域，其内形成有一記憶單元；以及 (c) 第二區域，緊鄰著該第一區域且形成有一周邊電 路； 在該第一與第二區域間的邊界上形成有一坡狀或梯狀 之區域，該電極具有一突出部向上突出於該坡狀或梯狀之 區域中。 2. 如申請專利範圍第1項之半導體記憶裝置，其中該電極 為閘極電極。 3. 如申請專利範圍第1項之半導體記憶裝置’其中該電極 為電極板且該電極版構成一累增電容之一部分。 4. 如申請專利範圍第1項之半導體記憶裝置，該半導體記 憶裝置為一動態隨機存取記憶體（dram)。 5. 如申請專利範圍第1項至第4項中任一項之半導體記憶 裝置，其中該電極至少有一部份與形成於基板表面上之場 氧化層重疊。 6. 一種半導體記憶 (a ) —基板； (b) 至少一第一電極，¥成於該基板上 (c) 一層間絕緣膜，覆蓋在該基板與該第一電極之 (d) 至少一第二電極，形成於該層間絕緣膜上； (e) —第一區域，形成有一記憶單元；以及第14頁(f) 一第二區域，緊鄰著該第一區域且形成有周邊電 在該第一與第二區域間的邊界上形成一坡狀或梯狀之 區域； 該第一與第二電極具有一突出部向上突出於該坡狀或 梯狀之區域中D 7’如申請專利範圍第6項之半導體記憶裝置其中該電極 為閘極電極8.如申請專利範圍第6項之半導體記憶裝置’其中該電極 為電極板且該電極版構成一累增電容之一部分。 9_如申請專利範圍第6項之半導體記憶裝置’該半導體記 憶裝置為一動態隨機存取記憶體（DRAM) ° 10·如申請專利範圍第6項至第9項中任一項之半導體記憶 裝置’其中該第一與第二電極至少有一部份與形成於該基 板表面上之場氧化層重疊。 11. 如申請專利範圍第1 〇項之半導體記憶裝置，其中在該 場氧化層上，該第一電極的突出部與該第二電極的突出部 重疊。12. —種半導體記憶裝置之製造方法，包含形成一具有突 出部之電極的步驟，該突出部向上突出於一坡狀或梯狀之 區域中，該區域位於形成記憶單元的第一區域與形成周邊 電路的第二區域間之邊界上。 13. 如申請專利範圍第12項之半導體記憶裝置之製造方 法，其中該電極為閘極電極。第15頁 A3"7〇T 2 六、中請i利範圍 1 4.如申請專利範圍第1 2項之半導體記憶裝置之製造方 法’其中該電極為電極板且該電極板構成一累增電容之一 部分。 15.如申請專利範圍第12項至第14項中任一項之半 造ίΐ’其中該電極至少有一部份與形成於該 基板表面上之％氧化層重疊。 裝置之製造方法’該半導體記憶裝置 包含.第一&域，其内形成有一記憶單元；第二區 Ο - 鄰著該第一區域且形成有一周邊電路；及一坡狀或之 區域，形成於該第一與第二區域間的邊界上； 該半導體記憶裝置之製造方法包含下面步驟： 形成至少一之第一電極於基板上，使該第一電極 具有一犬出部向上突出於該坡狀或梯狀區域中； .(b)將一層間絕緣膜覆蓋在該.基板與該第一電極之 上.，且 二電右成一至第二電極於該層間絕緣膜上，使該第 ^ 由突出部向上突出於該坡狀或梯狀區域中。 第16項之半導體記憶裝置之製造方 走，、干孩電極為閘極電極。 利範園第16項之半導體記憶裝置之製造方 部分了 §'極為電極板且該電極版構成一累增電容之一 19,如申請專利範圍第16項之 法’其中該第—盥第_雷搞八^等媸忑衮罝之裊&方 ”第一電極为別形成於該步驟（a)與（c)， 第〗6頁 Λ3Τ0Τ 2 六、_請專利範圍 而使其至少有一部份與位於該基板表面之場氧化層重疊。 20.如申請專利範圍第16項至第19項中任一項之半導體記 憶裝置之製造方法，其中該第二電極形成於該步驟（c)之 方式係使該第二電極之突出部在該場氧化膜上方與該第一 電極之突出部重疊。第17頁
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