JPH0487366A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特に、メモリセル
アレイ領域と周辺回路領域とを有する半導体基板上に形
成される半導体記憶装置に関する。

［従来の技術］ 従来、半導体記憶装置は、コンピュータなどの情報機器
の目覚ましい普及によってその需要が急速に拡大してい
る。さらに、機能的には、大規模な記憶容量を有し、か
つ、高速動作が可能なものが要求されている。これに伴
って、半導体記憶装置の高集積化および高速応答性ある
いは高信頼性に関する技術が開発されている。

半導体記憶装置のうち、記憶情報のランダムな入出力が
可能なものとして、ＤＲＡＭが知られている。ここで、
ＤＲＡＭの高集積化に伴ってメモリセルサイズが縮小化
された場合に、キャパシタ面積もそれに伴って縮小され
る。しかしながら、ＤＲＡＭの安定動作、高信頼性の見
地から高集積化された場合にも１ビツトのメモリセルに
蓄える電荷量はほぼ一定に維持されなければならない。

ここで、ＤＲＡＭのメモリセルは、キャパシタ構造によ
っていくつかのタイプに分けることができる。この中で
、スタックド型キャパシタセルは、キャパシタの主要部
をゲート電極やフィールド分離膜の上部にまで延在させ
ることによりキャパシタの電極間の対向面積を増大させ
キャパシタ容量を増加させることができる。この結果、
半導体装置の集積化に伴ってスタックド型キャパシタセ
ルが多く用いられるようになった。素子の微細化がさら
に進むと、スタックド型キャパシタセルも改良が進み、
近年では、キャパシタ容量を確保するためキャパシタを
上方向へ延ばす傾向にある。

第２図は従来のスタックド型キャパシタセルを備えたＤ
ＲＡＭの構成を示した断面構造図である。

第２図を参照して、ＤＲＡＭは、メモリセル部１０１と
、周辺回路部１０２と、メモリセル部１０１および周辺
回路部１０２を分離するための素子分離領域１０３とか
ら構成される。

メモリセル部１０１は、半導体基板１上に所定の間隔を
隔てて形成された不純物拡散層３ａ、３ｂ、３ｃ、３ｄ
と、不純物拡散層３ａ、３ｂおよび３ａ、３ａ間にそれ
ぞれ形成されたゲート電極５ａおよび５ｂと、ゲート電
極５ａ、５ｂを覆うようにそれぞれ形成された酸化膜８
ａ、８ｂと、不純物拡散層３ａ、３ａ間に形成されたシ
ールド電極６ｂと、シールド電極６ｂを覆うように形成
された酸化膜９ｂと、酸化膜９ｂ上に所定の間隔を隔て
て形成されたゲート電極１２ａ、１２ｂと、ゲート電極
１２ａ、１２ｂを覆うようにそれぞれ形成された酸化膜
１３ａ、１３ｂと、不純物拡散層３ｂ、３ｃにそれぞれ
接続されたキャパシタを構成するキャパシタ下部電極１
４．ａ、１４ｂと、キャパシタ下部電極１４ａ、１４ｂ
上にそれぞれ誘電膜１５ａ、１５ｂを介して形成された
セルプレート１６ａ、１６ｂと、セルプレート１６ａ。

１６ｂを覆うように形成された絶縁膜１７とを含んでい
る。

周辺回路部１０２は、半導体基板１上に所定の間隔を隔
てて形成されたそれぞれ対をなす２ａ。

２ｂおよび２ｃ、２ｄと、不純物拡散層２ａ、２ｂおよ
び２ｃ、２ａ間にそれぞれ形成されたゲート電極４ａ、
４ｂと、ゲート電極４ａ、４ｂを覆うようにそれぞれ形
成された酸化膜７ａ、７ｂとを含んでいる。不純物拡散
層２ａ、２ｂおよびゲート電極４ａにより周辺回路用の
トランジスタが形成され、同様に不純物拡散層２ｃ、２
ｄおよびゲート電極４ｂによっても周辺回路用のトラン
ジスタが構成される。

素子分離領域１０３は、不純物拡散層２ｂ、３ａおよび
２ｃ、３ａ間にそれぞれ形成されたシールド電極６ａお
よび６ｃと、シールド電極６ａ。

６ｃを覆うようにそれぞれ形成された酸化膜９ａ。

９ｃとを含んでいる。

また、全面を覆うように層間絶縁膜１８が形成されてい
る。ここで、メモリセル部１０Ｊ２は、半導体装置の集
積化に伴って素子が微細化されてくると、キャパシタ容
量を確保するため、キャパシタが上方向に延びるので、
半導体基板１からの高さがさらに増加する。

［発明が解決しようとする課題］ 前述のように、従来のＤＲＡＭでは、半導体装置の集積
化に伴って素子が微細化されてくると、メモリセル部１
０１はキャパシタが上方向に延びるためその高さがさら
に増加する。したがって、周辺回路部１０２とメモリセ
ル部１０１との段差がさらに大きくなるという不都合が
生じる。この結果、メモリセル部と周辺回路部との境界
領域でキャパシタ形成後の製造工程で微細パターンの形
成やエツチングを行なう際に、パターン形成上の困難性
を伴うという問題点があった。

この発明は、上記のような課題を解決するためになされ
たもので、スタックド型のキャパシタセルにおいて、メ
モリセルサイズが縮小された場合にも、メモリセルアレ
イ領域と周辺回路領域との境界領域でのパターン形成上
の困難性を伴うことなく高集積化することが可能な半導
体記憶装置を提供することを目的とする。

［課題を解決するための手段］ この発明における半導体記憶装置は、半導体基板のメモ
リセルアレイ領域に形成され、半導体基板の表面に形成
された１対の不純物領域およびゲート電極を有するトラ
ンジスタとトランジスタの一方の不純物領域に接続され
た一方の電極およびその一方の電極に誘電膜を介して対
向配置された他方の電極を有するキャパシタとを備えた
複数のメモリセルと、半導体基板の周辺回路領域に形成
され、半導体基板の表面に形成された１対の不純物領域
とゲート電極とを有する複数の周辺回路用トランジスタ
と、半導体基板のメモリセルアレイ領域と周辺回路領域
との間の境界領域に形成された第１の導電層を有する素
子分離と、素子分離上に形成された段差部を有する第２
の導電層とを含む。

［作用］ この発明に係る半導体記憶装置では、半導体基板のメモ
リセルアレイ領域と周辺回路領域との間の境界領域に第
１の導電層を有する素子分離が形成され、その素子分離
上に段差部を有する第２の導電層が形成されるので、メ
モリセルアレイ領域と周辺回路領域との境界領域におい
て生じる段差が有効に低減される。

［発明の実施例］ 以下、本発明の実施例を図面に基づいて説明する。第１
図は本発明の一実施例によるスタックド型キャパシタセ
ルを備えたＤＲＡＭの構成を示した断面構造図である。

第１図を参照して、本実施例のＤＲＡＭが、第２図に示
した従来のＤＲＡＭと相違する点は、素子分離領域１０
３に、ダミー段差部１０ａ、１０ｂを設けたことである
。すなわち、素子分離領域１０３には、シールド電極６
ａ、５ｃおよび酸化膜９ａ、９ｃからなる素子分離が形
成されているが、その酸化膜９ａおよび９Ｃ上にダミー
段差部１０ａおよび１０ｂを形成し、さらにそれらを覆
うようにそれぞれ酸化膜１１ａ。

１１ｂを形成することにより、メモリセル部１０１と周
辺回路部１０２との境界領域である素子分離領域１０３
での高段差が軽減される。つまり、メモリセル部１０１
の層間絶縁膜１８の高さと、周辺回路部１０２の層間絶
縁膜１８の高さの中間の高さに素子分離領域１０３の高
さが位置するようにダミー段差部１０ａ、１０ｂを設け
ることにより、メモリセル部１０１と周辺回路部１０２
の境界領域で段差がなだらかとなる。これにより、キャ
パシタ形成後の製造プロセスにおいて、メモリセル部１
０１と周辺回路部１０２との境界領域である素子分離領
域１０３でのパターン形成上の困難性が軽減される。す
なわち、層間絶縁膜１８形成後の製造プロセス以降にお
いてたとえばフォトリソグラフィなどのバターニング工
程のパターニングマージンが拡大でき、また、それに伴
いエツチング技術のマージンも拡大できる。

なお、本実施例のダミー段差部１０ａ、１０ｂは、ゲー
ト電極４ａ、４ｂ、５ａ、５ｂを形成する工程またはセ
ルプレート１６ａ、１６ｂを形成する工程のいずれかの
工程でゲート電極４ａ、４ｂ、５ａ、５ｂまたはセルプ
レー）１６ａ、１６ｂの形成と同時に形成できる。した
がって、ダミー段差部１０ａ、１０ｂを形成するために
新たに製造工程を追加する必要はなく、従来の製造工程
数と同じ工程数で構成できる利点がある。

上記のように本実施例では、メモリセル部１０１と周辺
回路部１０２との間の素子分離領域１０３にダミー段差
部１０ａ、１０ｂを設けることにより、従来問題であっ
たメモリセル部１０１と周辺回路部１０２との境界領域
での高段差が低減できる。そして、ダミー段差ｔｌｌＴ
１０ａ、１０ｂを設けた素子分離領域１０３の高さがメ
モリセル部１０１の高さと周辺回路部１０２の高さの中
間に位置するように、ダミー段差部１０ａ、１０ｂが形
成されるので、その後に層間絶縁膜を形成する際、なだ
らかな段差となる。この結果、その後のプロセスのため
に平坦化する必要がなく、パターニングやエツチングの
マージンの拡大が図れるという効果がある。さらに、ダ
ミー段差部１０ａ、１０ｂはメモリセル部１０１および
周辺回路部１０２を形成する所定の工程と同時に形成さ
れるため、工程数を増加することなくダミー段差部１０
ａ。

１０ｂを形成することができる。

［発明の効果］ 以上のように、この発明によれば、半導体基板のメモリ
セルアレイ領域と周辺回路領域との間の境界領域に第１
の導電層を有する素子分離を形成し、その素子分離上に
段差部を有する第２の導電層を形成することにより、メ
モリセルアレイ領域と周辺回路領域との境界領域におい
て生じる段差が有効に低減されるので、スタックド型キ
ャパシタセルにおいてメモリセルサイズが縮小された場
合にも、メモリセルアレイ領域と周辺回路領域との境界
領域でのパターン形成上の困難性を伴うことなく高集積
化することが可能な半導体記憶装置を提供し得るに至っ
た。

【図面の簡単な説明】

第１図は本発明の一実施例によるスタックド型キャパシ
タセルを備えたＤＲＡＭの構成を示した断面構造図、第
２図は従来のスタックド型キャパシタセルを備えたＤＲ
ＡＭの構成を示した断面構造図である。 図において、１は半導体基板、２ａ、　　２ｂ、　　２
ｃ、２ｄ、３ａ、３ｂ、３ｃ、３ｄは不純物拡散層、４
ａ、４ｂ、５ａ、５ｂはゲート電極、６ａ。 ６ｂ、６ｃはシールド電極、１０ａ、１０ｂはダミー段
差部、ｌｌａ、ｌｌｂは酸化膜、１８は層間絶縁膜、１
０１はメモリセル部、１０２は周辺回路部、１０３は素
子分離領域である。 なお、各図中、同一符号は、同一または相当部分を示す
。

Claims (1)

1. 【特許請求の範囲】 メモリセルアレイ領域と周辺回路領域とを有する半導体
   基板上に形成される半導体記憶装置であって、 前記半導体基板の前記メモリセルアレイ領域に形成され
   、前記半導体基板の表面に形成された１対の不純物領域
   およびゲート電極を有するトランジスタと前記トランジ
   スタの一方の不純物領域に接続された一方の電極および
   前記一方の電極に誘電体膜を介して対向配置された他方
   の電極に有するキャパシタとを備えた複数のメモリセル
   と、前記半導体基板の周辺回路領域に形成され、前記半
   導体基板の表面に形成された１対の不純物領域とゲート
   電極とを有する複数の周辺回路用トランジスタと、 前記半導体基板のメモリセルアレイ領域と周辺回路領域
   との間の境界領域に形成された第１の導電層を有する素
   子分離と、 前記素子分離上に形成された段差部を有する第２の導電
   層とを含む、半導体記憶装置。