JPH03286564A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、高集積化された半導体装置の製造方法に関し
、特にスタック型のＤＲＡＭにおいてメモリ容量を容易
に増大できる半導体装置の製造方法に関する。

（発明の概要） 本発明は、半導体基体上のＭＩＳトランジスタのソース
・ドレイン領域の一方に接続されるメモリ容量の容量下
部電極層が隣接する上記ＭＩＳトランジスタのゲート電
極上に積層して設けられる半導体装置の製造方法におい
て、上記容量下部電極層の側壁及びその側壁の上方に延
在するポリシリコン層を形成し、このポリシリコン層の
表面と上記容量下部電極層の上面にメモリ容量を形成す
ることにより、そのメモリ容量の増大を図るものである
。

［従来の技術］ ＤＲＡＭ等の半導体メモリ装置の大容量化に伴い、チッ
プ面積の約半分を占めるメモリセルのサイズの縮小化が
重要な課題とされている。

２５６ＫＤＲＡＭまでは、シリコン基板上に平坦な容量
を形成する所謂ブレーナ型セルが主流であったが、集積
度が向上してセル面積が狭められると、メモリ容量を確
保するために、容量が３次元に積層された所謂スタック
型等が検討されるようになった。このスタック型セル構
造は４ＭＤＲＡＭ等において広く採用されている（例え
ば「日経マイクロデバイスＪ　１９８８年９月号、ｐ６
１〜６７日経ＢＰ社発行　参照。）。

このようなスタック型セル構造では、半導体基板上に設
けられたＭＯＳ）ランジスタ上に容量が積層して形成さ
れる。即ち、蓄積ノード部が上記ＭＯＳトランジスタの
ゲート電極の段差を利用して形成され、その蓄積ノード
部上面を覆って誘電体膜を介してセルプレートが形成さ
れている。従って、蓄積ノード部の上面と側壁に容量が
形成されるので、大きなメモリ容量を確保することがで
きる。

〔発明が解決しようとする課Ｎ］ 上述のように、スタック型ではＭＯＳ）ランジスタのゲ
ート電極の段差を利用することにより、大きなメモリ容
量を確保している。このため、メモリ容量の増大化を図
るためにはゲート電極の段差を大きくしなければならな
かった。ところが、この段差を大きくするにしたがって
、良好なビット線コンタクトを形成することが非常に困
難な状況になっている。

そこで、本発明は、かかる従来の実情に鑑みて提案され
たものであって、表面段差を増大させることなく、容易
にメモリ容量の増大を図ることを目的とする。

して容量上部電極層を形成する工程を有することを特徴
とする。

〔課題を解決するための手段］ 本発明の半導体装置の製造方法は、上述の目的を達成す
るために提案されたものである。

即ち、本発明は半導体基体上にＭＩＳトランジスタを形
成する工程と、そのＭＩＳトランジスタのソース・ドレ
イン領域の一方に接続され隣接する上記ＭＩＳ）ランジ
スタのゲート電極に挟まれた領域上及びそのゲート電極
の上部に延在する容量下部電極層を形成する工程と、上
記容量下部電極層上に平坦化膜を形成して段差部を埋め
込む工程と、上記容量下部電極層と上記平坦化膜を同し
パターンにパターニングする工程と、全面にポリシリコ
ン層を形成する工程と、全面エッチハ、７りを行って上
記容量下部電極層と上記平坦化膜の側壁に上記ポリシリ
コン層を残存させる工程と、上記平坦化膜を除去する工
程と、上記ポリシリコン層の表面及び上記容量下部電極
層上に！！！縁膜を介（作用］ 本発明の半導体装置の製造方法では、ＭＩＳトランジス
タのゲート電極に挟まれた領域からそのゲート電極の上
部に宜って容量下部電極層が形成されるので、その容量
下部電極層は段差部を被覆するように延在される。次に
、平坦化膜の形成によってその段差部が埋め込まれ、こ
れらの容量下部電極層と平坦化膜の異方性エンチング等
によるパターニングによって、同しパターンで、特に上
記段差部で垂直方向に連続した側壁が得られる。

この側壁にはポリシリコン層からなるサイドウオール膜
が形成され、その側壁の一部をなした平坦化膜をサイド
ウオール膜の形成後に除去することにより、サイドウオ
ール膜の露出している面積が増大される。その面積がメ
モリ容量の電極の面積の一部となるので、全体としてメ
モリ容量を増大することができる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

本実施例は折り返しビット線構造を有するスタック型の
ＤＲＡＭのメモリセルの例である。

なお、第１図（ａ）乃至第１図（ｄ）は第２図における
Ｉ−１線に対応した断面図であり、第３図（ａ）及び第
３図（ｂ）は■−■線に対応した断面図である。

先ず、第１図（ａ）に示すように、ｐ型のシリコン基板
１上にＬＯＣＯ３法等により素子分離領域２を形成する
。この素子分離領域２に囲まれたシリコン基板１上には
ゲート酸化膜３が形成される。

このゲート酸化膜３及び素子骨ｉＩ！領域２上に第１層
目のポリシリコン層を形成し、この第１層目のポリシリ
コン層上にタングステン層等の金属膜を積層させてポリ
サイド構造を有する電極層を形成する。この電極層をパ
ターニングし、素子分離領域２上に断面にかかるメモリ
セルで非選択のワード線４ａ、４ｄを形成し、シリコン
基板１上のゲート酸化膜３上に断面にかかるメモリセル
のアクセストランジスタのゲート電極となるワード線４
ｂ、４ｃを形成する。ワード線４ａ〜４ｄはポリサイド
構造を有する電極層からなるので、高速動作が可能とさ
れる。このようなワード線４ａ〜４ｄのパターンは、後
で第３層目のポリシリコン層１１の説明に用いる第２図
に示すようになる。第２図に示すように、Ｘ方向の幅が
Ｅ、であるワード線４ａ、４ｄが素子骨＃領域２（図中
点線で囲まれた６１域の外）でＹ方向に延在する。また
、Ｘ方向の幅がｉｔ　　（＜Ｌ　）であるワード線４ｂ
。

４ｃがワード線４ａとワード線４ｄの間のシリコン基板
１（図中点線で囲まれた領域の内）を横切ってＹ方向に
延在する。これらのワード線４ａ〜４ｄは略平行とされ
、互いに離間して設けられる。

上記ワード線４ａ〜４ｄをマスクとしてイオン注入を行
い、シリコン基板１の表面に上記アクセストランジスタ
のソース・ドレイン領域として機能するｎ゛型の不純物
領域５を形成する。そして、ワード線４ａ〜４ｄを覆っ
て全面に層間絶縁Ｍ６を形成する。

続いて、第１図（ｂ）に示すように、不純物領域５上で
開口するマスクパターンにフォトレジスト層を露光、現
像し、このフォトレジスト層をマスクとして用いて層間
絶縁膜６のエツチングを行う。

その結果、不純物領域５上の眉間絶縁ｌＩ！６が除去さ
れて接続孔７ａ、７ｂが形成される。

これらの接続孔？ａ、７ｂ内で露出する不純物領域５上
を含む全面に第２層目のポリシリコン層８を形成する。

この第２層目のポリシリコン層８はワード線４ａ〜４ｄ
に挟まれた領域からワード線４ａ〜４ｄの上部に宜って
形成されるので、段差部を被覆するように延在される。

この第２層目のポリシリコン層８は接続孔７ａ、７ｂで
不純物領１５に接続される。

この第２層目のポリシリコン層８上に平坦化膜９を形成
する。この平坦化膜９は上記段差部内を十分埋め込んで
且つ全面を平坦とする。この平坦化膜９は、後述するよ
うに第２層目のポリシリコン層８と同時にパターニング
されてメモリ容量の増大化番こ寄与する。この平坦化膜
９としては、例えばＰＳＧ膜やシリコン酸化膜等が使用
可能である。

そして、この平坦化膜９及び第２層目のポリシリコン層
８の異方性エツチングを行い、平坦化膜９と第２層目の
ポリシリコン層８を同しパターンにパターニングする。

この時、平坦化膜９と第２層目のポリシリコン層８のパ
ターニングを同しマスクを用いて行うことや平坦化膜９
のパターニングを第２層目のポリシリコン層８をマスク
として行うことにより、作業効率を改善できる。このよ
うなエンチングにより、第２層目のポリシリコン層８が
ワード！４ｂ、４ｃの上部で分離される。

このように分離された第２層目のポリシリコン層８のう
ち、接続孔７ａと接続される第２層目のポリシリコン層
８は蓄積ノード部用とされ、接続孔７ｂと接続される第
２層目のポリシリコン層８はビ・ント線コンタクト用と
される。また、第２層目のポリシリコン層８の側壁は平
坦化膜９の側壁と連続してシリコン基板１に対して垂直
とされる。

ここで、第２図を用いて第２層目のポリシリコン層８の
パターンを説明する。第２図に示すように、第２層目の
ポリシリコン層８は隣接するワード線４ａ〜４ｂに挟ま
れた領域と各ワード線４ａ、４ｂと重なる領域に延在す
るパターンと、隣接するワード線４０〜４ｄに挟まれた
領域と各ワード線４ｃ、４ｄと重なる領域に延在するパ
ターンと、ワード線４ｂ〜４Ｃに挟まれた領域に形成さ
れるパターンとされる。

続いて、第２層目のポリシリコン層８と平坦化膜９の表
面を含む全面にＣＶＤ法等により第３層目のポリシリコ
ン層１１を形成する。第２層目のポリシリコン層８と平
坦化膜９が同じパターンにバターニングされているので
、第３図（ａ）に示すように、第２層目のポリシリコン
層８と平坦化膜９の側壁に第３層目のポリシリコン層１
１からなるサイドウオール膜が形成される。

そして、第３層目のポリシリコン層１１の異方性エツチ
ングを行って平坦化膜９の上面を露出させる。これによ
り、平坦化膜９．第２層目のポリシリコン層８及び層間
絶縁膜６上の第３層目のポリシリコン層１１が除去され
、第２層目のポリシリコン層８と平坦化膜９の側壁のみ
に第３層目のポリシリコン層１１からなる上記サイドウ
オール膜が残存される。

そして、平坦化膜９をエツチングにより除去する。その
結果、第２層目のポリシリコン層８の側壁及びその側壁
の上方に延在して形状の上記サイドウオール膜が形成さ
れる。このようなサイドウオール膜が形成された半導体
装置の断面構造は第３図（ｂ）のようになる。また、第
４図を用いて第３層目のポリシリコン層１１からなるサ
イドウオール膜の形状を説明する。この第３層目のポリ
シリコン層ＩＩは第２層目のポリシリコン層８（図中、
点線で表す。）の側壁に形成されるとともに、第２層目
のポリシリコン層８の窪み部を囲むように第２層目のポ
リシリコン層８の側壁の上方に延在して形成される。こ
のような形状の第３層目のポリシリコン層１１のパター
ンは、第２図に示すように、第３層目のポリシリコン層
１１は蓄積ノード部用の第２層目のポリシリコン層８及
びビット線コンタクト用の第２層目のポリシリコン層８
を囲むパターンとされる。上述のように、第２層目のポ
リシリコン層８の側壁がシリコン基板１に対して垂直と
されるので、第３層目のポリシリコン層１１からなるサ
イドウオール膜の厚みは上述のようにＣＶＤ法等によっ
て形成される第３層目のポリシリコン層１１の膜厚に対
応する。

このような第３層目のポリシリコン層１１を形成した後
、第１図（ｃ）に示すように、第３層目のポリシリコン
層１１の表面を含む全面にＣＶＤ法等によりシリコン酸
化８１２を形成する。このシリコン酸化膜１２はメモリ
容量の誘電体膜として機能する。このシリコン酸化膜１
２は熱酸化法等によって形成しても良い。

そして、全面にフォトレジスト層を塗布し、後述される
ビット線と上記アクセストランジスタの不純物領域５の
一方との接続をとるために接続孔７ｂの上部で開口した
マスクパターンを用いて上記フォトレジスト層を露光、
現像する。このフォトレジスト層を用いてシリコン酸化
Ｗ１１２のエツチングを行う。これにより、第１図（ｃ
）に示すように、接続孔７ｂの上部で第２層目のポリシ
リコン層８が露出する。

続いて、シリコン酸化膜１２上にセルプレートとして機
能する第４層目のポリシリコン層１３を形成する。この
第４層目のポリシリコン層１３はその断面形状が第３図
（ｂ）に示されるように、特に第３層目のポリシリコン
［１１からなるサイドウオール膜の両表面を覆うように
形成される。このように、メモリ容量が第２層目のポリ
シリコン層８の上面のみならず第３Ｎ目のポリシリコン
層１１の表面も利用して設けられるので、従来のように
ゲート電極の段差を増大させなくても大きなメモリ容量
を確保することが可能となる。

そして、第４層目のポリシリコン層１３上を含む全面に
眉間絶縁膜１４を形成した後、上述のシリコン酸化膜１
２のエツチングに使用したフォトレジスト層よりも狭い
開口幅を有するフォトレジスト層を用いて眉間絶縁膜１
４をエンチングする。

その結果、第１図（ｄ）に示すように、接続孔７ｂの上
部の眉間絶縁膜１４が除去されて、ビット線コンタクト
用の第２層目のポリシリコン層８が露出する。そして、
層間絶縁膜１４の端部を熱処理によりリフローさせる。

最後に、上述の露出した第２Ｎ目のポリシリコン層８上
を含む全面にアルミニウム配線層１５を形成する。この
アルミニウム配線層１５はビット線として機能する。こ
のアル逅ニウム配線層１５は第２層目のポリシリコン層
８を介して接続孔７ｂで不純物領域５と接続される。こ
れにより、第２層目のポリシリコン層からなる蓄積ノー
ド部の電荷はソース・ドレイン領域として機能する不純
物領域５．ビット線コンタクト用の第２層目のポリシリ
コン層８を介してアルミニウム配線層１５に読み出され
る。本実施例では、上述のように、ゲート電極による段
差を増大させなくてもメモリ容量を確保することができ
、しかもアルミニウム配線層１５は第２層目のポリシリ
コン層８を介して不純物領域５に接続されるため、アル
ミニウム配線層１５の加工性が著しく向上する。従って
ビット線コンタクトを容易に行うことができるので、良
好なコンタクトが得られる。

〔発明の効果〕

以上のように、本発明では、容量下部電極層の上面のみ
ならず、その容量下部電極層の側壁に形成されるポリシ
リコン層や上記側壁の上方に延在して上記ポリシリコン
層からなるサイドウオール膜の表面積を利用してメモリ
容量が形成されるので、大きなメモリ容量を確保するこ
とができる。

このため、従来のようにゲート電極の段差を増大化させ
なくても、容易にメモリ容量の増大化を図ることができ
る。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｄ）は本発明の半導体装置の
製造方法の一例を製造工程順に従って説明するためのそ
れぞれ第２図のＩ−■線に対応した工程断面図であり、
第２図は上記−例にかかる半導体装置の平面図であり、
第３図（ａ）及び第３図（ｂ）は上記−例の製造工程の
一部を製造工程順に従って説明するためのそれぞれ第２
図の■−■線に対応した断面図であり、第４図は上記−
例にかかる半導体装置の要部を説明するための斜視図で
ある。 １・・・シリコン基板 ２・・・素子分離領域 ４ａ〜４ｄ・・・ワード線 ５・・・不純物領域 ８・・・第２層目のポリシリコン層 ９・・・平坦化膜 １１・・・第３層目のポリシリコン層 １２・・・シリコン酸化膜 １３・・・第４層目のポリシリコン層 １５・・・アルミニウム配線層

Claims (1)

1. 【特許請求の範囲】 半導体基体上にＭＩＳトランジスタを形成する工程と、 そのＭＩＳトランジスタのソース・ドレイン領域の一方
   に接続され隣接する上記ＭＩＳトランジスタのゲート電
   極に挟まれた領域上及びそのゲート電極の上部に延在す
   る容量下部電極層を形成する工程と、 上記容量下部電極層上に平坦化膜を形成して段差部を埋
   め込む工程と、 上記容量下部電極層と上記平坦化膜を同じパターンにパ
   ターニングする工程と、 全面にポリシリコン層を形成する工程と、 異方性エッチングを行って上記容量下部電極層と上記平
   坦化膜の側壁に上記ポリシリコン層を残存させる工程と
   、 上記平坦化膜を除去する工程と、 上記ポリシリコン層の表面及び上記容量下部電極層上に
   絶縁膜を介して容量上部電極層を形成する工程を有する
   ことを特徴とする半導体装置の製造方法。