JPH0435062A - 積層キヤパシタセルを有する半導体記憶素子及びその製造方法 - Google Patents
積層キヤパシタセルを有する半導体記憶素子及びその製造方法Info
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- JPH0435062A JPH0435062A JP2201561A JP20156190A JPH0435062A JP H0435062 A JPH0435062 A JP H0435062A JP 2201561 A JP2201561 A JP 2201561A JP 20156190 A JP20156190 A JP 20156190A JP H0435062 A JPH0435062 A JP H0435062A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体記憶素子、特に積層キャパシタを有する
ＤＲＡＭ （ダイナミック・ランダム・アクセス・メモ
リ）及びその製造方法に関するものである。
ＤＲＡＭ （ダイナミック・ランダム・アクセス・メモ
リ）及びその製造方法に関するものである。
［従来の技術］
現在、半導体記憶素子の高集積度と大容量の必要性が高
まるにつれて、記憶容量を最大とする一方で素子内のメ
モリセルの占める領域を最小とするのが技術進歩の必須
条件となっている。
まるにつれて、記憶容量を最大とする一方で素子内のメ
モリセルの占める領域を最小とするのが技術進歩の必須
条件となっている。
従来から、トランジスタとキャパシタとからなるＤＲＡ
Ｍセルにおいては、記憶容量を４又は１６メガバイトあ
るいはそれ以上とする構造を得るために、種々のキャパ
シタ構造が提案されている。
Ｍセルにおいては、記憶容量を４又は１６メガバイトあ
るいはそれ以上とする構造を得るために、種々のキャパ
シタ構造が提案されている。
例えば、１つの構造としては、基体内に形成されたＶ型
又はＵ型の溝があり溝の壁が容量領域となるものがあり
、他の構造としては、基体上に広がる積層キャパシタが
ある。積層キャパシタは三次元にポリシリコンを積み重
ねることにより形成されるので、溝キャパシタと同様に
大容量を持つことが出来る。しかし、エツチング処理の
限界かあるため容量の増加が困難になっている。
又はＵ型の溝があり溝の壁が容量領域となるものがあり
、他の構造としては、基体上に広がる積層キャパシタが
ある。積層キャパシタは三次元にポリシリコンを積み重
ねることにより形成されるので、溝キャパシタと同様に
大容量を持つことが出来る。しかし、エツチング処理の
限界かあるため容量の増加が困難になっている。
第４図及び第５図は従来のＤＲＡＭセルアレイの構造を
示している。ワードライン２と３とがビットライン９を
横切る空間にキャパシタの蓄電極６と陽電極８とか形成
されている。更に、蓄電極６とソース領域とを接続する
孔４と、ビットライン９をドレイン領域に接続する孔５
とが形成されている。
示している。ワードライン２と３とがビットライン９を
横切る空間にキャパシタの蓄電極６と陽電極８とか形成
されている。更に、蓄電極６とソース領域とを接続する
孔４と、ビットライン９をドレイン領域に接続する孔５
とが形成されている。
第５図には特に第４図の線ａ−ｂに沿った従来のＤＲＡ
Ｍセルの横断面図が示されている。図示されるように、
従来の積層ＤＲＡＭセルは、２本のワードライン電極２
と３との上及び間にあってトランジスタのソースと接触
する蓄電極６と、蓄電極６を覆い素子絶縁性酸化層上に
広がる陽電極８及び誘電層７と、陽電極８上に広がって
トランジスタのドレインと接触するビットライン層９と
、陽電極８とビットライン層９とを金属電極１２から互
いに絶縁するだめの絶縁性中間層１０．１１と、金属電
極１２を覆う素子保護層１３とを有している。
Ｍセルの横断面図が示されている。図示されるように、
従来の積層ＤＲＡＭセルは、２本のワードライン電極２
と３との上及び間にあってトランジスタのソースと接触
する蓄電極６と、蓄電極６を覆い素子絶縁性酸化層上に
広がる陽電極８及び誘電層７と、陽電極８上に広がって
トランジスタのドレインと接触するビットライン層９と
、陽電極８とビットライン層９とを金属電極１２から互
いに絶縁するだめの絶縁性中間層１０．１１と、金属電
極１２を覆う素子保護層１３とを有している。
［発明が解決しようとしている課題］
しかしながら、第４図に示すような従来のＤＲＡＭセル
では、普通キャパシタの陽電極８が形成された後にビッ
トライン９が形成されるので、陽電極８のサイズはビッ
トライン９がトランジスタのドレインと接触する場所を
除く所にしか拡大出来ない。従って、キャパシタの容量
がエツチングパターンの限界のため増加出来なくなる。
では、普通キャパシタの陽電極８が形成された後にビッ
トライン９が形成されるので、陽電極８のサイズはビッ
トライン９がトランジスタのドレインと接触する場所を
除く所にしか拡大出来ない。従って、キャパシタの容量
がエツチングパターンの限界のため増加出来なくなる。
本発明は、大容量記憶に適したキャパシタを有する半導
体記憶素子を提供する。
体記憶素子を提供する。
又、本発明は、セルサイズを増大することなく大きな領
域の積層キャパシタを有するＤＲＡＭセルを提供する。
域の積層キャパシタを有するＤＲＡＭセルを提供する。
更に、本発明は、大容量のキャパシタがエツチングパタ
ーンの影響を受けずに得られる半導体記憶素子の製造方
法を提供する。
ーンの影響を受けずに得られる半導体記憶素子の製造方
法を提供する。
又更に、本発明は、キャパシタがビットライン上に形成
されるＤＲＡＭセルの積層キャパシタの製造方法を提供
する。
されるＤＲＡＭセルの積層キャパシタの製造方法を提供
する。
［課題を解決するための手段及び作用］本発明によれば
、ＤＲＡＭセルは、半導体基体と、素子絶縁性酸化層と
、複数のワードライン電極と、ソース領域と、ドレイン
領域と、ワードライン電極上の絶縁性層と、前記絶縁性
酸化層上にあって前記ソース領域と接触するつなぎ電極
層と、該つなぎ電極層上に基体と同方向に広がり前記ド
レイン領域と接触するビットライン層と、少なくとも前
記ビットライン層上に広がり前記つなぎ電極層と接続す
る第１のポリシリコン層と、該第１のポリシリコン層の
上面を含む基体の全表面を覆う誘電層と、少なくとも前
記ビットライン層上に広がり該誘電層を覆う第２のポリ
シリコン層と、前記ビットライン層を前記つなぎ電極層
と第１のポリシリコン層と誘電層とから絶縁する絶縁性
中間層とを備える。
、ＤＲＡＭセルは、半導体基体と、素子絶縁性酸化層と
、複数のワードライン電極と、ソース領域と、ドレイン
領域と、ワードライン電極上の絶縁性層と、前記絶縁性
酸化層上にあって前記ソース領域と接触するつなぎ電極
層と、該つなぎ電極層上に基体と同方向に広がり前記ド
レイン領域と接触するビットライン層と、少なくとも前
記ビットライン層上に広がり前記つなぎ電極層と接続す
る第１のポリシリコン層と、該第１のポリシリコン層の
上面を含む基体の全表面を覆う誘電層と、少なくとも前
記ビットライン層上に広がり該誘電層を覆う第２のポリ
シリコン層と、前記ビットライン層を前記つなぎ電極層
と第１のポリシリコン層と誘電層とから絶縁する絶縁性
中間層とを備える。
本発明の第１の方向によれば、蓄電極パターンはビット
ライン上に形成され、陽電極は基体の全表面を覆って形
成される。
ライン上に形成され、陽電極は基体の全表面を覆って形
成される。
又、本発明の他の方向によれば、キャパシタの蓄電極と
陽電極とはビットライン上に形成され、ビットラインの
下には蓄電極をトランジスタのソースと接続するつなぎ
電極が形成される。
陽電極とはビットライン上に形成され、ビットラインの
下には蓄電極をトランジスタのソースと接続するつなぎ
電極が形成される。
［実施例］
以下添付図面に従って、本発明の詳細な説明する。
第２図において、半導体基体１０上には、素子絶縁性酸
化層１１とソース領域１２とドレイン領域１３とワード
ライン電極１４，１５．１６と上記要素を覆う絶縁性層
１７とが形成されている。ソース領域１２と接触してつ
なぎ電極層１８が素子絶縁性酸化層１１を覆い、ドレイ
ン領域１３と接触してビットライン層２１が基体と同方
向につなぎ電極層１８上まで広がっている。
化層１１とソース領域１２とドレイン領域１３とワード
ライン電極１４，１５．１６と上記要素を覆う絶縁性層
１７とが形成されている。ソース領域１２と接触してつ
なぎ電極層１８が素子絶縁性酸化層１１を覆い、ドレイ
ン領域１３と接触してビットライン層２１が基体と同方
向につなぎ電極層１８上まで広がっている。
つなぎ電極層と接続して第１のポリシリコン層２４が少
なくともビットライン層２１の上に広がっている。
なくともビットライン層２１の上に広がっている。
誘電性層２５は第１のポリシリコン層２４の上面を含む
基体の全表面を覆っている。誘電性層２５は少なくとも
ビットライン層２１上に広がる第２のポリシリコン層２
６により覆われていて、ビットライン層２１は第１及び
第２の絶縁性中間層２０．２２によりつなぎ電極層１８
と第１のポリシリコン層２４と誘電性層２５とから絶縁
されている。最後に、第２のポリシリコン層２６を覆っ
て第３の絶縁性中間層２７と金属電極２８と素子保護層
２９とがある。第１及び第２のポリシリコン層２４．２
６はそれぞれキャパシタの蓄電極と陽電極とを形成する
。
基体の全表面を覆っている。誘電性層２５は少なくとも
ビットライン層２１上に広がる第２のポリシリコン層２
６により覆われていて、ビットライン層２１は第１及び
第２の絶縁性中間層２０．２２によりつなぎ電極層１８
と第１のポリシリコン層２４と誘電性層２５とから絶縁
されている。最後に、第２のポリシリコン層２６を覆っ
て第３の絶縁性中間層２７と金属電極２８と素子保護層
２９とがある。第１及び第２のポリシリコン層２４．２
６はそれぞれキャパシタの蓄電極と陽電極とを形成する
。
このように、第１図に示す如く、本発明のＤＲＡＭセル
アレイの平面透視図において、ビットライン２１下のト
ランジスタの活性領域３０内にあって、つなぎ電極層１
８とソース層１２との間に形成された第１の接触孔５２
と、ワードライン１４，１５．１６と垂直に交差する活
性領域３０と、ビットライン層２１とドレイン領域１３
との間に形成された第２の接触孔５４とが用意されてい
る。
アレイの平面透視図において、ビットライン２１下のト
ランジスタの活性領域３０内にあって、つなぎ電極層１
８とソース層１２との間に形成された第１の接触孔５２
と、ワードライン１４，１５．１６と垂直に交差する活
性領域３０と、ビットライン層２１とドレイン領域１３
との間に形成された第２の接触孔５４とが用意されてい
る。
第１の接触孔５２を通してソース領域１２と接続される
つなぎ電極層１８は、ビットライン層２１を覆って形成
された蓄電極２４下の第３の接触孔５６と接続している
。すなわち、つなぎ電極層１８はトランジスタのソース
領域１２とビットライン層２１を覆って形成された蓄電
極２４とを接続して、ビットライン層２１との接触のた
めの第２の接触孔５４によるパターンの限界を取り除い
ている。
つなぎ電極層１８は、ビットライン層２１を覆って形成
された蓄電極２４下の第３の接触孔５６と接続している
。すなわち、つなぎ電極層１８はトランジスタのソース
領域１２とビットライン層２１を覆って形成された蓄電
極２４とを接続して、ビットライン層２１との接触のた
めの第２の接触孔５４によるパターンの限界を取り除い
ている。
つなぎ電極層１８が所定の複合セルアレイ軸の回りに対
称に繰り返し容易に配置されること、又第３の接触孔５
６の位置は蓄電極２４の拡張により変化することは当業
者には自明である。
称に繰り返し容易に配置されること、又第３の接触孔５
６の位置は蓄電極２４の拡張により変化することは当業
者には自明である。
更に、キャパシタの陽電極２６はセルアレイ上の全表面
を占めているので、従来の構造と比較すると記憶容量の
著しい増加が達成できる。
を占めているので、従来の構造と比較すると記憶容量の
著しい増加が達成できる。
次に、本発明の積層キャパシタの製造手順を第３Ａ図〜
第３Ｅ図に従って説明する。
第３Ｅ図に従って説明する。
まず、第３Ａ図のように、素子絶縁性酸化層１１とワー
ドライン電極１４，１５．１６とＭＯＳトランジスタの
ソース領域１２及びドレイン領域１３と基体の全表面を
覆う絶縁性層１７とを有する半導体基体上に、第１のフ
ォトマスク・パターン５１を作成する。次に、第１の接
触孔５２を作成してソース領域１２を露出し、その後に
第１のフォトマスク・パターン５１を取り除く。これに
より、ＤＲＡＭセル内の第１の接触孔５２てトランジス
タをキャパシタに接続可能とする。
ドライン電極１４，１５．１６とＭＯＳトランジスタの
ソース領域１２及びドレイン領域１３と基体の全表面を
覆う絶縁性層１７とを有する半導体基体上に、第１のフ
ォトマスク・パターン５１を作成する。次に、第１の接
触孔５２を作成してソース領域１２を露出し、その後に
第１のフォトマスク・パターン５１を取り除く。これに
より、ＤＲＡＭセル内の第１の接触孔５２てトランジス
タをキャパシタに接続可能とする。
次に、第３Ｂ図のように、基体の全表面を覆ってポリシ
リコン又はポリシリコンと高融点を持つ金属（タングス
テン、チタン、モリブデン等）との混合物を５００〜２
０００人の厚さに被蓼する。次に、ソース領域１２と素
子絶縁性酸化層１１とを除く領域を覆うポリシリコン又
はポリシリコン混合物をエツチングして、ソース領域１
２に接触するつなぎ電極層１８を作成する。次に、つな
ぎ電極１２の表面を熱により酸化してポリシリコン酸化
層１９を形成する。
リコン又はポリシリコンと高融点を持つ金属（タングス
テン、チタン、モリブデン等）との混合物を５００〜２
０００人の厚さに被蓼する。次に、ソース領域１２と素
子絶縁性酸化層１１とを除く領域を覆うポリシリコン又
はポリシリコン混合物をエツチングして、ソース領域１
２に接触するつなぎ電極層１８を作成する。次に、つな
ぎ電極１２の表面を熱により酸化してポリシリコン酸化
層１９を形成する。
次に、第３Ｃ図のように、基体１０の全表面に第１の絶
縁性中間層２０と第２のフォトマスク・パターン５３と
を連続して形成する。ドレイン１３上の第１の絶縁性中
間層２０と絶縁性層１７とは異方向に順にエツチングさ
れて第２の接触孔５４を形成する。その後、第２のフォ
トマスク・パターン５３は除去される。第２の接触孔５
４はビットラインがＤＲＡＭ内のセルトランジスタと接
続するのを可能とする。
縁性中間層２０と第２のフォトマスク・パターン５３と
を連続して形成する。ドレイン１３上の第１の絶縁性中
間層２０と絶縁性層１７とは異方向に順にエツチングさ
れて第２の接触孔５４を形成する。その後、第２のフォ
トマスク・パターン５３は除去される。第２の接触孔５
４はビットラインがＤＲＡＭ内のセルトランジスタと接
続するのを可能とする。
次に、第３Ｄ図に示すように、基体の全表面にはポリシ
リコンと高融点を持つ金属（タングステン、チタン、モ
リブデン等）との混合物が作成される。この金属は、第
２の接触孔５４でドレイン領域１３と接触するビットラ
イン層２１を形成するようパターン化されている。次に
、基体の全表面には第２の絶縁性中間層が、その上には
第３のフォトマスク・パターン５５が作られ、素子絶縁
性酸化層１１を覆うつなぎ電極層１８の部分を露出する
ように、第２の絶縁性中間層２２とその下の第１の絶縁
性中間層２０とポリシリコン酸化層１９とがエツチング
されて、第３の接触孔５６が形成される。その後、第３
のフォトマスク・パターン５５は除去される。
リコンと高融点を持つ金属（タングステン、チタン、モ
リブデン等）との混合物が作成される。この金属は、第
２の接触孔５４でドレイン領域１３と接触するビットラ
イン層２１を形成するようパターン化されている。次に
、基体の全表面には第２の絶縁性中間層が、その上には
第３のフォトマスク・パターン５５が作られ、素子絶縁
性酸化層１１を覆うつなぎ電極層１８の部分を露出する
ように、第２の絶縁性中間層２２とその下の第１の絶縁
性中間層２０とポリシリコン酸化層１９とがエツチング
されて、第３の接触孔５６が形成される。その後、第３
のフォトマスク・パターン５５は除去される。
第３Ｅ図の段階では、基体の全表面は従来のイオン注入
とＰＯＣＬ３析出法とによりポリシリコンで適当に覆わ
れる。これは蓄電極として第１のポリシリコン層２４を
形成するようパターン化されている。次に、第１のポリ
シリコン層２４の上を含む基体の全表面は誘電層２５で
覆われ、その上を第２のポリシリコン層２６を覆って適
当にパターン化された陽電極を作成する。誘電層２５は
酸化層や酸化層と窒化層との混合物や酸化タンタル（Ｔ
ａ２０ａ）のような高誘電物質が好ましい。後の処理手
順は第２図に示す構造を達成するものであればどんな従
来の手順でよい。
とＰＯＣＬ３析出法とによりポリシリコンで適当に覆わ
れる。これは蓄電極として第１のポリシリコン層２４を
形成するようパターン化されている。次に、第１のポリ
シリコン層２４の上を含む基体の全表面は誘電層２５で
覆われ、その上を第２のポリシリコン層２６を覆って適
当にパターン化された陽電極を作成する。誘電層２５は
酸化層や酸化層と窒化層との混合物や酸化タンタル（Ｔ
ａ２０ａ）のような高誘電物質が好ましい。後の処理手
順は第２図に示す構造を達成するものであればどんな従
来の手順でよい。
本発明のＤＲＡＭセルの製造手順において、つなぎ電極
層１８とキャパシタの蓄電極としての第１のポリシリコ
ン層２４とを接続する第３の接触孔５６の位置は、蓄電
極の拡張により変化可能であり、従来技術のようなエツ
チング・パターンの限界による問題は発生しない。
層１８とキャパシタの蓄電極としての第１のポリシリコ
ン層２４とを接続する第３の接触孔５６の位置は、蓄電
極の拡張により変化可能であり、従来技術のようなエツ
チング・パターンの限界による問題は発生しない。
上記のように、本発明のＤＲＡＭセルは、ビットライン
上方にキャパシタを形成し、つなぎ電極の使用により、
キャパシタとトランジスタの活性領域との接続を達成し
て、ビットライン接触領域の存在によるパターンの限界
を取り除いた。
上方にキャパシタを形成し、つなぎ電極の使用により、
キャパシタとトランジスタの活性領域との接続を達成し
て、ビットライン接触領域の存在によるパターンの限界
を取り除いた。
更に、本発明のＤＲＡＭセルは、キャパシタをビットラ
イン上方に形成しているので、キャパシタはセルサイズ
を増大することなくより大きな領域を占めることができ
る。このように、本発明は高集積度と大容量とを目指す
半導体素子の信頼性を向上させる。
イン上方に形成しているので、キャパシタはセルサイズ
を増大することなくより大きな領域を占めることができ
る。このように、本発明は高集積度と大容量とを目指す
半導体素子の信頼性を向上させる。
本発明は好適な実施例を説明したが、本発明の思想を離
れることなく種々の変形が可能である。
れることなく種々の変形が可能である。
［発明の効果コ
本発明により、大容量記憶に適したキャパシタを有する
半導体記憶素子を提供できる。
半導体記憶素子を提供できる。
又、セルサイズを増大することなく大きな領域の積層キ
ャパシタを有するＤＲＡＭセルを提供できる。
ャパシタを有するＤＲＡＭセルを提供できる。
更に、大容量のキャパシタがエッヂングパターンの影響
を受けずに得られる半導体記憶素子の製造方法を提供で
きる。
を受けずに得られる半導体記憶素子の製造方法を提供で
きる。
又更に、キャパシタがビットライン上に形成されるＤＲ
ＡＭセルの積層キャパシタの製造方法を提供できる。
ＡＭセルの積層キャパシタの製造方法を提供できる。
第１図は本発明のＤＲＡＭセルの部分平面図、第２図は
第１図の線ｘ−ｙ−ｚに沿った横断面図、 第３Ａ図〜第３Ｅ図は本発明の積層キャパシタセルの製
造方法の処理手順を示す図、 第４図は従来のＤＲＡＭセルの部分平面図、第５図は第
４図の線ａ−ｂに沿った横断面図である。 図中、１０・・・半導体基体、１１・・・素子絶縁性酸
化層、１２・・・ソース領域、１３・・・ドレイン領域
、１４．１５．１６・・・ワードライン電極、１７・・
・絶縁性層、１８・・・つなぎ電極層、１９・・・ポリ
シリコン酸化層、２０・・・第１の絶縁性中間層、２１
・・・ビットライン層、２２・・・第２の絶縁性中間層
、２４・・・第１のポリシリコン層、２５・・・誘電性
層、２６・・・第２のポリシリコン層、２７・・・第３
の絶縁性中間層、２８・・・金属電極、２９・・・素子
保護層、３０・・・活性領域、５１・・・第１のフォト
マスク・パターン、５２・・・第１の接触孔、５３・・
・第２のフォトマスク・パターン、５４・・・第２の接
触孔、５５・・・第３のフォトマスク・パターン、５６
・・・第３の接触孔である。 特許出願人 サムソン・エレクトロニクス・０ト 一〇 ヘ ヘ ヘ
第１図の線ｘ−ｙ−ｚに沿った横断面図、 第３Ａ図〜第３Ｅ図は本発明の積層キャパシタセルの製
造方法の処理手順を示す図、 第４図は従来のＤＲＡＭセルの部分平面図、第５図は第
４図の線ａ−ｂに沿った横断面図である。 図中、１０・・・半導体基体、１１・・・素子絶縁性酸
化層、１２・・・ソース領域、１３・・・ドレイン領域
、１４．１５．１６・・・ワードライン電極、１７・・
・絶縁性層、１８・・・つなぎ電極層、１９・・・ポリ
シリコン酸化層、２０・・・第１の絶縁性中間層、２１
・・・ビットライン層、２２・・・第２の絶縁性中間層
、２４・・・第１のポリシリコン層、２５・・・誘電性
層、２６・・・第２のポリシリコン層、２７・・・第３
の絶縁性中間層、２８・・・金属電極、２９・・・素子
保護層、３０・・・活性領域、５１・・・第１のフォト
マスク・パターン、５２・・・第１の接触孔、５３・・
・第２のフォトマスク・パターン、５４・・・第２の接
触孔、５５・・・第３のフォトマスク・パターン、５６
・・・第３の接触孔である。 特許出願人 サムソン・エレクトロニクス・０ト 一〇 ヘ ヘ ヘ
Claims (21)
- （１）半導体基体と素子絶縁性酸化層と複数のワードラ
イン電極とソース領域とドレイン領域と前記ワードライ
ン電極を覆う絶縁性層とを有するＤＲＡＭセルであつて
、 前記ソース領域と接続して前記素子絶縁性 酸化層上を覆うつなぎ電極層と、 前記ドレイン領域と接続して該つなぎ電極上に前記基体
と同方向に広がるビットライン層と、前記つなぎ電極層
と接続して少なくとも前記ビットライン層上に広がる第
１のポリシリコンと、 該第１のポリシリコン層の上面を含む前記基体の全表面
を被覆する誘電層と、 少なくとも前記ビットライン層上に広がり前記誘電層を
覆う第２のポリシリコン層と、 前記つなぎ電極層と第１のポリシリコン層と誘電層とを
前記ビットライン層から絶縁する絶縁性中間層とを備え
ることを特徴とする ＤＲＡＭセル。 - （２）前記つなぎ電極層は、ポリシリコン又はポリシリ
コンと高融点を持つ金属の混合物とのいづれかであるこ
とを特徴とする請求項第１項記載のＤＲＡＭセル。 - （３）前記第１のポリシリコン層はキャパシタの蓄電極
となることを特徴とする請求項第１項記載のＤＲＡＭセ
ル。 - （４）前記第２のポリシリコン層はキャパシタの陽電極
となることを特徴とする請求項第１項記載のＤＲＡＭセ
ル。 - （５）ビットラインと、該ビットラインに垂直に交わる
複数のワードラインと、キャパシタと、ドレインが前記
ビットラインにつながり、ゲートが前記ワードラインに
つながり、ソースが前記キャパシタとつながるＭＯＳト
ランジスタとを有する半導体メモリセルアレイであつて
、 前記キャパシタを前記ＭＯＳトランジスタのソースに接
続するつなぎ電極と、 該つなぎ電極の所定位置に形成される接触孔と、 少なくとも前記ビットライン上に広がり、前記つなぎ電
極と前記ビットライン間の所定位置で前記接触孔により
接続する蓄電極と、 該蓄電極を覆つて形成され、前記基体の全表面上に広が
る陽電極とを備えることを特徴とする半導体メモリセル
アレイ。 - （６）前記つなぎ電極は前記ＭＯＳトランジスタの非活
性領域に広がつていることを特徴とする請求項第５項記
載の半導体メモリセルアレイ。 - （７）前記接触孔は前記つなぎ電極上の前記ＭＯＳトラ
ンジスタの活性領域あるいは非活性領域に形成されるこ
とを特徴とする請求項第５項又は第６項記載の半導体メ
モリセルアレイ。 - （８）素子絶縁性酸化層とワードライン電極とソース及
びドレインとを有する半導体基体に絶縁性層を付加する
工程と、 該絶縁性層の前記ソース上の部分をエッチングし、前記
ソースの表面を露出して第１の接触孔を形成する工程と
、 前記素子絶縁性酸化層と前記第１の接触孔により露出し
た前記ソースの表面とを覆うつなぎ電極層を形成する行
程と、 該つなぎ電極層の表面を覆うポリシリコン酸化層を熱酸
化処理により形成する行程と、 前記基体の全表面に第１の絶縁性中間層を 付加する行程と、 前記ドレイン上に位置する前記第１の絶縁性中間層と絶
縁性層の部分に異方状に順次エッチングを行い、前記ド
レインを露出して第２の接触孔を形成する行程と、 前記基体の全表面にビットライン層を付加して所定のパ
ターンを形成し、次に前記基体の全表面に第２の絶縁性
中間層を付加する行程と、 前記つなぎ電極層上に位置する第２の絶縁性中間層と第
１の絶縁性中間層とポリシリコン酸化層の部分に異方状
に順次エッチングを行い、前記つなぎ電極層を露出して
第３の接触孔を形成する行程と、 前記基体の全表面に導電性不純物を添加して所定電極パ
ターンを形作る第１のポリシリコン層を付加する行程と
、 前記基体の全表面に誘電性層を付加する行程と、 該誘導性層を覆う第２のポリシリコン層を形成する行程
とを備えることを特徴とする半導体素子の製造方法。 - （９）前記第１及び第２のポリシリコン層は前記ビット
ライン層上に広がつていることを特徴とする請求項第８
項記載の半導体素子の、製造方法。 - （１０）前記つなぎ電極層はポリシリコン又はポリシリ
コンと高熱点を持つ金属との混合物のいづれかであるこ
とを特徴とする請求項第８項記載の半導体素子の製造方
法。 - （１１）前記ビットライン層はポリシリコン又はポリシ
リコンと高熱点を持つ金属との混合物のいづれかである
ことを特徴とする請求項第８項記載の半導体素子の製造
方法。 - （１２）前記誘電性層は酸化層又は酸化層と窒化層との
混合物又はタルタン酸化物のいづれかであることを特徴
とする請求項第８項記載の半導体素子の製造方法。 - （１３）前記第１のポリシリコン層はキャパシタの蓄電
極となることを特徴とする請求項第８項記載の半導体素
子の製造方法。 - （１４）前記第２の絶縁性中間層は前記ビットライン層
を蓄電極から絶縁することを特徴とする請求項第８項又
は第１３項記載の半導体素子の製造方法。 - （１５）前記第２のポリシリコン層はキャパシタの陽電
極となることを特徴とする請求項第８項記載の半導体素
子の製造方法。 - （１６）前記第３の接触孔は前記つなぎ電極層上のいづ
れかの位置に形成されることを特徴とする請求項第８項
記載の半導体素子の製造方法。 - （１７）ＭＯＳトランジスタを有する半導体基体上にＤ
ＲＡＭセルのキャパシタを作成する方法であつて、 前記ＭＯＳトランジスタのソースの表面を露出して前記
ソースに接触するつなぎ電極を形成する行程と、 前記ＭＯＳトランジスタのドレインの表面を露出して前
記ドレインに接触するビットライン層を形成する行程と
、 前記つなぎ電極層の所定表面を露出して前記つなぎ電極
層に接触する第１のポリシリコン層を形成する行程と、 該第１のポリシリコン層を覆つて誘電性層を形成する行
程と、 該誘電性層を覆つて第２のポリシリコン層を形成する行
程を備えることを特徴とするＤＲＡＭセルのキャパシタ
の作成方法。 - （１８）前記第１及び第２のポリシリコン層は前記ビッ
トライン層上に広がつていることを特徴とする請求項第
１７項記載のＤＲＡＭセルのキャパシタの作成方法。 - （１９）前記つなぎ電極はポリシリコン又はポリシリコ
ンと高熱点を持つ金属との混合物のいづれかであること
を特徴とする請求項第８項記載のＤＲＡＭセルのキャパ
シタの作成方法。 - （２０）前記第１のポリシリコン層はキャパシタの蓄電
極となることを特徴とする請求項第８項記載のＤＲＡＭ
セルのキャパシタの作成方法。 - （２１）前記第２のポリシリコン層はキャパシタの陽電
極となることを特徴とする請求項第８項記載のＤＲＡＭ
セルのキャパシタの作成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR8069/1990 | 1990-05-31 | ||
| KR1019900008069A KR920009748B1 (ko) | 1990-05-31 | 1990-05-31 | 적층형 캐패시터셀의 구조 및 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0435062A true JPH0435062A (ja) | 1992-02-05 |
Family
ID=19299691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2201561A Pending JPH0435062A (ja) | 1990-05-31 | 1990-07-31 | 積層キヤパシタセルを有する半導体記憶素子及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPH0435062A (ja) |
| KR (1) | KR920009748B1 (ja) |
| CN (1) | CN1056946A (ja) |
| DE (1) | DE4023153A1 (ja) |
| GB (1) | GB2244596A (ja) |
| IT (1) | IT9048191A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3147144B2 (ja) * | 1996-04-09 | 2001-03-19 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| KR100475075B1 (ko) * | 2002-05-17 | 2005-03-10 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| US7538384B2 (en) * | 2005-12-05 | 2009-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-volatile memory array structure |
| TWI679662B (zh) * | 2019-08-01 | 2019-12-11 | 力晶積成電子製造股份有限公司 | 電容集成結構及其電容與其製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2720533A1 (de) * | 1977-05-06 | 1978-11-09 | Siemens Ag | Monolithisch integrierte schaltungsanordnung mit ein-transistor- speicherelementen |
| JPS57120295A (en) * | 1981-01-17 | 1982-07-27 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS602782B2 (ja) * | 1982-06-30 | 1985-01-23 | 富士通株式会社 | 半導体記憶装置 |
| JPS602784B2 (ja) * | 1982-12-20 | 1985-01-23 | 富士通株式会社 | 半導体記憶装置 |
| GB2143675B (en) * | 1983-07-11 | 1987-05-07 | Nat Semiconductor Corp | High efficiency dynamic random access memory cell and process for fabricating it |
| JPH0618257B2 (ja) * | 1984-04-28 | 1994-03-09 | 富士通株式会社 | 半導体記憶装置の製造方法 |
| JPS61183952A (ja) * | 1985-02-09 | 1986-08-16 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| DE3856528T2 (de) * | 1987-06-17 | 2002-12-05 | Fujitsu Ltd | Dynamisches Speicherbauteil mit wahlfreiem Zugriff und Verfahren zu seiner Herstellung |
| JP2755591B2 (ja) * | 1988-03-25 | 1998-05-20 | 株式会社東芝 | 半導体記憶装置 |
| JP2682021B2 (ja) * | 1988-06-29 | 1997-11-26 | 富士通株式会社 | 半導体メモリ装置 |
| JPH0294471A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
-
1990
- 1990-05-31 KR KR1019900008069A patent/KR920009748B1/ko not_active IP Right Cessation
- 1990-07-20 DE DE4023153A patent/DE4023153A1/de not_active Withdrawn
- 1990-07-30 GB GB9016673A patent/GB2244596A/en not_active Withdrawn
- 1990-07-31 CN CN90106622A patent/CN1056946A/zh active Pending
- 1990-07-31 JP JP2201561A patent/JPH0435062A/ja active Pending
- 1990-07-31 IT IT048191A patent/IT9048191A1/it unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CN1056946A (zh) | 1991-12-11 |
| IT9048191A0 (it) | 1990-07-31 |
| GB2244596A (en) | 1991-12-04 |
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| GB9016673D0 (en) | 1990-09-12 |
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