CN113097144B

CN113097144B - 半导体结构及其制备方法

Info

Publication number: CN113097144B
Application number: CN202110342460.2A
Authority: CN
Inventors: 卢经文
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2021-03-30
Filing date: 2021-03-30
Publication date: 2022-05-27
Anticipated expiration: 2041-03-30
Also published as: WO2022205680A1; CN113097144A

Abstract

本发明涉及一种半导体结构的制备方法，包括：提供基底；于基底上形成若干个平行间隔排布的位线，位线沿第一方向延伸；于相邻位线之间形成电容接触材料层，电容接触材料层的上表面低于位线的上表面；于电容接触材料层上形成填充介质层；于填充介质层及位线上形成若干个平行间隔排布的第一掩膜图形，第一掩膜图形沿第二方向延伸，第二方向与第一方向相交；基于第一掩膜图形对填充介质层进行图形化处理，以于填充介质层内形成若干个凹槽；于凹槽内形成第二掩膜图形；基于第二掩膜图形对电容接触材料层进行图形化处理，以形成若干个平行间隔排布的圆柱形的电容接触结构。上述半导体结构的制备方法，通过制备圆柱形的电容接触结构改善DRAM的漏电问题。

Description

半导体结构及其制备方法

技术领域

本发明涉及集成电路制造技术领域，特别是涉及半导体结构及其制备方法。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件。随着微电子技术的不断发展，DRAM的体积越来越小，节点接触(nodecontact，NC)与位线(bit line，BL)之间的漏电现象也越来越严重。

发明内容

基于此，有必要针对NC与BL之间漏电现象越来越严重的问题，提供一种半导体结构及其制备方法。

一种半导体结构的制备方法，包括：提供基底；于所述基底上形成若干个平行间隔排布的位线，所述位线沿第一方向延伸；于相邻所述位线之间形成电容接触材料层，所述电容接触材料层的上表面低于所述位线的上表面；于所述电容接触材料层上形成填充介质层；于所述填充介质层及所述位线上形成若干个平行间隔排布的第一掩膜图形，所述第一掩膜图形沿第二方向延伸，所述第二方向与所述第一方向相交；基于所述第一掩膜图形对所述填充介质层进行图形化处理，以于所述填充介质层内形成若干个凹槽；于所述凹槽内形成第二掩膜图形；基于所述第二掩膜图形对所述电容接触材料层进行图形化处理，以形成若干个平行间隔排布的圆柱形的电容接触结构。

在其中一个实施例中，所述基底内还形成有若干个平行间隔排布的埋入式栅极字线，所述埋入式栅极字线沿所述第二方向延伸。

在其中一个实施例中，所述基底内还形成有浅沟槽隔离结构，所述浅沟槽隔离结构于所述基底内隔离出若干个平行间隔排布的有源区，所述有源区沿第三方向延伸，所述第三方向与所述第一方向及所述第二方向均相交。

在其中一个实施例中，形成所述位线之前还包括：于所述基底内形成位线接触孔，所述位线接触孔位于横跨同一所述有源区的相邻所述埋入式栅极字线之间，且与所述有源区相接触；于所述位线接触孔内形成位线接触结构；所述位线接触结构位于所述有源区与所述位线之间，且与所述有源区及所述位线相接触。

在其中一个实施例中，所述于所述基底上形成若干个平行间隔排布的位线包括：于所述基底上形成由下至上依次叠置的第一导电材料层、第二导电材料层及覆盖介质层，并于所述覆盖介质层上形成第三掩膜图形；基于所述第三掩膜图形对所述覆盖介质层、所述第二导电材料层及所述第一导电材料层进行图形化处理，以得到包括由下至上依次叠置的第一导电层、第二导电层及覆盖介质层的叠层结构；于所述叠层结构的侧壁形成位线侧墙。

在其中一个实施例中，所述基于所述第一掩膜图形对所述填充介质层进行图形化处理，以于所述填充介质层内形成若干个凹槽包括：基于所述第一掩膜图形及所述第三掩膜图形刻蚀所述填充介质层，以形成第一初始凹槽；去除所述第一掩膜图形，继续刻蚀所述填充介质层，以将所述第一初始凹槽转变为第二初始凹槽，所述第一初始凹槽与所述第二初始凹槽的深度之和小于所述填充介质层的厚度；去除所述第三掩膜图形，继续刻蚀所述填充介质层，以将所述第二初始凹槽转变为所述凹槽。

在其中一个实施例中，所述第一初始凹槽及所述第二初始凹槽均包括方形凹槽，所述凹槽包括圆形凹槽。

在其中一个实施例中，所述基于所述第二掩膜图形对所述电容接触材料层进行图形化处理之前还包括：基于所述第二掩膜图形去除残留的所述填充介质层。

在其中一个实施例中，形成所述电容接触结构之后还包括：于相邻所述电容接触结构之间形成隔离介质层。

一种半导体结构，包括：基底；若干个位线，设置于所述基底上，且沿第一方向延伸，若干个所述位线平行间隔排布；圆柱形的电容接触结构，位于所述基底上，且位于相邻所述位线之间。

在其中一个实施例中，所述基底内还形成有若干个平行间隔排布的埋入式栅极字线，所述埋入式栅极字线沿第二方向延伸，所述第二方向与所述第一方向相交。

在其中一个实施例中，还包括位线接触结构，位于所述有源区与所述位线之间，且与所述有源区及所述位线相接触。

在其中一个实施例中，相邻所述位线之间包括若干个平行间隔排布的电容接触结构。

在其中一个实施例中，上述半导体结构还包括隔离介质层，位于相邻所述电容接触结构之间。

上述半导体结构的制备方法，通过掩膜转换和刻蚀工艺得到圆柱形的电容接触结构，与传统的长方体电容接触结构相比，圆柱形的电容接触结构不存在棱角，更加不容易与位线之间发生漏电。并且，在其他结构相同的情况下，通过将电容接触结构的横截面由方形改为圆形，可以增大电容接触结构与有源区的接触面积，增强半导体结构的性能。

附图说明

图1为一实施例中一种半导体结构的制备方法的流程框图。

图2a为一实施例中基底的三维结构示意图。

图2b为在图2a所示基底上形成第一掩膜层的俯视图。

图2c为在图2a所示基底上形成位线接触结构三维结构示意图。

图3为在图2所示基底上形成各材料层的三维结构示意图。

图4为一实施例中形成位线后得到半导体结构的正视图。

图5为一实施例中形成位线侧墙后得到半导体结构的正视图。

图6为一实施例中填充电容接触材料层的三维结构示意图。

图7为一实施例中形成填充介质层后得到的半导体结构的三维结构示意图。

图8为一实施例中形成第一掩膜图形的三维结构示意图。

图9为一实施例中形成第一初始凹槽的三维结构示意图。

图10为一实施例中形成第二初始凹槽的三维结构示意图。

图11为一实施例中形成凹槽的三维结构示意图。

图12-13为一实施例中形成第二掩膜图形的三维结构示意图。

图14-15为一实施例中形成电容接触结构的三维结构示意图。

附图标号说明：101、第一材料层；102、浅沟槽隔离结构；103、有源区；104、埋入式栅极字线；105、第一掩膜层；106、位线接触结构；201、第二掩膜层；202、覆盖介质层；203、第二导电材料层；204、第一导电材料层；205、第三掩膜图形；206、位线侧墙；207、覆盖介质层；208、第二导电层；209、第一导电层；301、电容接触材料层；302、填充介质层；303、第一掩膜图形；304a、第一初始凹槽；304b、第二初始凹槽；305、凹槽；306、第二掩膜图形；307、隔离介质层；308、电容接触结构。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

在描述位置关系时，除非另有规定，否则当一元件例如层、膜或基板被指为在另一膜层“上”时，其能直接在其他膜层上或亦可存在中间膜层。进一步说，当层被指为在另一层“下”时，其可直接在下方，亦可存在一或多个中间层。亦可以理解的是，当层被指为在两层“之间”时，其可为两层之间的唯一层，或亦可存在一或多个中间层。

在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。

本申请的一个实施例公开了一种半导体结构的制备方法，如图1所示，包括：

S1：提供基底。

S2：于所述基底上形成若干个平行间隔排布的位线，所述位线沿第一方向延伸。

S3：于相邻所述位线之间形成电容接触材料层，所述电容接触材料层的上表面低于所述位线的上表面。

S4：于所述电容接触材料层上形成填充介质层。

S5：于所述填充介质层及所述位线上形成若干个平行间隔排布的第一掩膜图形，所述第一掩膜图形沿第二方向延伸，所述第二方向与所述第一方向相交。

S6：基于所述第一掩膜图形对所述填充介质层进行图形化处理，以于所述填充介质层内形成若干个凹槽。

S7：于所述凹槽内形成第二掩膜图形。

S8：基于所述第二掩膜图形对所述电容接触材料层进行图形化处理，以形成若干个平行间隔排布的圆柱形的电容接触结构。

步骤S1中提供的基底如图2a所示。可选地，基底中可以包括若干个平行间隔排布的字线，该字线可以是埋入式栅极字线104，沿第二方向延伸。第一方向平行于基底的长的方向，第二方向平行于基底的宽的方向。

可选地，基底内还可以形成有浅沟槽隔离结构102，用于隔离出若干个平行间隔排布的有源区103。作为示例，浅沟槽隔离结构102由二氧化硅制备而成，有源区103由硅衬底制备而成。有源区103沿第三方向延伸，第三方向与第一方向和第二方向均相交。

请继续参考图2a，基底的上表面还覆盖有第一材料层101，用于形成平整的基底表面。此外，还可以通过对第一材料层101进行刻蚀，在其中形成特定的刻蚀图形，以制备不同结构件之间的连接结构，例如位线接触结构，可用于连接位线和有源区103。作为示例，第一材料层101可以是氮化硅层。

在步骤S2中，于基底上形成若干个平行间隔排布的位线，位线沿第一方向延伸。在制备位线之前，需要先在基底上形成位线接触结构。

形成位线接触结构的步骤包括：于基底内形成位线接触孔，位线接触孔位于横跨同一有源区103的相邻埋入式栅极字线104之间，且与有源区103相接触；于位线接触孔内形成位线接触结构；位线接触结构106位于有源区103与位线之间，且与有源区103及位线相接触。

具体的，如图2b所示，为了形成位线接触孔，可以先在基底上表面的第一材料层101上形成一带有圆孔的第一掩膜层105，第一掩膜层105中的圆孔用于定义位线接触孔的位置。圆孔中露出第一材料层101。圆孔中心与位线的中心线处于同一竖直平面上。基于该第一掩膜层105，对第一材料层101进行刻蚀，于该第一材料层101中形成圆孔，得到位线接触孔。

如图2c所示，得到位线接触孔后，可以向位线接触孔内填充多晶硅，以得到由多晶硅制备而成的圆柱形位线接触结构106。可选的，在后续工艺中，于第一材料层101和位线接触结构106上方形成位线时，同一排位线接触结构106的中心点的连线与位线的中心线相重合。由于位线接触结构106位于有源区103和位线之间，且与有源区103和位线相接触，所以，位线接触结构106可以建立有源区103和位线之间的电性连接关系。

请参考图3和图4，形成位线接触结构106后，于基底上形成若干个平行间隔排布的位线的步骤包括：

S21：于基底上形成由下至上依次叠置的第一导电材料层204、第二导电材料层203及覆盖介质材料层202，并于覆盖介质材料层202上形成第三掩膜图形205。

具体的，第一导电材料层204可以是氮化钛层，第二导电材料材料层可以是金属钨层。在一个实施例中，可以仅设置一层导电材料层，例如，仅设置氮化钛层，或者仅设置金属钨层。覆盖介质材料层202可以是氮化硅层。

为了形成第三掩膜图形205，可以先在覆盖介质材料层202的上表面形成第二掩膜层201。然后在第二掩膜层201中刻蚀出第三掩膜图形205。作为示例，第三掩膜图形205可以是沿第一方向延伸的矩形。

S22：基于第三掩膜图形205对覆盖介质材料层202、第二导电材料层203及第一导电材料层204进行图形化处理，以得到包括由下至上依次叠置的第一导电层209、第二导电层208及覆盖介质层207的叠层结构。

作为示例，基于第三掩膜图形205对覆盖介质材料层202、第二导电材料层203和第一导电材料层204进行图形化处理后得到叠层结构的正视图如图4所示。

S23：于叠层结构的侧壁形成位线侧墙。

如图5所示，为了避免导电材料层中的金属暴露到空气中被氧化，需要在位线的侧壁制备位线侧墙206，以包裹住位线。作为示例，位线侧墙206的材质可以是氮化硅，也可以是氮化硅-氧化硅-氮化硅结构制备而成的侧墙结构。

在步骤S3中，于相邻位线之间形成电容接触材料层，电容接触材料层的上表面低于位线的上表面。其中，在相邻位线之间形成电容接触材料之前，还需要去除相邻位线之间的、位于基底上表面的侧墙制备材料层。这是由于，在制备侧墙结构时，不可避免地会在基底上表面沉积部分侧墙制备材料，覆盖了电容导线接触孔。通过清除位于基底上表面、位线侧墙206之间的侧墙制备材料层，可以暴露出电容导线接触孔，以便于将电容接触材料填充于电容导线接触孔内，使得最后制备得到的电容接触结构308可以与电容导线建立电性连接。电容接触材料层的材质可以是多晶硅。

于相邻位线之间形成的电容接触材料层301如图6所示。其中，电容接触材料层301的上表面低于位线的上表面。可选地，位线中的导电层可以仅包括一层导电层，例如，在图6中，位线中仅包含第二导电层208。

在步骤S4中，如图7所示，于电容接触材料层301的上表面填充介质层302。可选地，介质层302可以是氮化硅层。介质层302的上表面与位线的上表面等高。具体的，介质层302的上表面与第三掩膜图形205的上表面等高。

在步骤S5中，如图8所示，于介质层302及位线上形成若干个平行间隔排布的第一掩膜图形303，第一掩膜图形303沿第二方向延伸。第二方向可以与第一方向垂直相交。

在步骤S6中，基于第一掩膜图形303对介质层302进行图形化处理，以于介质层302内形成若干个凹槽，具体步骤包括：

S61：基于第一掩膜图形303及第三掩膜图形205刻蚀介质层302，以形成第一初始凹槽304a。

第一初始凹槽304a可以是矩形。作为示例，如图9所示，第一初始凹槽304a可以是正方形。

S62：去除第一掩膜图形303，继续刻蚀介质层302，以将第一初始凹槽304a转变为第二初始凹槽，第一初始凹槽304a与第二初始凹槽的深度之和小于介质层302的厚度。

S63：去除第三掩膜图形205，继续刻蚀介质层302，以将第二初始凹槽转变为凹槽。

如图10所示，去除第一掩模图形之后，继续刻蚀具有第一初始凹槽304a的介质层302，不断降低介质层302的厚度。同时，刻蚀去除第三掩膜图形205。将第一初始凹槽304a转变为第二初始凹槽304b，第二初始凹槽304b仍为正方形。由于还需要对第二初始凹槽304b进行后续刻蚀，因此，第一初始凹槽304a的深度和第二初始凹槽304b的深度之和需要小于介质层302的厚度。

如图11所示，在去除第三掩膜图形205、获得第二初始凹槽304b之后，继续向下刻蚀介质层302，以获得凹槽305。凹槽305可以是圆形。此时，增加对正方形凹槽的棱角位置的刻蚀力，使得第二初始凹槽304b逐渐向圆形凹槽转变。作为示例，可以在凹槽305底部暴露出电容接触材料层301之前，得到圆形凹槽，也可以在凹槽底部暴露出电容接触材料层301的同时，得到圆形凹槽。

在步骤S7中，于凹槽305内形成第二掩模图形。如图12所示，具体的，可以向凹槽305内填充二氧化硅，使得凹槽305内的二氧化硅层与介质层302等高，形成圆柱型的第二掩膜图形306。在一个实施例中，如图13所示，在基于第二掩膜图形306对电容接触材料层301进行图形化处理之前，需要先清除包裹在第二掩模图形306周围的介质层302。

在步骤S8中，可参考图14-15，基于第二掩膜图形306对电容接触材料层301进行图形化处理，以形成若干个平行间隔排布的圆柱形的电容接触结308。之后，去除电容接触结构308上方的第二掩膜图形306，并于相邻电容接触结构308之间填充隔离介质层307，以得到最终的半导体的结构。可选地，隔离介质层307的材料可以是氮化硅。

上述半导体结构的制备方法，通过掩膜转换和刻蚀工艺得到圆柱形的电容接触结构308，与传统的长方体电容接触结构相比，圆柱形的电容接触结构不存在棱角，更加不容易与位线之间发生漏电。并且，在其他结构相同的情况下，通过将电容接触结构的横截面由方形改为圆形，可以增大电容接触结构与有源区的接触面积，增强半导体结构的性能。

本申请的另一个实施例公开了一种半导体结构，包括：基底；若干个位线，设置于基底上，且沿第一方向延伸，若干个位线平行间隔排布；圆柱形的电容接触结构308，位于基底上，且位于相邻位线之间。

随着半导体器件的不断微缩，电容接触结构308与位线之间越来越容易发生漏电，通过增加电容接触结构308与位线之间隔离层的厚度固然可以在一定程度上缓解这种现象，但是必然会增大半导体结构的体积。因此，在体积相同的情况下，圆柱形电容接触结构308更加不容易与位线发生漏电，也可以增加电容接触结构308与有源区103的接触面积，改善和增强了半导体结构的性能。

在一个实施例中，基底内还形成有若干个平行间隔排布的埋入式栅极字线104，埋入式栅极字线104沿第二方向延伸，第二方向与第一方向相交。

在一个实施例中，基底内还形成有浅沟槽隔离结构102，浅沟槽隔离结构102于基底内隔离出若干个平行间隔排布的有源区103，有源区103沿第三方向延伸，第三方向与第一方向及第二方向均相交。

在一个实施例中，上一实施例中的半导体结构还包括位线接触结构106，位于有源区103与位线之间，且与有源区103及位线相接触。

在一个实施例中，相邻位线之间包括若干个平行间隔排布的电容接触结构308。电容接触结构308之间填充有介质隔离层。其中，电容接触结构308可以由多晶硅制备而成，介质隔离层可以是氮化硅层。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims

1.一种半导体结构的制备方法，其特征在于，包括：

提供基底，并于所述基底上形成若干个平行间隔排布的第三掩膜图形，所述第三掩膜图形沿第一方向延伸；

基于所述第三掩膜图形于所述基底上形成若干个平行间隔排布的位线，所述位线沿第一方向延伸；

于相邻所述位线之间形成电容接触材料层，所述电容接触材料层的上表面低于所述位线的上表面；

于所述电容接触材料层上形成填充介质层；

于所述填充介质层及所述位线上形成若干个平行间隔排布的第一掩膜图形，所述第一掩膜图形沿第二方向延伸，所述第二方向与所述第一方向相交；

基于所述第一掩膜图形及所述第三掩膜图形刻蚀所述填充介质层，以形成若干个方形的第一初始凹槽；

去除所述第一掩膜图形，继续刻蚀所述填充介质层，以将所述方形的第一初始凹槽转变为方形的第二初始凹槽；所述第一初始凹槽与所述第二初始凹槽的深度之和小于所述填充介质层的厚度；

去除所述第三掩膜图形，继续刻蚀所述填充介质层，以将方形的所述第二初始凹槽转变为圆形凹槽，所述填充介质层内具有若干个所述圆形凹槽；

于所述圆形凹槽内形成第二掩膜图形；

基于所述第二掩膜图形去除残留的所述填充介质层；

基于所述第二掩膜图形对所述电容接触材料层进行图形化处理，以形成若干个平行间隔排布的圆柱形的电容接触结构。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述基底内还形成有若干个平行间隔排布的埋入式栅极字线，所述埋入式栅极字线沿所述第二方向延伸。

3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述基底内还形成有浅沟槽隔离结构，所述浅沟槽隔离结构于所述基底内隔离出若干个平行间隔排布的有源区，所述有源区沿第三方向延伸，所述第三方向与所述第一方向及所述第二方向均相交。

4.根据权利要求3所述的半导体结构的制备方法，其特征在于，形成所述位线之前还包括：

于所述基底内形成位线接触孔，所述位线接触孔位于横跨同一所述有源区的相邻所述埋入式栅极字线之间，且与所述有源区相接触；

于所述位线接触孔内形成位线接触结构；所述位线接触结构位于所述有源区与所述位线之间，且与所述有源区及所述位线相接触。

5.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述基于所述第三掩膜图形于所述基底上形成若干个平行间隔排布的位线，包括：

于所述基底上形成由下至上依次叠置的第一导电材料层、第二导电材料层及覆盖介质层，并于所述覆盖介质层上形成所述第三掩膜图形；

基于所述第三掩膜图形对所述覆盖介质层、所述第二导电材料层及所述第一导电材料层进行图形化处理，以得到包括由下至上依次叠置的第一导电层、第二导电层及覆盖介质层的叠层结构；

于所述叠层结构的侧壁形成位线侧墙。

6.根据权利要求1至5中任一项所述的半导体结构的制备方法，其特征在于，形成所述电容接触结构之后还包括：

于相邻所述电容接触结构之间形成隔离介质层。

7.一种半导体结构，其特征在于，所述半导体结构采用如权利要求1至6中任一项所述的半导体结构的制备方法制备而得；所述半导体结构包括：

基底；

若干个位线，设置于所述基底上，且沿第一方向延伸，若干个所述位线平行间隔排布；

圆柱形的电容接触结构，位于所述基底上，且位于相邻所述位线之间。

8.根据权利要求7所述的半导体结构，其特征在于，所述基底内还形成有若干个平行间隔排布的埋入式栅极字线，所述埋入式栅极字线沿第二方向延伸，所述第二方向与所述第一方向相交。

9.根据权利要求8所述的半导体结构，其特征在于，所述基底内还形成有浅沟槽隔离结构，所述浅沟槽隔离结构于所述基底内隔离出若干个平行间隔排布的有源区，所述有源区沿第三方向延伸，所述第三方向与所述第一方向及所述第二方向均相交。

10.根据权利要求9所述的半导体结构，其特征在于，还包括位线接触结构，位于所述有源区与所述位线之间，且与所述有源区及所述位线相接触。

11.根据权利要求7所述的半导体结构，其特征在于，相邻所述位线之间包括若干个平行间隔排布的电容接触结构。

12.根据权利要求7至11中任一项所述的半导体结构，其特征在于，还包括隔离介质层，位于相邻所述电容接触结构之间。