WO2022205680A1 - 半导体结构及其制备方法 - Google Patents

半导体结构及其制备方法 Download PDF

Info

Publication number
WO2022205680A1
WO2022205680A1 PCT/CN2021/106682 CN2021106682W WO2022205680A1 WO 2022205680 A1 WO2022205680 A1 WO 2022205680A1 CN 2021106682 W CN2021106682 W CN 2021106682W WO 2022205680 A1 WO2022205680 A1 WO 2022205680A1
Authority
WO
WIPO (PCT)
Prior art keywords
bit line
dielectric layer
substrate
semiconductor structure
mask pattern
Prior art date
Application number
PCT/CN2021/106682
Other languages
English (en)
French (fr)
Inventor
卢经文
Original Assignee
长鑫存储技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 长鑫存储技术有限公司 filed Critical 长鑫存储技术有限公司
Priority to US17/575,876 priority Critical patent/US12089401B2/en
Publication of WO2022205680A1 publication Critical patent/WO2022205680A1/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Definitions

  • the present application relates to the technical field of integrated circuit manufacturing, and in particular, to a semiconductor structure and a preparation method thereof.
  • DRAM Dynamic Random Access Memory
  • NAND node contact
  • BL bit line
  • a semiconductor structure and a method for fabricating the same are provided.
  • a preparation method of a semiconductor structure comprising: providing a substrate; forming a plurality of bit lines arranged in parallel and spaced on the substrate, the bit lines extending along a first direction; forming a capacitor between adjacent bit lines a contact material layer, the upper surface of the capacitor contact material layer is lower than the upper surface of the bit line; a filling dielectric layer is formed on the capacitor contact material layer; a plurality of layers are formed on the filling dielectric layer and the bit line a first mask pattern arranged in parallel and spaced apart, the first mask pattern extends along a second direction, and the second direction intersects the first direction; based on the first mask pattern, the filling The dielectric layer is patterned to form a plurality of grooves in the filled dielectric layer; a second mask pattern is formed in the grooves; based on the second mask pattern, the capacitor contact material layer is formed The patterning process is used to form a plurality of cylindrical capacitive contact structures arranged in parallel and spaced apart.
  • a semiconductor structure comprising: a substrate; a plurality of bit lines disposed on the substrate and extending along a first direction, a plurality of the bit lines being arranged in parallel and spaced apart; a cylindrical capacitive contact structure located on the substrate on and between adjacent bit lines.
  • a cylindrical capacitive contact structure is obtained through a mask conversion and an etching process.
  • the cylindrical capacitive contact structure has no edges and corners, and is more difficult to be connected with the bit line. Leakage occurs between.
  • by changing the cross section of the capacitive contact structure from a square to a circle the contact area between the capacitive contact structure and the active region can be increased, and the performance of the semiconductor structure can be enhanced.
  • FIG. 1 is a flow chart of a method for fabricating a semiconductor structure in one embodiment.
  • FIG. 2a is a schematic diagram of a three-dimensional structure of a substrate in an embodiment.
  • FIG. 2b is a top view of forming a first mask layer on the substrate shown in FIG. 2a.
  • FIG. 2c is a schematic diagram of a three-dimensional structure of forming a bit line contact structure on the substrate shown in FIG. 2a.
  • FIG. 3 is a schematic diagram of a three-dimensional structure of forming each material layer on the substrate shown in FIG. 2 .
  • FIG. 4 is a front view of a semiconductor structure obtained after forming bit lines in one embodiment.
  • FIG. 5 is a front view of a semiconductor structure obtained after forming bit line spacers in an embodiment.
  • FIG. 6 is a schematic diagram of a three-dimensional structure of a filled capacitor contact material layer in an embodiment.
  • FIG. 7 is a schematic diagram of a three-dimensional structure of a semiconductor structure obtained after forming a filling dielectric layer in an embodiment.
  • FIG. 8 is a schematic diagram of a three-dimensional structure of forming a first mask pattern in an embodiment.
  • FIG. 9 is a schematic diagram of a three-dimensional structure of forming a first initial groove in an embodiment.
  • FIG. 10 is a schematic diagram of a three-dimensional structure of forming a second initial groove in an embodiment.
  • FIG. 11 is a schematic diagram of a three-dimensional structure of forming a groove in an embodiment.
  • 12-13 are schematic diagrams of a three-dimensional structure of forming a second mask pattern in an embodiment.
  • FIGS. 14-15 are schematic diagrams of three-dimensional structures of forming a capacitive contact structure in an embodiment.
  • references numerals 101, first material layer; 102, shallow trench isolation structure; 103, active region; 104, buried gate word line; 105, first mask layer; 106, bit line contact structure 201, the second mask layer; 202, the cover dielectric layer; 203, the second conductive material layer; 204, the first conductive material layer; 205, the third mask pattern; 206, the bit line spacers; 207, the cover medium layer; 208, the second conductive layer; 209, the first conductive layer; 301, the capacitor contact material layer; 302, the filling dielectric layer; 303, the first mask pattern; 304a, the first initial groove; 304b, the second initial groove; 305, groove; 306, second mask pattern; 307, isolation dielectric layer; 308, capacitor contact structure.
  • An embodiment of the present application discloses a method for preparing a semiconductor structure, as shown in FIG. 1 , including:
  • S6 Perform patterning processing on the filling medium layer based on the first mask pattern, so as to form a plurality of grooves in the filling medium layer.
  • S8 Perform patterning processing on the capacitor contact material layer based on the second mask pattern to form a plurality of cylindrical capacitor contact structures arranged in parallel and spaced apart.
  • the substrate provided in step S1 is shown in Figure 2a.
  • the substrate may include a plurality of word lines spaced in parallel, and the word lines may be buried gate word lines 104 extending along the second direction.
  • the first direction is parallel to the length direction of the substrate, and the second direction is parallel to the width direction of the substrate.
  • a shallow trench isolation structure 102 may also be formed in the substrate for isolating a plurality of active regions 103 arranged in parallel and spaced apart.
  • the shallow trench isolation structure 102 is fabricated from silicon dioxide, and the active region 103 is fabricated from a silicon substrate.
  • the active region 103 extends along a third direction, which intersects both the first direction and the second direction.
  • the upper surface of the substrate is also covered with a first material layer 101 for forming a flat substrate surface.
  • the first material layer 101 can also be etched to form a specific etching pattern therein to prepare a connection structure between different structural components, such as a bit line contact structure, which can be used to connect the bit line and the active region 103.
  • the first material layer 101 may be a silicon nitride layer.
  • step S2 a plurality of bit lines arranged in parallel and spaced apart are formed on the substrate, and the bit lines extend along the first direction. Before preparing the bit line, a bit line contact structure needs to be formed on the substrate.
  • the step of forming the bit line contact structure includes: forming a bit line contact hole in the substrate, the bit line contact hole is located between adjacent buried gate word lines 104 across the same active region 103 and is connected to the active region 103 A bit line contact structure is formed in the bit line contact hole; the bit line contact structure 106 is located between the active region 103 and the bit line, and is in contact with the active region 103 and the bit line.
  • a first mask layer 105 with circular holes may be formed on the first material layer 101 on the upper surface of the substrate.
  • the circular hole is used to define the location of the bit line contact hole.
  • the first material layer 101 is exposed in the circular hole.
  • the center of the circular hole and the center line of the bit line are on the same vertical plane.
  • the first material layer 101 is etched to form circular holes in the first material layer 101 to obtain bit line contact holes.
  • the bit line contact hole can be filled with polysilicon to obtain a cylindrical bit line contact structure 106 made of polysilicon.
  • the bit lines are formed above the first material layer 101 and the bit line contact structures 106 , the line connecting the center points of the same row of the bit line contact structures 106 coincides with the center line of the bit line. Since the bit line contact structure 106 is located between the active region 103 and the bit line, and is in contact with the active region 103 and the bit line, the bit line contact structure 106 can establish electrical properties between the active region 103 and the bit line connection relationship.
  • the steps of forming a plurality of parallel and spaced bit lines on the substrate include:
  • the first conductive material layer 204 may be a titanium nitride layer
  • the second conductive material material layer may be a metal tungsten layer.
  • only one layer of conductive material may be provided, for example, only a titanium nitride layer, or only a metal tungsten layer may be provided.
  • the capping dielectric material layer 202 may be a silicon nitride layer.
  • a second mask layer 201 may be formed on the upper surface of the cover dielectric material layer 202 first. Then, a third mask pattern 205 is etched in the second mask layer 201 .
  • the third mask pattern 205 may be a rectangle extending in the first direction.
  • the front view of the stacked structure is shown in FIG. 4 .
  • bit line spacers 206 need to be prepared on the side walls of the bit line to wrap the bit line.
  • the material of the bit line spacers 206 may be silicon nitride, or may be a spacer structure prepared from a silicon nitride-silicon oxide-silicon nitride structure.
  • step S3 a capacitor contact material layer is formed between adjacent bit lines, and the upper surface of the capacitor contact material layer is lower than the upper surface of the bit lines.
  • the spacer preparation material layer located on the upper surface of the substrate between adjacent bit lines is because, when preparing the sidewall structure, it is unavoidable to deposit part of the sidewall preparation material on the upper surface of the substrate to cover the contact hole of the capacitor wire.
  • the capacitor wire contact holes can be exposed, so that the capacitor contact material can be filled in the capacitor wire contact holes, so that the final prepared capacitor contact Structure 308 may establish electrical connection with the capacitive wire.
  • the material of the capacitor contact material layer may be polysilicon.
  • the capacitive contact material layer 301 formed between adjacent bit lines is shown in FIG. 6 .
  • the upper surface of the capacitor contact material layer 301 is lower than the upper surface of the bit line.
  • the conductive layer in the bit line may include only one conductive layer, for example, in FIG. 6 , only the second conductive layer 208 is included in the bit line.
  • a dielectric layer 302 is filled on the upper surface of the capacitor contact material layer 301 .
  • the dielectric layer 302 may be a silicon nitride layer.
  • the upper surface of the dielectric layer 302 has the same height as the upper surface of the bit line. Specifically, the upper surface of the dielectric layer 302 is the same height as the upper surface of the third mask pattern 205 .
  • step S5 a plurality of first mask patterns 303 arranged in parallel and spaced apart are formed on the dielectric layer 302 and the bit lines, and the first mask patterns 303 extend along the second direction.
  • the second direction may intersect the first direction perpendicularly.
  • step S6 the dielectric layer 302 is patterned based on the first mask pattern 303 to form a plurality of grooves in the dielectric layer 302.
  • the specific steps include:
  • the first initial groove 304a may be rectangular. As an example, as shown in FIG. 9, the first initial grooves 304a may be square.
  • S62 Remove the first mask pattern 303, and continue to etch the dielectric layer 302 to transform the first initial groove 304a into a second initial groove, and the sum of the depths of the first initial groove 304a and the second initial groove is less than The thickness of the dielectric layer 302 .
  • the dielectric layer 302 having the first initial grooves 304 a is continuously etched, and the thickness of the dielectric layer 302 is continuously reduced.
  • the third mask pattern 205 is removed by etching.
  • the first initial groove 304a is transformed into a second initial groove 304b, which is still square. Since the second initial groove 304b also needs to be etched subsequently, the sum of the depth of the first initial groove 304a and the depth of the second initial groove 304b needs to be smaller than the thickness of the dielectric layer 302 .
  • the dielectric layer 302 is etched downward to obtain the groove 305 .
  • the grooves 305 may be circular.
  • the etching force on the corner positions of the square groove is increased, so that the second initial groove 304b is gradually transformed into a circular groove.
  • a circular groove can be obtained before the capacitive contact material layer 301 is exposed at the bottom of the groove 305 , or a circular groove can be obtained when the capacitive contact material layer 301 is exposed at the bottom of the groove.
  • a second mask pattern is formed in the groove 305 .
  • silicon dioxide may be filled into the groove 305 , so that the silicon dioxide layer in the groove 305 is the same height as the dielectric layer 302 to form a cylindrical second mask pattern 306 .
  • the dielectric layer 302 surrounding the second mask pattern 306 needs to be removed first.
  • step S8 referring to FIGS. 14-15 , the capacitive contact material layer 301 is patterned based on the second mask pattern 306 to form a plurality of cylindrical capacitive contact junctions 308 arranged in parallel and spaced apart.
  • the second mask pattern 306 above the capacitor contact structures 308 is removed, and an isolation dielectric layer 307 is filled between the adjacent capacitor contact structures 308 to obtain the final semiconductor structure.
  • the material of the isolation dielectric layer 307 may be silicon nitride.
  • a cylindrical capacitive contact structure 308 is obtained by mask conversion and etching process.
  • the cylindrical capacitive contact structure has no edges and corners, and is more difficult to connect with the bit line. leakage occurs between them.
  • the cross section of the capacitive contact structure by changing the cross section of the capacitive contact structure from a square to a circle, the contact area between the capacitive contact structure and the active region can be increased, and the performance of the semiconductor structure can be enhanced.
  • a semiconductor structure including: a substrate; a plurality of bit lines disposed on the substrate and extending along a first direction, the plurality of bit lines are arranged in parallel and spaced apart; a cylindrical capacitor contact structure 308, located on the substrate and between adjacent bit lines.
  • leakage between the capacitor contact structure 308 and the bit line is more and more likely to occur.
  • this phenomenon can be alleviated to a certain extent by increasing the thickness of the isolation layer between the capacitor contact structure 308 and the bit line.
  • the volume of the semiconductor structure must be increased. Therefore, with the same volume, the cylindrical capacitor contact structure 308 is less likely to leak current with the bit line, and the contact area between the capacitor contact structure 308 and the active region 103 can also be increased, improving and enhancing the performance of the semiconductor structure.
  • a plurality of buried gate word lines 104 arranged in parallel and spaced apart are further formed in the substrate.
  • the buried gate word lines 104 extend along a second direction, and the second direction intersects with the first direction.
  • a shallow trench isolation structure 102 is further formed in the substrate, and the shallow trench isolation structure 102 isolates a plurality of active regions 103 arranged in parallel and spaced apart in the substrate, and the active regions 103 extend along the third direction , the third direction intersects both the first direction and the second direction.
  • the semiconductor structure in the previous embodiment further includes a bit line contact structure 106 located between the active region 103 and the bit line and in contact with the active region 103 and the bit line.
  • a plurality of capacitor contact structures 308 arranged in parallel and spaced apart are included between adjacent bit lines.
  • a dielectric isolation layer is filled between the capacitive contact structures 308 .
  • the capacitor contact structure 308 may be made of polysilicon, and the dielectric isolation layer may be a silicon nitride layer.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请实施例涉及一种半导体结构的制备方法，包括：提供基底；于基底上形成若干个平行间隔排布的位线，位线沿第一方向延伸；于相邻位线之间形成电容接触材料层，电容接触材料层的上表面低于位线的上表面；于电容接触材料层上形成填充介质层；于填充介质层及位线上形成若干个平行间隔排布的第一掩膜图形，第一掩膜图形沿第二方向延伸，第二方向与第一方向相交；基于第一掩膜图形对填充介质层进行图形化处理，以于填充介质层内形成若干个凹槽；于凹槽内形成第二掩膜图形；基于第二掩膜图形对电容接触材料层进行图形化处理，以形成若干个平行间隔排布的圆柱形的电容接触结构。

Description

半导体结构及其制备方法
相关申请的交叉引用
本申请要求于2021年3月30日提交中国专利局、申请号为202110342460.2、发明名称为“半导体结构及其制备方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及集成电路制造技术领域，特别是涉及半导体结构及其制备方法。
技术背景
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件。随着微电子技术的不断发展，DRAM的体积越来越小，节点接触(node contact，NC)与位线(bit line，BL)之间的漏电现象也越来越严重。
发明内容
根据本申请的一些实施例，提供一种半导体结构及其制备方法。
一种半导体结构的制备方法，包括：提供基底；于所述基底上形成若干个平行间隔排布的位线，所述位线沿第一方向延伸；于相邻所述位线之间形成电容接触材料层，所述电容接触材料层的上表面低于所述位线的上表面；于所述电容接触材料层上形成填充介质层；于所述填充介质层及所述位线上形成若干个平行间隔排布的第一掩膜图形，所述第一掩膜图形沿第二方向延伸，所述第二方向与所述第一方向相交；基于所述第一掩膜图形对所述填充介质层进行图形化处理，以于所述填充介质层内形成若干个凹槽；于所述凹槽内形成第二掩膜图形；基于所述第二掩膜图形对所述电容接触材料层进行 图形化处理，以形成若干个平行间隔排布的圆柱形的电容接触结构。
一种半导体结构，包括：基底；若干个位线，设置于所述基底上，且沿第一方向延伸，若干个所述位线平行间隔排布；圆柱形的电容接触结构，位于所述基底上，且位于相邻所述位线之间。
上述半导体结构的制备方法，通过掩膜转换和刻蚀工艺得到圆柱形的电容接触结构，与传统的长方体电容接触结构相比，圆柱形的电容接触结构不存在棱角，更加不容易与位线之间发生漏电。并且，在其他结构相同的情况下，通过将电容接触结构的横截面由方形改为圆形，可以增大电容接触结构与有源区的接触面积，增强半导体结构的性能。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中一种半导体结构的制备方法的流程框图。
图2a为一实施例中基底的三维结构示意图。
图2b为在图2a所示基底上形成第一掩膜层的俯视图。
图2c为在图2a所示基底上形成位线接触结构三维结构示意图。
图3为在图2所示基底上形成各材料层的三维结构示意图。
图4为一实施例中形成位线后得到半导体结构的正视图。
图5为一实施例中形成位线侧墙后得到半导体结构的正视图。
图6为一实施例中填充电容接触材料层的三维结构示意图。
图7为一实施例中形成填充介质层后得到的半导体结构的三维结构示意图。
图8为一实施例中形成第一掩膜图形的三维结构示意图。
图9为一实施例中形成第一初始凹槽的三维结构示意图。
图10为一实施例中形成第二初始凹槽的三维结构示意图。
图11为一实施例中形成凹槽的三维结构示意图。
图12-13为一实施例中形成第二掩膜图形的三维结构示意图。
图14-15为一实施例中形成电容接触结构的三维结构示意图。
附图标号说明：101、第一材料层；102、浅沟槽隔离结构；103、有源区；104、埋入式栅极字线；105、第一掩膜层；106、位线接触结构；201、第二掩膜层；202、覆盖介质层；203、第二导电材料层；204、第一导电材料层；205、第三掩膜图形；206、位线侧墙；207、覆盖介质层；208、第二导电层；209、第一导电层；301、电容接触材料层；302、填充介质层；303、第一掩膜图形；304a、第一初始凹槽；304b、第二初始凹槽；305、凹槽；306、第二掩膜图形；307、隔离介质层；308、电容接触结构。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在描述位置关系时，除非另有规定，否则当一元件例如层、膜或基板被指为在另一膜层“上”时，其能直接在其他膜层上或亦可存在中间膜层。进一步说，当层被指为在另一层“下”时，其可直接在下方，亦可存在一或多个中间层。亦可以理解的是，当层被指为在两层“之间”时，其可为两层之间的唯一层，或亦可存在一或多个中间层。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
本申请的一个实施例公开了一种半导体结构的制备方法，如图1所示，包括：
S1：提供基底。
S2：于所述基底上形成若干个平行间隔排布的位线，所述位线沿第一方向延伸。
S3：于相邻所述位线之间形成电容接触材料层，所述电容接触材料层的上表面低于所述位线的上表面。
S4：于所述电容接触材料层上形成填充介质层。
S5：于所述填充介质层及所述位线上形成若干个平行间隔排布的第一掩膜图形，所述第一掩膜图形沿第二方向延伸，所述第二方向与所述第一方向相交。
S6：基于所述第一掩膜图形对所述填充介质层进行图形化处理，以于所述填充介质层内形成若干个凹槽。
S7：于所述凹槽内形成第二掩膜图形。
S8：基于所述第二掩膜图形对所述电容接触材料层进行图形化处理，以形成若干个平行间隔排布的圆柱形的电容接触结构。
步骤S1中提供的基底如图2a所示。可选地，基底中可以包括若干个平行间隔排布的字线，该字线可以是埋入式栅极字线104，沿第二方向延伸。第一方向平行于基底的长的方向，第二方向平行于基底的宽的方向。
可选地，基底内还可以形成有浅沟槽隔离结构102，用于隔离出若干个平行间隔排布的有源区103。作为示例，浅沟槽隔离结构102由二氧化硅制备而成，有源区103由硅衬底制备而成。有源区103沿第三方向延伸，第三方向与第一方向和第二方向均相交。
请继续参考图2a，基底的上表面还覆盖有第一材料层101，用于形成平整的基底表面。此外，还可以通过对第一材料层101进行刻蚀，在其中形成特定的刻蚀图形，以制备不同结构件之间的连接结构，例如位线接触结构，可用于连接位线和有源区103。作为示例，第一材料层101可以是氮化硅层。
在步骤S2中，于基底上形成若干个平行间隔排布的位线，位线沿第一方向延伸。在制备位线之前，需要先在基底上形成位线接触结构。
形成位线接触结构的步骤包括：于基底内形成位线接触孔，位线接触孔位于横跨同一有源区103的相邻埋入式栅极字线104之间，且与有源区103相接触；于位线接触孔内形成位线接触结构；位线接触结构106位于有源区103与位线之间，且与有源区103及位线相接触。
具体的，如图2b所示，为了形成位线接触孔，可以先在基底上表面的第一材料层101上形成一带有圆孔的第一掩膜层105，第一掩膜层105中的圆孔用于定义位线接触孔的位置。圆孔中露出第一材料层101。圆孔中心与位线的中心线处于同一竖直平面上。基于该第一掩膜层105，对第一材料层101进行刻蚀，于该第一材料层101中形成圆孔，得到位线接触孔。
如图2c所示，得到位线接触孔后，可以向位线接触孔内填充多晶硅，以得到由多晶硅制备而成的圆柱形位线接触结构106。可选的，在后续工艺中，于第一材料层101和位线接触结构106上方形成位线时，同一排位线接触结构106的中心点的连线与位线的中心线相重合。由于位线接触结构106位于有源区103和位线之间，且与有源区103和位线相接触，所以，位线接触结构106可以建立有源区103和位线之间的电性连接关系。
请参考图3和图4，形成位线接触结构106后，于基底上形成若干个平行间隔排布的位线的步骤包括：
S21：于基底上形成由下至上依次叠置的第一导电材料层204、第二导电材料层203及覆盖介质材料层202，并于覆盖介质材料层202上形成第三掩膜图形205。
具体的，第一导电材料层204可以是氮化钛层，第二导电材料材料层可 以是金属钨层。在一个实施例中，可以仅设置一层导电材料层，例如，仅设置氮化钛层，或者仅设置金属钨层。覆盖介质材料层202可以是氮化硅层。
为了形成第三掩膜图形205，可以先在覆盖介质材料层202的上表面形成第二掩膜层201。然后在第二掩膜层201中刻蚀出第三掩膜图形205。作为示例，第三掩膜图形205可以是沿第一方向延伸的矩形。
S22：基于第三掩膜图形205对覆盖介质材料层202、第二导电材料层203及第一导电材料层204进行图形化处理，以得到包括由下至上依次叠置的第一导电层209、第二导电层208及覆盖介质层207的叠层结构。
作为示例，基于第三掩膜图形205对覆盖介质材料层202、第二导电材料层203和第一导电材料层204进行图形化处理后得到叠层结构的正视图如图4所示。
S23：于叠层结构的侧壁形成位线侧墙。
如图5所示，为了避免导电材料层中的金属暴露到空气中被氧化，需要在位线的侧壁制备位线侧墙206，以包裹住位线。作为示例，位线侧墙206的材质可以是氮化硅，也可以是氮化硅-氧化硅-氮化硅结构制备而成的侧墙结构。
在步骤S3中，于相邻位线之间形成电容接触材料层，电容接触材料层的上表面低于位线的上表面。其中，在相邻位线之间形成电容接触材料之前，还需要去除相邻位线之间的、位于基底上表面的侧墙制备材料层。这是由于，在制备侧墙结构时，不可避免地会在基底上表面沉积部分侧墙制备材料，覆盖了电容导线接触孔。通过清除位于基底上表面、位线侧墙206之间的侧墙制备材料层，可以暴露出电容导线接触孔，以便于将电容接触材料填充于电容导线接触孔内，使得最后制备得到的电容接触结构308可以与电容导线建立电性连接。电容接触材料层的材质可以是多晶硅。
于相邻位线之间形成的电容接触材料层301如图6所示。其中，电容接触材料层301的上表面低于位线的上表面。可选地，位线中的导电层可以仅包括一层导电层，例如，在图6中，位线中仅包含第二导电层208。
在步骤S4中，如图7所示，于电容接触材料层301的上表面填充介质层302。可选地，介质层302可以是氮化硅层。介质层302的上表面与位线的上表面等高。具体的，介质层302的上表面与第三掩膜图形205的上表面等高。
在步骤S5中，如图8所示，于介质层302及位线上形成若干个平行间隔排布的第一掩膜图形303，第一掩膜图形303沿第二方向延伸。第二方向可以与第一方向垂直相交。
在步骤S6中，基于第一掩膜图形303对介质层302进行图形化处理，以于介质层302内形成若干个凹槽，具体步骤包括：
S61：基于第一掩膜图形303及第三掩膜图形205刻蚀介质层302，以形成第一初始凹槽304a。
第一初始凹槽304a可以是矩形。作为示例，如图9所示，第一初始凹槽304a可以是正方形。
S62：去除第一掩膜图形303，继续刻蚀介质层302，以将第一初始凹槽304a转变为第二初始凹槽，第一初始凹槽304a与第二初始凹槽的深度之和小于介质层302的厚度。
S63：去除第三掩膜图形205，继续刻蚀介质层302，以将第二初始凹槽转变为凹槽。
如图10所示，去除第一掩模图形之后，继续刻蚀具有第一初始凹槽304a的介质层302，不断降低介质层302的厚度。同时，刻蚀去除第三掩膜图形205。将第一初始凹槽304a转变为第二初始凹槽304b，第二初始凹槽304b仍为正方形。由于还需要对第二初始凹槽304b进行后续刻蚀，因此，第一初始凹槽304a的深度和第二初始凹槽304b的深度之和需要小于介质层302的厚度。
如图11所示，在去除第三掩膜图形205、获得第二初始凹槽304b之后，继续向下刻蚀介质层302，以获得凹槽305。凹槽305可以是圆形。此时，增加对正方形凹槽的棱角位置的刻蚀力，使得第二初始凹槽304b逐渐向圆形凹槽转变。作为示例，可以在凹槽305底部暴露出电容接触材料层301之前， 得到圆形凹槽，也可以在凹槽底部暴露出电容接触材料层301的同时，得到圆形凹槽。
在步骤S7中，于凹槽305内形成第二掩模图形。如图12所示，具体的，可以向凹槽305内填充二氧化硅，使得凹槽305内的二氧化硅层与介质层302等高，形成圆柱型的第二掩膜图形306。在一个实施例中，如图13所示，在基于第二掩膜图形306对电容接触材料层301进行图形化处理之前，需要先清除包裹在第二掩模图形306周围的介质层302。
在步骤S8中，可参考图14-15，基于第二掩膜图形306对电容接触材料层301进行图形化处理，以形成若干个平行间隔排布的圆柱形的电容接触结308。之后，去除电容接触结构308上方的第二掩膜图形306，并于相邻电容接触结构308之间填充隔离介质层307，以得到最终的半导体的结构。可选地，隔离介质层307的材料可以是氮化硅。
上述半导体结构的制备方法，通过掩膜转换和刻蚀工艺得到圆柱形的电容接触结构308，与传统的长方体电容接触结构相比，圆柱形的电容接触结构不存在棱角，更加不容易与位线之间发生漏电。并且，在其他结构相同的情况下，通过将电容接触结构的横截面由方形改为圆形，可以增大电容接触结构与有源区的接触面积，增强半导体结构的性能。
本申请的另一个实施例公开了一种半导体结构，包括：基底；若干个位线，设置于基底上，且沿第一方向延伸，若干个位线平行间隔排布；圆柱形的电容接触结构308，位于基底上，且位于相邻位线之间。
随着半导体器件的不断微缩，电容接触结构308与位线之间越来越容易发生漏电，通过增加电容接触结构308与位线之间隔离层的厚度固然可以在一定程度上缓解这种现象，但是必然会增大半导体结构的体积。因此，在体积相同的情况下，圆柱形电容接触结构308更加不容易与位线发生漏电，也可以增加电容接触结构308与有源区103的接触面积，改善和增强了半导体结构的性能。
在一个实施例中，基底内还形成有若干个平行间隔排布的埋入式栅极字 线104，埋入式栅极字线104沿第二方向延伸，第二方向与第一方向相交。
在一个实施例中，基底内还形成有浅沟槽隔离结构102，浅沟槽隔离结构102于基底内隔离出若干个平行间隔排布的有源区103，有源区103沿第三方向延伸，第三方向与第一方向及第二方向均相交。
在一个实施例中，上一实施例中的半导体结构还包括位线接触结构106，位于有源区103与位线之间，且与有源区103及位线相接触。
在一个实施例中，相邻位线之间包括若干个平行间隔排布的电容接触结构308。电容接触结构308之间填充有介质隔离层。其中，电容接触结构308可以由多晶硅制备而成，介质隔离层可以是氮化硅层。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

  1. 一种半导体结构的制备方法，包括：
    提供基底；
    于所述基底上形成若干个平行间隔排布的位线，所述位线沿第一方向延伸；
    于相邻所述位线之间形成电容接触材料层，所述电容接触材料层的上表面低于所述位线的上表面；
    于所述电容接触材料层上形成填充介质层；
    于所述填充介质层及所述位线上形成若干个平行间隔排布的第一掩膜图形，所述第一掩膜图形沿第二方向延伸，所述第二方向与所述第一方向相交；
    基于所述第一掩膜图形对所述填充介质层进行图形化处理，以于所述填充介质层内形成若干个凹槽；
    于所述凹槽内形成第二掩膜图形；
    基于所述第二掩膜图形对所述电容接触材料层进行图形化处理，以形成若干个平行间隔排布的圆柱形的电容接触结构。
  2. 根据权利要求1所述的半导体结构的制备方法，其中，所述基底内还形成有若干个平行间隔排布的埋入式栅极字线，所述埋入式栅极字线沿所述第二方向延伸。
  3. 根据权利要求2所述的半导体结构的制备方法，其中，所述基底内还形成有浅沟槽隔离结构，所述浅沟槽隔离结构于所述基底内隔离出若干个平行间隔排布的有源区，所述有源区沿第三方向延伸，所述第三方向与所述第一方向及所述第二方向均相交。
  4. 根据权利要求3所述的半导体结构的制备方法，其中，形成所述位线之前还包括：
    于所述基底内形成位线接触孔，所述位线接触孔位于横跨同一所述有源区的相邻所述埋入式栅极字线之间，且与所述有源区相接触；
    于所述位线接触孔内形成位线接触结构；所述位线接触结构位于所述有 源区与所述位线之间，且与所述有源区及所述位线相接触。
  5. 根据权利要求1所述的半导体结构的制备方法，其中，所述于所述基底上形成若干个平行间隔排布的位线包括：
    于所述基底上形成由下至上依次叠置的第一导电材料层、第二导电材料层及覆盖介质层，并于所述覆盖介质层上形成第三掩膜图形；
    基于所述第三掩膜图形对所述覆盖介质层、所述第二导电材料层及所述第一导电材料层进行图形化处理，以得到包括由下至上依次叠置的第一导电层、第二导电层及覆盖介质层的叠层结构；
    于所述叠层结构的侧壁形成位线侧墙。
  6. 根据权利要求5所述的半导体结构的制备方法，其中，所述基于所述第一掩膜图形对所述填充介质层进行图形化处理，以于所述填充介质层内形成若干个凹槽包括：
    基于所述第一掩膜图形及所述第三掩膜图形刻蚀所述填充介质层，以形成第一初始凹槽；
    去除所述第一掩膜图形，继续刻蚀所述填充介质层，以将所述第一初始凹槽转变为第二初始凹槽，所述第一初始凹槽与所述第二初始凹槽的深度之和小于所述填充介质层的厚度；
    去除所述第三掩膜图形，继续刻蚀所述填充介质层，以将所述第二初始凹槽转变为所述凹槽。
  7. 根据权利要求6所述的半导体结构的制备方法，其中，所述第一初始凹槽及所述第二初始凹槽均包括方形凹槽，所述凹槽包括圆形凹槽。
  8. 根据权利要求1所述的半导体结构的制备方法，其中，所述基于所述第二掩膜图形对所述电容接触材料层进行图形化处理之前还包括：
    基于所述第二掩膜图形去除残留的所述填充介质层。
  9. 根据权利要求1至8中任一项所述的半导体结构的制备方法，其中，形成所述电容接触结构之后还包括：
    于相邻所述电容接触结构之间形成隔离介质层。
  10. 一种半导体结构，包括：
    基底；
    若干个位线，设置于所述基底上，且沿第一方向延伸，若干个所述位线平行间隔排布；
    圆柱形的电容接触结构，位于所述基底上，且位于相邻所述位线之间。
  11. 根据权利要求10所述的半导体结构，其中，所述基底内还形成有若干个平行间隔排布的埋入式栅极字线，所述埋入式栅极字线沿第二方向延伸，所述第二方向与所述第一方向相交。
  12. 根据权利要求11所述的半导体结构，其中，所述基底内还形成有浅沟槽隔离结构，所述浅沟槽隔离结构于所述基底内隔离出若干个平行间隔排布的有源区，所述有源区沿第三方向延伸，所述第三方向与所述第一方向及所述第二方向均相交。
  13. 根据权利要求12所述的半导体结构，其中，还包括位线接触结构，位于所述有源区与所述位线之间，且与所述有源区及所述位线相接触。
  14. 根据权利要求10所述的半导体结构，其中，相邻所述位线之间包括若干个平行间隔排布的电容接触结构。
  15. 根据权利要求10至14中任一项所述的半导体结构，其中，还包括隔离介质层，位于相邻所述电容接触结构之间。
PCT/CN2021/106682 2021-03-30 2021-07-16 半导体结构及其制备方法 WO2022205680A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US17/575,876 US12089401B2 (en) 2021-03-30 2022-01-14 Semiconductor structure and preparation method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202110342460.2A CN113097144B (zh) 2021-03-30 2021-03-30 半导体结构及其制备方法
CN202110342460.2 2021-03-30

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/575,876 Continuation US12089401B2 (en) 2021-03-30 2022-01-14 Semiconductor structure and preparation method thereof

Publications (1)

Publication Number Publication Date
WO2022205680A1 true WO2022205680A1 (zh) 2022-10-06

Family

ID=76671461

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2021/106682 WO2022205680A1 (zh) 2021-03-30 2021-07-16 半导体结构及其制备方法

Country Status (2)

Country Link
CN (1) CN113097144B (zh)
WO (1) WO2022205680A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115000067A (zh) * 2021-03-01 2022-09-02 长鑫存储技术有限公司 半导体结构的制造方法和半导体结构
CN113097144B (zh) * 2021-03-30 2022-05-27 长鑫存储技术有限公司 半导体结构及其制备方法
US12089401B2 (en) 2021-03-30 2024-09-10 Changxin Memory Technologies, Inc. Semiconductor structure and preparation method thereof
CN115079506A (zh) * 2022-06-20 2022-09-20 中国科学院光电技术研究所 一种材料填充保护光刻掩模及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010046737A1 (en) * 2000-05-26 2001-11-29 Tae-Hyuk Ahn Semiconductor memory device and fabricating method thereof
US20060197131A1 (en) * 2005-03-05 2006-09-07 Samsung Electronics Co., Ltd. DRAM device and method of manufacturing the same
CN110970351A (zh) * 2018-09-29 2020-04-07 长鑫存储技术有限公司 半导体存储器电容接点结构及制备方法
CN113097144A (zh) * 2021-03-30 2021-07-09 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000077620A (ja) * 1998-08-31 2000-03-14 Nec Corp Ｄｒａｍ及びその製造方法
JP2008108761A (ja) * 2006-10-23 2008-05-08 Elpida Memory Inc ダイナミックランダムアクセスメモリの製造方法
JP2012134439A (ja) * 2010-11-30 2012-07-12 Elpida Memory Inc 半導体装置及びその製造方法
WO2014103734A1 (ja) * 2012-12-27 2014-07-03 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法
US20160086956A1 (en) * 2013-04-30 2016-03-24 Ps5 Luxco S.A.R.L. Semiconductor device and method for manufacturing semiconductor device
KR102059118B1 (ko) * 2013-10-28 2019-12-24 에스케이하이닉스 주식회사 반도체 소자 및 그 형성 방법
US10217748B2 (en) * 2017-05-25 2019-02-26 Winbond Electronics Corp. Dynamic random access memory and method of manufacturing the same
CN109256382B (zh) * 2017-07-12 2021-06-22 华邦电子股份有限公司 动态随机存取存储器及其制造方法
CN109326596B (zh) * 2017-08-01 2022-05-03 联华电子股份有限公司 具有电容连接垫的半导体结构与电容连接垫的制作方法
CN111192876A (zh) * 2018-11-15 2020-05-22 长鑫存储技术有限公司 具有电容器的存储器件及其形成方法
KR20210032906A (ko) * 2020-09-09 2021-03-25 삼성전자주식회사 반도체 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010046737A1 (en) * 2000-05-26 2001-11-29 Tae-Hyuk Ahn Semiconductor memory device and fabricating method thereof
US20060197131A1 (en) * 2005-03-05 2006-09-07 Samsung Electronics Co., Ltd. DRAM device and method of manufacturing the same
CN110970351A (zh) * 2018-09-29 2020-04-07 长鑫存储技术有限公司 半导体存储器电容接点结构及制备方法
CN113097144A (zh) * 2021-03-30 2021-07-09 长鑫存储技术有限公司 半导体结构及其制备方法

Also Published As

Publication number Publication date
CN113097144B (zh) 2022-05-27
CN113097144A (zh) 2021-07-09

Similar Documents

Publication Publication Date Title
WO2022205680A1 (zh) 半导体结构及其制备方法
KR101926027B1 (ko) 비대칭 비트라인 컨택을 갖는 반도체 소자 및 그 제조방법
KR100509210B1 (ko) Dram셀장치및그의제조방법
KR100526880B1 (ko) 반도체 메모리에서의 스토리지 노드 콘택 형성방법과 그에따른 구조
CN114864501A (zh) 三维存储器及其形成方法
US20230197461A1 (en) Method for Manufacturing Semiconductor Structure, and Semiconductor Structure
WO2023279719A1 (zh) 半导体结构的制备方法及半导体结构
JP2001077325A (ja) 写真工程の解像度を越えるトレンチを絶縁膜の内に形成する方法
KR100526869B1 (ko) 반도체 메모리에서의 커패시터 하부 전극 형성방법
JP2002009261A (ja) Ｄｒａｍキャパシタの製造方法
WO2022062717A1 (zh) 半导体结构形成方法以及半导体结构
US12089401B2 (en) Semiconductor structure and preparation method thereof
EP4086959B1 (en) Preparation method for semiconductor structure and semiconductor structure
WO2022193502A1 (zh) 半导体结构的制备方法及半导体结构
TWI827198B (zh) 半導體結構及其製造方法
EP4276895A1 (en) Preparation method for semiconductor structure, and semiconductor structure
US11956944B2 (en) DRAM semiconductor structure formation method and DRAM semiconductor structure
US20230114038A1 (en) Semiconductor structure and manufacturing method thereof
WO2023245817A9 (zh) 半导体结构及其制造方法、存储芯片、电子设备
US20240098982A1 (en) A Semiconductor Structure and Method of Forming the Same
WO2023201849A1 (zh) 半导体结构及其形成方法
US20230157008A1 (en) Method for manufacturing semiconductor structure, semiconductor structure, and semiconductor memory
WO2022188311A1 (zh) 半导体结构的制备方法及半导体结构
KR20030014832A (ko) 트렌치 커패시터 및 그 제조방법
JPH10256501A (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21934324

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21934324

Country of ref document: EP

Kind code of ref document: A1