WO2023279719A1 - 半导体结构的制备方法及半导体结构 - Google Patents

半导体结构的制备方法及半导体结构 Download PDF

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韩清华
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长鑫存储技术有限公司
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Definitions

  • the present disclosure relates to the technical field of semiconductors, in particular to a method for preparing a semiconductor structure and the semiconductor structure.
  • the retained active strips constitute a plurality of active columns arranged at intervals
  • the retained first initial dielectric layer constitutes a first dielectric layer
  • the retained conductive stripes A plurality of bit lines arranged at intervals are formed, each of the bit lines extending along the first direction.
  • a second isolation layer is formed in the third trench, the second isolation layer fills the third trench, and the first isolation layer and the second isolation layer form an isolation layer.
  • FIG. 1 is a process flow diagram 1 of a method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 2 is a schematic structural diagram of forming a functional stack in the method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 6 is a schematic structural diagram of forming active bars in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 13 is a schematic structural diagram of forming a first filling region in a method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 16 is a schematic structural diagram of forming an insulating layer in the method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • 10 substrate; 20: functional stack; 21: first doped layer; 22: second doped layer; 23: third doped layer; 24: active bar; 25: active column; 30: first Conductive layer; 31: conductive strip; 32: bit line; 40: protective layer; 50: first mask layer; 51: first mask protrusion; 52: first mask opening; 60: first groove; 70: first initial dielectric layer; 71: first dielectric layer; 80: second mask layer; 81: second mask protrusion; 82: second mask opening; 90: second trench; 100: isolation layer; 101: first isolation layer; 102: second isolation layer; 110: third trench; 120: isolation sidewall; 130: etching hole; 140: first filling region; 150: oxide layer; 160: first Two filling regions; 170: word line; 180: insulating layer; 190: contact structure.
  • the process of forming a vertical GAA transistor generally includes the following two methods, one: usually an active layer is deposited on a substrate, and part of the active layer is removed by an etching process to form a plurality of active pillars arranged at intervals on the substrate,
  • the active column has a single composition, and it is difficult to guarantee the performance of the transistor formed subsequently; secondly, after the active column is formed, the top surface of the active column is ion-doped to form a doped region, but the active column
  • the pillar can only form a doped region, which still cannot meet the performance requirements of subsequent transistors.
  • Fig. 1 is a flow chart 1 of a method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • Fig. 5 is a flow chart 2 of a method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • Figs. 2 to 4 are Schematic diagrams of various stages of the method for preparing the semiconductor structure. The method for preparing the semiconductor structure will be described in detail below with reference to FIGS. 1-17 .
  • the substrate 10 is used as a supporting component of the DRAM for supporting other components disposed thereon, wherein the substrate 10 can be made of a semiconductor material, and the semiconductor material can be silicon, germanium, One or more of silicon-germanium compounds and silicon-carbon compounds.
  • a functional stack 20 can be formed on the substrate 10 using an epitaxial growth process, wherein the functional stack 20 can include a first doped layer 21, a second doped layer 22 and The third doped layer 23, the first doped layer 21 is disposed on the substrate 10, that is to say, the first doped layer 21, the second doped layer 22 and the third doped layer 23 are arranged along a direction perpendicular to the substrate 10. Direction, set from bottom to top.
  • the doping ions in the second doping layer 22 are different from the doping ions in the first doping layer 21 , and the doping ions in the first doping layer are the same as the doping ions in the third doping layer.
  • the dopant ions in the first doped layer 21 and the dopant ions in the third doped layer 23 can be N-type ions or P-type ions.
  • the dopant ions are N-type ions, and correspondingly, the dopant ions in the second doped layer are P-type ions; when the dopant ions in the first doped layer are P-type ions, correspondingly, in the second doped layer
  • the dopant ions are N-type ions.
  • an epitaxial growth process is used to form a silicon layer on the substrate 10.
  • N-type ions such as phosphorus ions, are introduced into the deposition equipment during the growth process, so that the N-type ions are doped into the silicon layer to form The first doped layer 21 .
  • the method for preparing a semiconductor structure includes:
  • the first conductive layer 30 is formed on the substrate by an in-situ doping process, the first conductive layer 30 is used to form the bit line of the semiconductor structure, wherein the material of the first conductive layer includes germanium, and the first conductive layer has doping ion.
  • the dopant ions in the first conductive layer can be P-type ions, such as boron ions; they can also be N-type ions, such as phosphorus ions, but the dopant ions in the first conductive layer The type of is the same as that of the dopant ions in the first doped layer.
  • the bit line in this embodiment is formed together with the preparation of the active pillar, which can simplify the preparation process of the semiconductor structure.
  • the method for preparing the semiconductor structure provided in this embodiment also includes:
  • a protective layer 40 is formed on the functional stack 20 , for example, a first protective layer is formed on the functional stack 20 , and the material of the first protective layer includes silicon oxide.
  • a second protection layer is formed on the first protection layer, and the material of the second protection layer includes silicon nitride.
  • Step S300 removing part of the functional stack to form a plurality of active pillars arranged at intervals, the first doped layer in the active pillar serves as a first doped region, and the second doped layer in the active pillar serves as a channel region, and the third doped layer in the active pillar serves as the second doped region.
  • step S310 remove the protective layer, the functional laminate, the first conductive layer, and part of the substrate exposed in the opening of the first mask to form the first trench, and the retained function
  • the laminated layers form a plurality of active strips arranged at intervals, each active strip extends along the first direction, and the retained first conductive layer constitutes a conductive strip.
  • etching solution or etching gas may be used to remove the protective layer 40, the functional stack 20, the first conductive layer 30 and part of the substrate 10 exposed in the first mask opening 52, so as to form a plurality of first mask openings 52.
  • a groove 60 , the length direction of each first groove 60 extends along the first direction, that is, the length direction of each first groove 60 extends along the Y direction.
  • Step S320 forming a first initial dielectric layer in the first trench, and the first initial dielectric layer fills the first trench.
  • a physical vapor deposition process or a chemical vapor deposition process may be used to form a first initial dielectric layer 70 in the first trench 60, and the first initial dielectric layer 70 fills the first trench 60 .
  • the first initial dielectric layer 70 may extend out of the first trench 60 and cover the remaining protective layer. Therefore, the first initial dielectric layer needs to be planarized by a chemical mechanical polishing process. so that the top surface of the first initial dielectric layer 70 is flush with the top surface of the protective layer 40 .
  • the material of the first initial dielectric layer 70 may include insulating materials such as silicon oxide.
  • a second mask layer 80 can be formed on the remaining protective layer and the first initial dielectric layer, and then, the second mask layer 80 can be formed by exposing, developing or etching. 80 to form a second mask pattern, the second mask pattern includes a plurality of second mask protrusions 81 and second mask openings 82 between adjacent second mask protrusions 81, the second mask The film protrusions 81 extend along the second direction, that is, the extending direction of the second mask protrusions 81 is perpendicular to the extending direction of the conductive strips 31 .
  • Step S340 removing the active strips, part of the first initial dielectric layer, and part of the conductive strips exposed in the opening of the second mask to form a second trench, the second trench extends along the second direction, wherein, is retained
  • the active strips constitute a plurality of active pillars arranged at intervals
  • the retained first initial dielectric layer constitutes the first dielectric layer
  • the retained conductive strips form a plurality of bit lines arranged at intervals, and each bit line is arranged along the first Extend in one direction.
  • the bottom wall of the second trench 90 formed in this embodiment is not a flat plane, but is uneven.
  • the maximum depth of the second trench 90 is between 100nm and 150nm, so as to prevent excessive etching of the bit line and reduce the performance of the semiconductor structure.
  • the remaining active strips 24 form a plurality of active pillars 25 distributed in arrays, the first doped layer in the active pillars 25 serves as the first doped region 251, and the second doped layer in the active pillars 25 As the channel region 252, the third doped layer in the active column 25 is used as the second doped region 253, wherein the first doped region 251 can be one of the source or the drain, and the second doped region 253 Can be the other of source or drain.
  • the remaining conductive strips 31 form a plurality of bit lines 32 arranged at intervals, and each bit line 32 extends along the first direction.
  • two etching processes are used to simultaneously form bit lines and active columns, which can simplify Manufacturing process of bit lines.
  • the retained first initial dielectric layer constitutes the first dielectric layer 71, and the first dielectric layer 71 realizes the insulation between the respective bit lines 32, and the insulation between the adjacent active pillars 25 arranged along the second direction. Insulation set.
  • a functional stacked layer with doped ions is directly formed on the substrate, so that the subsequent formation of the active column has the first doped region, the second doped region and the channel region, which solves the problem that cannot be solved in the prior art.
  • the technical problem that the active column is ion-doped or has only one doped region improves the performance of the active column, thereby improving the performance of the semiconductor structure.
  • the second mask layer 80 may be removed by using a cleaning solution to expose the top surface of the protective layer 40 that remains.
  • the method for preparing the semiconductor structure further includes:
  • Step S400 forming an isolation layer on the sidewall of the second trench, and the isolation layer is integrally connected with the retained first dielectric layer.
  • an atomic layer deposition process may be used to form a first initial isolation layer on the inner wall of the second trench 90 , and the first initial isolation layer also covers the top surface of the remaining protection layer.
  • the first initial isolation layer located on the top surface of the protection layer is removed by etching solution or etching gas, and the first initial isolation layer located on the bottom wall of the second trench 90 is removed, and the first initial isolation layer located on the second trench 90 is retained.
  • the first initial isolation layer on the sidewall of 90 constitutes the first isolation layer 101 .
  • a second isolation layer 102 is formed in the third trench 110 by a deposition process, the second isolation layer 102 fills the third trench 110, and the first isolation layer 101 and the second isolation layer 102 form the isolation layer 100.
  • part of the first dielectric layer, part of the isolation layer and the protective layer need to be removed by chemical mechanical polishing process, so as to expose the top surface of the second doped region.
  • Step S500 removing part of the first dielectric layer and part of the isolation layer to expose the second doped region of each active pillar.
  • isotropic wet etching is used to remove part of the first dielectric layer and part of the isolation layer, so that the second doped region 253 of each active pillar 25 is exposed.
  • the removed part of the first dielectric layer can be understood as the first dielectric layer 71 surrounding the active pillar 25 ; the removed part of the isolation layer can be understood as the removed part of the first isolation layer 101 .
  • Step S600 forming an isolation sidewall surrounding the second doped region of each active column, the isolation sidewall is connected with the remaining isolation layer as a whole, and is used to support each active column, and the isolation sidewall and the isolation layer form a A plurality of etching holes arranged at intervals, each etching hole is located between adjacent active pillars along the second direction.
  • an isolation spacer 120 can be deposited, and the isolation spacer 120 is wrapped on the active pillar 25 and connected with the second isolation layer 102 to form a structure for supporting each active pillar. 25 support structures.
  • the material of the isolation sidewall 120 is the same as that of the second isolation layer 102 , and both may include silicon nitride.
  • the thickness of the isolation spacer 120 is smaller than the distance between adjacent active pillars 25 , a plurality of etching holes 130 are formed between the isolation spacer 120 and the active pillars 25 .
  • Step S800 forming an oxide layer in the first filling region, the oxide layer covers the sidewall of the channel region and the top surface of the active pillar, and the oxide layer encloses a second filling region in the first filling region.
  • Step S900 forming a word line in the second filling region, and the word line is connected to the oxide layer on the sidewall of the channel region.
  • Titanium nitride is deposited in the second filling region by a deposition process, and the titanium nitride covers the oxide layer on the top surface of each active pillar.
  • the titanium nitride is etched back, and part of the titanium nitride located in the second filling region is reserved, and the retained titanium nitride forms the word line 170 .
  • the method for preparing the semiconductor structure further includes:
  • the oxide layer 150 on the top surface of the active pillar 25 is removed so that a contact region is formed between the active pillar 25 and the insulating layer 180 .
  • a contact structure 190 is formed in the contact region, the contact structure 190 extends outside the contact region, and covers the top surface of the insulating layer 180, and the contact structure 190 on the substrate
  • the projected area is greater than the projected area of the active pillar 25 on the substrate.
  • the material of the contact structure 190 may include silicon, and there are dopant ions in the contact structure.
  • a silicon layer may be formed on the top surface of the active pillar through an epitaxial growth process, and doping ions are introduced during the epitaxial growth process to form a contact structure.
  • the dopant ions can be N-type ions or P-type ions, and are of the same type as the dopant ions in the second doped region.
  • the type of doping ions is P-type ions
  • the type of doping ions in the contact structure 190 is P-type ions
  • the concentration of doping ions in the contact structure 190 is higher than that of the second doping region, which is beneficial to reduce the contact resistance.
  • a capacitor may be formed on the contact structure 190 to complete the fabrication of the semiconductor structure.
  • process steps after forming the contact region described in the embodiments of the present disclosure are not limited to the above-described process steps, and may also be that after the contact region is formed, a capacitor may be directly formed in the contact region, which may be used The capacitor is directly connected with the second doped region, so as to ensure the timeliness of signal transmission and improve the performance of the semiconductor structure.
  • Embodiments of the present disclosure also provide a semiconductor structure, which is obtained by the method for preparing the semiconductor structure in the above embodiments.
  • the semiconductor structure is prepared by the above-mentioned preparation method. Therefore, the active column of the semiconductor structure includes a channel region and a first doped region and a second doped region located on both sides of the channel region.
  • the doping ions in the region are different in type and concentration from the doping ions in the first doping region, which can improve the performance of the semiconductor structure.

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Abstract

本公开提供一种半导体结构的制备方法及半导体结构，涉及半导体技术领域，该半导体结构的制备方法包括提供基底，在基底上形成功能叠层，功能叠层包括依次层叠的第一掺杂层、第二掺杂层以及第三掺杂层，第一掺杂层设置在基底上，且第二掺杂层中掺杂离子与第一掺杂层中掺杂离子不同，第一掺杂层中掺杂离子与第三掺杂层中掺杂离子相同；去除部分功能叠层，以形成呈阵列排布的多个有源柱。本公开通过直接在基底上形成具有掺杂离子的功能叠层，使得后续形成有源柱中具备第一掺杂区、第二掺杂区以及沟道区，解决了现有技术中无法对有源柱进行离子掺杂的技术问题，提高了有源柱的性能，进而提高了半导体结构的性能。

Description

半导体结构的制备方法及半导体结构
本公开要求于2021年07月09日提交中国专利局、申请号为202110780756.2、申请名称为“半导体结构的制备方法及半导体结构”的中国专利申请的优先权，其全部内容通过引用结合在本公开中。
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制备方法及半导体结构。
背景技术
随着存储设备技术的逐渐发展，动态随机存储器(Dynamic Random Access Memory，简称DRAM)以其较高的密度、以及较快的读写速度逐渐应用在各种电子设备中。随着半导体器件朝着集成密度更高的方向发展，开始对半导体结构中晶体管的排布方式以及如何缩小半导体结构中单个功能器件的尺寸进行研究。
相关技术中，基于马鞍形鳍晶体管的动态随机存取存储器中的存储单元的占据面积为6F2(F：在给定工艺条件下可获得的最小图案尺寸)，为进一步缩小DRAM占据面积，对DRAM进行等比例缩放时，会面临临近栅效应等问题，对DRAM的电学性能造成不利影响。
因此，相关技术中，利用垂直的全环绕栅极晶体管(Gate-All-Around，简称GAA)作为选择晶体管(access transistor)时，其占据的面积可以达到4F 2,原则上可以实现更高的密度效率，但是在部分尺寸下，由于制造工艺所采用的设备以及制造流程的限制,在形成垂直GAA晶体管的有源柱时，难以对有源柱的不同区域进行离子掺杂，降低了半导体结构的性能。
发明内容
本公开实施例的第一方面提供一种半导体结构的制备方法，其包括如下步骤：
提供基底；
在所述基底上形成功能叠层，所述功能叠层包括依次层叠的第一掺杂层、第二掺杂层以及第三掺杂层，所述第一掺杂层设置在所述基底上，且所述第二掺杂层中掺杂离子与所述第一掺杂层中掺杂离子不同，所述第一掺杂层中掺杂离子与所述第三掺杂层中掺杂离子相同；
去除部分所述功能叠层，以形成呈阵列排布的多个有源柱，其中，所述有源柱中的所述第一掺杂层作为第一掺杂区，所述有源柱中的所述第二掺杂层作为沟道区，所述有源柱中的所述第三掺杂层作为第二掺杂区。
在一些实施例中，所述第一掺杂层的材质包括硅，所述第一掺杂层具有N型离子，所述第二掺杂层的材质包括硅，所述第二掺杂层具有P型离子，所述第三掺杂层的材质包括硅，且所述第三掺杂层内具有N型离子。
在一些实施例中，所述第一掺杂层、所述第二掺杂层和所述第三掺杂层均采用原位掺杂工艺形成。
在一些实施例中，在提供基底的步骤之后，在所述基底上形成功能叠层的步骤之前，所述制备方法包括：
采用原位掺杂工艺在所述基底上形成第一导电层，所述第一导电层用于形成半导体结构的位线，其中，所述第一导电层的材质包括锗，且所述第一导电层内具有掺杂离子，所述第一导电层内的掺杂离子的类型与所述第一掺杂层的掺杂离子的类型相同。
在一些实施例中，在所述基底上形成功能叠层的步骤之后，在去除部分所述功能叠层的步骤之前，所述制备方法包括：
在所述功能叠层上形成保护层；
在所述保护层上形成具有第一掩膜图案的第一掩膜层，所述第一掩膜图案包括多个第一掩膜凸起以及位于相邻的第一掩膜凸起之间的第一掩膜开口。
在一些实施例中，在所述功能叠层形成保护层的步骤中，包括：
在所述功能叠层上形成第一保护层，所述第一保护层材质包括氧化硅；
在所述第一保护层上形成第二保护层，所述第二保护层的材质包括氮化硅。
在一些实施例中，去除部分所述功能叠层，以形成间隔设置的多个有源柱的步骤中，包括：
去除暴露在所述第一掩膜开口内的所述保护层、所述功能叠层、所述第一导电层以及部分所述基底，以形成第一沟槽，被保留下来的所述功能叠层形成间隔设置的多个有源条，每个所述有源条沿第一方向延伸，被保留下来的所述第一导电层构成导电条；
在所述第一沟槽内形成第一初始介质层，所述第一初始介质层填充满所述第一沟槽；
在被保留下来的所述保护层和所述第一初始介质层上形成具有第二掩膜图案的第二掩膜层，所述第二掩膜图案包括多个第二掩膜凸起以及位于相邻的第二掩膜凸起之间的第二掩膜开口，所述第二掩膜凸起沿第二方向延伸，所述第二方向与所述第一方向相互垂直；
去除暴露在所述第二掩膜开口内的所述有源条、部分所述第一初始介质层以及部分所述导电条，以形成第二沟槽，所述第二沟槽沿所述第二方向延伸，其中，被保留下来的所述有源条构成间隔设置的多个有源柱，被保留下来的所述第一初始介质层构成第一介质层，被保留下来的所述导电条形成间隔设置的多条位线，每条所述位线沿所述第一方向延伸。
在一些实施例中，所述第一沟槽的深度位于150nm～250nm之间。
在一些实施例中，所述第二沟槽的深度位于100nm～150nm之间。
在一些实施例中，在去除暴露在所述第二掩膜开口内所述有源条的步骤之后，所述制备方法包括：
在所述第二沟槽的侧壁上形成隔离层，所述隔离层与被保留下来的所述第一介质层连接成整体；
去除部分所述第一介质层和部分隔离层，以暴露出各个所述有源柱的第二掺杂区；
形成包围各个所述有源柱的第二掺杂区的隔离侧墙，所述隔离侧墙与被保留下来的所述隔离层连接成整体，用于支撑各所述有源柱，所述隔离侧墙与所述隔离层围成间隔设置的多个刻蚀孔，每个所述刻蚀孔位于沿所述第二方向上相邻的有源柱之间；
去除暴露在所述刻蚀孔内的部分第一介质层和隔离层，以形成第一填充区，所述第一填充区暴露出各个所述有源柱的沟道区的外周面，所述第 一填充区的底面低于所述沟道区的底面；
在所述第一填充区内形成氧化层，所述氧化层覆盖所述沟道区的侧壁以及所述有源柱的顶面上，所述氧化层在所述第一填充区内围成第二填充区；
在所述第二填充区内形成字线，所述字线与位于所述沟道区的侧壁上的氧化层连接。
在一些实施例中，在所述第二沟槽内形成隔离层的步骤中，包括：
在所述第二沟槽的侧壁上形成第一隔离层，所述第一隔离层在所述第二沟槽内围成第三沟槽，其中，所述第一隔离层与所述被保留下来所述第一介质层连接；
在所述第三沟槽内形成第二隔离层，所述第二隔离层填充满所述第三沟槽，所述第一隔离层和所述第二隔离层构成隔离层。
在一些实施例中，在去除部分所述第一介质层和部分隔离层的步骤中，包括：
去除部分第一隔离层和部分所述第一介质层，使得被保留下来的所述第一隔离层和被保留下来的第一介质层的顶面平齐，且高于所述沟道区的顶面。
在一些实施例中，在所述第二填充区内形成字线的步骤之后，所述制备方法还包括：
在所述字线上形成绝缘层，所述绝缘层的顶面与位于所述有源柱的顶面上的氧化层平齐；
去除位于所述有源柱的顶面上的氧化层，以使得所述有源柱与所述绝缘层之间形成接触区；
在所述接触区内形成接触结构，所述接触结构在所述基底上的投影面积，大于所述有源柱在所述基底上的投影面积；
在所述接触结构上形成电容器。
在一些实施例中，所述接触结构的材质包括硅，且所述接触结构内具有掺杂离子。
本公开实施例的第二方面提供一种半导体结构，其包括所述半导体结构通过如上所述的半导体结构的制备方法得到的。
除了上面所描述的本公开实施例解决的技术问题、构成技术方案的技 术特征以及由这些技术方案的技术特征所带来的有益效果外，本公开实施例提供的半导体结构的制备方法及半导体结构所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体结构的制备方法的工艺流程图一；
图2为本公开实施例提供的半导体结构的制备方法中形成功能叠层的结构示意图；
图3为本公开实施例提供的半导体结构的制备方法中形成第一掩膜层的结构示意图；
图4为图3的俯视图；
图5为本公开实施例提供的半导体结构的制备方法的工艺流程图二；
图6为本公开实施例提供的半导体结构的制备方法中形成有源条的结构示意图；
图7为本公开实施例提供的半导体结构的制备方法中形成第一初始介质层的结构示意图；
图8为本公开实施例提供的半导体结构的制备方法中形成有源柱的结构示意图；
图9为本公开实施例提供的半导体结构的制备方法中形成第一隔离层的结构示意图；
图10为本公开实施例提供的半导体结构的制备方法中形成第二隔离层的结构示意图；
图11为本公开实施例提供的半导体结构的制备方法中暴露出部分有源柱的结构示意图；
图12为本公开实施例提供的半导体结构的制备方法中形成隔离侧墙的结构示意图；
图13为本公开实施例提供的半导体结构的制备方法中形成第一填充区的结构示意图；
图14为本公开实施例提供的半导体结构的制备方法中形成氧化层的结构示意图；
图15为本公开实施例提供的半导体结构的制备方法中形成字线的结构示意图；
图16为本公开实施例提供的半导体结构的制备方法中形成绝缘层的结构示意图；
图17为本公开实施例提供的半导体结构的制备方法中形成接触结构的结构示意图。
附图标记：
10：基底；20：功能叠层；21：第一掺杂层；22：第二掺杂层；23：第三掺杂层；24：有源条；25：有源柱；30：第一导电层；31：导电条；32：位线；40：保护层；50：第一掩膜层；51：第一掩膜凸起；52：第一掩膜开口；60：第一沟槽；70：第一初始介质层；71：第一介质层；80：第二掩膜层；81：第二掩膜凸起；82：第二掩膜开口；90：第二沟槽；100：隔离层；101：第一隔离层；102：第二隔离层；110：第三沟槽；120：隔离侧墙；130：刻蚀孔；140：第一填充区；150：氧化层；160：第二填充区；170：字线；180：绝缘层；190：接触结构。
具体实施方式
形成垂直GAA晶体管的工艺通常包括如下两种方式，其一：通常在基底上沉积有源层，通过刻蚀工艺去除部分的有源层，以在基底上形成多个间隔设置的有源柱，该有源柱具有单一成分，很难保证后续形成的晶体管的性能；其二，待形成有源柱之后，对有源柱的顶面进行离子掺杂以形成掺杂区，但是，该有源柱只能形成一个掺杂区，仍然无法满足后续形成晶体管的性能要求。
因此，针对上述的技术问题，本公开实施例提供了一种半导体结构的制备方法及半导体结构，通过直接在基底上形成具有掺杂离子的功能叠层，使得后续形成有源柱中具备第一掺杂区、第二掺杂区以及沟道区，解决了 现有技术中无法对有源柱进行离子掺杂或者仅具备一个掺杂区的技术问题，提高了有源柱的性能，进而提高了半导体结构的性能。
为了使本公开实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本公开保护的范围。
图1为本公开实施例提供的半导体结构的制备方法的流程图一，图5为本公开实施例提供的半导体结构的制备方法的流程图二；图2至图4，图6至图17为半导体结构的制备方法的各个阶段的示意图，下面结合图1-图17对半导体结构的制备方法进行详细的介绍。
本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
如图1所示，本公开实施例提供的一种半导体结构的制备方法，包括如下的步骤：
步骤S100：提供基底。
示例性地，如图2所示，基底10作为动态随机存储器的支撑部件，用于支撑设在其上的其他部件，其中，基底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。
步骤S200：在基底上形成功能叠层，功能叠层包括依次层叠的第一掺杂层、第二掺杂层以及第三掺杂层，第一掺杂层设置在基底上，且第二掺杂层中掺杂离子与第一掺杂层中掺杂离子不同，第一掺杂层中掺杂离子与第三掺杂层中掺杂离子相同。
示例性的，继续参考图2，可以利用外延生长工艺在基底10上形成功能叠层20，其中，功能叠层20可以包括依次层叠设置的第一掺杂层21、第二掺杂层22和第三掺杂层23，第一掺杂层21设置在基底10上，也就是说，第一掺杂层21、第二掺杂层22以及第三掺杂层23沿着垂直于基底10的方向，从下往上依次设置。
第二掺杂层22中掺杂离子与第一掺杂层21中掺杂离子不同，第一掺杂层中掺杂离子与第三掺杂层中掺杂离子相同。需要理解的是，本实施例中第一掺杂层21中掺杂离子和第三掺杂层23中掺杂离子可以为N型离子，也可以为P型离子，当第一掺杂层中掺杂离子为N型离子，相应地，第二掺杂层中掺杂离子为P型离子；当第一掺杂层中掺杂离子为P型离子时，相应地，第二掺杂层中掺杂离子为N型离子。
第一掺杂层、第二掺杂层以及第三掺杂层的形成工艺类似，均可以采用原位掺杂工艺制备，为了简化描述，下面的实施例以第一掺杂层的形成工艺为例进行描述。
示例性地，利用外延生长工艺在基底10上形成硅层，同时，在生长的过程中向沉积设备中通入N型离子，例如磷离子，使得N型离子掺杂至硅层内，以形成第一掺杂层21。
在一些实施例中，在提供基底的步骤之后，在基底上形成功能叠层的步骤之前，半导体结构的制备方法包括：
采用原位掺杂工艺在基底上形成第一导电层30，第一导电层30用于形成半导体结构的位线，其中，第一导电层的材质包括锗，且第一导电层内具有掺杂离子。
示例性，可以采用外延生长工艺在基底10上形成锗层，同时，在生长的过程中向沉积设备中通入掺杂离子，使得掺杂离子掺杂至锗层内，以形成第一导电层。
需要说明是，在本实施例中第一导电层内的掺杂离子可以为P型离子，例如，硼离子；也可以为N型离子，例如，磷离子，但是第一导电层的掺杂离子的类型与第一掺杂层的掺杂离子的类型相同。
比如，当第一掺杂层的掺杂离子为N型离子时，第一导电层的掺杂离子也为N型离子。
本实施例通过使具有掺杂离子的第一导电层30作为半导体结构的位线，相对于现有技术中利用氮化钛和钨作为位线的技术方案而言，利用锗的高迁移率，可以降低位线的电阻，提高半导体结构的性能，此外，本实施例中的位线是随着有源柱的制备一起形成，可以简化半导体结构的制备工艺。
为了对功能叠层进行保护，本实施例提供的半导体结构的制备方法还 包括：
在功能叠层20上形成保护层40，示例性地，在功能叠层20上形成第一保护层，第一保护层材质包括氧化硅。
在第一保护层上形成第二保护层，第二保护层的材质包括氮化硅。
如图3和图4，待形成第二保护层之后，可以在第二保护层上形成第一掩膜层50，并图形化第一掩膜层50，以使得第一掩膜层50具有第一掩膜图案，其中，第一掩膜图案可以包括多个第一掩膜凸起51以及位于相邻的第一掩膜凸起51之间的第一掩膜开口52。
步骤S300：去除部分功能叠层，以形成间隔设置的多个有源柱，有源柱中的第一掺杂层作为第一掺杂区，有源柱中的第二掺杂层作为沟道区，有源柱中的第三掺杂层作为第二掺杂区。
示例性地，如图5所示，步骤S310：去除暴露在第一掩膜开口内的保护层、功能叠层、第一导电层以及部分基底，以形成第一沟槽，被保留下来的功能叠层形成间隔设置的多个有源条，每个有源条沿第一方向延伸，被保留下来的第一导电层构成导电条。
如图6所示，可以采用刻蚀液或者刻蚀气体，去除暴露在第一掩膜开口52内保护层40、功能叠层20、第一导电层30以及部分基底10，以形成多个第一沟槽60，每个第一沟槽60的长度方向沿着第一方向延伸，即每个第一沟槽60的长度方向沿着Y方向延伸。
被保留下来的功能叠层20形成间隔设置的多个有源条24，多个有源条24沿着第二方向间隔设置，且每个有源条24沿着第一方向延伸，其中，第二方向与第一方向相互垂直，即图6中所示的X方向。
被保留下来的第一导电层构成导电条31，导电条31沿第一方向延伸，也就是说，导电条31的延伸方向与有源条24的延伸方向相同。
待形成第一沟槽60之后，可以利用清洗液去除位于每条有源条24上的第一掩膜层50，以便于后续对第一沟槽60进行填充。
步骤S320：在第一沟槽内形成第一初始介质层，第一初始介质层填充满第一沟槽。
示例性地，如图7所示，可以采用物理气相沉积工艺或者化学气相沉积工艺，在第一沟槽60内形成第一初始介质层70，第一初始介质层70填充满第一沟槽60。
受沉积工艺的影响，第一初始介质层70可能会延伸至第一沟槽60外，并覆盖在被保留下来的保护层上，因此，需要利用化学机械抛光工艺对第一初始介质层进行平坦化，使得第一初始介质层70的顶面与保护层40的顶面平齐。
本实施例还对第一沟槽的深度进行了限定，若是第一沟槽60的深度小于150nm，难以对第一导电层30进行刻蚀，无法在后续工艺中形成位线，影响半导体结构的性能；若是第一沟槽60的深度大于250nm，会过渡刻蚀基底10，降低半导体结构的性能，因此，本实施例通过使第一沟槽60的深度位于150nm～250nm之间，既要能够在后续工艺中形成位线，也要能够防止过渡刻蚀基底，提高了半导体结构的性能。
需要说明的是，第一初始介质层70的材质可以包括氧化硅等绝缘材质。
步骤S330：在被保留下来的保护层和第一初始介质层上形成具有第二掩膜图案的第二掩膜层，第二掩膜图案包括多个第二掩膜凸起以及位于相邻的第二掩膜凸起之间的第二掩膜开口，第二掩膜凸起沿第二方向延伸，第二方向与第一方向相互垂直。
示例性地，如图8所示，可以在被保留下来的保护层和第一初始介质层上形成第二掩膜层80，之后，通过曝光、显影或者刻蚀的方式在第二掩膜层80内形成第二掩膜图案，该第二掩膜图案包括多个第二掩膜凸起81以及位于相邻的第二掩膜凸起81之间的第二掩膜开口82，第二掩膜凸起81沿第二方向延伸，也就是说，第二掩膜凸起81的延伸方向与导电条31的延伸方向相互垂直。
步骤S340：去除暴露在第二掩膜开口内的有源条、部分第一初始介质层以及部分导电条，以形成第二沟槽，第二沟槽沿第二方向延伸，其中，被保留下来的有源条构成间隔设置的多个有源柱，被保留下来的第一初始介质层构成第一介质层，被保留下来的导电条形成间隔设置的多条位线，每条位线沿第一方向延伸。
由于第一导电层30的刻蚀比小于第一初始介质层70的刻蚀比，因此，在相同的刻蚀速度下，第一导电层30的刻蚀速度会小于第一初始介质层70的刻蚀速率，因此，本实施例中所形成的第二沟槽90的底壁并非平坦的平面，而是呈凹凸不平的状态。
在本实施例中，第二沟槽90的最大深度位于100nm～150nm之间，防 止过度刻蚀位线，降低半导体结构的性能。
被保留下来的有源条24构成多个阵列分布的多个有源柱25，有源柱25中第一掺杂层作为第一掺杂区251，有源柱25中的第二掺杂层作为沟道区252，有源柱25中的第三掺杂层作为第二掺杂区253，其中，第一掺杂区251可以为源极或者漏极中其一，第二掺杂区253可以为源极或者漏极中的另一个。
被保留下来的导电条31形成间隔设置的多条位线32，每条位线32沿着第一方向延伸，本实施例利用两次刻蚀工艺来同时形成位线和有源柱，可以简化位线的制作工艺。
被保留下来的第一初始介质层构成第一介质层71，第一介质层71实现各个位线32之间的绝缘设置，以及沿第二方向上排布的相邻有源柱25之间的绝缘设置。
本实施例通过直接在基底上形成具有掺杂离子的功能叠层，使得后续形成有源柱中具备第一掺杂区、第二掺杂区以及沟道区，解决了现有技术中无法对有源柱进行离子掺杂或者仅具备一个掺杂区的技术问题，提高了有源柱的性能，进而提高了半导体结构的性能。
待形成有源柱25之后，可以利用清洗液去除第二掩膜层80，以暴露出被保留下来的保护层40的顶面。
待去除第二掩膜层80之后，半导体结构的制备方法还包括：
步骤S400：在第二沟槽的侧壁上形成隔离层，隔离层与被保留下来的第一介质层连接成整体。
示例性地，如图9所示，在第二沟槽90的侧壁上形成第一隔离层101，第一隔离层101在第二沟槽90内围成第三沟槽110，其中，第一隔离层101与被保留下来第一介质层连接，且第一隔离层101的材质和第一介质层的材质相同，均为氧化硅。
示例性地，可以采用原子层沉积工艺在第二沟槽90的内壁形成第一初始隔离层，第一初始隔离层还覆盖在被保留下来的保护层的顶面上。
之后，通过刻蚀液或者刻蚀气体，去除位于保护层顶面上的第一初始隔离层，以及去除位于第二沟槽90的底壁上的第一初始绝缘层，保留在第二沟槽90的侧壁上的第一初始隔离层构成第一隔离层101。
然后，利用沉积工艺在第三沟槽110内形成第二隔离层102，第二隔 离层102填充满第三沟槽110，第一隔离层101和第二隔离层102构成隔离层100。
在此步骤，由于第二隔离层会延伸至第三沟槽110的外部，因此需要对第二隔离层进行平坦化处理，以使第二隔离层的顶面与被保留下来的保护层40的顶面平齐，其结构如图10所示。
待形成隔离层之后，需要利用化学机械抛光工艺去除部分第一介质层、部分隔离层以及保护层，以暴露出第二掺杂区的顶面。
步骤S500：去除部分第一介质层和部分隔离层，以暴露出各个有源柱的第二掺杂区。
如图11所示，利用具有各向同性的湿法刻蚀，去除部分第一介质层和部分隔离层，使得各个有源柱25的第二掺杂区253暴露出来。
在本实施例中，被去除的部分第一介质层可以理解为围绕有源柱25的第一介质层71；被去除的部分隔离层可以理解为去除部分的第一隔离层101。
步骤S600：形成包围各个有源柱的第二掺杂区的隔离侧墙，隔离侧墙与被保留下来的隔离层连接成整体，用于支撑各有源柱，隔离侧墙与隔离层围成间隔设置的多个刻蚀孔，每个刻蚀孔位于沿第二方向上相邻的有源柱之间。
如图12所示，在此步骤中，可以沉积隔离侧墙120，该隔离侧墙120包裹在有源柱25上，并与第二隔离层102连接到一起，形成用于支撑各个有源柱25的支撑结构。
其中，隔离侧墙120的材质与第二隔离层102的材质相同，均可以包括氮化硅。
由于隔离侧墙120的厚度小于相邻的有源柱25之间的距离，因此，隔离侧墙120与有源柱25之间会形成多个刻蚀孔130。
步骤S700：去除暴露在刻蚀孔内的部分第一介质层和隔离层，以形成第一填充区140，第一填充区140暴露出各个有源柱25的沟道区252的外周面，第一填充区140的底面低于沟道区252的底面，其结构如图13所示。
步骤S800：在第一填充区内形成氧化层，氧化层覆盖沟道区的侧壁以及有源柱的顶面上，氧化层在第一填充区内围成第二填充区。
如图14所示，在此步骤中，在暴露在第一填充区140内的各个有源柱 25的外周面以及有源柱的顶面上，形成热氧化硅层，该热氧化硅层冷却之后形成氧化层150，且该氧化层150在第一填充区140内形成第二填充区160。
此外，由于各个有源柱25的顶面上具有保护层，该保护层可以降低在形成氧化层时，对有源柱的第二掺杂区的损耗。
步骤S900：在第二填充区内形成字线，字线与位于沟道区的侧壁上的氧化层连接。
通过沉积工艺在第二填充区内沉积氮化钛，该氮化钛覆盖在位于各个有源柱的顶面上的氧化层。
如图15所示，回刻氮化钛，保留位于第二填充区内的部分氮化钛，被保留下来的氮化钛构成字线170。
待形成字线之后，半导体结构的制备方法还包括：
如图16所示，在字线170上形成绝缘层180，绝缘层180的顶面与位于有源柱25的顶面上的氧化层150平齐。
去除位于有源柱25的顶面上的氧化层150，以使得有源柱25与绝缘层180之间形成接触区。
如图17所示，待形成接触区后，在接触区内形成接触结构190，该接触结构190延伸至接触区外，并覆盖在绝缘层180的顶面上，且接触结构190在基底上的投影面积，大于有源柱25在基底上的投影面积。
在本实施例中，接触结构190的材质可以包括硅，且接触结构中具有掺杂离子。示例性地，可以通过外延生长工艺在有源柱的顶面上形成硅层，并在外延生长的过程中，通入掺杂离子以形成接触结构。
需要说明的是，在本实施例中，掺杂离子可以为N型离子，也可以为P型离子，且与第二掺杂区的掺杂离子的类型相同，比如，当第二掺杂区的掺杂离子的类型为P型离子时，接触结构190的掺杂离子的类型为P型离子，且接触结构190的掺杂离子浓度大于第二掺杂区，有利于降低接触电阻。
之后，可以在接触结构190上形成电容器，以完成半导体结构的制备。
需要说明的是，本公开实施例描述的形成接触区后的工艺步骤并不仅仅局限于上述描述的工艺步骤，还可以为，待形成接触区之后，可以直接在接触区内形成电容器，可以使电容器与第二掺杂区直接连接，保证信号 传输的及时性，提高半导体结构的性能。
本公开实施例还提供了一种半导体结构，该半导体结构通过上述实施例中的半导体结构的制备方法得到的。
本实施例中半导体结构通过上述的制备方法制得的，因此，半导体结构的有源柱包括沟道区以及位于沟道区两侧的第一掺杂区和第二掺杂区，利用沟道区的掺杂离子与第一掺杂区的掺杂离子的类型及浓度均不同，可以提高半导体结构的性能。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (15)

  1. 一种半导体结构的制备方法，包括如下步骤：
    提供基底；
    在所述基底上形成功能叠层，所述功能叠层包括依次层叠的第一掺杂层、第二掺杂层以及第三掺杂层，所述第一掺杂层设置在所述基底上，且所述第二掺杂层中掺杂离子与所述第一掺杂层中掺杂离子不同，所述第一掺杂层中掺杂离子与所述第三掺杂层中掺杂离子相同；
    去除部分所述功能叠层，以形成呈阵列排布的多个有源柱，其中，所述有源柱中的所述第一掺杂层作为第一掺杂区，所述有源柱中的所述第二掺杂层作为沟道区，所述有源柱中的所述第三掺杂层作为第二掺杂区。
  2. 根据权利要求1所述的半导体结构的制备方法，其中，所述第一掺杂层的材质包括硅，所述第一掺杂层具有N型离子，所述第二掺杂层的材质包括硅，所述第二掺杂层具有P型离子，所述第三掺杂层的材质包括硅，且所述第三掺杂层具有N型离子。
  3. 根据权利要求2所述的半导体结构的制备方法，其中，所述第一掺杂层、所述第二掺杂层和所述第三掺杂层均采用原位掺杂工艺形成。
  4. 根据权利要求1-3任一项所述的半导体结构的制备方法，其中，在提供基底的步骤之后，在所述基底上形成功能叠层的步骤之前，所述制备方法包括：
    采用原位掺杂工艺在所述基底上形成第一导电层，所述第一导电层用于形成半导体结构的位线，其中，所述第一导电层的材质包括锗，且所述第一导电层内具有掺杂离子，所述第一导电层内的掺杂离子的类型与所述第一掺杂层的掺杂离子的类型相同。
  5. 根据权利要求4所述的半导体结构的制备方法，其中，在所述基底上形成功能叠层的步骤之后，在去除部分所述功能叠层的步骤之前，所述制备方法包括：
    在所述功能叠层上形成保护层；
    在所述保护层上形成具有第一掩膜图案的第一掩膜层，所述第一掩膜图案包括多个第一掩膜凸起以及位于相邻的第一掩膜凸起之间的第一掩膜开口。
  6. 根据权利要求5所述的半导体结构的制备方法，其中，在所述功能叠层形成保护层的步骤中，包括：
    在所述功能叠层上形成第一保护层，所述第一保护层材质包括氧化硅；
    在所述第一保护层上形成第二保护层，所述第二保护层的材质包括氮化硅。
  7. 根据权利要求6所述的半导体结构的制备方法，其中，去除部分所述功能叠层，以形成间隔设置的多个有源柱的步骤中，包括：
    去除暴露在所述第一掩膜开口内的所述保护层、所述功能叠层、所述第一导电层以及部分所述基底，以形成第一沟槽，被保留下来的所述功能叠层形成间隔设置的多个有源条，每个所述有源条沿第一方向延伸，被保留下来的所述第一导电层构成导电条；
    在所述第一沟槽内形成第一初始介质层，所述第一初始介质层填充满所述第一沟槽；
    在被保留下来的所述保护层和所述第一初始介质层上形成具有第二掩膜图案的第二掩膜层，所述第二掩膜图案包括多个第二掩膜凸起以及位于相邻的第二掩膜凸起之间的第二掩膜开口，所述第二掩膜凸起沿第二方向延伸，所述第二方向与所述第一方向相互垂直；
    去除暴露在所述第二掩膜开口内的所述有源条、部分所述第一初始介质层以及部分所述导电条，以形成第二沟槽，所述第二沟槽沿所述第二方向延伸，其中，被保留下来的所述有源条构成间隔设置的多个有源柱，被保留下来的所述第一初始介质层构成第一介质层，被保留下来的所述导电条形成间隔设置的多条位线，每条所述位线沿所述第一方向延伸。
  8. 根据权利要求7所述的半导体结构的制备方法，其中，所述第一沟槽的深度位于150nm～250nm之间。
  9. 根据权利要求7所述的半导体结构的制备方法，其中，所述第二沟槽的深度位于100nm～150nm之间。
  10. 根据权利要求7所述的半导体结构的制备方法，其中，在去除暴露在所述第二掩膜开口内所述有源条的步骤之后，所述制备方法包括：
    在所述第二沟槽的侧壁上形成隔离层，所述隔离层与被保留下来的所述第一介质层连接成整体；
    去除部分所述第一介质层和部分隔离层，以暴露出各个所述有源柱的 第二掺杂区；
    形成包围各个所述有源柱的第二掺杂区的隔离侧墙，所述隔离侧墙与被保留下来的所述隔离层连接成整体，用于支撑各所述有源柱，所述隔离侧墙与所述隔离层围成间隔设置的多个刻蚀孔，每个所述刻蚀孔位于沿所述第二方向上相邻的有源柱之间；
    去除暴露在所述刻蚀孔内的部分第一介质层和隔离层，以形成第一填充区，所述第一填充区暴露出各个所述有源柱的沟道区的外周面，所述第一填充区的底面低于所述沟道区的底面；
    在所述第一填充区内形成氧化层，所述氧化层覆盖所述沟道区的侧壁以及所述有源柱的顶面上，所述氧化层在所述第一填充区内围成第二填充区；
    在所述第二填充区内形成字线，所述字线与位于所述沟道区的侧壁上的氧化层连接。
  11. 根据权利要求10所述的半导体结构的制备方法，其中，在所述第二沟槽内形成隔离层的步骤中，包括：
    在所述第二沟槽的侧壁上形成第一隔离层，所述第一隔离层在所述第二沟槽内围成第三沟槽，其中，所述第一隔离层与所述被保留下来所述第一介质层连接；
    在所述第三沟槽内形成第二隔离层，所述第二隔离层填充满所述第三沟槽，所述第一隔离层和所述第二隔离层构成隔离层。
  12. 根据权利要求11所述的半导体结构的制备方法，其中，在去除部分所述第一介质层和部分隔离层的步骤中，包括：
    去除部分第一隔离层和部分所述第一介质层，使得被保留下来的所述第一隔离层和被保留下来的第一介质层的顶面平齐，且高于所述沟道区的顶面。
  13. 根据权利要求12所述的半导体结构的制备方法，其中，在所述第二填充区内形成字线的步骤之后，所述制备方法还包括：
    在所述字线上形成绝缘层，所述绝缘层的顶面与位于所述有源柱的顶面上的氧化层平齐；
    去除位于所述有源柱的顶面上的氧化层，以使得所述有源柱与所述绝缘层之间形成接触区；
    在所述接触区内形成接触结构，所述接触结构在所述基底上的投影面积，大于所述有源柱在所述基底上的投影面积；
    在所述接触结构上形成电容器。
  14. 根据权利要求13所述的半导体结构的制备方法，其中，所述接触结构的材质包括硅，且所述接触结构内具有掺杂离子。
  15. 一种半导体结构，包括：所述半导体结构通过如权利要求1-14任一项所述的半导体结构的制备方法得到的。
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