CN116053204A - 半导体结构及其制备方法、存储器及电子设备 - Google Patents

半导体结构及其制备方法、存储器及电子设备 Download PDF

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Abstract

本发明涉及集成电路设计及制造技术领域，特别是涉及一种半导体结构及其制备方法、存储器及电子设备，方法包括：提供目标衬底，目标衬底内形成有沿第一方向、第二方向间隔排布的多个有源柱，多个有源柱均沿第三方向延伸；沿第一方向、第二方向相邻的有源柱之间形成有绝缘层；第一方向与第二方向相交，且均垂直于第三方向；形成覆盖有源柱的顶面的目标导电接触结构及覆盖绝缘层的顶面的目标绝缘结构，沿第一方向、第二方向相邻的目标导电接触结构均被目标绝缘结构隔离；至少能够有效避免垂直沟道晶体管的节点接触界面的空洞缺陷或狭缝缺陷，并且提高节点接触结构的导电能力，从而提升垂直沟道晶体管的性能及可靠性。

Description

半导体结构及其制备方法、存储器及电子设备
技术领域
本发明涉及集成电路设计及制造技术领域，特别是涉及一种半导体结构及其制备方法、存储器及电子设备。
背景技术
在集成电路设计及制造技术领域，通常增大器件集成度的方法包括减小半导体器件特征尺寸以及改善半导体单元结构，随着半导体器件特征尺寸的减小，微小尺寸晶体管产生严重的短沟道效应。因此，通过改善半导体单元拓扑结构，在相同特征尺寸条件下、减小半导体单元所占面积是增大半导体器件集成度的另一条有效途径。
为了有效解决短沟道效应，研究人员研发了源极、栅极、漏极垂直分布的垂直沟道晶体管（Vertical Channel Transistor，VCT），代替源极、栅极、漏极水平分布的水平晶体管，从而在相同特征尺寸条件下、减小半导体单元所占面积。在占用相同衬底面积的前提下，垂直沟道晶体管可以通过增大柱状半导体材料的高度增加有效沟道长度，从而克服短沟道效应。
然而，传统的垂直沟道晶体管在形成节点接触结构的过程中，节点接触界面易形成空洞缺陷或狭缝缺陷，并且节点接触结构的电阻增大，从而降低垂直沟道晶体管的性能及可靠性。
发明内容
基于此，本公开提供一种半导体结构及其制备方法、存储器及电子设备，至少能够有效避免垂直沟道晶体管的节点接触界面的空洞缺陷或狭缝缺陷，并且提高节点接触结构的导电能力，从而提升垂直沟道晶体管的性能及可靠性。
为了解决上述技术问题及其他问题，根据一些实施例，本公开的一方面提供一种半导体结构的制备方法，方法包括：提供目标衬底，目标衬底内形成有沿第一方向、第二方向间隔排布的多个有源柱，多个有源柱均沿第三方向延伸；沿第一方向、第二方向相邻的有源柱之间形成有绝缘层；第一方向与第二方向相交，且均垂直于第三方向；形成覆盖有源柱的顶面的目标导电接触结构及覆盖绝缘层的顶面的目标绝缘结构，沿第一方向、第二方向相邻的目标导电接触结构均被目标绝缘结构隔离。
在上述实施例的半导体结构的制备方法中，通过形成覆盖有源柱的顶面的目标导电接触结构及覆盖绝缘层的顶面的目标绝缘结构，并且沿第一方向、第二方向相邻的目标导电接触结构均被目标绝缘结构隔离，避免垂直沟道晶体管的节点接触界面的空洞缺陷或狭缝缺陷，并且提高节点接触结构的导电能力，从而提升垂直沟道晶体管的性能及可靠性。
在一些实施例中，形成覆盖有源柱的顶面的目标导电接触结构及覆盖绝缘层的顶面的目标绝缘结构，包括：形成沿第二方向延伸且沿第一方向间隔排布的第一中间结构，第一中间结构电连接其沿第三方向的正下方的有源柱；第一方向相邻的第一中间结构之间形成有第一绝缘结构；去除部分第一中间结构以及部分第一绝缘结构，以形成暴露出部分绝缘层的中间沟槽，中间沟槽位于沿第二方向相邻的有源柱之间且沿第一方向延伸；剩余的第一中间结构构成第二中间结构；于中间沟槽内形成第二绝缘结构，第二绝缘结构与第一绝缘结构共同构成目标绝缘结构；将第二中间结构替换为目标导电接触结构。
在一些实施例中，第二中间结构为导电材料层；将第二中间结构替换为目标导电接触结构，包括：刻蚀并去除预设厚度的第二中间结构，剩余的第二中间结构构成第一导电接触结构；于第二中间结构沿第三方向的正上方形成第二导电接触结构，第二导电接触结构与第一导电接触结构共同构成目标导电接触结构。
在一些实施例中，第二中间结构为沿第三方向依次层叠的第一导电接触结构及牺牲介质层，第一导电接触结构电连接其沿第三方向的正下方的有源柱；将第二中间结构替换为目标导电接触结构，包括：去除牺牲介质层；于第一导电接触结构沿第三方向的正上方形成第二导电接触结构，第二导电接触结构与第一导电接触结构共同构成目标导电接触结构。
在一些实施例中，去除牺牲介质层，包括：采用湿法刻蚀工艺去除牺牲介质层。
在一些实施例中，形成第一中间结构及第一绝缘结构，包括：形成初始中间结构，初始中间结构覆盖有源柱的顶面以及绝缘层的顶面；去除部分初始中间结构，得到暴露出部分绝缘层的初始沟槽，初始沟槽沿第二方向延伸，且位于沿第一方向相邻的有源柱之间；剩余的初始中间结构构成第一中间结构；于初始沟槽内形成第一绝缘结构。
在一些实施例中，初始中间结构包括沿第三方向依次层叠的初始介质层以及初始中间材料层，初始中间材料层覆盖有源柱的顶面以及绝缘层的顶面，且位于初始介质层与目标衬底之间；去除部分初始中间结构，包括：去除部分初始介质层以及部分初始中间材料层，得到暴露出部分绝缘层的初始沟槽，初始沟槽沿第二方向延伸，且位于沿第一方向相邻的有源柱之间；剩余的初始介质层以及剩余的初始中间材料层构成第一中间结构。
在一些实施例中，有源柱上沿第三方向依序设置有源极结构、垂直沟道及漏极结构，源极结构位于有源柱的顶部；目标导电接触结构电连接其沿第三方向的正下方的源极结构；目标衬底内还形成有栅极结构，栅极结构的顶面低于有源柱的顶面；绝缘层位于沿第一方向、第二方向相邻的有源柱之间，且位于栅极结构沿第三方向的正上方。
在一些实施例中，栅极结构环绕有源柱，沿第一方向相邻的栅极结构接触连接，沿第二方向相邻的栅极结构相互绝缘。
在一些实施例中，沿第一方向相邻的有源柱之间形成有第一隔离结构，沿第二方向相邻的有源柱之间形成有第二隔离结构，第二隔离结构的顶面高于第一隔离结构的顶面且低于有源柱的顶面；栅极结构的顶面不高于第二隔离结构的顶面且不低于第一隔离结构的顶面。
在一些实施例中，目标衬底内还形成有沿第二方向延伸的位线结构，位线结构位于第二隔离结构沿第三方向的正下方区域，第一隔离结构的底面低于位线结构的底面。
在一些实施例中，栅极结构包括栅介质层及栅导电层，栅介质层环绕有源柱且顶面低于有源柱的顶面，栅导电层环绕栅介质层。
根据一些实施例，本公开另一方面提供一种半导体结构，半导体结构包括目标衬底、目标导电接触结构以及目标绝缘结构，目标衬底内形成有沿第一方向、第二方向间隔排布的多个有源柱，多个有源柱均沿第三方向延伸；沿第一方向、第二方向相邻的有源柱之间形成有绝缘层；第一方向与第二方向相交，且均垂直于第三方向；目标导电接触结构覆盖有源柱的顶面；目标绝缘结构覆盖绝缘层的顶面；沿第一方向、第二方向相邻的有源柱均被目标绝缘结构隔离。
在上述实施例的半导体结构中，通过设置覆盖有源柱的顶面的目标导电接触结构及覆盖绝缘层的顶面的目标绝缘结构，并且沿第一方向、第二方向相邻的有源柱均被目标绝缘结构隔离，避免垂直沟道晶体管的节点接触界面的空洞缺陷或狭缝缺陷，并且提高节点接触结构的导电能力，从而提升垂直沟道晶体管的性能及可靠性。
在一些实施例中，有源柱上沿第三方向依序设置有源极结构、垂直沟道及漏极结构，源极结构位于有源柱的顶部；目标导电接触结构电连接其沿第三方向的正下方的源极结构；目标衬底内还形成有栅极结构，栅极结构的顶面低于有源柱的顶面；绝缘层位于沿第一方向、第二方向相邻的有源柱之间，且位于栅极结构沿第三方向的正上方。
在一些实施例中，栅极结构环绕有源柱，沿第一方向相邻的栅极结构接触连接，沿第二方向相邻的栅极结构相互绝缘。
在一些实施例中，沿第一方向相邻的有源柱之间形成有第一隔离结构，沿第二方向相邻的有源柱之间形成有第二隔离结构，第二隔离结构的顶面高于第一隔离结构的顶面且低于有源柱的顶面；栅极结构的顶面不高于第二隔离结构的顶面且不低于第一隔离结构的顶面。
在一些实施例中，目标衬底内还形成有沿第二方向延伸的位线结构，位线结构位于第二隔离结构沿第三方向的正下方区域，第一隔离结构的底面低于位线结构的底面。
根据一些实施例，本公开的再一方面提供一种存储器，包括上述的半导体结构。
根据一些实施例，本公开的又一方面提供一种电子设备，包括上述的存储器。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例中提供的一种半导体结构的制备方法所得结构的截面示意图；
图2为本公开一实施例中提供的一种半导体结构的制备方法的流程示意图；
图3为本公开一实施例中提供的一种半导体结构的制备方法所得结构的俯视示意图；
图4A为本公开一实施例中提供的一种半导体结构的制备方法所得立体结构的示意图；
图4B为图4A所示立体结构示意图沿OX方向的aa’面与bb’面的截面示意图；
图4C为图4A所示立体结构示意图沿OY方向的cc’面与dd’面的截面示意图；
图5为本公开一实施例中提供的一种半导体结构的制备方法的步骤S20的流程示意图；
图6A为本公开一实施例中提供的一种半导体结构的制备方法所得立体结构的示意图；
图6B为图6A所示立体结构示意图沿OX方向的aa’面与bb’面的截面示意图；
图6C为图6A所示立体结构示意图沿OY方向的cc’面与dd’面的截面示意图；
图7A为本公开一实施例中提供的一种半导体结构的制备方法所得立体结构的示意图；
图7B为图7A所示立体结构示意图沿OX方向的aa’面与bb’面的截面示意图；
图7C为图7A所示立体结构示意图沿OY方向的cc’面与dd’面的截面示意图；
图8A为本公开一实施例中提供的一种半导体结构的制备方法所得立体结构的示意图；
图8B为图8A所示立体结构示意图沿OX方向的aa’面与bb’面的截面示意图；
图8C为图8A所示立体结构示意图沿OY方向的cc’面与dd’面的截面示意图；
图9A为本公开一实施例中提供的一种半导体结构的制备方法所得立体结构的示意图；
图9B为图9A所示立体结构示意图沿OX方向的aa’面与bb’面的截面示意图；
图9C为图9A所示立体结构示意图沿OY方向的cc’面与dd’面的截面示意图；
图10A为本公开一实施例中提供的一种半导体结构的制备方法所得立体结构的示意图；
图10B为图10A所示立体结构示意图沿OX方向的aa’面与bb’面的截面示意图；
图10C为图10A所示立体结构示意图沿OY方向的cc’面与dd’面的截面示意图；
图11A为本公开一实施例中提供的一种半导体结构的制备方法所得立体结构的示意图；
图11B为图11A所示立体结构示意图沿OX方向的aa’面与bb’面的截面示意图；
图11C为图11A所示立体结构示意图沿OY方向的cc’面与dd’面的截面示意图；
图12A为本公开一实施例中提供的一种半导体结构的制备方法所得立体结构的示意图；
图12B为图12A所示立体结构示意图沿OX方向的aa’面与bb’面的截面示意图；
图12C为图12A所示立体结构示意图沿OY方向的cc’面与dd’面的截面示意图；
图13A为本公开一实施例中提供的一种半导体结构的制备方法所得立体结构的示意图；
图13B为图13A所示立体结构示意图沿OX方向的aa’面与bb’面的截面示意图；
图13C为图13A所示立体结构示意图沿OY方向的cc’面与dd’面的截面示意图；
图14A为本公开一实施例中提供的一种半导体结构的制备方法所得立体结构的示意图；
图14B为图14A所示立体结构示意图沿OX方向的aa’面与bb’面的截面示意图；
图14C为图14A所示立体结构示意图沿OY方向的cc’面与dd’面的截面示意图；
图15A为本公开一实施例中提供的一种半导体结构的制备方法所得立体结构的示意图；
图15B为图15A所示立体结构示意图沿OX方向的aa’面与bb’面的截面示意图；
图15C为图15A所示立体结构示意图沿OY方向的cc’面与dd’面的截面示意图；
图16A为本公开一实施例中提供的一种半导体结构的制备方法所得立体结构的示意图；
图16B为图16A所示立体结构示意图沿OX方向的aa’面与bb’面的截面示意图；
图16C为图16A所示立体结构示意图沿OY方向的cc’面与dd’面的截面示意图；
图17A为本公开一实施例中提供的一种半导体结构的制备方法所得立体结构的示意图；
图17B为图17A所示立体结构示意图沿OX方向的aa’面与bb’面的截面示意图；
图17C为图17A所示立体结构示意图沿OY方向的cc’面与dd’面的截面示意图。
附图标记说明：
100、目标衬底；101、第一隔离结构；102、第二隔离结构；110、有源柱；111、源极结构；112、垂直沟道；113、漏极结构；120、绝缘层；121、第一绝缘材料层；122、氧化层；123、第二绝缘材料层；130、栅极结构；131、栅介质层；132、栅导电层；20、目标导电接触结构；210、第一中间结构；211、第一介质层；212、第一中间材料层；220、第二中间结构；221、导电材料层；222、第一导电接触结构；223、牺牲介质层；230、初始中间结构；231、初始介质层；232、初始中间材料层；30、目标绝缘结构；310、第一绝缘结构；311、初始沟槽；320、第二绝缘结构；321、中间沟槽；200、字线结构；300、位线结构；400、阵列区；500、外围区；60、空洞；61、初始导电接触结构；601、第一沟槽；62、初始绝缘结构。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一元件和另一元件区分开。例如，在不脱离本公开的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
在本公开的描述中，除非另有明确规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接连接，亦可以是通过中间媒介间接连接，可以是两个部件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
请参考图1至图17C，需要说明的是，本实施例中所提供的图示仅以示意方式说明本公开的基本构想，虽图示中仅显示与本公开中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请注意，本公开实施例中的两者之间相互绝缘包括但不仅限于两者之间存在绝缘材料、绝缘气息或间隙等中至少一种。
请参考图1的（a）至（h），传统的垂直沟道晶体管结构在形成节电接触结构、即初始导电接触结构61以及初始绝缘结构62时，由于第一绝缘材料层121、例如氧化硅层，在采用刻蚀工艺形成第二绝缘材料层123的过程中，形貌难以良好控制，导致形成具有梯形结构的第二绝缘材料层123；在沉积初始绝缘结构62时，初始绝缘结构62形成于相邻的第二绝缘材料层123之间的梯形结构内，使得初始绝缘结构62呈现倒梯形结构，去除第二绝缘材料层123后，在相邻的初始绝缘结构62之间形成梯形的第一沟槽601；因此，在采用沉积工艺填充第一沟槽601以形成初始导电接触结构61时，由于沉积工艺的工艺特性，例如、在台阶处不能良好覆盖，致使形成的初始导电接触结构61内出现空洞60缺陷或狭缝缺陷，导致形成的节电接触结构、即初始导电接触结构61以及初始绝缘结构62质量不如预期，并且不利于后续的节点电极结构的制程。并且，当初始导电接触结构61的材料采用多晶硅时，由于在第一沟槽601内形成初始导电接触结构61需要生长非掺杂的种子层，导致初始导电接触结构61以及其下方的源极结构111的电阻增大，从而降低垂直沟道晶体管的性能及可靠性。
本公开旨在提供一种半导体结构及其制备方法、存储器及电子设备，至少能够有效避免垂直沟道晶体管的节点接触界面的空洞缺陷或狭缝缺陷，并且提高节点接触结构的导电能力，从而提升垂直沟道晶体管的性能及可靠性。
请参考图2至图4C，根据一些实施例，提供了一种半导体结构的制备方法，方法包括：
S10：提供目标衬底100，目标衬底100内形成有沿第一方向、第二方向间隔排布的多个有源柱110，多个有源柱110均沿第三方向延伸；沿第一方向、第二方向相邻的有源柱110之间形成有绝缘层120；第一方向与第二方向相交，且均垂直于第三方向；
S20：形成覆盖有源柱110的顶面的目标导电接触结构20及覆盖绝缘层120的顶面的目标绝缘结构30，沿第一方向、第二方向相邻的目标导电接触结构20均被目标绝缘结构30隔离。
请继续参考图2至图4C，在步骤S10中，目标衬底100可以是诸如硅（Si）衬底、硅锗（SiGe）衬底、硅锗碳（SiGeC）衬底、碳化硅（SiC）衬底、砷化镓（GaAs）衬底、砷化铟（InAs）衬底、磷化铟（InP）衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，目标衬底100可以是包括诸如Si和SiGe的叠层、Si和SiC的叠层、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底等。可以采用离子注入工艺向目标衬底100内注入P型离子，以形成第一类型掺杂阱区（未图示），P型离子可以包括但不限于硼（B）离子、镓（Ga）离子、氟化硼离子及铟（In）离子等中至少一种；第一方向与第二方向相交，且均垂直于第三方向，第一方向可以OX方向，例如，第一方向可以是图3中所示的cc’方向或dd’方向，cc’方向与dd’方向相互平行，第一方向可以平行于字线结构200的方向，第二方向可以为OY方向，第二方向可以是图3中所示的aa’方向或bb’方向，aa’方向与bb’方向相互平行，第二方向可以平行于位线结构300的方向；第三方向可以为OZ方向，第三方向可以是目标衬底100的高度方向/厚度方向。后续实施例中的方向可以参见本实施例中的方向，后文不再赘述。
请继续参考图2至图4C，在步骤S20中，在一些实施例中，有源柱110的材料选自单晶硅、多晶硅、掺杂多晶硅、锗硅等及其组合；目标绝缘结构30的材料选自硅氧化物、氧化铝、氧化铪、氮氧化铪、氧化锆、氧化钽、氧化钛、锶钛氧化物或其组合；使得沿第一方向、第二方向相邻的目标导电接触结构20均被目标绝缘结构30隔离。
请继续参考图2至图4C，在上述实施例的半导体结构的制备方法中，通过形成覆盖有源柱110的顶面的目标导电接触结构20及覆盖绝缘层120的顶面的目标绝缘结构30，并且沿第一方向、第二方向相邻的目标导电接触结构20均被目标绝缘结构30隔离，目标导电接触结构20为加工处理所剩余的初始材料，避免通过在台阶处填充材料形成目标导电接触结构20的制程步骤，从而避免节点接触界面的空洞缺陷或狭缝缺陷，改善目标导电接触结构20的质量；并且避免在形成目标导电接触结构20的过程中生长非掺杂的种子层，从而降低目标导电接触结构20以及其下方的源极的电阻，提高目标导电接触结构20的导电能力，从而提升垂直沟道晶体管的性能及可靠性。
请继续参考图2至图4C，在一些实施例中，半导体结构可以为存储器结构，存储器结构包括由多个存储单元组成的阵列区400和位于阵列区400外围的外围区500，外围区500的晶体管通过刻蚀通孔并形成金属硅化物层与阵列区400进行集成。具体地，每个存储单元包括电容和晶体管，晶体管的栅极与字线结构200连接，晶体管的漏极与位线结构300连接，晶体管的源极与电容结构（未图示）连接。通过字线结构200上的电压信号控制晶体管的开闭，进而通过位线结构300读取存储在电容结构中的数据信息，或者通过位线结构300将数据信息写入到电容结构中进行存储。
请参考图4A至图10C，在一些实施例中，步骤S20、即形成覆盖有源柱110的顶面的目标导电接触结构20及覆盖绝缘层120的顶面的目标绝缘结构30，包括：
步骤S21：形成沿第二方向延伸且沿第一方向间隔排布的第一中间结构210，第一中间结构210电连接其沿第三方向的正下方的有源柱110；沿第一方向相邻的第一中间结构210之间形成有第一绝缘结构310；
步骤S22：去除部分第一中间结构210以及部分第一绝缘结构310，以形成暴露出部分绝缘层120的中间沟槽321，中间沟槽321位于沿第二方向相邻的有源柱110之间且沿第一方向延伸；剩余的第一中间结构210构成第二中间结构220；
步骤S23：于中间沟槽321内形成第二绝缘结构320，第二绝缘结构320与第一绝缘结构310共同构成目标绝缘结构30；
步骤S24：将第二中间结构220替换为目标导电接触结构20。
请继续参考图4A至图10C，在步骤S21至步骤S24中，避免了在形成目标导电接触结构20的过程中生长非掺杂的种子层，从而降低目标导电接触结构20以及其下方的源极的电阻，提高垂直沟道晶体管的性能及可靠性。
请参考图6A至图8C，在一些实施例中，步骤S21、即形成第一中间结构210以及第一绝缘结构310，包括：
步骤S211：形成初始中间结构230，初始中间结构230覆盖有源柱110的顶面以及绝缘层120的顶面；
步骤S212：去除部分初始中间结构230，得到暴露出部分绝缘层120的初始沟槽311，初始沟槽311沿第二方向延伸，且位于沿第一方向相邻的有源柱110之间；剩余的初始中间结构230构成第一中间结构210；
步骤S213：于初始沟槽311内形成第一绝缘结构310。
请参考图7A至图8C，在一些实施例中，在步骤S21中，沿第一方向相邻的第一中间结构210之间形成第一绝缘结构310可以采取沉积工艺，沉积工艺可以包括但不限于化学气相沉积工艺（Chemical Vapor Deposition，CVD）、物理气相沉积工艺（Physical VaporDeposition，CVD）、原子层沉积工艺（Atomic LayerDeposition，ALD）、高密度等离子沉积（High Density Plasma，HDP)工艺、等离子体增强沉积工艺及旋涂介质层（Spin-onDielectric，SOD）等工艺中至少一种。
请参考图8A至图9C，在一些实施例中，在步骤S22中，去除部分第一中间结构210以及部分第一绝缘结构310可以采取干法刻蚀工艺，干法刻蚀工艺可以包括但不限于反应离子刻蚀工艺（RIE）、感应耦合等离子体刻蚀工艺（ICP）或高浓度等离子体刻蚀工艺（HDP）中的任意一种。
请参考图9A至图10C，在一些实施例中，在步骤S23中，于中间沟槽321内形成第二绝缘结构320可以采取沉积工艺，沉积工艺可以包括但不限于化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、高密度等离子沉积工艺、等离子体增强沉积工艺及旋涂介质层等工艺中至少一种。
请参考图4A至图10C，在上述实施例的半导体结构的制备方法中，通过对覆盖有源柱110的顶面以及绝缘层120的顶面的初始中间结构230进行后续加工，使得最终的目标导电接触结构20为经过两次刻蚀工艺加工所剩余的初始中间结构230，即，通过第一次刻蚀工艺加工形成第一中间结构210，再经过第二次刻蚀工艺加工形成第二中间结构220，从而避免通过在台阶处填充材料形成目标导电接触结构20的制程步骤，进而避免节点接触界面的空洞缺陷或狭缝缺陷，改善目标导电接触结构20的质量；并且，避免了在形成目标导电接触结构20的过程中生长非掺杂的种子层，从而降低目标导电接触结构20以及其下方的源极结构111的电阻，提高垂直沟道晶体管的性能及可靠性。
请参考图6A至图6C，在一些实施例中，初始中间结构230可以为单层结构或多层结构，也即，第一中间结构210可以为单层结构或多层结构，第二中间结构220也可以为单层结构或多层结构。
请继续参考图6A至图6C，一些实施例中，初始中间结构230为单层结构，第二中间结构220为导电材料层221；请参考图4A至图4C、图10A至图10C，一些实施例中，步骤S24，即将第二中间结构220替换为目标导电接触结构20，包括：
步骤S2411：刻蚀并去除预设厚度的第二中间结构220，剩余的第二中间结构220构成第一导电接触结构222；
步骤S2412：于第二中间结构220沿第三方向的正上方形成第二导电接触结构，第二导电接触结构与第一导电接触结构222共同构成目标导电接触结构20。
请参考图11A至图11C，在一些实施例中，初始中间结构230为多层结构，初始中间结构230包括沿第三方向依次层叠的初始介质层231以及初始中间材料层232，初始中间材料层232覆盖所述有源柱110的顶面以及所述绝缘层120的顶面，且位于所述初始介质层231与所述目标衬底之间，初始中间材料层232电连接其沿第三方向的正下方的有源柱110。
请参考12A至图13C，去除部分初始中间结构230，即步骤S212包括：
步骤S2121：去除部分初始介质层231以及部分初始中间材料层232，得到暴露出部分绝缘层的初始沟槽311，初始沟槽311沿第二方向延伸，且位于沿第一方向相邻的有源柱110之间；剩余的初始介质层231以及剩余的初始中间材料层232构成第一中间结构210。
请继续参考12A至图13C，在步骤S212中，去除部分初始介质层231以及部分初始中间材料层232，得到暴露出部分绝缘层120的初始沟槽311，初始沟槽311沿第二方向延伸，且位于沿第一方向相邻的有源柱110之间；剩余的初始介质层231构成第一介质层211，剩余的初始中间材料层232构成第一中间材料层212，第一介质层211与第一中间材料层212共同构成第一中间结构210。
请参考13A至图14C，在步骤S23中，去除部分第一中间结构210以及部分第一绝缘结构310，以形成暴露出部分绝缘层120的中间沟槽321，中间沟槽321位于沿第二方向相邻的有源柱110之间且沿第一方向延伸，剩余的第一介质层211构成牺牲介质层223，剩余的第一中间材料层212构成第一导电接触结构222，即，剩余的第一中间结构210构成第二中间结构220，也即，第二中间结构220为沿第三方向依次层叠的第一导电接触结构222及牺牲介质层223，第一导电接触结构222电连接其沿第三方向的正下方的有源柱110。
请参考图4A至图4C、图15A至图15C，在一些实施例中，步骤S24，即第二中间结构220替换为目标导电接触结构20，包括：
步骤S2421：去除牺牲介质层223；
步骤S2422：于第一导电接触结构222沿第三方向的正上方形成第二导电接触结构，第二导电接触结构与第一导电接触结构222共同构成目标导电接触结构20。
请继续参考图4A至图4C、图15A至图15C，在步骤S2421的一些实施例中，可以采用湿法刻蚀工艺去除牺牲介质层223；湿法蚀刻化学品可包括包含氨(NH3)、过氧化氢(H2O2)和水的化学溶液。
请继续参考图4A至图4C、图11A至图11C、图15A至图15C，在上述初始中间结构230为多层结构的实施例的半导体结构的制备方法中，通过采用多层结构的初始中间结构230，从而可以使得第二中间结构220为沿第三方向依次层叠的第一导电接触结构222及牺牲介质层223，进而在去除牺牲介质层223时，可以避免因直接刻蚀第一导电接触结构222而使得第一导电接触结构222的表面损伤。
请参考图10A至图10C、图15A至图15C，在一些实施例中，第一导电接触结构222的材料选自单晶硅、多晶硅、掺杂多晶硅、锗硅等及其组合；第二导电接触结构的材料选自金属硅化物。
请参考图16A至图17C，在一些实施例中，在步骤S20、即形成覆盖有源柱110的顶面的目标导电接触结构20及覆盖绝缘层120的顶面的目标绝缘结构30之前，还包括：形成第一绝缘材料层121，第一绝缘材料层121覆盖有源柱110的顶面及目标衬底100的裸露顶面；去除目标厚度H0的第一绝缘材料层121直至暴露出有源柱110的顶面，剩余的第一绝缘材料层121的顶面与有源柱110的顶面齐平，剩余的第一绝缘材料层121构成绝缘层120。
请继续参考图16A至图17C，在一些实施例中，绝缘层120的材料选自氮化硅、氮氧化硅、氮碳化硅、氧化铝等及其组合。
请继续参考图16A至图17C，在一些实施例中，去除目标厚度H0的第一绝缘材料层121直至暴露出有源柱110的顶面，包括：采用平坦化工艺及/或刻蚀工艺去除目标厚度H0的第一绝缘材料层121直至暴露出有源柱110的顶面，得到绝缘层120。
请继续参考图16A至图17C，在一些实施例中，有源柱110顶面还形成有氧化层122，氧化层122覆盖有源柱110、且位于绝缘柱与有源柱110之间；去除目标厚度H0的第一绝缘材料层121直至暴露出有源柱110的顶面的同时，还包括去除氧化层122以暴露出有源柱110的顶面。
请参考图6A及图16A，在一些实施例中，初始中间结构230沿第三方向的厚度H与目标厚度H0相同。
请参考图17A至图17C，在一些实施例中，有源柱110上沿第三方向依序设置有源极结构111、垂直沟道112及漏极结构113，源极结构111位于有源柱110的顶部；目标导电接触结构20电连接其沿第三方向的正下方的源极结构111；目标衬底100内还形成有栅极结构130，栅极结构130的顶面低于有源柱110的顶面；绝缘层120位于沿第一方向、第二方向相邻的有源柱110之间，且位于栅极结构130沿第三方向的正上方；从而形成垂直沟道晶体管，由于垂直沟道晶体管的漏极结构113位于晶体管底部，无需直接在从晶体管表面引出，使阵列中晶体管间的隔离更加容易形成，从而降低了半导体器件的功耗，能够在确保半导体器件的存储能力的前提下，减小半导体单元的体积，提高半导体器件的响应速度与存储密度。
请继续参考图17A至图17C，在一些实施例中，栅极结构130环绕有源柱110，沿第一方向相邻的栅极结构130接触连接，沿第二方向相邻的栅极结构130相互绝缘；从而形成垂直型环绕式栅极晶体管（Vertical Gate All Around transistor，VGAA transistor），从而进一步缩减半导体单元的尺寸。
请继续参考图17A至图17C，在一些实施例中，沿第一方向相邻的有源柱110之间形成有第一隔离结构101，沿第二方向相邻的有源柱110之间形成有第二隔离结构102，第二隔离结构102的顶面高于第一隔离结构101的顶面且低于有源柱110的顶面；栅极结构130的顶面不高于第二隔离结构102的顶面且不低于第一隔离结构101的顶面。第一隔离结构101便于制备沿第一方向延伸的字线结构，第二隔离结构102使得沿第二方向相邻的字线结构相互绝缘。
请继续参考图17A至图17C，在一些实施例中，目标衬底100内还形成有沿第二方向延伸的位线结构300，位线结构300位于第二隔离结构102沿第三方向的正下方区域，第一隔离结构101的底面低于位线结构300的底面，使得沿第一方向相邻的位线结构之间经由第一隔离结构101相互绝缘，并使得制备沿第二方向相邻的字线结构时，字线结构经由第二隔离结构102相互绝缘。第二隔离结构102的深度小于第一隔离结构101的深度，若第二隔离结构102过深，会导致制备时位线结构的空间不足；若第二隔离结构102过浅，会相对降低有源柱110的高度，导致制备字线结构和VGAA晶体管时空间不足。
请继续参考图17A至图17C，在一些实施例中，栅极结构130包括栅介质层131及栅导电层132，栅介质层131环绕有源柱110且顶面低于有源柱110的顶面，栅导电层132环绕栅介质层131；在一些实施例中，栅导电层132的材料选自钛、钨、钽、钼、钴、铂、钛钨、氮化钨、氮化钛、氮硅化钛或其组合；栅介质层131的材料选自硅氧化物、氧化铝、氧化铪、氮氧化铪、氧化锆、氧化钽、氧化钛、锶钛氧化物或其组合。
请参考图4A至图4C，根据一些实施例，提供了一种半导体结构，半导体结构包括目标衬底100、目标导电接触结构20以及目标绝缘结构30，目标衬底100内形成有沿第一方向、第二方向间隔排布的多个有源柱110，多个有源柱110均沿第三方向延伸；沿第一方向、第二方向相邻的有源柱110之间形成有绝缘层120；第一方向与第二方向相交，且均垂直于第三方向；目标导电接触结构20覆盖有源柱110的顶面；目标绝缘结构30覆盖绝缘层120的顶面；沿第一方向、第二方向相邻的目标导电接触结构20均被目标绝缘结构30隔离。
请继续参考图4A至图4C，在上述实施例的半导体结构中，目标衬底100可以是诸如硅（Si）衬底、硅锗（SiGe）衬底、硅锗碳（SiGeC）衬底、碳化硅（SiC）衬底、砷化镓（GaAs）衬底、砷化铟（InAs）衬底、磷化铟（InP）衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，目标衬底100可以是包括诸如Si和SiGe的叠层、Si和SiC的叠层、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底等。可以采用离子注入工艺向目标衬底100内注入P型离子，以形成第一类型掺杂阱区（未图示），P型离子可以包括但不限于硼（B）离子、镓（Ga）离子、氟化硼离子及铟（In）离子等中至少一种；通过设置覆盖有源柱110的顶面的目标导电接触结构20及覆盖绝缘层120的顶面的目标绝缘结构30，并且沿第一方向、第二方向相邻的目标导电接触结构20均被目标绝缘结构30隔离，避免垂直沟道晶体管的节点接触界面的空洞缺陷或狭缝缺陷，并且提高节点接触结构的导电能力，从而提升垂直沟道晶体管的性能及可靠性。
请继续参考图4A至图4C，在一些实施例中，有源柱110上沿第三方向依序设置有源极结构111、垂直沟道112及漏极结构113，源极结构111位于有源柱110的顶部；目标导电接触结构20电连接其沿第三方向的正下方的源极结构111；目标衬底100内还形成有栅极结构130，栅极结构130的顶面低于有源柱110的顶面；绝缘层120位于沿第一方向、第二方向相邻的有源柱110之间，且位于栅极结构130沿第三方向的正上方；从而形成垂直沟道晶体管，由于垂直沟道晶体管的漏极结构113位于晶体管底部，无需直接在从晶体管表面引出，使阵列中晶体管间的隔离更加容易形成，从而降低了半导体器件的功耗，能够在确保半导体器件的存储能力的前提下，减小半导体单元的体积，提高半导体器件的响应速度与存储密度。
请继续参考图4A至图4C，在一些实施例中，栅极结构130环绕有源柱110，沿第一方向相邻的栅极结构130接触连接，沿第二方向相邻的栅极结构130相互绝缘；从而形成垂直型环绕式栅极晶体管（Vertical Gate All Around transistor，VGAA transistor），从而进一步缩减半导体单元的尺寸。
请继续参考图4A至图4C，在一些实施例中，沿第一方向相邻的有源柱110之间形成有第一隔离结构101，沿第二方向相邻的有源柱110之间形成有第二隔离结构102，第二隔离结构102的顶面高于第一隔离结构101的顶面且低于有源柱110的顶面；栅极结构130的顶面不高于第二隔离结构102的顶面且不低于第一隔离结构101的顶面。
请继续参考图4A至图4C，在一些实施例中，目标衬底100内还形成有沿第二方向延伸的位线结构300，位线结构300位于第二隔离结构102沿第三方向的正下方区域，第一隔离结构101的底面低于位线结构300的底面。
请继续参考图4A至图4C，在一些实施例中，栅极结构130包括栅介质层131及栅导电层132，栅介质层131环绕有源柱110且顶面低于有源柱110的顶面，栅导电层132环绕栅介质层131；在一些实施例中，栅导电层132的材料选自钛、钨、钽、钼、钴、铂、钛钨、氮化钨、氮化钛、氮硅化钛或其组合；栅介质层131的材料选自硅氧化物、氧化铝、氧化铪、氮氧化铪、氧化锆、氧化钽、氧化钛、锶钛氧化物或其组合。
请继续参考图4A至图4C，在一些实施例中，提供了一种存储器，包括上述的半导体结构，半导体结构包括目标衬底100、目标导电接触结构20以及目标绝缘结构30，目标衬底100内形成有沿第一方向、第二方向间隔排布的多个有源柱110，多个有源柱110均沿第三方向延伸；沿第一方向、第二方向相邻的有源柱110之间形成有绝缘层120；第一方向与第二方向相交，且均垂直于第三方向；目标导电接触结构20覆盖有源柱110的顶面；目标绝缘结构30覆盖绝缘层120的顶面；沿第一方向、第二方向相邻的目标导电接触结构20均被目标绝缘结构30隔离；避免存储器的节点接触界面的空洞缺陷或狭缝缺陷，并且提高节点接触结构的导电能力，从而提升存储器的性能及可靠性。
在一些实施例中，提供了一种电子设备，包括上述的存储器。由于采用了性能及可靠性更好的存储器，因此，本实施例的电子设备具有更有益的性能及更高的可靠性。
请注意，上述实施例仅出于说明性目的而不意味对本公开的限制。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对公开专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。

Claims (19)

1.一种半导体结构的制备方法，其特征在于，所述方法包括：
提供目标衬底，所述目标衬底内形成有沿第一方向、第二方向间隔排布的多个有源柱，所述多个有源柱均沿第三方向延伸；沿所述第一方向、所述第二方向相邻的所述有源柱之间形成有绝缘层；所述第一方向与所述第二方向相交，且均垂直于所述第三方向；
形成覆盖所述有源柱的顶面的目标导电接触结构及覆盖所述绝缘层的顶面的目标绝缘结构，沿所述第一方向、所述第二方向相邻的所述目标导电接触结构均被所述目标绝缘结构隔离。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述形成覆盖所述有源柱的顶面的目标导电接触结构及覆盖所述绝缘层的顶面的目标绝缘结构，包括：
形成沿所述第二方向延伸且沿所述第一方向间隔排布的第一中间结构，所述第一中间结构电连接其沿所述第三方向的正下方的有源柱，沿所述第一方向相邻的所述第一中间结构之间形成有第一绝缘结构；
去除部分所述第一中间结构以及部分所述第一绝缘结构，以形成暴露出部分所述绝缘层的中间沟槽，所述中间沟槽位于沿所述第二方向相邻的所述有源柱之间且沿所述第一方向延伸；剩余的所述第一中间结构构成第二中间结构，所述第二中间结构电连接其沿所述第三方向的正下方的有源柱；
于所述中间沟槽内形成第二绝缘结构，所述第二绝缘结构与所述第一绝缘结构共同构成所述目标绝缘结构；
将所述第二中间结构替换为所述目标导电接触结构。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述第二中间结构为导电材料层；所述将所述第二中间结构替换为所述目标导电接触结构，包括：
刻蚀并去除预设厚度的所述第二中间结构，剩余的所述第二中间结构构成第一导电接触结构；
于所述第二中间结构沿所述第三方向的正上方形成第二导电接触结构，所述第二导电接触结构与所述第一导电接触结构共同构成所述目标导电接触结构。
4.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述第二中间结构为沿所述第三方向依次层叠的第一导电接触结构及牺牲介质层，所述第一导电接触结构电连接其沿所述第三方向的正下方的有源柱；
所述将所述第二中间结构替换为所述目标导电接触结构，包括：
去除所述牺牲介质层；
于所述第一导电接触结构沿所述第三方向的正上方形成第二导电接触结构，所述第二导电接触结构与所述第一导电接触结构共同构成所述目标导电接触结构。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述去除所述牺牲介质层，包括：
采用湿法刻蚀工艺去除所述牺牲介质层。
6.根据权利要求2-5任一项所述的半导体结构的制备方法，其特征在于，形成所述第一中间结构及所述第一绝缘结构，包括：
形成初始中间结构，所述初始中间结构覆盖所述有源柱的顶面以及所述绝缘层的顶面；
去除部分所述初始中间结构，得到暴露出部分所述绝缘层的初始沟槽，所述初始沟槽沿所述第二方向延伸，且位于沿所述第一方向相邻的所述有源柱之间；剩余的所述初始中间结构构成所述第一中间结构；
于所述初始沟槽内形成所述第一绝缘结构。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述初始中间结构包括沿所述第三方向依次层叠的初始介质层以及初始中间材料层，所述初始中间材料层覆盖所述有源柱的顶面以及所述绝缘层的顶面，且位于所述初始介质层与所述目标衬底之间；所述去除部分所述初始中间结构，包括：
去除部分所述初始介质层以及部分所述初始中间材料层，得到暴露出部分所述绝缘层的初始沟槽，所述初始沟槽沿所述第二方向延伸，且位于沿所述第一方向相邻的所述有源柱之间；剩余的所述初始介质层以及剩余的所述初始中间材料层构成所述第一中间结构。
8.根据权利要求1-5任一项所述的半导体结构的制备方法，其特征在于，所述有源柱上沿所述第三方向依序设置有源极结构、垂直沟道及漏极结构，所述源极结构位于所述有源柱的顶部；所述目标导电接触结构电连接其沿所述第三方向的正下方的所述源极结构；
所述目标衬底内还形成有栅极结构，所述栅极结构的顶面低于所述有源柱的顶面；所述绝缘层位于沿所述第一方向、所述第二方向相邻的所述有源柱之间，且位于所述栅极结构沿所述第三方向的正上方。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述栅极结构环绕所述有源柱，沿所述第一方向相邻的所述栅极结构接触连接，沿所述第二方向相邻的所述栅极结构相互绝缘。
10.根据权利要求8所述的半导体结构的制备方法，其特征在于，沿所述第一方向相邻的所述有源柱之间形成有第一隔离结构，沿所述第二方向相邻的所述有源柱之间形成有第二隔离结构，所述第二隔离结构的顶面高于所述第一隔离结构的顶面且低于所述有源柱的顶面；所述栅极结构的顶面不高于所述第二隔离结构的顶面且不低于所述第一隔离结构的顶面。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述目标衬底内还形成有沿所述第二方向延伸的位线结构，所述位线结构位于所述第二隔离结构沿所述第三方向的正下方区域，所述第一隔离结构的底面低于所述位线结构的底面。
12.根据权利要求9-11任一项所述的半导体结构的制备方法，其特征在于，所述栅极结构包括栅介质层及栅导电层，所述栅介质层环绕所述有源柱且顶面低于所述有源柱的顶面，所述栅导电层环绕所述栅介质层。
13.一种半导体结构，其特征在于，包括：
目标衬底，所述目标衬底内形成有沿第一方向、第二方向间隔排布的多个有源柱，所述多个有源柱均沿第三方向延伸；沿所述第一方向、所述第二方向相邻的所述有源柱之间形成有绝缘层；所述第一方向与所述第二方向相交，且均垂直于所述第三方向；
目标导电接触结构，所述目标导电接触结构覆盖所述有源柱的顶面；以及
目标绝缘结构，所述目标绝缘结构覆盖所述绝缘层的顶面；沿所述第一方向、所述第二方向相邻的所述目标导电接触结构均被所述目标绝缘结构隔离。
14.根据权利要求13所述的半导体结构，其特征在于，所述有源柱上沿所述第三方向依序设置有源极结构、垂直沟道及漏极结构，所述源极结构位于所述有源柱的顶部；所述目标导电接触结构电连接其沿所述第三方向的正下方的所述源极结构；
所述目标衬底内还形成有栅极结构，所述栅极结构的顶面低于所述有源柱的顶面；所述绝缘层位于沿所述第一方向、所述第二方向相邻的所述有源柱之间，且位于所述栅极结构沿所述第三方向的正上方。
15.根据权利要求14所述的半导体结构，其特征在于，所述栅极结构环绕所述有源柱，沿所述第一方向相邻的所述栅极结构接触连接，沿所述第二方向相邻的所述栅极结构相互绝缘。
16.根据权利要求14或15任一项所述的半导体结构，其特征在于，沿所述第一方向相邻的所述有源柱之间形成有第一隔离结构，沿所述第二方向相邻的所述有源柱之间形成有第二隔离结构，所述第二隔离结构的顶面高于所述第一隔离结构的顶面且低于所述有源柱的顶面；所述栅极结构的顶面不高于所述第二隔离结构的顶面且不低于所述第一隔离结构的顶面。
17.根据权利要求16所述的半导体结构，其特征在于，所述目标衬底内还形成有沿所述第二方向延伸的位线结构，所述位线结构位于相邻的所述第二隔离结构沿所述第三方向的正下方区域，所述第一隔离结构的底面低于所述位线结构的底面。
18.一种存储器，其特征在于，包括：
权利要求13-17任一项所述的半导体结构。
19.一种电子设备，其特征在于，包括：
权利要求18所述的存储器。
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