CN105633089A - 存储器装置及其制造方法 - Google Patents

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姜大雄
方孝济
李昌燮
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Abstract

本发明提供了一种存储器装置及其制造方法，该存储器装置包括：堆叠件，其包括竖直地堆叠在衬底上的栅电极，并且具有竖直孔；有源柱，其设置在竖直孔中，并且提供竖直沟道；电荷存储部分，其介于有源柱与栅电极之间；阻挡电介质，其介于电荷存储部分与栅电极之间；隧道电介质，其介于电荷存储部分与有源柱之间；绝缘体，其填充有源柱的内孔；以及固定电荷层，其介于填充绝缘体与有源柱之间。采取手段解决了其中电流原本会在竖直沟道与填充绝缘体之间的界面附近被不利地影响的现象。

Description

存储器装置及其制造方法
相关申请的交叉引用
本申请要求于2014年11月20日在韩国知识产权局提交的韩国专利申请No.10-2014-0162643的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本发明构思涉及半导体装置及其制造方法。更具体地说，本发明构思涉及三维(3D)非易失性存储器装置及其制造方法。
背景技术
半导体存储器装置的集成密度可与半导体存储器装置的成本成比例。常规的二维(2D)存储器装置包括由特定元件和特征的精细图案形成的单位存储器单元的平面阵列。这种常规的二维(2D)存储器装置的集成密度主要对应于被装置的单位存储器单元所占据的面积。因此，2D存储器装置的集成密度可增大的程度极大地取决于形成精细图案的技术的发展。然而，首先，用于形成精细图案的设备非常昂贵，并且这些设备的成本将仅随它们能够制造的图案的精细度而增大。因此，制造成本对2D存储器装置的集成密度增大的程度会形成限制。由于这一点，已发展了三维(3D)半导体装置。三维(3D)半导体存储器装置提供高集成密度和优秀的性能，同时，每单位存储器单元的制造相对便宜。
发明内容
根据本发明构思的一方面，一种存储器装置包括：衬底；堆叠件，其包括竖直地堆叠在衬底上的栅电极，该堆叠件具有暴露出衬底的一部分的竖直孔；有源柱，其包括设置在竖直孔的下部区域中的底部和沿着竖直孔的侧部延伸的竖直部，所述有源柱具有内孔；电荷存储部分，其介于有源柱与栅电极之间；阻挡电介质，其介于电荷存储部分与栅电极之间；隧道电介质，其介于电荷存储部分与有源柱之间；填充绝缘体，其填充内孔；以及固定电荷层，其介于填充绝缘体与有源柱之间，其中固定电荷层延伸至有源柱的底部上，并且有源柱的竖直部比有源柱的底部更厚。
根据本发明构思的另一方面，一种存储器装置包括：衬底；堆叠件，其包括竖直地堆叠在衬底上的栅电极，该堆叠件具有暴露出衬底的一部分的竖直孔；有源柱，其设置在竖直孔中并且具有内孔；电荷存储部分，其介于有源柱与栅电极之间；阻挡电介质，其介于电荷存储部分与栅电极之间；隧道电介质，其介于电荷存储部分与有源柱之间；以及填充绝缘体，其填充内孔，其中有源柱包括邻近于填充绝缘层的第一半导体图案和介于第一半导体图案与隧道电介质之间的第二半导体图案，并且第二半导体图案的掺杂物浓度与第一半导体图案的掺杂物浓度不同。
根据本发明构思的又一方面，一种存储器装置包括：衬底；堆叠件，其包括竖直地堆叠在衬底上的栅电极，该堆叠件具有暴露出衬底的一部分的竖直孔；有源柱，其设置在竖直孔中，并且具有内孔；电荷存储层，其介于有源柱与栅电极之间；阻挡电介质，其介于电荷存储层与栅电极之间；隧道电介质，其介于电荷存储层与有源柱之间；以及填充绝缘层，其填充内孔，其中有源柱包括邻近于填充绝缘层的第一半导体图案和介于第一半导体图案与隧道电介质之间的第二半导体图案，并且第二半导体图案的材料与第一半导体图案的材料不同。
附图说明
参考附图和随后的具体实施方式，本发明构思将变得更清楚。
图1是示出根据本发明构思的存储器装置的实施例的示意性框图；
图2是示出图1的存储器单元阵列的实施例的透视图；
图3是示出根据本发明构思的图2的存储器块的单元阵列的电路图；
图4A是根据本发明构思的存储器装置的一个实施例的透视图；
图4B是存储器装置的平面图；
图4C是沿着图4B的线I-I'截取的剖视图；
图4D是图4C中的装置的部分‘A’的放大图；
图4E是图4D中的装置的部分‘B’的示例的放大图；
图5A至图12B示出了根据本发明构思的制造存储器装置的方法，其中图5A、图6A、图7A、图8A、图9A、图10A、图11A和图12A是装置在其制造过程中各自沿着对应于图4B的线I-I'的线方向截取的剖视图，并且图5B、图6B、图7B、图8B、图9B、图10B、图11B和图12B分别是图5A至图12A的部分‘A’的放大图；
图13A、图13B、图13C和图13D是对应于图4C的部分‘A’的数据存储元件的不同示例的部分的放大图；
图14是根据本发明构思的图2的存储器块的单元阵列的另一示例的电路图；
图15A是根据本发明构思的包括图14的单元阵列的存储器装置的其它实施例的剖视图；
图15B是图15A所示的装置的部分‘A’的放大图；
图16A至图21B示出了根据本发明构思的制造存储器装置的方法的另一实施例，其中图16A、图17A、图18A、图19A、图20A和图21A是装置在其制造过程中的剖视图，并且图16B、图17B、图18B、图19B、图20B和图21B分别是图16A至图21A的部分‘A’的放大图；
图22A至图24B示出了根据本发明构思的制造存储器装置的方法的另一实施例，其中图22A、图23A和图24A是装置在其制造过程中的剖视图，并且图22B、图23B和图24B分别是图22A至图24A的部分‘A’的放大图；
图25是包括根据本发明构思的存储器装置的电子系统的示例的示意性框图；
图26是包括根据本发明构思的存储器装置的存储卡的示例的示意性框图；以及
图27是包括根据本发明构思的存储器装置的信息处理系统的示例的示意性框图。
具体实施方式
现在，将在下文中参照其中示出了本发明构思的示例性实施例的附图更完全地描述本发明构思。本发明构思的优点和特征以及实现它们的方法将通过以下参照附图更加详细地描述的示例性实施例而变得清楚。然而，应该注意，本发明构思不限于以下示例性实施例，而是可按照各种形式实现。因此，示例性实施例仅被提供以公开本发明构思，并且让本领域技术人员知晓本发明构思的类型。在附图中，本发明构思的实施例不限于本文提供的特定示例，并且为了清楚起见，可将其夸大。
本文中使用的术语仅是为了描述特定实施例的目的，而不旨在限制本发明。如本文所用，除非上下文清楚地另有说明，否则单数术语“一个”也旨在包括复数形式。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。应该理解，当一个元件被称作“连接至”或“耦接至”另一元件时，其可直接连接至或耦接至所述另一元件，或者可存在中间元件。
相似地，应该理解，当诸如层、区或衬底的一个元件被称作“位于”另一元件“上”时，其可直接位于所述另一元件上，或者可存在中间元件。相似地，应该理解，当一个元件被称作“连接至”或“耦接至”另一元件时，其可直接连接至或耦接至所述另一元件，或者可存在中间元件。相反，术语“直接”意指不存在中间元件。此外，应该理解，本文描述的“连接”通常指电连接，即使未清楚陈述，上下文也将明确这一点。术语“延伸”将通常指元件或特征的最长维度，即，元件或特征的纵向，尤其是在其中元件或特征具有线形的情况下。
还应该理解，当材料被称作彼此“不同”时，这种描述指具有彼此不同的特性的材料。最明显的是，不同的特性是不同的电导率。从各个公开的示例中清楚的是，所述不同是可由具有相同组成但具有不同浓度的杂质(即，不同浓度掺杂)的材料而导致的，由具有不同组成的材料而导致的和/或由具有相同组成但是其中材料的元素的原子百分数不同的材料而导致的，等等。
还应该理解，术语“包括”当用于本文中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
另外，将参照作为本发明构思的理想示例性示图的剖视图描述具体实施方式中的实施例。相应地，可根据制造技术和/或可容许误差修改示例性示图的形状。因此，本发明构思的实施例不限于示例性示图中示出的特定形状，而是可包括可根据制造工艺产生的其它形状。在附图中例示的区域具有一般特性，并且用于示出元件的特定形状。因此，这不应理解为是对本发明构思的范围的限制。
应该理解，虽然本文中可使用术语例如第一、第二、第三等来描述多个元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，在一些实施例中的第一元件可在其它实施例中被称作第二元件，而不脱离本发明的教导。本文中解释和示出的本发明构思的各方面的示例性实施例包括它们的对应互补部分。相同标号或相同指示符在整个说明书中指示相同元件。
另外，本文参照作为理想示例性示图的剖视图和/或平面图来描述示例性实施例。相应地，作为例如制造技术和/或公差的结果，可预期示图的形状的变化。因此，示例性实施例不应限于这里示出的区域的形状，而是包括例如制造工艺导致的形状的偏差。例如，示为矩形形状的蚀刻区将通常具有圆形或弯曲特征。因此，图中示出的区域实际上是示意性的，并且它们的形状不旨在示出装置区域的实际形状，并且不旨在限制代表性实施例的范围。
如通过本发明的实体应该理解，根据本文所述的各个实施例的器件和形成器件的方法可在诸如集成电路之类的微电子器件中实现，其中根据本文所述的各个实施例的多个器件集成在相同的微电子器件中。因此，在微电子器件中，本文所示的剖视图可沿着不一定正交的两个不同的方向复制。因此，实现根据本文所述的各个实施例的器件的微电子器件的平面图可包括基于微电子器件的功能性的阵列和/或二维图案中的多个器件。
根据本文所述的各个实施例的器件可根据微电子器件的功能性散布于其它器件之间。而且，根据本文所述的各个实施例的微电子器件可沿着可与所述两个不同方向正交的第三方向复制，以提供三维集成电路。
因此，本文所示的剖视图可对根据本文所述的各个实施例的在平面图中沿着两个不同方向延伸和/或在立体图中沿着三个不同方向延伸的多个器件提供支持。例如，当在器件/结构的剖视图中示出了单个有源区时，该器件/结构可包括其上的多个有源区和晶体管结构(或存储器单元结构、栅极结构等，视情况而定)，如器件/结构的平面图所示的那样。
图1是表示根据本发明构思的存储器装置的示意性框图。参照图1，根据本发明构思的代表性存储器装置可包括存储器单元阵列10、地址解码器20、读/写电路30、数据输入/输出(I/O)电路40和控制逻辑电路50。
存储器单元阵列10可通过多根字线WL连接至地址解码器20，并且可通过位线BL连接至读/写电路30。存储器单元阵列10包括多个存储器单元。各个存储器单元可被构造为存储一个比特或多个比特。
地址解码器20可通过字线WL连接至存储器单元阵列10。地址解码器20可被构造为响应于控制逻辑电路50的控制信号而操作。地址解码器20可从外部系统接收地址信号ADDR。地址解码器20可解码接收到的地址信号ADDR的行地址信号，以选择所述多根字线WL中的对应的一根。另外，地址解码器20可解码接收到的地址信号ADDR的列地址信号，并且可将解码的列地址信号发送至读/写电路30。例如，地址解码器20可包括诸如行解码器、列解码器和地址缓冲器之类的已知部件。
读/写电路30可通过位线BL连接至存储器单元阵列10，并且可通过数据线DL连接至数据I/O电路40。读/写电路30可响应于控制逻辑电路50的控制信号而操作。读/写电路30可被构造为接收在地址解码器20中解码的列地址信号。读/写电路30可利用解码的列地址信号来选择位线BL中的一根。例如，读/写电路30可从数据I/O电路40接收数据，并且可将接收到的数据存储在存储器单元阵列10中。另外，读/写电路30可从存储器单元阵列10读取数据，并且可将读取的数据发送至数据I/O电路40。读/写电路30可从存储器单元阵列10的第一存储区读取数据，并且可将读取的数据写入存储器单元阵列10的第二存储区中。例如，读/写电路30可被构造为执行回拷贝操作。
读/写电路30可包括诸如页缓冲器(或页寄存器)和列选择电路的部件。在其它示例中，读/写电路30包括读出放大器、写驱动器和列选择电路。
数据I/O电路40可通过数据线DL连接至读/写电路30。数据I/O电路40可响应于控制逻辑电路50的控制信号而操作。数据I/O电路40可被构造为与外部系统交换数据DATA。数据I/O电路40可将从外部系统输入的数据DATA通过数据线DL发送至读/写电路30。数据I/O电路40可将通过数据线DL从读/写电路30发送的数据DATA输出至外部系统。例如，数据I/O电路40可包括诸如数据缓冲器的部件。
控制逻辑电路50可连接至地址解码器20、读/写电路30和数据I/O电路40。控制逻辑电路50可被构造为控制存储器装置的操作。控制逻辑电路50可响应于通过外部系统发送的控制信号CTRL而操作。
图2是图1的装置的存储器单元阵列10的示例的透视图。参照图2，存储器单元阵列10可包括多个存储器块BLK1至BLKn。存储器块BLK1至BLKn中的每一个可具有三维(3D)结构(或竖直结构)。例如，存储器块BLK1至BLKn中的每一个可包括沿着彼此交叉的第一方向D1、第二方向D2和第三方向D3延伸的结构。例如，存储器块BLK1至BLKn中的每一个可包括沿着第三方向D3延伸的多个单元串。
图3是图2的单元阵列10的存储器块的示例的示意性电路图。参照图3，存储器块可包括共源极线CSL、位线BL和设置在共源极线CSL与位线BL之间的多个单元串CSTR。多个单元串CSTR可与位线BL中的每一根并联。
单元串CSTR中的每一个可包括连接至共源极线CSL的地选择晶体管GST、连接至每一根位线BL的串选择晶体管SST和连接在选择晶体管GST与SST之间的多个存储器单元晶体管MCT。地选择晶体管GST、存储器单元晶体管MCT和串选择晶体管SST可彼此串联。地选择线GSL、多根字线WL1至WLn和串选择线SSL可分别对应于地选择晶体管GST、存储器单元晶体管MCT和串选择晶体管SST的栅电极。
图4A至图4E示出了根据本发明构思的存储器装置的实施例。
存储器装置包括衬底110。衬底110可为具有第一导电类型(例如，P型)的半导体衬底。半导体衬底可包括单晶硅层、绝缘体上硅(SOI)、形成在硅锗(SiGe)层上的硅层、形成在绝缘层上的单晶硅层和形成在绝缘层上的多晶硅层中的至少一个。存储器装置包括衬底110上的栅极堆叠件GL。缓冲电介质层122可设置在衬底110与栅极堆叠件GL之间。缓冲电介质层122可包括氧化硅层。
栅极堆叠件GL可沿着第一方向D1延伸。栅极堆叠件GL可在与第一方向D1交叉(例如，垂直)的第二方向D2上通过沿着第一方向D1延伸的隔离沟槽141彼此间隔开。每一个栅极堆叠件GL可包括绝缘图案125和位于绝缘图案125之间的栅电极。栅电极可包括按次序堆叠在衬底110上的第一栅电极G1至第六栅电极G6。绝缘图案125可包括氧化硅。缓冲电介质层122可比绝缘图案125更薄。栅电极G1至G6可包括掺杂的硅、金属(例如，钨)、金属氮化物和金属硅化物中的至少一个。在图4A和图4C中示出了六个栅电极。然而，本发明构思不限于此。在其它实施例中，各个栅极堆叠件GL包括五个或更少的栅电极，或者七个或更多的栅电极。
每一个栅极堆叠件GL可具有延伸穿过栅电极G1至G6到达衬底110的竖直孔121。如图4B所示，每一个栅极堆叠件GL的竖直孔121可按照z字形排列。然而，本发明构思不限于竖直孔121的这种排列方式。
下部半导体图案132可设置在竖直孔121的下部区域中。下部半导体图案132可接触衬底110。下部半导体图案132的顶表面可高于与栅电极G1至G6中的最下面的一个对应的第一栅电极G1的顶表面。下部半导体图案132的底表面可低于衬底110的顶表面。换句话说，下部半导体图案132的下部可分别插入衬底110的第一凹进部分R1中。下部半导体图案132可包括硅(Si)或硅锗(SiGe)。栅极绝缘层GOX可设置在第一栅电极G1与每一个下部半导体图案132之间。栅极绝缘层GOX可包括氧化硅层或硅锗氧化物层。
多个有源柱130分别设置在竖直孔121中，并且耦接至栅电极G1至G6。有源柱130可分别形成在下部半导体图案132上。有源柱130可经下部半导体图案132电连接至衬底110。可替换地，有源柱130直接连接至衬底110，即，下部半导体图案132是可选的。
每一个有源柱130具有从衬底110向上延伸的长轴线。换句话说，有源柱130的纵向轴线可沿着第三方向D3延伸。有源柱130的第一端可连接至下部半导体图案132，并且有源柱130的第二端可连接至沿着第二方向D2延伸的位线BL。有源柱130用作金属氧化物半导体(MOS)晶体管的沟道。在该示例中，每一个有源柱130包括第一半导体图案134和第二半导体图案136。第一半导体图案134可沿着竖直孔121的侧部设置，并且第二半导体图案136可设置在第一半导体图案134的侧壁上。第二半导体图案136可接触下部半导体图案132的顶表面。第二半导体图案136的下部可延伸至下部半导体图案132的凹进部分R2中，即下部半导体图案132的顶部中的凹进中。
因此，该示例的每一个有源柱130包括与竖直孔121的侧部对齐的竖直部和与竖直孔121的底对齐的底部。竖直部由第一半导体图案134和一部分第二半导体图案136构成，并且底部由第二半导体图案136的另一部分构成。因此，有源柱130的竖直部比其底部更厚(竖直部的厚度是沿着方向D1或D2测量的有源柱的侧部的尺寸，而底部的厚度是沿着方向D3测量的有源柱的底部的尺寸)。底部可接触下部半导体图案132的顶表面。底部可延伸至下部半导体图案132的顶部中的凹进中。
每一个有源柱130可具有空心圆柱形。因此，每一个有源柱130可具有内孔131。每一个有源柱130的内孔131可填充有绝缘物，例如填充绝缘层139。填充绝缘层139可为氧化硅层。导电图案128可分别设置在有源柱130的顶端上。有源柱130与导电图案128接触的部分可为漏极区D。
数据存储元件S设置在每一个有源柱130与栅电极G1至G6之间。该示例的数据存储元件S包括与栅电极相邻的阻挡电介质BCL、与有源柱130相邻的隧道电介质TL和设置在阻挡电介质BCL与隧道电介质TL之间的电荷存储部分CL(下文中称作电荷存储层)层。
阻挡电介质BCL可包括高k电介质层(例如，氧化铝层或二氧化铪层)。在一些实施例中，阻挡电介质BCL是由多个薄层构成的多层结构。例如，阻挡电介质层BCL可包括第一阻挡电介质层BCL1和第二阻挡电介质层BCL2。在这种情况下，第一阻挡电介质层BCL1和第二阻挡电介质层BCL2中的至少一个可包括氧化铝层或者包括二氧化铪层。阻挡电介质层BCL的至少一部分(例如，第一阻挡电介质层BCL1)可介于有源柱130与绝缘图案125之间。相反，阻挡电介质层BCL的另一部分(例如，第二阻挡电介质层BCL2)可介于栅电极G1至G6中的每一个与绝缘图案125之间。
电荷存储层CL可包括电荷俘获层或者具有导电纳米颗粒的绝缘层。电荷俘获层可包括例如氮化硅层。电荷存储层CL可介于有源柱130与绝缘图案125之间，如示出的实施例中那样。在其它实施例中，电荷存储层CL的至少一部分可介于栅电极G1至G6中的每一个与绝缘图案125之间。
隧道电介质TL可包括氧化硅层。隧道电介质TL的能带隙在沿着远离电荷存储层CL的方向上可以减小并且随后增大。例如，隧道电介质TL可包括按次序堆叠在电荷存储层CL上的第一隧道电介质层TL1、第二隧道电介质层TL2和第三隧道电介质层TL3。第三隧道电介质层TL3的能带隙可大于第二隧道电介质层TL2的能带隙。第三隧道电介质层TL3的能带隙可小于第一隧道电介质层TL1的能带隙。第一隧道电介质层至第三隧道电介质层(TL1、TL2和TL3)中的每一个可包括氧化硅层。另外，隧道电介质层TL可包含5atom％至20atom％的氮。第二隧道电介质层TL2和第三隧道电介质层TL3的氮浓度可高于第一隧道电介质层TL1的氮浓度。第二隧道电介质层TL2的氮浓度可高于第三隧道电介质层TL3的氮浓度。第一隧道电介质层TL1的氮浓度可比电荷存储层CL的氮浓度低得多。
第一隧道电介质层TL1的能带隙可比电荷存储层CL的能带隙大得多。因此，在编程操作中在电荷存储层CL中俘获的电子可被有效地保留在电荷存储层CL中。
另外，在隧道电介质TL与有源柱130的硅层之间的界面处产生的悬空键的数量因为该界面富含氮原子而被最小化。
隧道电介质TL还可包括高k电介质层(例如，二氧化铪层或氧化铝层)。在一些实施例中，隧道电介质TL的高k电介质层设置在第二隧道电介质层TL2与第三隧道电介质层TL3之间。
电流可在邻近于填充绝缘层139的有源柱130中流动。在这种情况下，电流特性可取决于有源柱130与填充绝缘层139之间的界面的特性。根据本发明构思，按照将在下文中描述的方式说明有源柱130与填充绝缘层139的界面对流动通过有源柱130的电流的影响。
根据实施例，固定电荷层138介于有源柱130与填充绝缘层139之间。固定电荷层138具有例如负固定电荷。在这种情况下，固定电荷层138可包括氧化铝层、氮化铝层、氮氧化铝层或者这些材料的混合层。通过负固定电荷可以使得电流保持远离有源柱130与固定电荷层138的界面，因此，电流可沿着远离填充绝缘层139的路径流动通过有源柱。结果，存储器装置可具有改进的保存特性。另外，负固定电荷可增大竖直沟道的临界电压(例如，阈电压)。
然而，临界电压会被负固定电荷极大地改变。为了解决这个潜在的问题，可将第一绝缘缓冲体137a(下文中称作第一绝缘缓冲“层”137a)设置在固定电荷层138与有源柱130之间。第一缓冲绝缘层137a可包括与固定电荷层138的任何材料不同的材料。第一缓冲绝缘层137a可包括氧化硅层、氮化硅层或氧化硅和氮化硅的混合物。第一缓冲绝缘层137a可控制或减小临界电压，从而电压的改变不会过大。另外，第一缓冲绝缘层137a可减轻固定电荷层138与有源柱130之间的应力。在第一缓冲绝缘层137a包括氮化硅层的情况下，氮化硅层可防止氧从固定电荷层138扩散至有源柱130。
另外，第二绝缘缓冲体137b(下文中称作第二绝缘缓冲“层”137b)可设置在固定电荷层138与填充绝缘层139之间。第二缓冲绝缘层137b可包括与固定电荷层138和填充绝缘层139的材料中的任一个都不同的材料。第二缓冲绝缘层137b可包括氧化硅层或氮化硅层。第二缓冲绝缘层137b可包括相对于填充绝缘层139具有蚀刻选择性的材料。例如，第二缓冲绝缘层137b可包括湿蚀刻率大于填充绝缘层139的湿蚀刻率的材料(例如，氧化硅层)。第二缓冲绝缘层137b可减轻填充绝缘层139与固定电荷层138之间的应力。
可替换地，固定电荷层138可具有正固定电荷。在这种情况下，固定电荷层138可包括二氧化铪层、氮化硅层、氮化硼层、掺有碳的硅(SiC)层、掺有硼的硅层或者这些材料中的两种或更多种的混合层。正固定电荷可减小沟道的临界电压。
在这种情况下，固定电荷层138与有源柱130之间的第一缓冲绝缘层137a可控制临界电压，从而临界电压的任何变化不会过大，并且可减轻固定电荷层138与有源柱130之间的应力。另外，第一缓冲绝缘层137a可防止固定电荷层138的材料的元素扩散至有源柱130。例如，第一缓冲绝缘层137a的氮化硅可防止固定电荷层138的硼或碳扩散至有源柱130。
另外，第二缓冲绝缘层137b可设置在固定电荷层138与填充绝缘层139之间。
根据其它实施例，第一半导体图案134和第二半导体图案136的材料可为控制该装置中的临界电压的因素。在一个实施例中，第一半导体图案134和第二半导体图案136中的每一个包括掺杂有第一导电类型的杂质(离子)的硅层，但是第一半导体图案134的掺杂物浓度(即，第一半导体图案134中的掺杂物的离子的浓度)与第二半导体图案136的掺杂物浓度不同。例如，第一半导体图案134的掺杂物浓度可低于第二半导体图案136的掺杂物浓度。因此，电流可流过有源柱130中的远离有源柱130与填充绝缘层139之间的界面并且与隧道电介质层TL相邻的部分(即，第一半导体图案134)。结果，可以减小界面对电流的上述影响，并且可以改进存储器装置的保存特性。另外，沟道的临界电压可减小。在另一实施例中，第一半导体图案134的材料与第二半导体图案136的材料不同。例如，第一半导体图案134和第二半导体图案136分别是硅锗层和硅层。可替换地，第一半导体图案134和第二半导体图案136中的每一个可包括含有锗的硅层，在这种情况下，第一半导体图案134的锗浓度与第二半导体图案136的锗浓度不同。例如，第一半导体图案134的锗浓度高于第二半导体图案136的锗浓度。因此，电流可流过有源柱130中的远离有源柱130与填充绝缘层139之间的界面并且与隧道电介质层TL相邻的部分(即，第一半导体图案134)。换句话说，可以减小界面的上述影响，并且可以改进存储器装置的保存特性。
根据另一些其它实施例，填充绝缘层139可包含杂质(即，掺杂物的离子)。例如，填充绝缘层139可包括硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)。填充绝缘层139中的掺杂物可导致与上述固定电荷层138的效果相似的效果。
另外，根据本发明构思，可按照各种形式将上述技术组合。
返回参照图3，闪速存储器装置的多个单元串CSTR可设置在位线BL与共源极线CSL之间。单元串中的每一个可包括串选择晶体管SST、地选择晶体管GST和多个存储器单元MCT。选择晶体管SST和GST以及多个存储器单元MCT可设置在一个有源柱130上。第一栅电极G1可为地选择晶体管GST的地选择线GSL。第二栅电极G2至第五栅电极G5可为存储器单元MCT的字线WL1至WLn。第六栅电极G6可为串选择晶体管SST的串选择线SSL。
沿着第一方向延伸的隔离沟槽141中的每一个可设置在相邻的栅极堆叠件GL之间。隔离沟槽141和栅极堆叠件GL可沿着第二方向D2交替地排列。共源极区142可设置在通过每一个隔离沟槽141暴露出的衬底110中。共源极区142可彼此间隔开，并且可在衬底110中沿着第一方向D1延伸。共源极区142可具有与第一导电类型不同的第二导电类型(例如，N型)。器件隔离图案145可设置在每一个共源极区142上，以填充每一个隔离沟槽141。器件隔离图案145可包括氧化硅层。共接触层(未示出)可设置在器件隔离图案145与共源极区142之间。共接触层(未示出)可为金属半导体化合物层。例如，共接触层(未示出)可为金属硅化物层。绝缘间隔件143可设置在栅极堆叠件SL的侧部上。绝缘间隔件143可设置在栅极堆叠件ST的侧部与器件隔离图案145之间。绝缘间隔件143可包括氧化硅层、氮氧化硅层、氮化硅层和/或氧化铝层。
带式插塞140可竖直地延伸通过器件隔离图案145，并且电连接至共源极区142。连接至每一个共源极区142的带式插塞140可沿着第一方向D1排列。势垒层148可设置在器件隔离图案145与每一个带式插塞140之间。带式插塞140可包括金属(例如，钨、铜或铝)。势垒层148可包括导电金属氮化物(例如，氮化钛或氮化钽)。共接触层(未示出)可设置在带式插塞140与共源极区142之间。
带式线条160可在沿着第一方向D1延伸的同时设置在器件隔离图案145上。带式线条160可设置在每一个共源极区142上方。带式线条160可通过第一触点162电连接至带式插塞140。带式线条160和第一触点162可包括金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一个。
位线BL可在沿着第二方向D2延伸的同时设置在带式线条160上。位线BL可通过第二触点164电连接至有源柱130。位线BL和第二触点164可包括金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一个。
共源极线CSL可在沿着第二方向D2延伸的同时设置在带式线条160上。共源极线CSL可通过第三触点166电连接至带式线条160。共源极线CSL和第三触点166可包括金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一个。
将在下文中参照图5A至图12B描述根据本发明构思的制造存储器装置的方法。
参照图5A和图5B，可提供衬底110。衬底110可为具有第一导电类型(例如，P型)的半导体衬底。半导体衬底可包括单晶硅层、绝缘体上硅(SOI)、形成在硅锗(SiGe)层上的硅层、形成在绝缘层上的单晶硅层和形成在绝缘层上的多晶硅层中的至少一个。
缓冲电介质层122可形成在衬底110上。例如，缓冲电介质层122可为氧化硅层。缓冲电介质层122可通过例如热氧化工艺形成。初始栅极堆叠件120可形成在缓冲电介质层122上。初始栅极堆叠件120可包括以交替方式堆叠在缓冲电介质层122上的牺牲层123和绝缘层124。最上面一个绝缘层124的厚度可大于其它绝缘层124的厚度。例如，每一个绝缘层124可为氧化硅层。牺牲层123可包括相对于缓冲电介质层122和绝缘层124具有湿蚀刻选择性的材料。例如，每一个牺牲层123可为氮化硅层、氮氧化硅层、多晶硅层或多晶硅锗层。牺牲层123和绝缘层124中的每一个可通过例如化学气相沉积(CVD)方法形成。
参照图6A和图6B，竖直孔121可穿过初始栅极堆叠件120形成。竖直孔121可暴露出衬底110。形成竖直孔121的工艺可包括各向异性蚀刻处理。作为形成竖直孔121的工艺的结果，第一凹进部分R1可形成在衬底110中。
参照图7A和图7B，下部半导体图案132可形成在每一个竖直孔121的下部区域中。下部半导体图案132可通过选择性外延生长(SEG)工艺形成。下部半导体图案132可填充第一凹进R1，并且可向上突出至衬底110的顶表面的水平以外。下部半导体图案132的顶表面可设置在最下面的牺牲层的顶表面与第二下面的牺牲层的顶表面之间的水平。下部半导体图案132可包括硅或硅锗。
第一阻挡电介质层BCL1可形成在竖直孔121中。第一阻挡电介质层BCL1可通过原子层沉积(ALD)方法形成。第一阻挡电介质层BCL1可包括高k电介质层。第一阻挡电介质层BCL1可为多个薄层的多层混合物。例如，第一阻挡电介质层BCL1可包括二氧化铪层、氧化铝层和/或氧化硅层。其中二氧化铪层、氧化铝层和氧化硅层的形成和堆叠在彼此上的次序可根据情况变化。
形成电荷存储层CL。电荷存储层CL可形成在第一阻挡电介质层BCL1上。电荷存储层CL可通过ALD方法形成。电荷存储层CL可包括电荷俘获层或者具有导电纳米颗粒的绝缘层。例如，电荷俘获层可包括氮化硅层。
隧道电介质TL形成在电荷存储层CL上。隧道电介质TL可包括第一隧道电介质层TL1、第二隧道电介质层TL2和第三隧道电介质层TL3。将详细描述形成隧道电介质TL的工艺。
首先，第一初始隧道电介质层(未示出)、第二初始隧道电介质层(未示出)和第三初始隧道电介质层(未示出)可按顺序形成在电荷存储层CL上。初始隧道电介质层的能带隙可沿着远离电荷存储层的方向减小。每一个初始隧道电介质层可包括含有氮的氧化硅层。第一初始隧道电介质层、第二初始隧道电介质层和第三初始隧道电介质层的氮浓度可按顺序增大。换句话说，第三初始隧道电介质层的氮浓度可高于第二初始隧道电介质层的氮浓度，并且第二初始隧道电介质层的氮浓度可高于第一初始隧道电介质层的氮浓度。
接着，可执行热处理工艺。热处理工艺可为氧化处理工艺。例如，热处理工艺可在氧化气氛下执行。热处理工艺可在例如N2O或NO气氛下执行。例如，热处理工艺可为自由基氧化工艺或等离子体氧化工艺。热处理工艺的处理温度可在750℃至950℃的范围内。在热处理工艺中，供应至第三初始隧道电介质层的氧的量可大于供应至第二初始隧道电介质层的氧的量。
结果，第一隧道电介质层TL1、第二隧道电介质层TL2和第三隧道电介质层TL3可在电荷存储层CL上按照以上次序一个形成在另一个上。通过上述热处理工艺，第一隧道电介质层TL1的氮浓度可低于第二隧道电介质层TL2和第三隧道电介质层TL3的氮浓度，并且第三隧道电介质层TL3的氮浓度可低于第二隧道电介质层TL2的氮浓度。因此，隧道电介质TL的能带隙可沿着远离电荷存储层CL的方向减小然后增大。换言之，第三隧道电介质层TL3的能带隙可大于第二隧道电介质层TL2的能带隙，并且可小于第一隧道电介质层TL1的能带隙。
由于上述工艺，邻近于电荷存储层CL的第一隧道电介质层TL1的氮浓度可比电荷存储层CL的氮浓度低得多。第一隧道电介质层TL1的能带隙可比电荷存储层CL的能带隙大得多。因此，在编程操作中在电荷存储层CL中俘获的电子可有利地保留在电荷存储层CL中。
另外，隧道电介质TL与有源柱(见图4C的130)之间的界面富含氮原子。因此，在隧道电介质TL与有源柱130的界面产生最小数量的悬空键。根据本发明构思，可通过隧道电介质的反式形成工艺(reverse-typeformationprocess)改进隧道电介质TL与有源柱130之间的界面特性。换句话说，根据本发明构思，可通过隧道电介质的反式形成工艺来改进隧道电介质TL的保存特性和耐久性特性。上述热处理工艺可消除电荷存储层CL的缺陷。
第一阻挡电介质层BCL1、电荷存储层CL和隧道电介质TL可延伸至下部半导体图案132的顶表面和初始栅极堆叠件120的顶表面上。
有源柱130形成在竖直孔121中的隧道电介质TL上。将更详细地描述形成有源柱130的方法。
首先，第一半导体层133可形成在隧道电介质TL上。第一半导体层133可延伸至下部半导体图案132和初始栅极堆叠件120的顶表面上。
参照图8A和图8B，可将第一半导体层133各向异性地蚀刻以沿着每一个竖直孔131的侧部形成第一半导体图案134。第一半导体图案134可具有侧壁间隔件的形式。第一半导体图案134可暴露出下部半导体图案132。构成凹进部分R2的第二凹进可通过各向异性蚀刻处理形成在下部半导体图案132的顶表面中。
第二半导体层135可形成在第一半导体图案134上。第二半导体层135可沿着第二凹进部分R2和初始栅极堆叠件120的顶表面延伸。设置在竖直孔121中的第二半导体层135的下部可延伸至下部半导体图案132的第二凹进部分R2中。
可通过CVD方法或ALD方法形成第一半导体层133和第二半导体层135中的每一个。在一个实施例中，第一半导体层133和第二半导体层135中的每一个由掺杂有第一导电类型的离子(杂质)的硅层形成。在这种情况下，第一半导体层133的掺杂物(离子)浓度可与第二半导体层135的掺杂物浓度不同。例如，第一半导体层133的掺杂物浓度可低于第二半导体层135的掺杂物浓度。在另一实施例中，第一半导体层133由不同于第二半导体层135的材料形成。例如，第一半导体层133和第二半导体层135可分别形成为硅锗层和硅层。可替换地，第一半导体层133和第二半导体层135中的每一个可由含有锗的硅层形成，其中第一半导体层133的锗浓度高于第二半导体层135的锗浓度。
第二半导体层135可形成为部分地填充竖直孔121，以使得由第二半导体层135的内侧壁表面限定的内孔131可分别形成在竖直孔121中。
参照图9A、图9B和图4E，第一缓冲绝缘层137a可形成在第二半导体层135上。第一缓冲绝缘层137a可包括氧化硅层或氮化硅层，或者可为氧化硅和氮化硅的混合层。
形成固定电荷层138。固定电荷层可形成在第一缓冲绝缘层137a上。在一个实施例中，固定电荷层138具有负固定电荷。在这种情况下，固定电荷层138可包括氧化铝层、氮化铝层或氮氧化铝层。在另一实施例中，固定电荷层138具有正固定电荷。在这种情况下，固定电荷层138可包括二氧化铪层、氮化硅层、氮化硼层、掺有碳的硅(SiC)层或掺有硼的硅层，或者这些材料中的两种或更多种的混合物。
第二缓冲绝缘层137b可额外形成在固定电荷层138上。第二缓冲绝缘层137b可由不同于固定电荷层138的材料形成。第二缓冲绝缘层137b可包括氧化硅层或氮化硅层。
形成填充绝缘层139。填充绝缘层可形成在第二缓冲绝缘层137b上，以填充内孔131。填充绝缘层139可由氧化硅层形成。填充绝缘层139可含有掺杂物。例如，填充绝缘层139可包括BSG、PSG或BPSG。
第二缓冲绝缘层137b可由相对于填充绝缘层139具有蚀刻选择性的材料形成。例如，第二缓冲绝缘层137b可由湿蚀刻率高于填充绝缘层139的湿蚀刻率的材料(例如，氧化硅)形成。第二缓冲绝缘层137b可减轻原本会在填充绝缘层139与固定电荷层138之间产生的应力。另外，第二缓冲绝缘层137b可防止填充绝缘层139中包含的掺杂物(杂质离子)扩散至有源柱130中。
可将填充绝缘层139、固定电荷层138、缓冲绝缘层137a和137b以及第二半导体层135平面化，以暴露出初始栅极堆叠件120的最上面的绝缘层。作为平面化工艺的结果，第二半导体图案136可由第二半导体层135形成。另外的结果是，圆柱形有源柱130可在填充有填充绝缘层139的同时形成在每一个竖直孔121中。在该示例中，有源柱130由第一半导体图案134和设置在第一半导体图案134上的第二半导体图案136形成。
参照图10A和图10B，可去除有源柱130的上部，以使得凹进的有源柱130的顶表面设置在比初始栅极堆叠件120的最上面的绝缘层的顶表面的水平更低的水平。导电图案128可分别形成在竖直孔121中的有源柱130的顶表面上。导电图案128可包括掺杂的多晶硅或金属。第二导电类型的掺杂物(离子)可植入导电图案128和有源柱130的上部中，以形成漏极区D。第二导电类型可为例如N型。
可将绝缘层124、牺牲层123和缓冲电介质层122连续地图案化，以形成彼此间隔开并且沿着第一方向D1延伸的隔离沟槽141。隔离沟槽141可暴露出衬底110。示出了图案化的绝缘层124，并且仅将其称作绝缘图案125。
参照图11A和图11B，可将通过隔离沟槽141暴露出的牺牲层123选择性地去除，以形成栅极区126。也就是说，栅极区126可对应于通过去除牺牲层123形成的空白区，并且可通过有源柱130和绝缘图案125限定。如果牺牲层123中的每一个包括氮化硅层或氮氧化硅层，则可利用包括磷酸的蚀刻溶液执行去除牺牲层123的处理。第一阻挡电介质层BCL1的一些部分和下部半导体图案132的一部分可通过栅极区126暴露出来。
参照图12A和图12B，可将通过栅极区126暴露出的下部半导体图案132热氧化以形成栅极氧化物层GOX(例如，氧化硅层或硅锗氧化物层)。接着，第二阻挡电介质层BCL2可形成在通过栅极区126暴露出的绝缘图案125和第一阻挡电介质层BCL1上。第二阻挡电介质层BCL2可包括氧化硅或高k电介质层(例如，氧化铝层或二氧化铪层)，或者可为这些材料的混合物。因此，在该示例中，第一阻挡电介质层BCL1和第二阻挡电介质层BCL2构成阻挡电介质BCL。因此，阻挡电介质BCL可包括氧化硅层、氧化铝层和/或二氧化铪层。可通过ALD方法形成阻挡电介质BCL。
导电层(未示出)可通过隔离沟槽141形成在栅极区126中。导电层可由掺杂的多晶硅层、金属层(例如，钨层)和金属氮化物层中的至少一个形成。例如，导电层包括金属氮化物层和设置在金属氮化物层上的金属层。可通过ALD方法形成导电层。
接着，可去除栅极区126以外的(例如，隔离沟槽141中的)导电层，以在栅极区126中形成栅电极G1至G6。可去除形成在隔离沟槽141中的导电层，从而可暴露出衬底110。
再参照图4A至图4E，可将第二导电类型的掺杂物重度植入到暴露的衬底110中，以形成共源极区142。
绝缘间隔件143可沿着隔离沟槽141的侧部形成。例如，氧化硅层或氮化硅层可保形地形成，并且可将氧化硅层或氮化硅层各向异性地蚀刻以形成绝缘间隔件143。
可形成器件隔离图案145，以填充每一个隔离沟槽141。器件隔离图案145可沿着第一方向D1延伸。器件隔离图案145可包括氧化硅层。器件隔离图案145的顶表面可设置在与最上面的绝缘图案125的顶表面的水平相同的水平。
带式插塞140可形成在器件隔离图案145中。势垒层148可形成在器件隔离图案145上，以介于器件隔离图案145与每一个带式插塞140之间。带式插塞140可包括金属(例如，钨、铜或铝)。势垒层148可包括导电金属氮化物(例如，氮化钛或氮化钽)。带式插塞140可通过共接触层(未示出)电连接至共源极区142。
第一触点162可形成为连接至带式插塞140。带式线条160可设置在第一触点162上。带式线条160可连接至与一个共源极区142连接的一组第一触点162。带式线条160可沿着第一方向D1延伸。带式线条160可通过第一触点162电连接至带式插塞140。带式线条160和第一触点162可由金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一个形成。
第二触点164可形成为连接至有源柱130。位线BL可形成在第二触点164上，以连接至第二触点164。位线BL可沿着第二方向D2延伸。位线BL可通过第二触点164电连接至有源柱130。位线BL和第二触点164可由金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一个形成。
第三触点166可形成在带式线条160上，以连接至带式线条160。共源极线CSL可形成在第三触点166上以连接至第三触点166。因此，共源极线CSL可通过第三触点166电连接至带式线条160。共源极线CSL和第三触点166可由金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一个形成。
如参照图4D的描述，例如隧道电介质TL、电荷存储层CL和阻挡电介质BCL的数据存储元件S可介于有源柱130与第二栅电极G2至第六栅电极G6之间。然而，数据存储元件S的结构不限于包括上述隧道电介质TL、电荷存储层CL和阻挡电介质BCL的示例中的任一个。将在下文中参照图13A、图13B、图13C和图13D描述数据存储元件S的各种其它示例。
在图13A所示的示例中，隧道电介质TL、电荷存储层CL和阻挡电介质BCL在有源柱130与绝缘图案125之间延伸。可替换地，如图13B所示，阻挡电介质BCL在第二栅电极G2至第六栅电极G6中的每一个与绝缘图案125之间延伸。阻挡电介质BCL可不设置在有源柱130与绝缘图案125之间。在又一示例中，如图13C所示，电荷存储层CL和阻挡电介质BCL在第二栅电极G2至第六栅电极G6中的每一个与绝缘图案125之间延伸。电荷存储层CL和阻挡电介质BCL可不设置在有源柱130与绝缘图案125之间。在另一实施例中，如图13D所示，隧道电介质TL、电荷存储层CL和阻挡电介质BCL在第二栅电极G2至第六栅电极G6中的每一个与绝缘图案125之间延伸。隧道电介质层TL、电荷存储层CL和阻挡电介质层BCL可不设置在有源柱130与绝缘图案125之间。
图14是根据本发明构思的图2的存储器块(即，半导体装置)的单元阵列的另一示例的电路图。
参照图14，单元阵列可包括共源极线CSL、多根位线BL和共源极线CSL与位线BL之间的单元串CSTR阵列。
共源极线CSL可为设置在衬底上的导电层，并且位线BL可为设置在衬底上的导电图案(例如，金属线)。
单元串阵列CSTR可包括分别连接至位线BL的多个上部串CSTR1和连接至共源极线CSL的单个下部串CSTR2。多个上部串CSTR1可共同连接至单个下部串CSTR2。上部串CSTR1可通过切换元件SW共同连接至下部串CSTR2。因此，可将相同电压施加至与上部串CSTR1连接的切换元件SW。
每一个上部串CSTR1可包括连接至每一根位线BL的串选择晶体管SST和设置在串选择晶体管SST与切换元件SW之间的多个上部存储器单元晶体管MCT1。串选择晶体管SST和上部存储器单元晶体管MCT1可彼此串联。下部串CSTR2可包括连接至共源极线CSL的地选择晶体管GST和设置在地选择晶体管GST与切换元件SW之间的多个下部存储器单元晶体管MCT2。地选择晶体管GST和下部存储器单元晶体管MCT2可彼此串联。
设置在位线BL与切换元件SW之间的串选择线SSL和上部字线WL1(0)至WL1(3)可分别用作串选择晶体管SST和上部存储器单元晶体管MCT1的栅电极。设置在共源极线CSL与切换元件SW之间的地选择线GSL和下部字线WL2(0)至WL2(3)可分别用作地选择晶体管GST和下部存储器单元晶体管MCT2的栅电极。上部存储器单元晶体管MCT1和下部存储器单元晶体管MCT2中的每一个可包括数据存储元件。
分别连接至位线BL的多个上部串CSTR1可共同连接至单个下部串CSTR2，所述单个下部串CSTR2继而连接至共源极线CSL。因此，包括分别连接至位线BL的串选择晶体管SST的上部串CSTR1可共享单个下部串CSTR2的地选择晶体管GST。换言之，连接至不同的位线BL并且彼此独立地操作的上部串CSTR1可共同连接至单个下部串CSTR2以共享地选择晶体管GST，从而可实现高度集成的半导体装置。
图15A和图15B一起示出了根据本发明构思的存储器装置的实施例。在这些实施例中，将由相同标号或相同参考指示符指示与先前描述的实施例中的那些元件相似的元件。因此，下文中将仅简单提及与已经在上面描述的那些元件相似并且由相同标号指代的元件，或者为了简单起见，根本不提及它们。
参照图15A和图15B，根据本发明构思的存储器装置可包括衬底110上的位线BL、衬底110与位线BL之间的栅极堆叠件GL、栅极堆叠件GL与位线BL之间的共源极线CSL和延伸穿过栅极堆叠件GL的多个有源柱130。每一个有源柱130可将位线BL连接至共源极线CSL。可额外将接触插塞PLG和焊盘PAD设置在栅极堆叠件GL与位线BL之间。缓冲电介质层122可设置在衬底110与栅极堆叠件GL之间。缓冲电介质层122可包括氧化硅层。
栅极堆叠件GL可沿着第一方向D1延伸。栅极堆叠件GL可具有多个分离或间隔开的部分(因此，下文中各自称作对应的“栅极堆叠件”)。更具体地说，栅极堆叠件GL可在与第一方向D1交叉的第二方向D2通过沿着第一方向D1延伸的隔离沟槽141彼此间隔开。第二方向D2可垂直于第一方向D1。各个栅极堆叠件GL可包括绝缘图案125和位于绝缘图案125之间的栅电极。栅电极可包括掺杂的硅、金属(例如，钨)、金属氮化物和金属硅化物中的至少一个。绝缘图案125中的每一个可包括氧化硅层。缓冲电介质层122可比绝缘图案125更薄。
栅电极可沿着垂直于衬底110的顶表面的方向(即，第三方向D3)按次序堆叠在衬底110上。栅电极可包括串选择线SSL、字线WL和地选择线GSL。串选择线SSL可设置在字线WL与位线BL之间。地选择线GSL可设置在共源极线CSL与字线WL之间。字线WL可按次序堆叠在衬底110上。串选择线SSL和地选择线GSL可设置在字线WL上。串选择线SSL和地选择GSL可通过隔离沟槽141沿着第二方向D2彼此间隔开。字线WL可包括设置在衬底110与串选择线SSL之间的上部字线WL1以及设置在衬底110与地选择线GSL之间的下部字线WL2。上部字线WL1可通过隔离沟槽141沿着第二方向D2与下部字线WL2间隔开。
器件隔离图案145可设置在串选择线SSL与地选择线GSL之间以及上部字线WL1与下部字线WL2之间。器件隔离图案145可沿着第一方向D1延长，例如，可为沿着方向D1纵向延伸的线形图案。器件隔离图案145可填充隔离沟槽141，并且可包括氧化硅层、氮化硅层和氮氧化硅层中的至少一个。
多个有源柱130可延伸穿过栅极堆叠件GL。当在平面图中看时，有源柱130可沿着第一方向D1排列。
每一个有源柱130可包括穿过栅极堆叠件GL的竖直部VP，和在栅极堆叠件GL下方将竖直部VP彼此连接的水平部HP。竖直部VP可设置在栅极堆叠件GL中的竖直孔121中。水平部HP可设置在衬底110的上部中的水平凹进R3中(所述水平凹进R3在方向D2上的尺寸基本大于其在方向D3上的尺寸，即，在平行于衬底的上表面的平面中的尺寸基本大于其深度上的尺寸)。竖直部VP之一可连接至共源极线CSL，并且竖直部VP中的另一个可连接至位线BL之一。水平部HP可设置在衬底110与栅极堆叠件GL之间，以将竖直部VP彼此连接。
更具体地说，每一个有源柱130的竖直部VP可包括延伸穿过上部字线WL1和串选择线SSL的第一竖直部VP1和延伸穿过下部字线WL2和地选择线GSL的第二竖直部VP2。第一竖直部VP1可连接至位线BL之一，并且第二竖直部VP2可连接至共源极线CSL。水平部HP可从上部字线WL1正下方的区域延伸至下部字线WL2正下方的区域，以将第一竖直部VP1连接至第二竖直部VP2。
每一个有源柱130可包括延伸穿过栅极堆叠件GL以电连接至衬底110的半导体图案。竖直部VP的半导体图案可与竖直孔121的侧部对齐。水平部HP的半导体图案可与水平凹进R3对齐。半导体图案可包括半导体材料。如先前的描述，半导体图案可包括第一半导体图案134和第二半导体图案136。
每一个有源柱130可具有空心圆柱形形状，即，其可具有内孔131。每一个有源柱130的内孔131可填充有填充绝缘层139。例如，填充绝缘层139可为氧化硅层。
数据存储元件S可设置在有源柱130与栅极堆叠件GL之间。栅极绝缘层GOX可设置在衬底110与有源柱130之间。栅极绝缘层GOX可为氧化硅层。
有源柱130、填充绝缘层139和数据存储元件S可具有与上述示例中的任一个的那些特征相似的特征，即，该半导体装置可包括解决绝缘层与竖直沟道的靠近对沿着沟道流动的电流的影响的上述手段中的任一个。例如，可将固定电荷层138设置在有源柱130与填充绝缘层139之间。另外，可将第一缓冲绝缘层137a设置在固定电荷层138与有源柱130之间。可将第二缓冲绝缘层137b设置在固定电荷层138与填充绝缘层139之间。(见图4E)。
将在下文中参照图16A至图21B描述制造这种类型的存储器装置的方法的实施例。将简单提及该实施例的一些技术或方面(与前述实施例的那些相同)，或者为了简单起见，根本不提及它们。
参照图16A和图16B，可设置衬底110。衬底110可为具有第一导电类型(例如，P型)的半导体衬底。半导体衬底可包括选自单晶硅层、绝缘体上硅(SOI)、形成在硅锗(SiGe)层上的硅层、形成在绝缘层上的单晶硅层和形成在绝缘层上的多晶硅层中的至少一个。
掩埋的牺牲图案112可形成在衬底110中，随后，初始栅极堆叠件120可形成在衬底110上。
掩埋的牺牲图案112可由相对于初始栅极堆叠件120具有蚀刻选择性的材料形成。例如，掩埋的牺牲图案112可形成为氮化硅层、氮氧化硅层、锗层或硅锗层。掩埋的牺牲图案112可具有岛形，并且可形成多个这种掩埋的牺牲图案112。掩埋的牺牲图案112可按照二维阵列形成。初始栅极堆叠件120可包括以交替方式堆叠在衬底110上的牺牲层123和绝缘层124。在形成初始栅极堆叠件120之前，可在衬底110上形成缓冲电介质层122。
参照图17A和图17B，竖直孔121可穿过初始栅极堆叠件120形成。竖直孔121可暴露出掩埋的牺牲图案112的顶表面。可选择性地去除被暴露的掩埋的牺牲图案112，以形成水平凹进R3。两个竖直孔121可形成在一个掩埋的牺牲图案112上。因此，一个水平凹进R3和一对竖直孔121可一起呈现U形截面，如图17A所示。
参照图18A和图18B，有源柱130可形成为与水平凹进R3和竖直孔121对齐。如图18A所示，有源柱130可不完全填充水平凹进R3或任一个竖直孔121。有源柱130的内孔131可填充有填充绝缘层139。在形成有源柱130之前，可形成数据存储元件S。另外，在形成数据存储元件S之前，栅极绝缘层GOX可沿着水平凹进R3的边沿形成。可通过对衬底110进行热处理来形成栅极绝缘层GOX。
有源柱130、填充绝缘层139、固定电荷层138、缓冲绝缘层137a和137b以及数据存储元件S可参照图7A至图9A和图7B至图9B的描述形成。然而，可省略参照图8A和图8B描述的各向异性蚀刻处理。
参照图19A和图19B，可将初始栅极堆叠件120图案化，以形成与水平凹进R3交叉的隔离沟槽141。隔离沟槽141可形成在与一个水平凹进R3毗邻的一对竖直孔121之间。当形成隔离沟槽141时，可将绝缘层124图案化，以形成绝缘图案125。
参照图20A和图20B，可选择性地去除被隔离沟槽141暴露出的牺牲层123，以形成栅极区126。
参照图21A和图21B，导电图案可通过隔离沟槽141形成在栅极区126中。导电图案可由掺杂的多晶硅层、金属层(例如，钨层)和金属氮化物层中的至少一个形成。例如，每一个导电图案可包括金属氮化物层和金属氮化物层上的金属层。在形成导电图案之前，可形成第二阻挡电介质层BCL2。可将导电图案中的最上面的一个图案化，以限定串选择线SSL。因此，也可限定与串选择线SSL横向间隔开的地选择线GSL。串选择线SSL和地选择线GSL下方的导电图案可对应于字线WL。隔离沟槽141可填充有器件隔离图案145。
再参照图15A和图15B，可形成连接至有源柱130和共源极线CSL的焊盘PAD。接着，可形成连接至焊盘PAD的位线BL。接触插塞PLG可形成在位线BL与焊盘PAD之间。
将在下文中参照图22A至图24B描述制造存储器装置的方法的另一实施例。再一次说明，将简单提及与以上已经结合先前实施例描述的相似的技术或特征，或者为了简单起见，将不再描述。
参照图22A和图22B，可设置衬底110。掩埋的牺牲图案112可形成在衬底110中。缓冲电介质层122可形成在衬底110和掩埋的牺牲图案112上。缓冲电介质层122可为氧化硅层。初始栅极堆叠件120可形成在缓冲电介质层122上。
掩埋的牺牲图案112可由相对于初始栅极堆叠件120具有蚀刻选择性的材料形成。掩埋的牺牲图案112可具有岛形，并且可按照二维阵列形成。
初始栅极堆叠件120可包括绝缘层124和位于绝缘层124之间的导电层127。绝缘层124可为氧化硅层。导电层127可由掺杂的硅、金属(例如，钨)、金属氮化物和金属硅化物中的至少一个形成。
参照图23A和图23B，隔离沟槽141可形成为暴露出掩埋的牺牲图案112。隔离沟槽141可沿着第一方向D1延伸。器件隔离图案145可形成在每一个隔离沟槽141中。器件隔离图案145可包括氧化硅层。
参照图24A和图24B，竖直孔121可形成为穿过初始栅极堆叠件120。竖直孔121可暴露出掩埋的牺牲图案112的顶表面。可选择性地去除被暴露出的掩埋的牺牲图案112，以形成水平凹进R3。两个竖直孔121可形成在一个掩埋的牺牲图案112上。因此，一个水平凹进R3和与其毗邻的两个竖直孔可呈现U形截面，如图24A所示。
再参照图15A和图15B，有源柱130、数据存储元件S、填充绝缘层139可如先前描述地形成。也可形成固定电荷层138和缓冲绝缘层137a和137b。
接着，可根据以上描述再次形成串选择线SSL、地选择线GSL、共源极线CSL、焊盘PAD、位线BL。
图25是示出包括根据本发明构思的任一个实施例的存储器装置的电子系统的示例的示意性框图。
参照图25，根据本发明构思的实施例的电子系统1100可包括控制器1110、输入/输出(I/O)单元1120、存储器装置1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储器装置1130和接口单元1140中的至少两个可通过数据总线1150彼此通信。数据总线1150可对应于通过其发送电数据的路径。存储器装置1130可包括根据本发明构思的上述实施例的存储器装置中的至少一个。
控制器1110可包括微处理器、数字信号处理器、微控制器或与以上中的任一个具有相似功能的其它逻辑装置中的至少一个。I/O单元1120可包括小键盘、键盘和显示装置等。存储器装置1130可存储数据和/或命令。接口单元1140可将电数据发送至通信网络或可从通信网络接收电数据。接口单元1140可无线地或通过线缆操作。例如，接口单元1140可包括用于无线通信的天线或用于线缆通信的收发器。虽然附图中未示出，但是电子系统1100还可包括用作用于改进控制器1110的操作的工作存储器的快速动态随机存取存储器(快速DRAM)装置和/或快速静态随机存取存储器(快速SRAM)装置。
电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或无线地接收和/或发送信息数据的其它电子产品。
图26是示出包括根据本发明构思的任一个实施例的存储器装置的存储卡的示例的示意性框图。
参照图26，存储卡1200包括存储器装置1210。存储器装置1210可包括本发明构思的上述实施例的存储器装置中的至少一个。另外，存储器装置1210还可包括另一类型的半导体存储器装置(例如，DRAM装置和/或SRAM装置)。存储卡1200可包括控制主机与存储器装置1210之间的数据通信的存储器控制器1220。
存储器控制器1220可包括控制存储卡1200的整体操作的中央处理单元(CPU)1222。另外，存储器控制器1220可包括用作CPU1222的工作存储器的SRAM装置1221。此外，存储器控制器1220还可包括主机接口单元1223和存储器接口单元1225。主机接口单元1223可包括存储卡1200与主机之间的数据通信协议。存储器接口单元1225可将存储器控制器1220连接至存储器装置1210。此外，存储器控制器1220还可包括错误检查和纠正(ECC)块1224。ECC块1224可检测和纠正从存储器装置1210读出的数据的错误。即使附图中未示出，但是存储卡1200还可包括存储代码数据以与主机联接的只读存储器(ROM)装置。存储卡1200可用作便携式数据存储卡。可替换地，存储卡1200可实现为用作计算机系统的硬盘的固态盘(SSD)。
图27是示出包括根据本发明构思的任一个实施例的存储器装置的信息处理系统的示例的示意性框图。
参照图27，闪速存储器系统1310可安装在诸如移动装置或台式计算机的信息处理系统1300中。闪速存储器系统1310可包括闪速存储器装置1311和存储器控制器1312。闪速存储器装置1311可包括根据本发明构思的实施例的存储器装置中的至少一个。信息处理系统1300可包括通过系统总线1360电连接至闪速存储器系统1310的调制解调器1320、中央处理单元(CPU)1330、随机存取存储器(RAM)1340和用户接口单元1350。闪速存储器系统1310可存储通过CPU1330处理的数据或者从外部系统输入的数据。在一些实施例中，闪速存储器系统1310可实现为固态盘(SSD)。在这种情况下，信息处理系统1300可将大量数据稳定地存储到闪速存储器系统1310中。另外，随着闪速存储器系统1310的可靠性增加，闪速存储器系统1310可减少用于校正错误消耗的资源。因此，闪速存储器系统1310可向信息处理系统1300提供快速数据通信功能。即使附图中未示出，信息处理系统1300还可包括应用芯片集、相机图像处理器(CIS)和/或输入/输出单元。
如上所述，根据本发明构思的半导体存储器装置可具有在提供竖直沟道的有源柱与填充绝缘层之间的改进的特性。另外，邻近于填充绝缘层流动的电流的量可为最小。结果，根据本发明构思，可实现改进的3D非易失性存储器装置。
最后，上面已经详细了描述本发明构思的实施例及其示例。然而，本发明构思可按照许多不同的形式实现，并且不应理解为限于上述实施例。此外，描述这些实施例以使得本公开是彻底和完整的，并且将把本发明构思完全传递给本领域技术人员。因此，本发明构思的真实精神和范围不受上述实施例和示例的限制，而是受权利要求限制。

Claims (23)

1.一种存储器装置，包括：
衬底；
堆叠件，其包括竖直地堆叠在所述衬底上的各栅电极，该堆叠件具有暴露出所述衬底的一部分的竖直孔；
有源柱，其包括设置在所述竖直孔的下部区域中的底部和沿着所述竖直孔的侧部延伸的竖直部，所述有源柱具有内孔；
电荷存储部分，其介于所述有源柱与所述栅电极之间；
阻挡电介质，其介于所述电荷存储部分与所述栅电极之间；
隧道电介质，其介于所述电荷存储部分与所述有源柱之间；
填充绝缘体，其填充所述内孔；以及
固定电荷层，其介于所述填充绝缘体与所述有源柱之间，
其中，所述固定电荷层延伸至所述有源柱的底部上，并且
所述有源柱的竖直部比所述有源柱的底部更厚。
2.根据权利要求1所述的存储器装置，其中，所述有源柱包括硅或锗，并且
所述填充绝缘体包括氧化硅层。
3.根据权利要求2所述的存储器装置，其中，所述固定电荷层包括氧化铝层、氮化铝层或氮氧化铝层。
4.根据权利要求2所述的存储器装置，其中，所述固定电荷层包括氮化硅层、氮化硼层、掺杂的硅层、掺杂的氧化硅层或者氮化铝层。
5.根据权利要求2所述的存储器装置，还包括：
第一绝缘缓冲体，其介于所述固定电荷层与所述有源柱之间，
其中，所述第一绝缘缓冲体的材料与所述固定电荷层的材料不同。
6.根据权利要求5所述的存储器装置，其中，所述第一绝缘缓冲体包括氧化硅层或氮化硅层。
7.根据权利要求2所述的存储器装置，还包括：
第二绝缘缓冲体，其介于所述固定电荷层与所述填充绝缘体之间，
其中，所述第二绝缘缓冲体的材料与所述固定电荷层和所述填充绝缘体的每一个的材料不同。
8.根据权利要求7所述的存储器装置，其中，所述第二绝缘缓冲体包括氧化硅层或氮化硅层。
9.根据权利要求7所述的存储器装置，其中，所述第二绝缘缓冲体相对于所述填充绝缘体具有蚀刻选择性。
10.根据权利要求9所述的存储器装置，其中，所述第二绝缘缓冲体是氧化硅层，并且
所述第二绝缘缓冲体相对于预定湿蚀刻溶液的湿蚀刻率大于所述填充绝缘体的湿蚀刻率。
11.根据权利要求1所述的存储器装置，还包括：
下部半导体图案，其设置在所述竖直孔的下部区域中，
其中，所述下部半导体图案与所述衬底接触。
12.根据权利要求11所述的存储器装置，其中，通过所述竖直孔暴露的衬底的一部分是在衬底的上表面中限定了一个凹进的凹进部分，并且
所述下部半导体图案的下部延伸至所述凹进中。
13.根据权利要求11所述的存储器装置，其中，下部半导体图案的顶部被凹进，从而在下部半导体图案的顶表面中限定了一个凹进，并且
所述有源柱的底部延伸至所述下部半导体图案的顶表面中的凹进中。
14.根据权利要求11所述的存储器装置，其中，所述下部半导体图案的顶表面所在的水平高于所述栅电极中的最下面一个栅电极的顶表面的水平。
15.根据权利要求1所述的存储器装置，其中，所述填充绝缘体是掺杂的氧化硅。
16.根据权利要求15所述的存储器装置，其中，所述填充绝缘体包括硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)。
17.一种存储器装置，包括：
衬底；
堆叠件，其包括竖直地堆叠在所述衬底上的各栅电极，该堆叠件具有暴露出所述衬底的一部分的竖直孔；
有源柱，其设置在所述竖直孔中并且具有内孔；
电荷存储部分，其介于所述有源柱与所述栅电极之间；
阻挡电介质，其介于所述电荷存储部分与所述栅电极之间；
隧道电介质，其介于所述电荷存储部分与所述有源柱之间；以及
填充绝缘体，其填充所述内孔，
其中，所述有源柱包括邻近于所述填充绝缘层的第一半导体图案和介于所述第一半导体图案与所述隧道电介质之间的第二半导体图案，并且
所述第二半导体图案的掺杂物浓度与所述第一半导体图案的掺杂物浓度不同。
18.根据权利要求17所述的存储器装置，其中，所述有源柱包含P型掺杂物，并且
所述第一半导体图案的掺杂物浓度高于所述第二半导体图案的掺杂物浓度。
19.根据权利要求17所述的存储器装置，还包括：
固定电荷层，其介于所述填充绝缘体与所述有源柱之间。
20.一种存储器装置，包括：
衬底；
堆叠件，其包括竖直地堆叠在所述衬底上的各栅电极，该堆叠件具有暴露出所述衬底的一部分的竖直孔；
有源柱，其设置在所述竖直孔中，并且具有内孔；
电荷存储层，其介于所述有源柱与所述栅电极之间；
阻挡电介质，其介于所述电荷存储层与所述栅电极之间；
隧道电介质，其介于所述电荷存储层与所述有源柱之间；以及
填充绝缘层，其填充所述内孔，
其中，所述有源柱包括邻近于所述填充绝缘层的第一半导体图案和介于所述第一半导体图案与所述隧道电介质之间的第二半导体图案，并且
所述第二半导体图案的材料与所述第一半导体图案的材料不同。
21.根据权利要求20所述的存储器装置，其中，所述第二半导体图案包括一层硅锗，并且
所述第一半导体图案包括一层硅。
22.根据权利要求20所述的存储器装置，其中，所述第一半导体图案和所述第二半导体图案中的每一个包括硅锗，并且
所述第二半导体图案的锗浓度高于所述第一半导体图案的锗浓度。
23.根据权利要求21所述的存储器装置，其中，所述有源柱是第一有源柱，并且所述存储器装置还包括与所述第一有源柱成对的第二有源柱，并且
其中，所述衬底具有位于所述堆叠件下方的水平凹进，并且所述一对有源柱在所述水平凹进中彼此连接。
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