KR20220050679A - 메모리 장치 - Google Patents

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KR20220050679A
KR20220050679A KR1020200134633A KR20200134633A KR20220050679A KR 20220050679 A KR20220050679 A KR 20220050679A KR 1020200134633 A KR1020200134633 A KR 1020200134633A KR 20200134633 A KR20200134633 A KR 20200134633A KR 20220050679 A KR20220050679 A KR 20220050679A
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KR1020200134633A
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윤대환
최길복
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에스케이하이닉스 주식회사
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Abstract

본 기술은 워드 라인들 및 셀렉트 라인이 포함된 적층 구조체; 상기 적층 구조체를 수직으로 관통하는 수직 홀; 및 상기 수직 홀의 내측면을 따라 순차적으로 형성된 메모리막, 채널막 및 플러그를 포함하고, 상기 플러그는 고정 음전하(fixed negative charge)를 가지는 물질막을 포함하는 메모리 장치를 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것으로, 보다 구체적으로는 3차원 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들면, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다. 이러한 메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 프로그램, 리드 또는 소거 동작을 수행할 수 있는 주변 회로들 및 주변 회로들을 제어할 수 있는 로직 회로를 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있으며, 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀들은 비트 라인과 소스 라인 사이에서 서로 직렬로 연결되어 스트링을 구성할 수 있다. 서로 다른 스트링들에 포함되고 동일한 워드 라인에 연결된 메모리 셀들은 페이지를 구성할 수 있다. 프로그램 동작 및 리드 동작은 페이지 단위로 수행될 수 있고, 소거 동작은 메모리 블록 단위로 수행될 수 있다.
본 발명의 실시 예는 소거 동작을 개선시킬 수 있는 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 워드 라인들 및 셀렉트 라인이 포함된 적층 구조체; 상기 적층 구조체를 수직으로 관통하는 수직 홀; 및 상기 수직 홀의 내측면을 따라 순차적으로 형성된 메모리막, 채널막 및 플러그를 포함하고, 상기 플러그는 고정 음전하(fixed negative charge)를 가지는 물질막을 포함한다.
본 발명의 실시 예에 다른 메모리 장치는, 워드 라인들 및 복수의 셀렉트 라인들이 포함된 적층 구조체; 상기 복수의 적층 구조체를 수직으로 관통하는 수직 홀; 및 상기 수직 홀의 내측면을 따라 순차적으로 형성된 메모리막, 채널막 및 플러그를 포함하고, 상기 플러그는 고정 음전하(fixed negative charge)를 가지는 물질막을 포함한다.
본 기술은 플러그를 구성하는 물질을 변경함으로써 메모리 장치의 소거 동작을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 제i 메모리 블록을 구체적으로 설명하기 위한 도면이다.
도 4는 본 발명의 제1 실시 예에 따른 메모리 장치의 최종 구조를 구체적으로 설명하기 위한 도면이다.
도 5 내지 도 15는 본 발명의 제1 실시 예에 따른 메모리 장치 및 이의 제조 방법을 설명하기 위한 도면들이다.
도 16은 본 발명에 따른 효과를 설명하기 위한 도면이다.
도 17은 본 발명의 제2 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 18은 본 발명의 제3 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 19는 본 발명의 제4 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 20은 본 발명의 제5 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 21은 본 발명의 제6 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 22는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
도 23은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 개념에 따른 권리범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(memory cell array; 110)와, 프로그램, 리드 및 소거 동작을 수행하는 주변 회로들(120~160)과, 주변 회로들(120~160)을 제어하는 로직 회로(logic circuit; 170)를 포함할 수 있다. 주변 회로들(120~160)은 전압 생성기(voltage generator; 120), 로우 디코더(row decoder; 130), 페이지 버퍼 그룹(page buffer group; 140), 컬럼 디코더(column decoder; 150) 및 입출력 회로(input/output circuit; 160)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있으며, 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 블록들은 복수의 로컬 라인들(LL)을 통해 로우 디코더(130)에 연결될 수 있고, 복수의 비트 라인들(BL)을 통해 페이지 버퍼 그룹(140)에 연결될 수 있다.
전압 생성기(120)는 동작 코드(Cop)에 응답하여 프로그램, 리드 또는 소거 동작에 필요한 동작 전압들을 생성할 수 있다. 예를 들면, 전압 생성기(120)는 프로그램 전압, 리드 전압, 소거 전압, 패스 전압, 턴오프 전압 및 검증 전압 등의 동작 전압들을 생성할 수 있다. 전압 생성기(120)에서 생성된 동작 전압들은 글로벌 라인들(global lines; GL)을 통해 로우 디코더(130)에 전달될 수 있다.
로우 디코더(130)는 로우 어드레스(ADDR)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록을 선택하고, 글로벌 라인들(GL)을 통해 수신된 동작 전압들을 로컬 라인들((LL)을 통해 선택된 메모리 블록에 전달할 수 있다. 로컬 라인들(LL)은 복수의 워드 라인들과 드레인 셀렉트 라인들, 소스 셀렉트 라인들 및 소스 라인을 포함할 수 있다.
페이지 버퍼 그룹(140)은 프로그램 동작 시 외부로부터 수신된 데이터를 임시로 저장할 수 있으며, 검증 또는 리드 동작 시 메모리 셀들로부터 센싱된 데이터를 임시로 저장할 수 있다. 페이지 버퍼 그룹(140)은 페이지 버퍼 신호들(PBSIGS)에 응답하여 데이터를 임시로 저장하거나 비트 라인들(BL)을 프리차지할 수 있으며, 비트 라인들(BL)의 전압 또는 전류를 센싱할 수 있다. 예를 들면, 페이지 버퍼 그룹(140)은 소거 검증 동작 시 비트 라인들(BL)을 통해 스트링들의 전류 또는 전압을 센싱할 수 있다.
컬럼 디코더(150)는 컬럼 어드레스(ADDC)에 응답하여 입출력 회로(160)와 페이지 버퍼 그룹(140) 사이에서 데이터를 전송할 수 있다.
입출력 회로(160)는 입출력 라인들(IO)을 통해 외부 장치(예컨대, 컨트롤러)와 커맨드(CMD) 및 어드레스(ADD)를 수신받을 수 있고, 데이터를 입력 또는 출력할 수 있다. 프로그램 동작 시, 입출력 회로(160)는 입출력 라인들(IO)을 통해 입력된 커맨드(CMD) 및 어드레스(ADD)를 로직 회로(170)로 전달할 수 있고, 데이터를 페이지 버퍼 그룹(140)으로 전달할 수 있다. 리드 동작 시, 입출력 회로(160)는 페이지 버퍼 그룹(140)으로부터 리드된 데이터를 외부 장치로 출력할 수 있다.
로직 회로(170)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들을 제어할 수 있는 소프트웨어 및 하드웨어로 구성될 수 있다. 로직 회로(170)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 코드(Cop), 페이지 버퍼 신호들(PBSIGS), 로우 어드레스(ADDR) 및 컬럼 어드레스(ADDC)를 출력할 수 있다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 제1 내지 제i 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 싱글 플래인(single plane) 구조에서는 제1 내지 제i 메모리 블록들(BLK1~BLKi)이 메모리 셀 어레이(110)를 구성할 수 있다. 멀티 플래인(multi plane) 구조에서는 제1 내지 제i 메모리 블록들(BLK1~BLKi)이 하나의 플래인을 구성하고, 메모리 셀 어레이(110)에는 복수의 플래인들이 포함될 수 있다. 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 서로 동일하게 구성될 수 있으며, 이 중에서 제i 메모리 블록(BLKi)을 구체적으로 설명하면 다음과 같다.
도 3은 본 발명의 실시 예에 따른 제i 메모리 블록을 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 제i 메모리 블록(BLKi)은 제1 내지 제j 비트 라인들(BL1~BLj)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(ST)을 포함할 수 있다. 각각의 메모리 스트링들(ST)은 Z 방향을 따라 연장될 수 있다. 여기서, Z 방향은 메모리 셀들(C1~Cn)이 적층된 방향일 수 있으며, 기판(substrate)에 대하여 수직한 방향일 수 있다.
각각의 메모리 스트링들(ST)은 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 메모리 셀들(C1~Cn) 및 제1 드레인 셀렉트 트랜지스터(DST1)를 포함할 수 있다.
하나의 메모리 스트링(ST)에 포함된 소스 셀렉트 트랜지스터(SST)는 제1 메모리 셀(C1)과 소스 라인(SL) 사이에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트 전극들은 소스 셀렉트 라인들(SSL)에 연결될 수 있다. 또한, 동일한 층에 위치한 소스 셀렉트 트랜지스터들(SST)은 동일한 소스 셀렉트 라인(SSL)에 연결될 수 있다.
하나의 메모리 스트링(ST)에 포함된 제1 내지 제n 메모리 셀들(C1~Cn)은 소스 셀렉트 트랜지스터(SST)와 제1 드레인 셀렉트 트랜지스터(DST1)의 사이에서 직렬로 연결될 수 있다. 제1 내지 제n 메모리 셀들(C1~Cn)의 게이트 전극들은 제1 내지 제n 워드 라인들(WL1~WLn)에 각각 연결될 수 있다. 제1 내지 제n 워드 라인들(WL1~WLn)에는 구동에 필요한 동작 전압들(프로그램 전압, 패스 전압, 리드 전압 또는 접지 전압 등)이 인가될 수 있다. 제1 내지 제n 워드 라인들(WL1~WLn) 각각에 연결된 메모리 셀들의 그룹은 페이지가 된다. 예를 들면, 제1 워드 라인(WL1)에 연결된 제1 메모리 셀들(C1)의 그룹은 하나의 페이지를 구성할 수 있다. 제i 메모리 블록(BLKi)의 프로그램 또는 리드 동작은 페이지(PG) 단위로 수행될 수 있다.
하나의 메모리 스트링(ST)에 포함된 제1 드레인 셀렉트 트랜지스터(DST1)는 제1 내지 제j 비트 라인들(BL1~BLj) 중 어느 하나와 메모리 셀(Cn) 사이에 연결될 수 있다. 예를 들면, 제i 메모리 블록(BLKi)에 포함된 제1 드레인 셀렉트 트랜지스터들(DST1)은 제1 내지 제j 비트 라인들(BL1~BLj)과 제n 메모리 셀들(Cn) 사이에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 제1 드레인 셀렉트 트랜지스터들(DST1)의 게이트들은 제1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다.
도 4는 본 발명의 제1 실시 예에 따른 메모리 장치의 최종 구조를 구체적으로 설명하기 위한 도면으로써, 도 3의 I-I’ 방향의 단면도를 나타낸다.
도 4를 참조하면, 하부 구조(STRun) 상에 제1 절연막(40)이 형성되고 제1 절연막(40) 상에 제1 도전막(41)이 형성될 수 있다. 하부 구조(STRun)는 기판(substrate)을 포함할 수 있으며, 기판 상에 형성된 주변 회로들을 포함할 수도 있다. 제1 절연막(40)은 하부 구조(STRun)와 제1 도전막(41)을 전기적으로 서로 차단시키기 위한 막으로써, 산화막으로 형성될 수 있다. 제1 도전막(41)은 소스 라인(source line; SL)으로 사용될 수 있다. 소스 라인(SL)에는 접지 전압 또는 소거 전압이 인가될 수 있다.
제1 도전막(41)의 상부에는 제2 절연막(51) 및 제2 도전막(82)이 교대로 적층된 적층 구조체(STK)가 형성될 수 있다. 예를 들면, 제2 절연막(51)은 산화막으로 형성될 수 있으며, 제2 도전막(82)은 텅스텐막으로 형성될 수 있다. 제2 도전막(82)은 위치에 따라 소스 셀렉트 라인(SSL), 워드 라인(WLn) 또는 제1 드레인 셀렉트 라인(DSL1)으로 사용될 수 있다. 예를 들면, 제2 도전막(82) 중에서 최 하단에 위치한 도전막은 소스 셀렉트 라인(SSL)이 될 수 있고, 최 상단에 위치한 도전막은 제1 드레인 셀렉트 라인(DSL1)이 될 수 있으며, 소스 셀렉트 라인(SSL) 및 제1 드레인 셀렉트 라인(DSL1) 사이에 위치한 도전막들은 워드 라인(WLn)이 될 수 있다. 적층 구조체(STK)의 상부에는 제3 절연막(53)이 형성될 수 있다.
제3 절연막(53) 및 적층 구조체(STK)를 수직으로 관통하는 수직 홀(VH)이 형성될 수 있으며, 수직 홀(VH)의 내부에는 원기둥 형태를 가지는 플러그(PL)와, 플러그(PL)의 주변을 감싸는 원통 형태의 채널막(64) 및 메모리막(ML)이 형성될 수 있다.
플러그(PL)는 제4 절연막(65), 제2 물질막(70) 및 캡핑 패턴(71)을 포함할 수 있다. 제4 절연막(65)은 산화막으로 형성될 수 있으며, 예를 들면 SiO2 막으로 형성될 수 있다. 제2 물질막(70)은 고정 음전하 물질(fixed negative material)로 형성될 수 있다. 고정 음전하 물질은 필름(film)의 결정 구조에 의해 음전하를 밀도가 높은 물질로써, 예를 들면 Al2O3를 포함할 수 있다. 캡핑 패턴(71)은 도프트 반도체막으로 구성될 수 있다. 예를 들면, 캡핑 패턴(71)은 n형 불순물이 도핑된 도프트 실리콘을 포함할 수 있다.
채널막(64)은 전하가 이동할 수 있는 막으로써, 예를 들면 언도프트 반도체막(undoped semiconductor layer)으로 형성될 수 있다. 일 실시 예로서, 언도프트 반도체막은 언도프트 실리콘막(silicon layer)을 포함할 수 있다. 채널막(64)에는 전압이 인가되는 접합영역(JC)이 형성될 수 있다.
메모리막(ML)은 블로킹막(blocking layer; 61), 전하 트랩막(charge trap layer; 62) 및 터널 절연막(tunnel isolation layer; 63)을 포함할 수 있다. 블로킹막(61)은 절연 물질로 형성될 수 있으며, 예를 들면 산화막으로 형성될 수 있다. 전하 트랩막(62)은 데이터를 저장하는 막으로써, 질화막으로 형성될 수 있다. 예를 들면, 프로그램 동작 시 프로그램 전압에 의해 전하 트랩막(62)에 음전하를 가지는 전자들(electron)이 저장될 수 있고, 소거 동작 시 소거 전압에 의해 전하 트랩막(62)에 저장된 전자들은 외부로 빠져나갈 수 있다. 터널 절연막(63)은 전하 트랩막(62)과 채널막(64) 사이를 절연하는 막으로써, 산화막으로 형성될 수 있다. 예를 들면, 프로그램 동작 시 전자들은 채널막(64)으로부터 터널 절연막(63)을 통과하여 전하 트랩막(62)으로 이동할 수 있고, 소거 동작 시 전자들은 전하 트랩막(62)으로부터 채널막(64)으로 이동할 수 있다.
제3 절연막(53) 및 메모리막(ML)의 상부에는 제5 절연막(76)이 형성될 수 있고, 채널막(64) 및 플러그(PL)의 상부에는 비트 라인 콘택(BLC)이 형성될 수 있다. 제5 절연막(76)은 산화막으로 형성될 수 있으며, 비트 라인 콘택(BLC)은 도전막으로 형성될 수 있다.
제5 절연막(76)의 일부와 비트 라인 콘택(BLC)의 상부에는 비트 라인(BL)이 형성될 수 있다. 본 실시 예에 따르면, 플러그(PL)에 고정 음전하를 가지는 제2 물질막(70)이 포함됨으로써, 채널막(64)에서 이동하는 양전하가 메모리막(ML)에 인접하여 이동할 수 있으므로, 소거 동작 시 전하 트랩막(62)에 트랩된 전자가 용이하게 빠져나갈 수 있다.
도 5 내지 도 15는 본 발명의 제1 실시 예에 따른 메모리 장치 및 이의 제조 방법을 설명하기 위한 도면들이다.
도 5를 참조하면, 하부 구조(STRun) 상에 제1 절연막(40) 및 제1 도전막(41)이 형성될 수 있다. 하부 구조(STRun)는 기판(substrate)을 포함할 수 있으며, 기판 상에 형성된 주변 회로들을 더 포함할 수도 있다. 제1 절연막(40)은 하부 구조(STRun)와 제1 도전막(41)을 전기적으로 서로 차단시키기 위한 막으로써, 산화막으로 형성될 수 있다. 제1 도전막(41)은 소스 라인(source line; SL)으로 사용될 수 있다. 소스 라인(SL)에는 접지 전압 또는 소거 전압이 인가될 수 있다.
제1 도전막(41)의 상부에 제2 절연막(51) 및 제1 물질막(52)이 교대로 적층된 적층 구조체(STK)가 형성될 수 있다. 제2 절연막(51)은 산화막으로 형성될 수 있고, 제1 물질막(52)은 후속 공정에서 제거되는 물질이며, 제2 절연막(51)과 식각 선택비 차이를 가지는 물질로 형성될 수 있다. 예를 들면, 제1 물질막(52)은 질화막으로 형성될 수 있다. 적층 구조체(STK)의 상부에는 제3 절연막(53)이 형성될 수 있다. 제3 절연막(53)은 산화막으로 형성될 수 있다. 제3 절연막(53)은 후속 공정에서 형성되는 비트 라인과 드레인 셀렉트 라인 사이의 간섭 현상을 억제하기 위하여, 적층 구조체(STK)에 포함되는 제2 절연막(51)보다 두껍게 형성될 수 있다.
도 6을 참조하면, 제3 절연막(53) 및 적층 구조체(STK)에 수직 홀(VH)이 형성된다. 예를 들면, 제3 절연막(53)의 상부에 개구부를 포함하는 마스크 패턴(미도시)을 형성하고, 개구부를 통해 노출된 제3 절연막(53) 및 적층 구조체(STK)를 식각하여 원통 형태를 가지는 수직 홀(VH)이 형성될 수 있다. 수직 홀(VH)의 저면을 통해 제1 도전막(41)이 노출될 수 있다.
도 7을 참조하면, 수직 홀(VH)의 측면에 메모리막(memory layer; ML) 및 채널막(channel layer; 64)이 형성될 수 있다. 메모리막(ML)은 블로킹막(blocking layer; 61), 전하 트랩막(charge trap layer; 62) 및 터널 절연막(tunnel isolation layer; 63)을 포함할 수 있다. 블로킹막(61)은 절연 물질로 형성될 수 있으며, 예를 들면 산화막으로 형성될 수 있다. 전하 트랩막(62)은 데이터를 저장하는 막으로써, 질화막으로 형성될 수 있다. 예를 들면, 프로그램 동작 시 프로그램 전압에 의해 전하 트랩막(62)에 음전하를 가지는 전자들(electron)이 저장될 수 있고, 소거 동작 시 소거 전압에 의해 전하 트랩막(62)에 저장된 전자들은 외부로 빠져나갈 수 있다. 터널 절연막(63)은 전하 트랩막(62)과 채널막(64) 사이를 절연하는 막으로써, 산화막으로 형성될 수 있다. 예를 들면, 프로그램 동작 시 전자들은 채널막(64)으로부터 터널 절연막(63)을 통과하여 전하 트랩막(62)으로 이동할 수 있고, 소거 동작 시 전자들은 전하 트랩막(62)으로부터 채널막(64)으로 이동할 수 있다. 채널막(64)은 전하가 이동할 수 있는 막으로써, 예를 들면 언도프트 반도체막(undoped semiconductor layer)으로 형성될 수 있다. 일 실시 예로서, 언도프트 반도체막은 언도프트 실리콘막(undoped silicon layer)을 포함할 수 있다.
도 8을 참조하면, 수직 홀(VH)의 내부가 채워지도록 전체 구조 상에 제4 절연막(65)이 형성될 수 있다. 예를 들면, 제4 절연막(65)은 실리콘 산화막(SiO2)으로 형성될 수 있다. 제4 절연막(65)은 수직 홀(VH)의 내부를 충분히 채우기 위하여 제3 절연막(53)이 모두 덮이도록 형성될 수 있다.
도 9를 참조하면, 제3 절연막(53)의 상면이 노출되도록 평탄화 공정을 수행한다. 평탄화 공정 후 전체 구조의 상부에는 제3 절연막(53), 블로킹막(61), 전하 트랩막(62), 터널 절연막(63), 채널막(64) 및 제4 절연막(65)의 일부가 각각 노출될 수 있다.
도 10을 참조하면, 제4 절연막(65)의 높이를 낮추기 위한 식각 공정이 수행된다. 예를 들면, 식각 공정은 제4 절연막(65)만 선택적으로 식각하기 위한 건식 식각 공정으로 수행될 수 있다. 식각 공정은 제4 절연막(65)의 높이가 제2 높이(H2)보다 낮고 제5 높이(H5)보다 높아지도록 수행될 수 있다. 제2 높이(H2)는 적층 구조체(STK)의 저면부터 채널막(64)에서 채널이 형성될 수 있는 위치까지의 높이일 수 있고, 제5 높이(H5)는 적층 구조체(STK)의 저면부터 제1 물질막(52)의 저면까지의 높이일 수 있다. 즉, 제3 높이(H3)는 제5 높이(H5)와 제2 높이(H2) 사이에서 결정될 수 있다.
도 11을 참조하면, 제4 절연막(65)의 상부 영역이 채워지도록 전체 구조 상에 제2 물질막(70)을 형성한다. 제2 물질막(70)은 소거 동작 시 채널막(64)에서 전류량을 증가시키기 위한 물질로 형성될 수 있다. 예를 들면, 제2 물질막(70)은 고정 음전하(fixed negative charge)를 가지는 물질로 형성될 수 있다. 예를 들면, 제2 물질막(70)은 고정 음전하를 가지는 Al2O3 막으로 형성될 수 있다. 제2 물질막(70)은 제4 절연막(65) 상부의 수직 홀(VH) 영역을 충분히 채우기 위하여 전체 구조가 모두 덮이도록 형성될 수 있다.
도 12를 참조하면, 제2 물질막(70)의 두께를 조절하기 위한 식각 공정이 수행된다. 예를 들면, 식각 공정은 제2 물질막(70)을 선택적으로 식각하기 위한 건식 식각 공정으로 수행될 수 있다. 식각 공정은 제2 물질막(70)의 상면의 높이가 제1 높이(H1)보다 높은 제4 높이를 가질 수 있도록 수행될 수 있다. 제1 높이(H1)는 적층 구조체(STK)의 저면부터 제1 물질막(52)의 상부까지 높이일 수 있다. 따라서, 식각 공정 후 잔류되는 제2 물질막(70)의 두께는 제4 높이(H4)에서 제3 높이(H3)를 뺀 높이일 수 있다.
도 13을 참조하면, 제2 물질막(70)의 상부 영역을 채우기 위한 캡핑 패턴(71)이 형성될 수 있다. 캡핑 패턴(71)은 도프트 반도체막으로 구성될 수 있다. 예를 들면, 캡핑 패턴(71)은 n형 불순물이 도핑된 도프트 실리콘을 포함할 수 있다. 예를 들면, 캡핑 패턴(71)은 제2 물질막(70)의 상부 영역을 충분히 채우기 위하여 전체 구조의 상면이 모두 덮이도록 형성될 수 있다. 캡핑 패턴(71)이 형성된 후 제3 절연막(53)의 상면이 노출될 때까지 평탄화 공정이 수행될 수 있다. 이로써, 제4 절연막(65), 제2 물질막(70) 및 캡핑 패턴(71)을 포함하는 플러그(PL)가 형성될 수 있다. 즉, 플러그(PL)는 원기둥 형태로 형성될 수 있고, 채널막(64), 터널 절연막(63), 전하 트랩막(62) 및 블로킹막(61)은 플러그(PL)를 순차적으로 감싸는 원통 형태로 형성될 수 있다.
도 14를 참조하면, 제1 물질막(도 13의 52)을 제거하기 위한 식각 공정이 수행될 수 있다. 식각 공정은 제2 절연막들(51) 사이에 형성된 제1 물질막(52)을 모두 제거하기 위하여 습식 식각 공정으로 수행될 수 있다. 제1 물질막(52)이 제거된 제2 절연막들(51) 사이의 공간은 리세스(recess; RC)로 정의될 수 있다.
도 15를 참조하면, 리세스(RC) 내에 제2 도전막(82)이 형성된다. 예를 들면, 제2 도전막(82)은 텅스텐으로 형성될 수 있다. 도면에는 도시되지 않았으나, 제2 도전막(82)이 형성되기 이전에 리세스(RC)의 내부 표면을 따라 배리어막(barrier layer)이 더 형성될 수도 있다.
제2 도전막(82) 중에서 일부는 제1 드레인 셀렉트 라인(DSL1)으로 사용될 수 있고, 일부는 워드 라인(WLn)으로 사용될 수 있으며, 일부는 소스 셀렉트 라인으로 사용될 수 있다. 예를 들면, 제2 도전막(82) 중에서 가장 상부에 위치한 도전막이 제1 드레인 셀렉트 라인(DSL1)으로 사용될 수 있고, 제1 드레인 셀렉트 라인(DSL1)의 하부에 위치한 도전막들은 워드 라인(WLn)으로 사용될 수 있다. 제2 도전막(82) 중에서 가장 하부에 위치한 도전막은 소스 셀렉트 라인으로 사용될 수 있다.
제3 절연막(53) 및 메모리막(ML)의 상부에는 층간 절연막용 제5 절연막(76)이 형성될 수 있고, 채널막(64) 및 플러그(PL)의 상부에는 비트 라인 콘택(BLC)이 형성될 수 있다. 제5 절연막(76)은 산화막으로 형성될 수 있으며, 비트 라인 콘택(BLC)은 도전막으로 형성될 수 있다.
제5 절연막(76)의 일부와 비트 라인 콘택(BLC)의 상부에는 비트 라인(BL)이 형성될 수 있다. 비트 라인 콘택(BLC)은 비트 라인(BL)과 채널막(64)을 전기적으로 서로 연결할 수 있다.
도 16은 본 발명에 따른 효과를 설명하기 위한 도면이다.
도 16을 참조하면, 제2 도전막(82) 중에서 최 상단에 위치한 도전막이 제1 드레인 셀렉트 라인(DSL1)으로 사용되는 경우, 제1 드레인 셀렉트 라인(DSL1)에 연결된 메모리막(ML)이 제1 드레인 셀렉트 트랜지스터(DST1)가 되므로, 채널막(64)에서 제1 드레인 셀렉트 트랜지스터(DST1)의 상부와 일부 중첩하는 영역에 접합영역(JC)이 형성될 수 있다. 접합영역(JC)은 전압이 인가되는 영역일 수 있다. 소거 동작을 예로 들면, 소거 동작 시 채널막(64)에는 높은 양전압을 가지는 소거 전압(Vera)이 인가될 수 있다. 이때, 제1 드레인 셀렉트 라인(DSL1)에는 양전압이 일정 시간 동안 인가된 후 제1 드레인 셀렉트 라인(DSL1)은 플로팅될 수 있다. 이때, 채널막(64)에 인가되는 소거 전압(Vera)과 제1 드레인 셀렉트 라인(DSL1)의 전압 간의 전압 차이로 인해 채널막(64)에 전류가 흐르게 되고, 이때 발생한 양전하(+)는 고정 음전하(-)를 가지는 제2 물질막(70)에 의해 플러그(PL)로부터 멀어질 수 있다. 즉, 채널막(64)에서 생성된 양전하(+)가 제2 물질막(70)에 의해 메모리막(ML)에 인접하여 이동할 수 있으므로, 메모리막(ML)의 전하 트랩막(62)에 트랩된 전자(-)가 양전하(+)에 의해 용이하게 빠져나올 수 있다. 따라서, 고정 음전하(-)를 가지는 제2 물질막(70)에 의해 메모리 장치의 소거 동작이 용이해질 수 있다.
상술한 제1 실시 예를 토대로, 고정 음전하(-)를 가지는 제2 물질막(70)은 다양한 구조로 형성될 수 있다. 이와 관련된 다양한 실시 예들을 설명하면 다음과 같다.
도 17은 본 발명의 제2 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 17을 참조하면, 제2 실시 예에 따른 메모리 장치에서는 플러그(PL)를 제외한 나머지 구조들이 도 15에 도시된 제1 실시 예의 최종 구조와 동일하므로, 플러그(PL)를 제외한 나머지 구조들에 대한 설명은 생략한다. 제2 실시 예에서, 플러그(PL)는 제4 절연막(65), 제2 물질막(70) 및 제6 절연막(77)을 포함할 수 있다. 예를 들면, 제4 절연막(65)의 상부에 제2 물질막(70)이 형성되고, 제2 물질막(70)의 상부에 제6 절연막(77)이 형성된 구조로 플러그(PL)가 형성될 수 있다. 제6 절연막(77)은 산화막으로 형성될 수 있으며, 예를 들면 SiO2 막으로 형성될 수 있다. 제3 절연막(53) 및 메모리막(ML)의 상부에는 제5 절연막(76)이 형성될 수 있고, 채널막(64) 및 플러그(PL)의 상부에는 비트 라인 콘택(BLC)이 형성될 수 있다. 제5 절연막(76)의 일부와 비트 라인 콘택(BLC)의 상부에는 비트 라인(BL)이 형성될 수 있다.
도 18은 본 발명의 제3 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 18을 참조하면, 제3 실시 예에 따른 메모리 장치에서는 플러그(PL)를 제외한 나머지 구조들이 도 15에 도시된 제1 실시 예의 최종 구조와 동일하므로, 플러그(PL)를 제외한 나머지 구조들에 대한 설명은 생략한다. 제3 실시 예에서, 플러그(PL)는 캡핑 패턴(도 15의 71)을 포함하지 아니하고, 제4 절연막(65) 및 제2 물질막(70)으로 구성될 수 있다. 예를 들면, 제4 절연막(65)의 상부에 제2 물질막(70)이 형성된 구조로 플러그(PL)가 형성될 수 있다. 제2 물질막(70)의 저면(Lb)의 높이는 제1 드레인 셀렉트 라인(DSL1)의 하면과 상면 사이에 위치할 수 있다. 제3 절연막(53) 및 메모리막(ML)의 상부에 제5 절연막(76)이 형성될 수 있고, 채널막(64) 및 플러그(PL)의 상부에는 비트 라인 콘택(BLC)이 형성될 수 있다. 제5 절연막(76)의 일부와 비트 라인 콘택(BLC)의 상부에는 비트 라인(BL)이 형성될 수 있다.
도 19는 본 발명의 제4 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 19를 참조하면, 제4 실시 예에 따른 메모리 장치에서는 드레인 셀렉트 라인들(DSL1~DSLk) 및 플러그(PL)를 제외한 나머지 구조들이 도 15에 도시된 제1 실시 예의 최종 구조와 동일하므로, 드레인 셀렉트 라인들(DSL1~DSLk) 및 플러그(PL)를 제외한 나머지 구조들에 대한 설명은 생략한다. 제4 실시 예에서는 제1 실시 예와 다르게 메모리 장치에 복수의 드레인 셀렉트 라인들(DSL1~DSLk)이 포함될 수 있다. 예를 들면, 워드 라인(WLn)의 상부 영역에 제1 내지 제k 드레인 셀렉트 라인들(DSL1~DSLk)이 순차적으로 배치될 수 있다. 제1 내지 제k 드레인 셀렉트 라인들(DSL1~DSLk)은 드레인 셀렉트 라인 그룹(DSL_GR)이 될 수 있다. 제1 드레인 셀렉트 라인(DSL1)은 최 하단에 배치될 수 있고, 제k 드레인 셀렉트 라인(DSLk)은 최 상단에 배치될 수 있다.
플러그(PL)는 제4 절연막(65), 제2 물질막(70) 및 캡핑 패턴(71)을 포함할 수 있다. 즉, 제2 물질막(70)이 제4 절연막(65) 및 캡핑 패턴(71) 사이에 배치되므로, 제4 실시 예에서는 제2 물질막(70)의 위치가 제1 내지 제k 드레인 셀렉트 라인들(DSL1~DSLk)의 위치에 따라 달라질 수 있다. 예를 들면, 제2 물질막(70)의 저면(Lb)의 높이는 제1 드레인 셀렉트 라인(DSL1)의 저면과 제k 드레인 셀렉트 라인(DSLk)의 상면 사이(D1)에 위치할 수 있고, 제2 물질막(70)의 상면(Lt)의 높이는 제k 드레인 셀렉트 라인(DSLk)의 상부 영역에 위치할 수 있다.
도 20은 본 발명의 제5 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 20을 참조하면, 제5 실시 예에 따른 메모리 장치에서는 플러그(PL)를 제외한 나머지 구조들이 도 19에 도시된 제4 실시 예의 최종 구조와 동일하므로, 플러그(PL)를 제외한 나머지 구조들에 대한 설명은 생략한다. 제5 실시 예에서는 제4 실시 예와 다르게 플러그(PL)에 캡핑 패턴(도 19의 71) 대신 제6 절연막(77)이 포함될 수 있다. 즉, 제2 물질막(70)이 제4 및 제6 절연막들(65, 77) 사이에 배치되므로, 제5 실시 예에서는 제2 물질막(70)의 위치가 제1 내지 제k 드레인 셀렉트 라인들(DSL1~DSLk)의 위치에 따라 달라질 수 있다. 예를 들면, 제2 물질막(70)의 저면(Lb)은 제1 드레인 셀렉트 라인(DSL1)의 저면과 제k 드레인 셀렉트 라인(DSLk)의 상면 사이(D1)에 위치할 수 있고, 제2 물질막(70)의 상면(Lt)은 제k 드레인 셀렉트 라인(DSLk)의 상부 영역에 위치할 수 있다.
도 21은 본 발명의 제6 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 21을 참조하면, 제6 실시 예에 따른 메모리 장치에서는 플러그(PL)를 제외한 나머지 구조들이 도 20에 도시된 제5 실시 예의 최종 구조와 동일하므로, 플러그(PL)를 제외한 나머지 구조들에 대한 설명은 생략한다. 제6 실시 예에서, 플러그(PL)는 제6 절연막(도 20의 77)을 포함하지 아니하고, 제4 절연막(65) 및 제2 물질막(70)을 포함할 수 있다. 예를 들면, 제4 절연막(65)의 상부에 제2 물질막(70)이 형성된 구조로 플러그(PL)가 형성될 수 있다. 이러한 구조에서는, 제2 물질막(70)의 저면(Lb)은 제1 드레인 셀렉트 라인(DSL1)의 저면과 제k 드레인 셀렉트 라인(DSLk)의 상면 사이(D1)에 위치할 수 있다.
도 22는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
도 22를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 접속(access)하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 프로그램, 리드 또는 소거 동작을 제어하거나, 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(1100)와 동일하게 구성될 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC (embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어 (Firewire), UFS (Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque - Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 23은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 23을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호를 주고 받고, 전원 커넥터(3002)를 통해 전원 전압을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, 플래시 메모리들(3221~322n)은 도 1을 참조하여 설명된 메모리 장치(1100)와 동일하게 구성될 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
1100: 메모리 장치 110: 메모리 셀 어레이
120: 전압 생성기 130: 로우 디코더
140: 페이지 버퍼 그룹 150: 컬럼 디코더
160: 입출력 회로 170: 로직 회로

Claims (20)

  1. 워드 라인들 및 셀렉트 라인이 포함된 적층 구조체;
    상기 적층 구조체를 수직으로 관통하는 수직 홀; 및
    상기 수직 홀의 내측면을 따라 순차적으로 형성된 메모리막, 채널막 및 플러그를 포함하고,
    상기 플러그는 고정 음전하(fixed negative charge)를 가지는 물질막을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 물질막은 Al2O3 막을 포함하는 메모리 장치.
  3. 제1항에 있어서, 상기 플러그는,
    제1 절연막;
    상기 제1 절연막 상에 형성된 상기 물질막; 및
    상기 물질막 상에 형성된 캡핑 패턴을 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 절연막은 산화막을 포함하고,
    상기 캡핑 패턴은 도프트 실리콘을 포함하는 메모리 장치.
  5. 제3항에 있어서,
    상기 물질막은 상기 플러그 내에서 상기 셀렉트 라인에 인접한 위치에 형성되는 메모리 장치.
  6. 제5항에 있어서,
    상기 물질막의 저면은 상기 셀렉트 라인의 저면과 상면 사이에 위치하는 메모리 장치.
  7. 제5항에 있어서,
    상기 물질막의 상면은 상기 셀렉트 라인의 상면보다 높은 영역에 위치하는 메모리 장치.
  8. 제1항에 있어서,
    상기 플러그는 제1 절연막, 상기 물질막 및 제2 절연막을 포함하고,
    상기 물질막은 상기 제1 및 제2 절연막들의 사이에 배치되는 메모리 장치.
  9. 제8항에 있어서,
    상기 물질막의 저면은 상기 셀렉트 라인의 저면과 상면 사이에 위치하는 메모리 장치.
  10. 제8항에 있어서,
    상기 물질막의 상면은 상기 셀렉트 라인의 상면의 상부에 위치하는 메모리 장치.
  11. 제1항에 있어서,
    상기 플러그는 제1 절연막 및 상기 물질막을 포함하고,
    상기 물질막의 상면의 위치는 상기 플러그의 상면의 위치와 동일한 메모리 장치.
  12. 워드 라인들 및 복수의 셀렉트 라인들이 포함된 적층 구조체;
    상기 복수의 적층 구조체를 수직으로 관통하는 수직 홀; 및
    상기 수직 홀의 내측면을 따라 순차적으로 형성된 메모리막, 채널막 및 플러그를 포함하고,
    상기 플러그는 고정 음전하(fixed negative charge)를 가지는 물질막을 포함하는 메모리 장치.
  13. 제12항에 있어서,
    상기 물질막은 Al2O3 막을 포함하는 메모리 장치.
  14. 제12항에 있어서, 상기 플러그는,
    제1 절연막;
    상기 제1 절연막 상에 형성된 상기 물질막; 및
    상기 물질막 상에 형성된 캡핑 패턴을 포함하는 메모리 장치.
  15. 제14항에 있어서,
    상기 물질막의 저면은 상기 복수의 셀렉트 라인들 중 최 하단에 위치한 라인의 저면과 최 상단에 위치한 라인의 상면 사이에 위치하는 메모리 장치.
  16. 제14항에 있어서,
    상기 캡핑 패턴은 도프트 실리콘을 포함하는 메모리 장치.
  17. 제12항에 있어서,
    상기 플러그는 제1 절연막, 상기 물질막 및 제2 절연막을 포함하고,
    상기 물질막은 상기 제1 및 제2 절연막들의 사이에 배치되는 메모리 장치.
  18. 제17항에 있어서,
    상기 물질막의 저면은 상기 복수의 셀렉트 라인들 중 최 하단에 위치한 라인의 저면과 최 상단에 위치한 라인의 상면 사이에 위치하는 메모리 장치.
  19. 제17항에 있어서,
    상기 물질막의 상면은 상기 복수의 셀렉트 라인들 중 최 상단에 위치한 라인의 상면의 상부에 위치하는 메모리 장치.
  20. 제12항에 있어서,
    상기 플러그는 제1 절연막 및 상기 물질막을 포함하고,
    상기 물질막의 상면의 위치는 상기 플러그의 상면의 위치와 동일한 메모리 장치.
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