JP2021044463A - 半導体記憶装置 - Google Patents

Abstract

【課題】高いデータ保持特性および高集積化が可能で、且つ再書き込みを防止できる半導体記憶装置を提供する。【解決手段】半導体記憶装置１は、メモリセルトランジスタが電気的に書き換え可能な不揮発性半導体記憶素子であるメモリセルアレイ１０と周辺回路２０を備える。周辺回路２０は、書き込み対象のメモリセルトランジスタのゲート電極に、ゲート電極とチャネル領域の間を絶縁破壊する破壊電圧を印加して、ゲート電極とチャネル領域を電気的に接続する書き込み動作を実行する。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。

ＲＯＭ（Read Only Memory）として、マスクＲＯＭ、書き込み可能なＥＰＲＯＭ（Erasable Programmable ＲＯＭ）、ヒューズによってプログラム可能なｅＦｕｓｅなどが使用されている。しかし、これらのＲＯＭでは、データ保持特性やメモリの集積度の点で所望の性能を得ることが難しい。

一方、電気的に書き換え可能な不揮発性半導体記憶素子を使用するＮＡＮＤ型フラッシュメモリは、製造コストが低く、且つ、記憶素子を３次元的に配置するなどして集積度を高くできる（特許文献１参照。）。しかし、ＮＡＮＤ型フラッシュメモリではフローティングゲート型やチャージトラップ型の記憶素子を使用する。このため、記憶素子に保持した電荷が時間変化することによって、記憶したデータを保持する時間が減少する問題（以下、「データリテンション問題」という。）がある。

また、ＮＡＮＤ型フラッシュメモリは、本来は書き換え可能である。このため、ワンタイムプログラマブルＲＯＭ（One Time Programmable Read Only Memory：ＯＴＰＲＯＭ）の用途としてＮＡＮＤ型フラッシュメモリを使用したい場合であっても、記憶データの消去と新たなデータの再書き込みによって記憶データを変更できてしまい、書き込みを一回限りに制限することができない。

特許第５０１６８３２号公報

本発明の実施形態が解決しようとする課題は、高いデータ保持特性および高集積化が可能で、且つ再書き込みを防止できる半導体記憶装置を提供することである。

実施形態に係る半導体記憶装置は、メモリセルトランジスタが電気的に書き換え可能な不揮発性半導体記憶素子であるメモリセルアレイと周辺回路を備える。周辺回路は、書き込み対象のメモリセルトランジスタのゲート電極に、ゲート電極とチャネル領域の間を絶縁破壊する破壊電圧を印加して、ゲート電極とチャネル領域を電気的に接続する書き込み動作を実行する。

第１の実施形態に係る半導体記憶装置の構成を示す模式図である。 メモリセルトランジスタの構成を示す模式的な断面図である。 メモリストリングスの構成を示す模式的な斜視図である。 メモリセルトランジスタを３次元的に配列したメモリセルアレイの模式的な回路図である。 マトリクス状に配置したメモリストリングスの模式的な斜視図である。 第１の実施形態に係る半導体記憶装置およびマトリクス状に配置したメモリストリングスの模式的な平面図である。 第１の実施形態に係る半導体記憶装置の初期状態におけるメモリセルトランジスタの電圧−電流特性を示すグラフであり、図７（ａ）はドレイン電圧が一定の場合であり、図７（ｂ）はゲート電圧が一定の場合である。 メモリセルトランジスタの等価回路モデルであり、図８（ａ）は一般的な等価回路モデル、図８（ｂ）は初期状態の等価回路モデル、図８（ｃ）は図８（ｂ）を簡略化した等価回路モデル、図８（ｄ）は絶縁破壊状態の等価回路モデル、図８（ｅ）は図８（ｄ）を簡略化した等価回路モデルである。 第１の実施形態に係る半導体記憶装置の初期状態におけるメモリセルアレイの模式的な回路図である。 第１の実施形態に係る半導体記憶装置の書き込み動作を実行した後のメモリセルアレイの模式的な回路図である。 ＮＡＮＤ型フラッシュメモリと第１の実施形態に係る半導体記憶装置の書き込み動作における設定電圧を示す表である。 第１の実施形態に係る半導体記憶装置の書き込み動作におけるメモリセルアレイの模式的な回路図である。 ＮＡＮＤ型フラッシュメモリと第１の実施形態に係る半導体記憶装置の読み出し動作における設定電圧を示す表である。 第１の実施形態に係る半導体記憶装置の読み出し動作を説明するための模式図である。 第１の実施形態に係る半導体記憶装置におけるプリチャージした電荷の引き抜き経路を説明する模式図である。 第１の実施形態に係る半導体記憶装置における書き込みの制約を説明するための模式図である。 ＮＡＮＤ型フラッシュメモリと第２の実施形態に係る半導体記憶装置の書き込み動作における設定電圧を示す表である。 メモリセルトランジスタの他の構成を示す模式的な断面図である。 メモリシステムの例を示す模式図である。

以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。

（第１の実施形態）
第１の実施形態に係る半導体記憶装置１は、図１に示すように、メモリセルアレイ１０と、メモリセルアレイ１０を制御する周辺回路２０を備える。メモリセルアレイ１０のメモリセルトランジスタＭＴ０〜ＭＴｎは、電気的に書き換え可能な不揮発性半導体記憶素子である（ｎ：自然数）。以下において、メモリセルトランジスタＭＴ０〜ＭＴｎの任意の１個あるいは全部を総称して「メモリセルトランジスタＭＴ」とも称する。メモリセルトランジスタＭＴは、例えば、ＮＡＮＤ型フラッシュメモリに使用するメモリセルトランジスタと同様の、ゲート電極とチャネル領域の間に保持する電荷によってしきい値電圧が変化する構成を有する不揮発性半導体記憶素子である。

半導体記憶装置１では、周辺回路２０が、メモリセルアレイ１０から選択した書き込み対象のメモリセルトランジスタのゲート電極とチャネル領域の間を絶縁破壊して、ゲート電極とチャネル領域を電気的に接続する書き込み動作を実行する。この書き込み動作では、周辺回路２０が、書き込み対象のメモリセルトランジスタのゲート電極に、ゲート電極とチャネル領域の間を絶縁破壊する破壊電圧を印加する。

まず、半導体記憶装置１の書き込み動作の詳細を説明する前に、半導体記憶装置１の構成を説明する。

半導体記憶装置１は、複数のビット線ＢＬ０、ＢＬ１、・・・と複数のワード線ＷＬ０〜ＷＬｎを有するメモリセルアレイ１０を備える（ｎ：２以上の整数。）。ワード線の本数は、例えば９６本である（ｎ＝９５）。メモリセルトランジスタＭＴのそれぞれは、ビット線ＢＬ０、ＢＬ１、・・・のいずれか、およびワード線ＷＬ０〜ＷＬｎのいずれかに関連付けられている。ビット線やワード線の本数は、半導体記憶装置１の仕様などに応じて設定すればよい。以下において、ビット線ＢＬ０、ＢＬ１、・・・の任意の１本あるいは全部を総称してビット線ＢＬとも称する。また、ワード線ＷＬ０〜ＷＬｎの任意の１本あるいは全部を総称してワード線ＷＬとも称する。

メモリセルアレイ１０は、複数本のメモリストリングス１１を並列に配置した構成である。メモリストリングス１１のそれぞれは、複数個のメモリセルトランジスタＭＴとメモリストリングス１１を選択する選択トランジスタとを直列接続した構成を有する。図１に示すように、メモリストリングス１１は、ビット線ＢＬに接続するドレイン側選択トランジスタＳＴ１とソース線ＳＬに接続するソース側選択トランジスタＳＴ２を選択トランジスタとして有する。メモリストリングス１１は、ドレイン側選択トランジスタＳＴ１とソース側選択トランジスタＳＴ２の間に、メモリセルトランジスタＭＴ０〜ＭＴｎを直列接続した構成である。

ドレイン側選択トランジスタＳＴ１のゲート電極に、ドレイン側選択ゲート線ＳＧＤが接続する。ソース側選択トランジスタＳＴ２のゲート電極に、ソース側選択ゲート線ＳＧＳが接続する。メモリセルトランジスタＭＴ０〜ＭＴｎのゲート電極に、ワード線ＷＬ０〜ＷＬｎが接続する。

メモリセルアレイ１０を制御する周辺回路２０は、第１の周辺回路２１と第２の周辺回路２２を備える。第１の周辺回路２１は、ロウデコーダ２１１、ワード線駆動回路２１２、ドレイン側選択ゲート線駆動回路２１３、ソース側選択ゲート線駆動回路２１４を有する。第２の周辺回路２２は、カラムデコーダ２２１、センスアンプ２２２を有する。

周辺回路２０が、メモリセルトランジスタＭＴや選択トランジスタの状態を設定し、半導体記憶装置１の書き込み動作や読み出し動作を実行する。ロウデコーダ２１１が動作対象のワード線を選択し、カラムデコーダ２２１が動作対象のビット線を選択する。ワード線駆動回路２１２は、ワード線ＷＬ０〜ＷＬｎの電位を設定する。ドレイン側選択ゲート線駆動回路２１３はドレイン側選択ゲート線ＳＧＤの電位を設定し、ソース側選択ゲート線駆動回路２１４はソース側選択ゲート線ＳＧＳの電位を設定する。センスアンプ２２２は、ビット線の電位を検出する。

不揮発性半導体記憶素子であるメモリセルトランジスタＭＴは、例えば図２に示すチャージトラップ型の記憶素子である。図２に示すメモリセルトランジスタＭＴは、チャネル領域を有する柱状半導体１１０と、柱状半導体１１０の側面の周囲に配置された、電荷蓄積層を含むゲート絶縁膜１２０と、ゲート絶縁膜１２０の周りに配置された電極層１３０を備え、図２は柱状半導体１１０の中心軸に平行な断面図である。ゲート絶縁膜１２０は、例えば、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜がこの順に積層された積層膜（Oxide/Nitride/Oxide膜：ＯＮＯ膜）である。ゲート絶縁膜１２０にＯＮＯ膜を使用した場合、シリコン窒化膜に離散分布したＳｉＮトラップが電荷を保持する。チャージトラップ型の記憶素子の１個が、メモリセルアレイ１０のメモリセルの１個である。

図３に、図２に示したメモリセルトランジスタＭＴによってメモリストリングス１１を構成する例を示す。図３に示すメモリストリングス１１では、ドレイン側選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０〜ＭＴｎ、ソース側選択トランジスタＳＴ２で柱状半導体１１０が共通である。すなわち、柱状半導体１１０の中心軸方向に沿って複数の電極層１３０が相互に離間して配置され、電極層１３０のそれぞれが、ワード線ＷＬ０〜ＷＬｎ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳである。そして、ワード線ＷＬ０〜ＷＬｎに相当する電極層１３０のゲート絶縁膜１２０に隣接する領域が、メモリセルトランジスタＭＴ０〜ＭＴｎそれぞれのゲート電極である。つまり、電極層１３０は、メモリセルトランジスタＭＴのゲート電極に対応する。なお、ドレイン側選択ゲート線ＳＧＤおよびソース側選択ゲート線ＳＧＳと柱状半導体１１０の間には、電荷蓄積層を含まないゲート絶縁膜を形成する。

メモリストリングス１１の柱状半導体１１０の下端は、半導体基板のｐ型のウェル領域Ｐ−ｗｅｌｌに形成されたｎ＋領域に接続する。ｎ＋領域はソース線ＳＬである。柱状半導体１１０の上端はビット線ＢＬに接続する。

図４に、メモリセルトランジスタＭＴを３次元的に配列した例を示す。図４に示したメモリセルアレイ１０は、それぞれが図１に示したメモリセルアレイ１０と同様の構成である第１メモリセルアレイ１０ａ、第２メモリセルアレイ１０ｂ、第３メモリセルアレイ１０ｃを並列に配置した構成である。つまり、図４に示したメモリセルアレイ１０は、図５に示すように、メモリストリングス１１をマトリクス状に配置した構成である。図５のＺ軸方向はメモリストリングス１１の延伸方向、Ｘ方向はビット線ＢＬの延伸方向であり、Ｚ軸方向に垂直なＸＹ平面と平行にワード線ＷＬが板状に配置されている。メモリセルアレイ１０は、図４および図５に示すように３次元的に配列したメモリセルトランジスタＭＴにより構成した場合を含む。半導体記憶装置１のメモリセルアレイ１０の構成は、一般的なＮＡＮＤ型フラッシュメモリのメモリセルアレイと同様である。

図５に示すメモリセルアレイ１０では、ワード線ＷＬ０〜ＷＬｎ、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬは、メモリセルアレイ１０を構成するメモリストリングス１１で共通であり、板状の平面構造である。すなわち、各メモリストリングス１１のメモリセルトランジスタＭＴのゲート電極に接続するワード線ＷＬ０〜ＷＬｎのそれぞれは、同一の導電層である。例えば、各メモリストリングス１１のメモリセルトランジスタＭＴｉ（ｉ＝０〜ｎ）のゲート電極のすべてが、ワード線ＷＬｉに接続する。

一方、ドレイン側選択ゲート線ＳＧＤは、図４に示した第１メモリセルアレイ１０ａ、第２メモリセルアレイ１０ｂ、第３メモリセルアレイ１０ｃで独立である。即ち、第１メモリセルアレイ１０ａのドレイン側選択トランジスタＳＴ１のゲート電極に、第１ドレイン側選択ゲート線ＳＧＤａが接続する。第２メモリセルアレイ１０ｂのドレイン側選択トランジスタＳＴ１のゲート電極に、第２ドレイン側選択ゲート線ＳＧＤｂが接続する。そして、第３メモリセルアレイ１０ｃのドレイン側選択トランジスタＳＴ１のゲート電極に、第３ドレイン側選択ゲート線ＳＧＤｃが接続する。

また、ビット線ＢＬ０、ＢＬ１、・・・は、第１メモリセルアレイ１０ａ、第２メモリセルアレイ１０ｂ、第３メモリセルアレイ１０ｃで共通である。図６に、半導体記憶装置１およびメモリストリングス１１の延伸方向（Ｚ軸方向）に垂直な平面視におけるワード線ＷＬを示す。図６に示す通り、半導体基板には複数のメモリセルアレイ１０が設けられる。図示の例では、半導体基板上に２つのメモリセルアレイ１０がＹ方向に並んで設けられている。また、Ｙ方向に沿って２つのメモリセルアレイ１０の間に第１の周辺回路２１が設けられている。メモリセルアレイ１０のＸ方向に延伸する領域に第２の周辺回路２２が設けられている。図６に示した平面視で円形状の領域１００は、メモリストリングス１１を形成する柱状の領域である。図６に示すように、ＸＹ平面と平行にワード線ＷＬは板状に配置されており、メモリセルアレイ１０を構成するメモリストリングス１１で、メモリセルトランジスタＭＴｉのゲート電極に接続するワード線ＷＬｉは共通である。

次に、メモリセルトランジスタＭＴの特性について説明する。半導体記憶装置１の製造直後の状態（以下、「初期状態」という。）では、すべてのメモリセルトランジスタＭＴの状態は、ＮＡＮＤ型フラッシュメモリの消去状態に相当する。つまり、メモリセルトランジスタＭＴのしきい値電圧は０Ｖ以下である。初期状態のメモリセルトランジスタＭＴの電圧−電流特性を、図７（ａ）および図７（ｂ）に示す。図７（ａ）はドレイン領域とソース領域の間のドレイン電圧Ｖｄｓが一定（例えば０．１Ｖ）の場合であり、図７（ｂ）はゲート電圧Ｖｇが一定（例えば０Ｖ）の場合である。ゲート電圧Ｖｇが０Ｖであっても、メモリセルトランジスタＭＴにドレイン電圧Ｖｄｓを印加すると、ドレイン電流Ｉｄが流れ、メモリセルトランジスタＭＴは導通状態になる。

このため、導通状態のメモリセルトランジスタＭＴは、抵抗素子と等価であるとみなせる。また、ドレイン領域とソース領域の間のチャネル領域とゲート電極との間に寄生容量が存在する。このため、一般的には図８（ａ）で表すメモリセルトランジスタＭＴの等価回路モデルは、初期状態では図８（ｂ）で表すことができる。

ここで、メモリセルトランジスタＭＴの等価的な抵抗素子や寄生容量が、メモリセルアレイ１０の他の構成要素、例えば金属配線やポリシリコン配線などに生じる抵抗や容量に比べて無視できるほど小さいとみなす。その場合、メモリセルトランジスタＭＴの等価回路モデルは、図８（ｃ）で表すように簡略化できる。図８（ｃ）の等価回路モデルは、ドレイン領域とソース領域の間が短絡し、ゲート電極とチャネル領域の間は電気的に絶縁している。

ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタに図２に示した構成を使用した場合は、柱状半導体１１０のチャネル領域とゲート電極に相当する電極層１３０との間に電圧を印加して、ゲート絶縁膜１２０の電荷蓄積層に電子を捕獲する。これにより、ＮＡＮＤ型フラッシュメモリの書き込み動作が行われる。

一方、半導体記憶装置１の書き込み動作では、書き込み対象のメモリセルトランジスタＭＴのゲート電極とチャネル領域の間を絶縁破壊し、書き込み対象のメモリセルトランジスタＭＴのゲート電極とチャネル領域を電気的に接続する。このとき、ＮＡＮＤ型フラッシュメモリの書き込み動作においてゲート電極に印加する電圧よりも電圧値が大きい電圧を書き込み対象のメモリセルトランジスタＭＴのゲート電極に印加し、ゲート絶縁膜１２０に不可逆的な絶縁破壊を生じさせる。ゲート絶縁膜１２０が絶縁破壊した状態を、以下において「絶縁破壊状態」とも称する。絶縁破壊状態のメモリセルトランジスタＭＴの等価回路モデルを、図８（ｄ）で表すことができる。更に、図８（ｄ）の等価回路モデルを簡略化して、メモリセルトランジスタＭＴの等価回路モデルを図８（ｅ）で表すことができる。

図９に、初期状態における半導体記憶装置１のメモリセルアレイ１０の等価回路を示す。図９において、すべてのメモリセルトランジスタＭＴは、図８（ｄ）の等価回路モデルで表される。一方、書き込み動作を実行した後のメモリセルアレイ１０の等価回路を、図１０に示す。図１０において、書き込みされたメモリセルトランジスタＭＴは、図８（ｅ）の等価回路モデルで示している。すなわち、ビット線ＢＬ０とワード線ＷＬ０、ビット線ＢＬ１とワード線ＷＬｎ、およびビット線ＢＬ２とワード線ＷＬ２にそれぞれ関連付けられたメモリセルトランジスタＭＴが、書き込みされたメモリセルトランジスタＭＴである。

図１１に、一般的なＮＡＮＤ型フラッシュメモリの書き込み動作における設定電圧と、半導体記憶装置１の書き込み動作における設定電圧を比較した表を示す。以下では、書き込み対象のメモリセルトランジスタが、ビット線ＢＬ０とワード線ＷＬ０に関連付けられたメモリセルトランジスタである場合を例示的に説明する。なお、ビット線ＢＬ０を「書き込み対象ビット線」と称し、ビット線ＢＬ０以外のビット線を「書き込み対象外ビット線」と称する。また、ワード線ＷＬ０を「書き込み対象ワード線」と称し、ワード線ＷＬ０以外のワード線を「書き込み対象外ワード線」と称する。なお、記号「Ｚ」はフローティングの状態を示す（以下において同様。）。

ＮＡＮＤ型フラッシュメモリは、以下のように書き込み動作を実行する。ＮＡＮＤ型フラッシュメモリの周辺回路が、一定のプログラム時間ｔＰＲＯＧ（例えば、５００μ秒）にわたって、図１１に示すように、ドレイン側選択ゲート線ＳＧＤに３Ｖ、ソース側選択ゲート線ＳＧＳに０Ｖ、ソース線ＳＬに０Ｖを、それぞれ印加する。ウェル領域Ｐ−ｗｅｌｌは０Ｖに設定する。そして、周辺回路が、書き込み対象ビット線に０Ｖ、書き込み対象外ビット線に３Ｖを印加する。また、周辺回路は、書き込み対象ワード線に２０Ｖ、書き込み対象外ワード線に１０Ｖを印加する。これにより、書き込み対象のメモリセルトランジスタの電荷蓄積層に印加される電界強度が強くなり、電荷蓄積層に電子が注入され、しきい値が正方向にシフトする。つまり、書き込み対象のメモリセルトランジスタにデータ「０」が書き込まれる。

一方、半導体記憶装置１の書き込み動作でも、周辺回路２０が、メモリセルアレイ１０の各配線に、一定のプログラム時間ｔＰＲＯＧ（例えば、５００μ秒）にわたって図１１に示した設定電圧を印加する。しかし、上記のＮＡＮＤ型フラッシュメモリの書き込み動作とは印加する電圧値が異なる。すなわち、書き込み対象ワード線に、ＮＡＮＤ型フラッシュメモリの書き込み動作と比較して大きな４０Ｖの電圧値を印加する。これにより、書き込み対象のメモリセルトランジスタＭＴのゲート絶縁膜１２０に４０Ｖの電位差が生じ、ゲート絶縁膜１２０に絶縁破壊が生じる。

半導体記憶装置１では、ゲート電極とチャネル領域の間を絶縁破壊するように、書き込み対象のメモリセルトランジスタＭＴのゲート電極に印加する破壊電圧を、ゲート電極とチャネル領域の間の耐電圧より大きい電圧値に設定する。周辺回路２０は、書き込み対象のメモリセルトランジスタＭＴのゲート電極として、メモリストリングス１１のワード線ＷＬ０〜ＷＬｎに対応する電極層１３０のいずれかに破壊電圧を印加する。

なお、一般的なＮＡＮＤ型フラッシュメモリの書き込み動作では、書き込み対象外ワード線に、しきい値に関わらずメモリセルトランジスタがオン状態になる電圧を印加する。図１１では、書き込み対象外ワード線に１０Ｖを印加する例を示した。

一方、書き込み動作の後の半導体記憶装置１では、メモリセルトランジスタＭＴは、しきい値電圧が０Ｖ以下の初期状態、または、絶縁破壊状態のいずれかである。初期状態と絶縁破壊状態のいずれであっても、メモリセルトランジスタＭＴのドレイン領域とソース領域の間は導通状態である。このため、周辺回路２０は、書き込み対象外ワード線をフローティングにする。書き込み対象外ワード線をフローティングにすることにより、書き込み対象外ワード線に接続するメモリセルトランジスタＭＴに絶縁破壊状態のメモリセルトランジスタＭＴが含まれていたとしても、新たな書き込み動作には影響しない。

図１２に、書き込み動作における半導体記憶装置１のメモリセルアレイ１０の各配線の設定電圧の例を示す。書き込み対象のメモリセルトランジスタは、ビット線ＢＬ０とワード線ＷＬ０に関連付けられた、図１２に丸印で示したメモリセルトランジスタである。

次に、一般的なＮＡＮＤ型フラッシュメモリと半導体記憶装置１の読み出し動作について説明する。図１３に、ＮＡＮＤ型フラッシュメモリの読み出し動作における設定電圧と、半導体記憶装置１の読み出し動作における設定電圧を比較した表を示す。以下では、読み出し対象のメモリセルトランジスタが、ビット線ＢＬ０とワード線ＷＬ０に関連付けられたメモリセルトランジスタである場合を例示的に説明する。なお、ビット線ＢＬ０を「読み出し対象ビット線」と称し、ビット線ＢＬ０以外のビット線を「読み出し対象外ビット線」と称する。また、ワード線ＷＬ０を「読み出し対象ワード線」と称し、ワード線ＷＬ０以外のワード線を「読み出し対象外ワード線」と称する。

ＮＡＮＤ型フラッシュメモリの読み出し動作では、ＮＡＮＤ型フラッシュメモリの周辺回路が、図１３に示すように、ドレイン側選択ゲート線ＳＧＤに３Ｖ、ソース側選択ゲート線ＳＧＳに０Ｖ、ソース線ＳＬに０Ｖを、それぞれ印加する。ウェル領域Ｐ−ｗｅｌｌは０Ｖに設定する。また、周辺回路が、読み出し対象ワード線に０Ｖ、読み出し対象外ワード線に４．５Ｖを印加する。そして、周辺回路は、読み出し対象ビット線を、所定の電圧（例えば０．７Ｖ）にプリチャージし、一定の時間が経過した後にフローティングにする。これにより、読み出し対象のメモリセルトランジスタのしきい値が０Ｖより大きいか小さいかによって、読み出し対象ビット線に電流が流れるかどうか決まる。このため、周辺回路が読み出し対象ビット線の電流をセンスすることにより、読み出し対象のメモリセルトランジスタに記憶したデータを読み出すことができる。

半導体記憶装置１の読み出し動作も、一般的なＮＡＮＤ型フラッシュメモリと同様であり、読み出し対象ビット線を所定の電圧にプリチャージした後、読み出し対象ビット線からプリチャージした電荷が引き抜かれて電流が流れるかどうかで記憶したデータを判断する。半導体記憶装置１の読み出し動作を、図１４を参照して説明する。図１４の縦軸は読み出し対象ビット線ＢＬ０の電位Ｖ＿ＢＬ０であり、横軸は時間である。

周辺回路２０は、図１４に示すように、一定の時間、読み出し対象ビット線ＢＬ０をプリチャージする。プリチャージの電圧は例えば０．７Ｖであり、プリチャージ時間ｔＰＣＨＧは例えば１０μ秒である。プリチャージ時間ｔＰＣＨＧが経過した後、周辺回路２０は、読み出し対象ビット線ＢＬ０のプリチャージを停止するとともにドレイン側選択ゲート線ＳＧＤを３Ｖに設定して、読み出し対象ビット線ＢＬ０の電荷の引き抜きを試みる。このとき、読み出し対象のメモリセルトランジスタが絶縁破壊状態である場合は、図１５に矢印で示すように、読み出し対象ビット線ＢＬ０から読み出し対象ワード線ＷＬ０に電荷が引き抜かれる。図１５は、読み出し対象ビット線ＢＬ０から読み出し対象ワード線ＷＬ０に引き抜かれる電荷の経路を示す。このように、読み出し対象のメモリセルトランジスタに書き込みする場合、読み出し対象ビット線ＢＬ０から電荷が引き抜かれる。

プリチャージの停止から例えば２０μ秒に設定した経過時間ｔＳＡの後、周辺回路２０はセンスアンプ２２２を動作させて読み出し対象ビット線ＢＬ０の電位を検出する。検出した読み出し対象ビット線ＢＬ０の電位により、読み出し対象のメモリセルトランジスタに記憶したデータを検知できる。

すなわち、図１４に実線Ｒ０で示すように、読み出し対象ビット線ＢＬ０の電位が所定の値より低ければ、読み出し対象のメモリセルトランジスタは絶縁破壊状態である。つまり、読み出し対象のメモリセルトランジスタに書き込みされている。一方、図１４に破線Ｒ１で示すように、読み出し対象ビット線ＢＬ０の電位が所定の値より高ければ、読み出し対象のメモリセルトランジスタは初期状態である。つまり、読み出し対象のメモリセルトランジスタに書き込みされていない。

上記のように、読み出し対象ビット線にプリチャージした電荷が引き抜かれるかどうかによって記憶したデータを判断する点は、半導体記憶装置１の読み出し動作は、一般的なＮＡＮＤ型フラッシュメモリの読み出し動作と同様である。しかし、一般的なＮＡＮＤ型フラッシュメモリと半導体記憶装置１では、読み出し対象ビット線にプリチャージした電荷を引き抜く経路が異なる。ＮＡＮＤ型フラッシュメモリは、ソース側選択ゲート線ＳＧＳを制御してソース側選択トランジスタＳＴ２をオン状態にし、ソース線ＳＬを経由して電荷を引き抜く。一方、半導体記憶装置１は、絶縁破壊したゲート絶縁膜１２０および読み出し対象ワード線を経由して、読み出し対象ビット線にプリチャージした電荷を引き抜く。上記の経路の違いのため、半導体記憶装置１では読み出し対象外ワード線をフローティング状態とする点が、ＮＡＮＤ型フラッシュメモリと異なる。これにより、読み出し対象外ワード線を経由して電荷が引き抜かれることが防止される。

すなわち、第１のメモリセルトランジスタＭＴおよび第２のメモリセルトランジスタＭＴを直列接続したメモリストリングス１１において、第２のメモリセルトランジスタＭＴのデータを読み出す場合に、第１のメモリセルトランジスタＭＴに接続された第１のワード線ＷＬをフローティング状態とする。そして、第２のメモリセルトランジスタＭＴに接続された第２のワード線ＷＬに所定の電圧を印加し、メモリストリングス１１に接続されたビット線ＢＬに所定の電圧を印加する。

なお、半導体記憶装置１では、書き込み動作により破壊電圧を印加して破壊電圧状態であるメモリセルトランジスタＭＴが、１本のメモリストリングス１１について１個以下である。これは、以下の理由による。

例えば、図１６に示すように、ビット線ＢＬ２に接続するメモリストリングス１１について、ワード線ＷＬ０とワード線ＷＬ２にそれぞれ接続するメモリセルトランジスタＭＴが絶縁破壊状態であるとする。このとき、ビット線ＢＬ０に接続するメモリストリングス１１のワード線ＷＬ０に接続する未書き込みのメモリセルトランジスタＭＴについての読み出し動作を行うと、読み出し対象ビット線ＢＬ０にプリチャージした電荷は矢印のように引き抜かれる。つまり、読み出し対象のメモリセルトランジスタＭＴは未書き込みであるにもかかわらず、ワード線ＷＬ２、ビット線ＢＬ０およびワード線ＷＬ０を経由して、読み出し対象ビット線ＢＬ０から電荷が引き抜かれる。

上記のように、１本のメモリストリングス１１について複数個のメモリセルトランジスタＭＴに書き込みを行った場合、読み出し動作において、図１６に矢印で示したような電荷の回り込み経路が存在してしまう。その結果、正常な読み出し動作が妨げられる。このため、書き込みするメモリセルトランジスタＭＴの個数は、１本のメモリストリングス１１について１個以下とする制約が必要である。

上記の書き込みの制約により、半導体記憶装置１の記憶容量は、メモリセルトランジスタの個数が同数のＮＡＮＤ型フラッシュメモリの記憶容量よりも少ない。以下に、半導体記憶装置１の記憶容量について説明する。

半導体記憶装置１では、１本のメモリストリングス１１はｎ＋１個のメモリセルトランジスタＭＴを有する。例えば、メモリセルトランジスタＭＴが、８通りのしきい値電圧を取り得ることで１個のメモリセルトランジスタに３ビット分の情報を記憶可能なＴＬＣ（Triple Level Cell）方式のＮＡＮＤ型フラッシュメモリのメモリセルトランジスタであるとする。このとき、ｎ＝９５とすると、ＮＡＮＤ型フラッシュメモリのメモリストリングスの１本あたりの記憶容量は、９６×３ = ２８８ビットである。一方、半導体記憶装置１では、９６個のメモリセルトランジスタＭＴのうち、高々１個のメモリセルトランジスタＭＴだけが書き込み可能である。このため、いずれのメモリセルトランジスタＭＴにも書き込まれていない状態を含めて、半導体記憶装置１のメモリストリングス１１は、９７通りの状態を取り得る。このとき、メモリストリングス１１の１本あたりの記憶容量はlog₂９７＝６．５９ビットである。つまり、半導体記憶装置１の記憶容量は、ＮＡＮＤ型フラッシュメモリに対して、６．５９／２８８（約１／４４）に低下する。

他の方式のメモリセルトランジスタについて一般化すると、半導体記憶装置１の記憶容量のビット数Ｍ１は、ＮＡＮＤ型フラッシュメモリの記憶容量のビット数をＭ０、ワード線の本数をＬとして、以下の式（１）で表される：

Ｍ１＝Ｍ０×｛log₂（Ｌ＋１）／（Ｌ×ｂ）｝ ・・・（１）

式（１）で、ｂは、１個のメモリセルトランジスタに記憶可能なビット数である。すなわち、１個のメモリセルトランジスタに１ビットのデータを記憶するＳＬＣ（Single Level Cell）方式のＮＡＮＤ型フラッシュメモリに使用するメモリセルトランジスタＭＴの場合は、ｂ＝１である。また、１個のメモリセルトランジスタに２ビット分、３ビット分、４ビット分の情報を記憶可能なＭＬＣ（Multi Level Cell）方式、ＴＬＣ方式、ＱＬＣ（Quadruple Level Cell）方式のＮＡＮＤ型フラッシュメモリのメモリセルトランジスタの場合は、ｂ＝２、３、４である。

なお、上記では、メモリセルトランジスタＭＴの１個ごとの書き込み動作や読み出し動作について説明した。しかし、一般的なＮＡＮＤ型フラッシュメモリと同様に、複数のビット線を同時に書き込み動作や読み出し動作の対象となるように制御することができる。これにより、同一のワード線に接続する複数のメモリセルトランジスタＭＴを同時に書き込み対象や読み出し対象にできる。つまり、ページ単位の書き込み動作や読み出し動作も可能である。

また、ブロックを最小単位として、ＯＴＰＲＯＭを実現する半導体記憶装置１に割り当てるブロックと、一般的なＮＡＮＤ型フラッシュメモリに割り当てるブロックを、１個のメモリチップの中で混在させることもできる。

以上に説明したように、第１の実施形態に係る半導体記憶装置１では、メモリセルアレイ１０が、ＮＡＮＤ型フラッシュメモリのメモリセルアレイと同様の構成である。すなわち、半導体記憶装置１は、ゲート絶縁膜１２０を絶縁破壊することで書き込みを行うアンチヒューズ型のＯＴＰＲＯＭとして、ＮＡＮＤ型フラッシュメモリを使用可能である。

一方、マスクＲＯＭは、製造工程で使用するマスクのパターンにより記憶データが決定するため、チップ製造前に記憶データの確定が必須である。更に、マスクＲＯＭの集積度は、ＮＡＮＤ型フラッシュメモリよりも低い。また、ＥＰＲＯＭは、フローティングゲート型の記憶素子を使用するため、データリテンション問題が生じる。更に、ＥＰＲＯＭの集積度は、ＮＡＮＤ型フラッシュメモリよりも低い。ｅＦｕｓｅメモリは、集積度がＮＡＮＤ型フラッシュメモリよりもきわめて低い。メモリの集積度と製造コストとは、相関関係を有する。このため、ＯＴＰＲＯＭとしてＮＡＮＤ型フラッシュメモリを利用する半導体記憶装置１によれば、集積度を高くし、且つ製造コストを低減することができる。

更に、半導体記憶装置１によれば、ゲート絶縁膜１２０を絶縁破壊することによりデータを記憶するため、再書き込みを防止できる。このため、セキュリティ上、記憶データの書き換え防止が必要な場合にも、半導体記憶装置１は有効である。また、ゲート絶縁膜１２０に電荷を保持する記憶方式ではないため、データリテンション問題が生じない。

したがって、半導体記憶装置１によれば、ＮＡＮＤ型フラッシュメモリと同等の製造コストで、再書き込みを防止し、データリテンション問題も起こらない大容量のＯＴＰＲＯＭを提供できる。

（第２の実施形態）
第２の実施形態に係る半導体記憶装置１では、周辺回路２０が、ゲート絶縁膜１２０が絶縁破壊に至る時間まで、書き込み対象のメモリセルトランジスタＭＴのゲート電極に破壊電圧を印加する。なお、破壊電圧の電圧値は、書き込み対象のメモリセルトランジスタＭＴのゲート電極とチャネル領域の間の耐電圧より小さくてよい。すなわち、破壊電圧を印加することにより発生する熱エネルギーによってゲート絶縁膜１２０に絶縁破壊が生じる時間に、破壊電圧の印加時間を設定する。なお、本実施形態の説明において、第１実施形態と同様の構成および動作については、重複する説明を省略する。

ゲート絶縁膜１２０に絶縁破壊が生じるメカニズムは、ゲート絶縁膜１２０に電圧を印加した際に電子が流れることで生じるエネルギー消費が熱に変化することで不可逆的な変化が起こることである。このため、第２の実施形態に係る半導体記憶装置１では、ゲート電極に電圧を印加する時間を延ばすことにより熱エネルギーの発生量を増やして、ゲート絶縁膜１２０に絶縁破壊を生じさせる。

図１７に、一般的なＮＡＮＤ型フラッシュメモリの書き込み動作における設定電圧と、第２の実施形態に係る半導体記憶装置１の書き込み動作における設定電圧を比較した表を示す。図１７では、書き込み対象のメモリセルトランジスタを、ビット線ＢＬ０とワード線ＷＬ０に関連付けられたメモリセルトランジスタＭＴである場合を示している。

図１７に示すように、書き込み対象ワード線に供給する設定電圧を、ＮＡＮＤ型フラッシュメモリの書き込み動作の設定電圧と同じにする（例えば、２０Ｖ）。そして、周辺回路２０が、プログラム時間ｔＰＲＯＧ（例えば、１０秒）にわたって、書き込み対象ワード線に設定電圧を供給する。すなわち、書き込み対象ワード線に、ＮＡＮＤ型フラッシュメモリの書き込み動作のプログラム時間ｔＰＲＯＧ（例えば、５００μ秒）と比較して長い時間にわたって電圧を印加する。これにより、書き込み対象のメモリセルトランジスタのゲート絶縁膜１２０に発生する熱エネルギーが増大し、ゲート絶縁膜１２０に絶縁破壊が生じる。

第２の実施形態に係る半導体記憶装置１によれば、第１の実施形態と同様に、ゲート絶縁膜１２０を絶縁破壊することによりデータを記憶するため、再書き込みを防止でき、データリテンション問題の生じないＯＴＰＲＯＭを提供できる。また、第２の実施形態に係る半導体記憶装置１によれば、ＮＡＮＤ型フラッシュメモリの書き込み動作で設定する電圧よりも高い電圧をワード線に発生させる機能を周辺回路２０が有さない場合にも、ゲート電極に絶縁破壊を生じさせることができる。

（その他の実施形態）
上記では、チャージトラップ型の記憶素子をメモリセルトランジスタＭＴとして３次元的に配列した例を示した。しかし、メモリセルトランジスタＭＴが他の構造であってよい。例えば、フローティングゲート型の記憶素子をメモリセルトランジスタＭＴとして２次元的に配列した構成であってもよい。

図１８に、フローティングゲート型の記憶素子の例を示す。図１８に示した記憶素子は、半導体基板１１１に形成したソース領域１１２とドレイン領域１１３との間のチャネル領域の上面に、トンネル酸化膜１１４、フローティングゲート１１５、ゲート酸化膜１１６および制御ゲート電極１１７を積層した構成である。図１８に示した記憶素子を半導体記憶装置１のメモリセルトランジスタＭＴに使用した場合は、チャネル領域と制御ゲート電極１１７との間を絶縁破壊する破壊電圧を、制御ゲート電極１１７に印加する。つまり、トンネル酸化膜１１４、フローティングゲート１１５、ゲート酸化膜１１６を絶縁破壊して、チャネル領域と制御ゲート電極１１７を電気的に接続する。

半導体記憶装置１および半導体記憶装置１を制御するコントローラ２を備えるメモリシステムの例を、図１９に示す。図１９に示したメモリシステムは、ホスト機器（図示略）から書き込み指示されたデータを保持し、また、データをホスト機器に送信する。

コントローラ２は、ホスト機器から命令を受け取り、受け取られた命令に基づいて半導体記憶装置１を制御する。具体的には、コントローラ２は、ホスト機器から書き込みを指示されたデータを半導体記憶装置１に書き込み、ホスト機器から読み出しを指示されたデータを半導体記憶装置１から読み出してホスト機器に送信する。半導体記憶装置１の書き込み対象のメモリセルトランジスタＭＴは、コントローラ２が指定する。

半導体記憶装置１とコントローラ２は、半導体記憶装置１とコントローラ２のインターフェース規格に従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、／ＲＢ、及びＩ／Ｏ＜７：０＞の各々について、バス３の個別の信号線を介して送受信を行う。信号／ＣＥは、半導体記憶装置１をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥがＨ（Ｈｉｇｈ）レベルである間に半導体記憶装置１に送信される信号Ｉ／Ｏ＜７：０＞がコマンドであることを半導体記憶装置１に通知する。信号ＡＬＥは、信号ＡＬＥがＨレベルである間に半導体記憶装置１に送信される信号Ｉ／Ｏ＜７：０＞がアドレスであることを半導体記憶装置１に通知する。信号／ＷＥは、信号／ＷＥがＬ（Ｌｏｗ）レベルである間に半導体記憶装置１に送信される信号Ｉ／Ｏ＜７：０＞を半導体記憶装置１に取り込むことを指示する。信号／ＲＥは、半導体記憶装置１に信号Ｉ／Ｏ＜７：０＞を出力することを指示する。信号／ＷＰは、データの書き込みの禁止を半導体記憶装置１に指示する。信号／ＲＢは、半導体記憶装置１がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号Ｉ／Ｏ＜７：０＞ は、例えば８ビットの信号である。信号Ｉ／Ｏ＜７：０＞ は、半導体記憶装置１とコントローラ２との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、およびデータＤＡＴを含む。データＤＡＴは、書き込みデータおよび読み出しデータを含む。

半導体記憶装置１は、コントローラ２が制御する。コントローラ２は、プロセッサ２０１、内蔵メモリ２０２、ホストインターフェース回路２０３、バッファメモリ２０４、およびメモリインターフェース回路２０５を備える。

プロセッサ２０１ は、コントローラ２全体の動作を制御する。プロセッサ２０１は、例えば、ホスト機器から受信したデータの読み出し命令に応答して、読み出し命令を半導体記憶装置１に対して発行する。この動作は、書き込みの場合についても同様である。また、プロセッサ２０１は、半導体記憶装置１からの読み出しデータに対して、種々の演算を実行する機能を有する。

内蔵メモリ２０２は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリであり、プロセッサ２０１の作業領域として使用される。内蔵メモリ２０２は、半導体記憶装置１を管理するためのファームウェア、および各種の管理テーブルなどを保持する。

ホストインターフェース回路２０３は、ホスト機器と接続し、ホスト機器との間のインターフェース規格に従った処理を実行する。ホストインターフェース回路２０３は、例えば、ホスト機器から受信した命令およびデータを、それぞれプロセッサ２０１およびバッファメモリ２０４に転送する。

バッファメモリ２０４は、コントローラ２が半導体記憶装置１およびホスト機器から受信したデータなどを一時的に保持する。バッファメモリ２０４は、例えば、半導体記憶装置１からの読み出しデータ、および読み出しデータに対する演算結果などを一時的に保持する記憶領域としても使用される。

メモリインターフェース回路２０５は、バス３を介して半導体記憶装置１と接続し、半導体記憶装置１との通信を実行する。メモリインターフェース回路２０５は、プロセッサ２０１の指示により、コマンドＣＭＤ、アドレスＡＤＤ、および書き込みデータを半導体記憶装置１に送信する。また、メモリインターフェース回路２０５は、半導体記憶装置１から読み出しデータを受信する。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、書き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…半導体記憶装置
１０…メモリセルアレイ
１１…メモリストリングス
２０…周辺回路
２１１…ロウデコーダ
２１２…ワード線駆動回路
２１３…ドレイン側選択ゲート線駆動回路
２１４…ソース側選択ゲート線駆動回路
２２１…カラムデコーダ
２２２…センスアンプ
１１０…柱状半導体
１２０…ゲート絶縁膜
１３０…電極層
ＢＬ…ビット線
ＷＬ…ワード線
ＭＴ…メモリセルトランジスタ

Claims (8)

1. メモリセルトランジスタが電気的に書き換え可能な不揮発性半導体記憶素子であるメモリセルアレイと、
   書き込み対象の前記メモリセルトランジスタのゲート電極に、前記ゲート電極とチャネル領域の間を絶縁破壊する破壊電圧を印加して、前記ゲート電極と前記チャネル領域を電気的に接続する書き込み動作を実行する周辺回路と
   を備える、半導体記憶装置。
2. 前記メモリセルトランジスタが、前記ゲート電極と前記チャネル領域の間に保持する電荷によってしきい値電圧が変化する不揮発性半導体記憶素子である、請求項１に記載の半導体記憶装置。
3. 前記破壊電圧の電圧値が、前記メモリセルトランジスタの前記ゲート電極と前記チャネル領域の間の耐電圧より大きい電圧値である、請求項１または２に記載の半導体記憶装置。
4. 前記破壊電圧の電圧値が、前記メモリセルトランジスタの前記ゲート電極と前記チャネル領域の間の耐電圧より小さく、且つ、
   前記破壊電圧の印加時間が、前記破壊電圧を印加することにより発生する熱エネルギーによって前記絶縁破壊が生じる時間に設定されている、請求項１または２に記載の半導体記憶装置。
5. 前記メモリセルアレイは、直列接続された第１のメモリセルトランジスタと第２のメモリセルトランジスタと選択トランジスタとを含むメモリストリングスを備え、
   前記メモリストリングスに接続されたビット線と、前記第１のメモリセルトランジスタに接続された第１のワード線と、前記第２のメモリセルトランジスタに接続された第２のワード線と、前記選択トランジスタに接続された選択ゲート線と、を更に備え、
   前記周辺回路は、前記第２のメモリセルトランジスタのデータを読み出す場合に、前記第２のワード線に所定の電圧を印加し、前記第１のワード線をフローティング状態とし、前記ビット線に所定の電圧を印加する、請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。
6. 前記メモリセルアレイが、複数個の前記メモリセルトランジスタと前記複数個の前記メモリセルトランジスタを選択する選択トランジスタとを直列接続した構成をそれぞれ有するメモリストリングスをマトリクス状に配置した構成である、請求項１乃至４のいずれか１項に記載の半導体記憶装置。
7. 前記破壊電圧が印加される前記メモリセルトランジスタが、１の前記メモリストリングスについて１個以下である、請求項６に記載の半導体記憶装置。
8. 前記メモリストリングスが、
   前記チャネル領域を有する柱状半導体と、
   前記柱状半導体の側面の周囲に配置された、電荷蓄積層を含むゲート絶縁膜と、
   前記ゲート絶縁膜の周りに前記柱状半導体の中心軸方向に沿って相互に離間して配置された、前記メモリセルトランジスタの前記ゲート電極に対応する複数の電極層と
   を備え、
   複数の前記電極層のうちの、書き込み対象の前記メモリセルトランジスタの前記ゲート電極に対応する前記電極層に前記破壊電圧を印加する、請求項７に記載の半導体記憶装置。

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