TWI490881B - 使用虛擬記憶胞以增加電荷陷入記憶體陣列之資料可靠度的非揮發性記憶體元件 - Google Patents

使用虛擬記憶胞以增加電荷陷入記憶體陣列之資料可靠度的非揮發性記憶體元件 Download PDF

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Description

使用虛擬記憶胞以增加電荷陷入記憶體陣列之資料可靠度的非揮發性記憶體元件
本發明是有關於一種積體電路記憶體元件，且特別是有關於一種非揮發性記憶體元件以及程式化非揮發性記憶體元件的方法。
非揮發性記憶體元件的其中一類包括電子可抹除可程式化唯讀記憶體(Electrically Erasable Programmable Read Only Memory，EEPROM)，其可用於嵌入式應用以及大量儲存應用等多項應用之中。在典型的嵌入式應用中，EEPROM元件可被用來儲存個人電腦或行動電話的程式碼，其例如會要求快速的隨機存取讀取時間。而典型的大量儲存應用則包括需要高容量及低價格的記憶卡應用。
EEPROM元件的其中一類包括反及(NAND)型快閃記憶體，相較於其他形式的非揮發性記憶體，其可提供較低的價格與較高的容量。圖1A是繪示傳統之包括數個反及型串列的快閃記憶體陣列1。其中，每個反及型串列包括數個EEPROM記憶胞，其各與偶奇位元線(即BL0_e，BL0_o，...，BLn_e，BLn_o)有聯繫。上述位元線連接至具有數個暫存器電路(即PB0，...，PBn)的頁暫存器2。每個EEPROM記憶胞包括一電荷陷入層(或浮動電閘電極)與一控制電閘電極，其電性連接至各自之字元線(WL0，WL1，...，WLn)。在讀取及程式化操作中，藉由將與串列選擇電晶體相關的串列選擇線(String Select Line，SSL)驅動至1伏特則可致能各反及串列。各個反及串列也包括各自之接地選擇電晶體，其電性連接至接地選擇線(Ground Select Line，GSL)。
如圖1B所示，圖1A之快閃記憶體陣列1中的EEPROM記憶胞可以是提供單一程式化狀態的記憶胞。僅提供單一程式化狀態的EEPROM記憶胞被視為單層式晶片(Single Level Cells，SLC)。特別是，單層式晶片可以支援被視為邏輯1儲存值的一抹除狀態，以及可支援被視為邏輯0儲存值的一程式化狀態。單層式晶片在抹除時例如會具有負的臨界電壓(Vth，例如-3V<Vth<-1V)，而在程式化時則具有正的臨界電壓(例如1V<Vth<3V)。如圖1C所示，藉由將位元線BL設定為邏輯值0(例如0伏特)，且令被選擇的EEPROM記憶胞為程式化電壓(Vpgm)，以及令串列中未被選擇的EEPROM記憶胞為通路電壓(Vpass)，便可到達程式化狀態。此外，透過將正向電壓(例如電源電壓Vdd)施於串列選擇線，以及將地電壓(例如0伏特)施於接地選擇線也可在程式化反及串列期間被致能。
再者，可藉由對被選擇的記憶胞執行讀取操作來偵測EEPROM記憶胞為程式化狀態或抹除狀態。如圖1D所示，當被選擇的記憶胞為抹除狀態且被選擇的字元線電壓(例如0伏特)大於被選擇之記憶胞的臨界電壓，反及串列將對預先充電位元線BL進行放電。然而當被選擇的記憶胞為程式化狀態，由於被選擇的字元線電壓(例如0伏特)小於被選擇記憶胞的臨界電壓且被選擇記憶胞保持截止(off)，因此對應的反及串列將提供一開放電路至預先充電位元線BL。其他方面的反及型快閃記憶體被Jung等人揭露於1997年11月的IEEE期刊(IEEE Journal of Solid-State Circuits,Vol. 32,No. 11,pp. 1748-1757)中，其標題為”A 3.3 Volt Single Power Supply 16-Mb Nonvolatile Virtual DRAM Using a NAND Flash Memory Technology”，其揭露內容茲此作為參考資料。電荷陷入快閃(Charge Trap Flash，CTF)記憶胞也已在Kang等人提出的美國專利(第7,126,185號)以及Sim等人提出的美國專利申請案(第2006/0171209號)中所揭露。
其他的反及型快閃記憶體被揭露於Lee提申的美國專利申請案第2007/0070699號，其標題為”Nonvolatile Semiconductor Memory Device Having Dummy Bit Line With Multiple Sections”，以及美國專利第6,611,460以及6,614,688號中。其中，美國專利申請案第2007/0070699號揭露一種快閃EEPROM元件，犧牲浮動閘極(floating gate)EEPROM記憶胞之反及串列以直接連接一般源極導線(Common Source Line，CSL)。快閃EEPROM元件也利用多個虛設位元段落作為袋域P型井區偏壓搭接線。此外，各反及型串列之串列選擇電晶體以及接地選擇電晶體可如LEE所提出的美國專利第6,881,626號之圖2、5至6，以及10所示(此專利的標題為”Method of Fabricating A Non-Volatile Memory Device With a String Select Gate”)，而Lee所提出的美國專利第6,858,906號亦茲此作為參考資料。
本發明實施例所述之積體電路記憶體元件係利用非揮發性記憶體陣列中記憶胞之多重(multiple)虛設串列。在部分實施例中，記憶胞包括多個電荷陷入記憶胞，且多重虛設串列同時包括主要與輔助虛設串列。特別的是，一個或更多的輔助虛設串列將被提供來增加主要虛設串列中記憶胞之電荷陷入層與標準記憶胞(其用以儲存在讀取與寫入操作期間所能存取的資料)之電荷陷入層之間電氣隔離(electrical isolation)的程度。所增加的電氣隔離在為了反應水平電荷傳遞(例如電洞傳遞)穿越記憶體陣列之電荷陷入層而改變其臨界電壓，進而造成不利地影響標準記憶胞時，避免潛在地過度抹除主要虛設串列中的記憶胞。
本發明的部分實施例包括一個半導體基底，其具有屬於第一電導率種類(例如P型)的井區，以及位於井區的非揮發性記憶體陣列。非揮發性記憶體陣列具有標準電荷陷入記憶胞之多個第一與第二反及串列，其係藉由電荷陷入記憶胞之主要虛設反及串列以及電荷陷入記憶胞之至少一個輔助虛設反及串列(其立即延伸以鄰接主要虛設反及串列)而彼此分隔。主要虛設反及串列包括電性連接井區的主要虛設位元線。在這些實施例中，主要虛設反及串列可包括一個具有屬於第一電導率種類(例如P型)之第一源極/汲極區域的串列選擇電晶體，進而與位於下方的井區組成非整流接面。屬於第一電導率種類的第一源極/汲極區域電性連接主要虛設位元線，以便主要虛設位元線可提供井區適當的偏壓，從而避免井區相對於周圍區域而電力浮動。串列選擇電晶體可包括屬於第二電導率種類(例如N型)的第二源極/汲極區域，從而與井區組成整流接面。在這個例子當中，因形成在串列選擇電晶體之電閘電極下的任何反轉層(inversion-layer)通道會組成一個具有屬於相反電導率種類之第一源極/汲極區域的整流接面，而串列選擇電晶體用以避免程式化主要虛設串列中的記憶胞。輔助虛設反及串列還可包括一個輔助虛設位元線，其電性連接至主要虛設位元線。
根據本發明另外的實施例，所提供之電荷陷入快閃(Charge Trap Flash，CTF)記憶體元件包括至少一個快閃記憶體陣列。快閃記憶體陣列包括電荷陷入記憶胞之至少一第一頁，其電性連接至第一字元線。電荷陷入記憶胞之第一頁包括多個可尋址記憶胞，其用以儲存在讀取操作中取回的資料，且包括多個立即鄰接非可尋址記憶胞，其用以儲存在讀取操作中無法取回的虛設資料。特別來說，上述立即鄰接非可尋址記憶胞包括主要虛設記憶胞以避免在將一頁資料寫入電荷陷入記憶胞之第一頁時被程式化，且包括至少一個輔助虛設記憶胞，其被每個將一頁資料寫入電荷陷入記憶胞之第一頁的操作所產生的虛設資料所程式化。上述輔助虛設記憶胞暫存出自可尋址記憶胞的主要虛設記憶胞，進而減少過度抹除主要虛設記憶胞能影響四周可尋址記憶胞之臨界電壓的可能性。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下將配合參考圖式以更完整地描述本發明，較佳的實施例將說明如下。然而本發明可以利用不同形式來據以實施，並不受限於下述實施例的內容。更確切地說，提供下述實施例係使本揭露內容完善且完整，並將本發明的範圍完全傳達至所與領域中具有通常知識者。而相同的標號表示相同或相似的元件，且訊號線及其上傳遞的訊號可用同樣的參考字元表示之。訊號可被同步且/或經過些許布林運算(例如反向)，而不會被視為不同的訊號。
圖2A及2D是依照本發明之第一實施例所繪示之非揮發性積體電路記憶體元件100的佈局圖與電路圖。記憶體元件100為非揮發性記憶體元件，可能包括非揮發性記憶胞之多重陣列(又稱之為區塊)。其中，記憶體元件100中的非揮發性記憶胞為電荷陷入電子可抹除可程式化唯讀記憶體(Electrically Erasable Programmable Read Only Memory，EEPROM)記憶胞，可利用多層電荷陷入絕緣層，然而也可利用其他類型的非揮發性記憶胞(例如浮動電閘類型)。所述之記憶體元件100中的非揮發性記憶胞陣列包括數個電荷陷入EEPROM記憶胞之反及(NAND)型串列，個別連接對應的位元線。位元線以標準位元線BL表示之，其與電荷陷入EEPROM記憶胞之標準反及型串列101相關，用以儲存寫入記憶體元件100或從記憶體元件100讀出的資料，以及虛設位元線。虛設位元線與電荷陷入EEPROM記憶胞之虛設反及型串列102及102’相關，在讀取操作皆為不可尋址因而對記憶體元件100的資料容量沒有貢獻。虛設位元線將以DBLa來表示，其代表與電荷陷入記憶胞之主要虛設反及型串列102相關的主要虛設位元線，而DBLb及DBLc則表示與一對電荷陷入記憶胞之輔助虛設反及型串列102’相關的輔助虛設位元線。這三個電荷陷入記憶胞之虛設反及型串列102及102’分隔了陣列左側所示之多個第一可尋址(標準)反及型串列101以及陣列右側所示之多個第二可尋址(標準)反及型串列101。
所述電荷陷入記憶胞之陣列與多區塊記憶體元件中(例如包括記憶體區塊MB(i-1)，MB(i+1)，...)記憶胞的第一記憶體區塊MBi相關。記憶胞的第一記憶體區塊MBi包括多個字元線(如WL0-WL31所示)、串列選擇線(String Select Line，SSL)，以及接地選擇線(Ground Select Line，GSL)。其中，串列選擇線在每個記憶胞串列的最上方電性連接各串列選擇電晶體(例如NMOS電晶體)各自的電閘電極，而接地選擇線在每個記憶胞串列的最下方電性連接各接地選擇電晶體(例如NMOS電晶體)各自的電閘電極。每個串列選擇電晶體包括一個源極/汲極區域，透過電力電導接孔110電性連接至個別的位元線BL。如圖2A特別標示的區域A以及圖2B的橫截面所示，在電荷陷入EEPROM記憶胞之主要虛設反及型串列102中，串列選擇電晶體的源極/汲極區域114藉由電導接孔110而電性連接位於鍍金屬(metallization，例如M1)其中一層的虛設位元線以及位於鍍金屬(例如M2)較高一層的金屬搭接線(metal strap)111。
圖2B是圖2A中線條2B至2B’之間的記憶體元件之橫截面。圖2B特別是繪示與第一記憶體區塊MBi相關之陣列中串列選擇電晶體之源極/汲極區域的橫截面。關於電荷陷入記憶胞的標準反及型串列以及電荷陷入記憶胞的輔助虛設反及型串列(其與虛設位元線DBLb、DBLc相關)，各源極/汲極區域為對應之NMOS電晶體的N型(例如N+)半導體區域113。這些源極/汲極區域(即N型半導體區域)113因各自之溝渠隔離區域112而彼此相互分隔。而這些溝渠隔離區域112彼此分散在袋域P型井區(PPWELL)14中。袋域P型井區14與其下之N+井區(例如N型外延層12)組成整流接面，其延伸至P型半導體基底10。相反地，虛設反及型串列中串列選擇電晶體的源極/汲極區域114為P型(例如P+)半導體基底，其與P型井區14組成非整流接面。
圖2C繪示電荷陷入EEPROM記憶胞之主要虛設反及型串列102的橫截面，與主要虛設位元線DBLa及上層金屬搭接線111有關。串列選擇電晶體與鄰接記憶體區塊MBi及MB(i+1)共享P+源極/汲極區域114，其提供主要虛設位元線DBLa以及金屬搭接線111直接的電性接點。直接的電性接點驅使記憶體控制電路(未繪示)經由金屬搭接線111與主要虛設位元線DBLa直接控制P型井區14的電壓電位。直接控制能避免P型井區14遭到區域性的浮動影響(即井電壓漂移)而可能改變周圍電荷陷入EEPROM記憶胞的臨界電壓。P+源極/汲極區域114與電荷陷入EEPROM記憶胞之各主要虛設反及型串列102的出現也避免當其他標準反及型串列101中各個橫排的記憶胞以及記憶體區塊MBi中的輔助虛設反及型串列102’在經歷程式化時，程式化主要虛設反及型串列102中的記憶胞。P+源極/汲極區域114藉由防止相關之串列選擇電晶體的標準操作，以限制程式化主要虛設反及型串列102中的記憶胞。
根據本發明的部分實施例，為了能以虛設資料程式化輔助虛設反及型串列102’中的電荷陷入EEPROM記憶胞，輔助虛設位元線DBLb及DBLc可以保持在一個固定的電壓位準(例如0伏特)，而虛設資料在對對應之記憶體區塊MBi執行一頁的讀取操作時是不可被讀取的。即使不希望受限於任何理論，主要虛設反及型串列102中的電荷陷入記憶胞缺乏在重複將一頁資料寫入各記憶體區塊MBi之橫列的操作期間經歷程式化的能力，最終將導致過度抹除記憶胞的情況。過度抹除的情況可能造成電荷陷入區域之記憶胞中可移植正向電荷載體(例如電洞)的累積以及電荷載體轉移至鄰接串列的記憶胞。據此，位於主要虛設反及型串列102之相對兩側的一對輔助虛設反及型串列102’用以做為實體暫存以移除及/或限制過度的電荷載體對標準反及型串列101中記憶胞之臨界電壓的影響。
圖3A是依照本發明之另一實施例所繪示之積體電路記憶體元件100’的佈局圖。圖3A中的記憶體元件100’與圖2A之記憶體元件100相似，然而圖3A中的主要虛設反及型串列102包括分段的主要虛設位元線。分段的位元線包括位元線段落DBLa1與DBLa2。位元線段落DBLa1被控制電路(未繪示)偏壓至固定電位，其電性連接至袋域P型井區14中的P+半導體源極/汲極區域114。如圖3A中特別標示的區域C所示，每個位元線段落DBLa1也連接對應的金屬搭接線111，其位於鍍金屬(例如M2)較高一層。此外，如圖3B至3C以及圖3A特別標示的區域B所示，位元線段落DBLa2藉由多層次導線電性連接至一般源極導線CSL與金屬搭接線143(其偏壓至固定的電壓位準，例如Vss)。一般源極導線CSL可以是有圖案的金屬導線，其延伸至N+半導體區域115的交錯序列及溝渠隔離區域112。基於這些電性連接，位元線段落DBLa1將被抹除電壓(例如+20伏特)所驅動，其將被轉移至袋域P型井區14，且輔助虛設位元線DBLb與DBLc以及與CTF記憶胞之標準串列有關的標準位元線在抹除記憶體元件100’的期間可以電性浮動。
圖4A、4B是依照本發明之又一實施例所繪示之積體電路記憶體元件100”的佈局圖。記憶體元件100”包括如圖3C所述之主要虛設位元線段落DBLa1，以及輔助虛設位元線段落DBLb1及DBLc1，其相互電性連接且偏壓至同樣電位如袋域P型井區14與P+源極/汲極區域114。位元線段落DBLa1、DBLb1及DBLc1可加上圖案，如圖4A中區域145所示之已加入段落，或如圖4B之區域146所示之利用金屬導線加入至鍍金屬的上層。同樣地，位元線段落DBLa2連接至一般源極導線CSL，並如圖所示可加入立即鄰接位元線段落DBLb2與DBLc2。根據這些電性連接，位元線段落DBLa1、DBLb1及DBLc1將被同樣的抹除電壓(例如+20伏特)所驅動，其在抹除記憶體元件100”的操作期間將被轉移至袋域P型井區14。此外，在抹除操作時與CTF記憶胞之標準串列相關之位元線會電性浮動。
據此，本發明之上述實施例包括一個具有至少第一頁電荷陷入記憶胞的快閃記憶體陣列，其電性連接至陣列第一橫排中的第一字元線。電荷陷入記憶胞的第一頁包括數個可尋址的標準記憶胞，用以儲存在讀取操作時所取回的資料，還包括數個立即鄰接非可尋址的虛設記憶胞，用以儲存在讀取操作時無法取回的虛設資料。上述立即鄰接非可尋址的記憶胞包括一主要虛設記憶胞，避免在執行將一頁資料寫入電荷陷入記憶胞之第一頁的操作時被程式化，因而受到發生過度抹除的影響，同時還包括至少一個輔助虛設記憶胞。上述輔助虛設記憶胞在執行將一頁資料寫入電荷陷入記憶胞第一頁的操作時，將被虛設資料程式化。
圖5A是依照本發明之一實施例所繪示之積體電路記憶卡200的方塊圖。記憶卡200包括記憶體控制器220以及快閃記憶體元件210，其可包括圖2A至2D、圖3A至3C以及圖4A至4B之記憶體元件100至100”中的各構件。快閃記憶體元件210藉由例如係傳統設計的記憶體介面電路225電性連接至雙向匯流排。如靜態隨機存取記憶體(Static Random Access Memory，SRAM)記憶體元件221等附加記憶體、處理單元(CPU)222，以及錯誤檢查與校正電路(ECC)224亦可連接至雙向匯流排。除此之外，快閃記憶體以及主處理器(未繪示)之間的溝通則可透過主處理器介面電路223來實現。圖5B繪示包括一記憶體子系統310的積體電路記憶體系統300。記憶體子系統310包括快閃記憶體元件311與記憶體控制器312，其將快閃記憶體元件311電性連接至雙向匯流排360。如圖所示，記憶體系統300更包括電性連接至雙向匯流排360的中央處理器(central processing unit，CPU)330、隨機存取記憶體(random access memory，RAM)340、使用者介面(user interface)250以及數據機320。
在圖示與說明書中，已揭露了本發明具有代表性的數個實施例，然而所使用的特定用語僅是就通稱及描述之意，並非用以限制本發明。本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1．．．快閃記憶體陣列
2．．．頁暫存器
BL0_e．．．偶位元線
BL0_o．．．奇位元線
PB0、PBn．．．暫存器電路
WL0、WL1、WL2、WL3、WLn-1、WLn、WL、WL29、WL30、WL31、WLm-2、WLm-1．．．字元線
SSL．．．串列選擇線
GSL．．．接地選擇線
Vth．．．臨界電壓
VREAD ．．．讀取電壓
BL．．．位元線
100、100’、100”．．．記憶體元件
101．．．標準反及型串列
102、102’．．．虛設反及型串列
DBLa．．．虛設位元線
DBLb、DBLc．．．輔助虛設位元線
MBi、MB(i-1)、MB(i+1)、MB(i+2)．．．記憶體區塊
A、B、C、145、146．．．區域
114．．．源極/汲極區域
110．．．電導接孔
111、143．．．金屬搭接線
2B、2B’、2C、2C’、3C、3C’、3B、3B’．．．線條
113．．．N型半導體區域
112．．．溝渠隔離區域
14．．．袋域P型井區
12．．．N型外延層
10．．．P型半導體基底
CSL．．．一般源極導線
SST．．．串列選擇電晶體
GST．．．接地選擇電晶體
M0、Mm-2、Mm-1．．．記憶胞
DBLa1、DBLa2、DBLb1、DBLb2、DBLc1、DBLc2．．．位元線段落
115．．．N+半導體區域
200．．．記憶卡
210、311．．．快閃記憶體元件
220、312．．．記憶體控制器
221．．．SRAM記憶體元件
222．．．處理單元
223．．．主處理器介面電路
224．．．錯誤檢查與校正電路
225．．．記憶體介面電路
300．．．記憶體系統
310．．．記憶體子系統
320．．．數據機
330．．．中央處理器
340‧‧‧隨機存取記憶體
350‧‧‧使用者介面
360‧‧‧雙向匯流排
圖1A是習知之一種具有反及型串列之EEPROM記憶胞的非揮發性記憶體元件的電路圖。
圖1B是說明習知之被抹除及被程式化的EEPROM記憶胞之相關臨界電壓的圖示。
圖1C是反及型串列之EEPROM記憶胞的電路圖，顯示程式化偏壓條件。
圖1D是說明習知之在從已抹除之EEPROM記憶胞以及已程式化EEPROM記憶胞中讀取資料的期間，反及型串列中的電流。
圖2A是依照本發明之一實施例所繪示之積體電路記憶體元件的佈局圖。
圖2B是圖2A中線條2B至2B’之間的記憶體元件之橫截面。
圖2C是圖2A中線條2C至2C’之間的記憶體元件之橫截面。
圖2D是圖2A之記憶體元件的電路圖。
圖3A是依照本發明之另一實施例所繪示之積體電路記憶體元件的佈局圖。
圖3B是圖3A中線條3B至3B’之間的記憶體元件之橫截面。
圖3C是圖3A中線條3C至3C’之間的記憶體元件之橫截面。
圖4A、4B是依照本發明之又一實施例所繪示之積體電路記憶體元件的佈局圖。
圖5A是依照本發明之一實施例所繪示之記憶卡的方塊圖。
圖5B是依照本發明之一實施例所繪示之記憶體系統的方塊圖。
100．．．記憶體元件
BL．．．位元線
WL0、WL1、WL2、WL29、WL30、WL31．．．字元線
SSL．．．串列選擇線
GSL．．．接地選擇線
DBLa．．．虛設位元線
DBLb、DBLc．．．輔助虛設位元線
MBi、MB(i+1)．．．記憶體區塊
A．．．區域
110．．．電導接孔
111．．．金屬搭接線
2B、2B’、2C、2C’．．．線條

Claims (18)

  1. 一種積體電路記憶體元件，包括：一半導體基底，包括屬於一第一電導率種類的一井區；以及一非揮發性記憶體陣列，位於該井區之中，該非揮發性記憶體陣列具有電荷陷入記憶胞之多個第一及第二反及串列(NAND string)，其係藉由經組態用以防止其中程式化資料的儲存之電荷陷入記憶胞之一主要虛設反及串列以及立即延伸以鄰接該主要虛設反及串列的電荷陷入記憶胞之一輔助虛設反及串列而彼此分隔，該主要虛設反及串列包括電性連接該井區的一主要虛設位元線，且該輔助虛設反及串列經組態用以在操作將資料寫入該輔助虛設反及串列時接收其中程式化資料。
  2. 如申請專利範圍第1項所述之積體電路記憶體元件，其中該主要虛設反及串列更包括一串列選擇電晶體，具有屬於該第一電導率種類的一第一源極/汲極區域，其與該井區組成一非整流接面，其中該主要虛設位元線電性連接該串列選擇電晶體的該第一源極/汲極區域。
  3. 如申請專利範圍第2項所述之積體電路記憶體元件，其中該串列選擇電晶體具有屬於一第二電導率種類的一第二源極/汲極區域，其與該井區組成一整流接面。
  4. 如申請專利範圍第1項所述之積體電路記憶體元件，其中該輔助虛設反及串列包括電性連接該主要虛設位元線的一輔助虛設位元線。
  5. 如申請專利範圍第4項所述之積體電路記憶體元件，其中該輔助虛設反及串列更包括一串列選擇電晶體，具有屬於一第二電導率種類的一第一源極/汲極區域，其與該井區組成一整流接面，並電性連接該輔助虛設位元線。
  6. 一種積體電路記憶體元件，包括：一非揮發性記憶體陣列，具有電荷陷入記憶胞之第一及第二輔助虛設反及串列，該第一及第二輔助虛設反及串列經組態用以在操作將資料寫入該第一及第二輔助虛設反及串列時接收其中程式化資料，其係藉由電荷陷入記憶胞之一主要虛設反及串列而彼此分隔，其中該主要虛設反及串列經組態用以防止其中程式化資料的儲存，該主要虛設反及串列包括一主要虛設位元線，其電性連接至與該第一及第二輔助虛設反及串列相關的第一及第二輔助虛設位元線。
  7. 如申請專利範圍第6項所述之積體電路記憶體元件，其中該主要虛設反及串列包括一N型金氧半導體(NMOS)串列選擇電晶體，其具有電性連接至該主要虛設位元線的一P型源極/汲極區域。
  8. 如申請專利範圍第6項所述之積體電路記憶體元件，其中該非揮發性記憶體陣列在一P型井區中延伸，其中該NMOS串列選擇電晶體的該P型源極/汲極區域與該P型井區組成一非整流半導體接面。
  9. 一種積體電路記憶體元件，包括：一井區，屬於一第一電導率種類；以及 一非揮發性記憶體陣列，位於該井區之中，該非揮發性記憶體陣列包括電荷陷入記憶胞之多個立即鄰接虛設反及串列，其個別具有彼此相互電性連接同時電性連接至該井區的一虛設位元線，該電荷陷入記憶胞之多個立即鄰接虛設反及串列包括電荷陷入記憶胞之至少一虛設反及串列，其經組態用以防止其中程式化資料的儲存，以及電荷陷入記憶胞之至少另一虛設反及串列，其經組態用以接收其中程式化資料。
  10. 如申請專利範圍第9項所述之積體電路記憶體元件，其中與該些立即鄰接虛設反及串列中的第一之該立即鄰接虛設反及串列相關的一串列選擇電晶體包括屬於該第一電導率種類的一第一源極/汲極區域，以及屬於一第二電導率種類的一第二源極/汲極區域。
  11. 如申請專利範圍第9項所述之積體電路記憶體元件，其中屬於該第一電導率種類的該第一源極/汲極區域與該井區組成一非整流接面，並電性連接至與該些虛設反及串列相關的該些虛設位元線。
  12. 如申請專利範圍第10項所述之積體電路記憶體元件，更包括：一共源極線，延伸跨越該井區；以及一多層次導線，延伸在該共源極線上且位於兩個虛設位元線之間。
  13. 一種積體電路記憶體元件，包括：一半導體基底，包括屬於一第一電導率種類的一井 區；以及一非揮發性記憶體陣列，位於該井區之中，該非揮發性記憶體陣列包括電荷陷入記憶胞之一主要虛設反及串列，該主要虛設反及串列經組態用以防止其中程式化資料的儲存，以及立即延伸以鄰接該主要虛設反及串列的電荷陷入記憶胞之至少一輔助虛設反及串列，該輔助虛設反及串列經組態用以接收其中程式化資料，該主要虛設反及串列包括電性連接該井區的一主要虛設位元線。
  14. 如申請專利範圍第13項所述之積體電路記憶體元件，其中該非揮發性記憶體陣列更包括電荷陷入記憶胞之多個第一反及串列，其係藉由該輔助虛設反及串列而與該主要虛設反及串列分隔。
  15. 如申請專利範圍第14項所述之積體電路記憶體元件，其中該非揮發性記憶體陣列更包括電荷陷入記憶胞之多個第二反及串列，且該主要虛設反及串列延伸在該些第一反及串列與該些第二反及串列之間。
  16. 如申請專利範圍第13項所述之積體電路記憶體元件，更包括：一共源極線，延伸跨越該井區；以及一多層次導線，延伸在該共源極線的一位置上，以鄰接該些輔助虛設反及串列至少其中之一。
  17. 一種電荷陷入快閃記憶體元件，包括：一快閃記憶體陣列，具有電荷陷入記憶胞之至少一第一頁，其電性連接一第一字元線，電荷陷入記憶胞之該第 一頁包括被組態的多個記憶胞以儲存在讀取操作中被取回的資料，以及被組態的多個立即鄰接記憶胞以儲存在讀取操作中未被取回的虛設資料，其中該多個立即鄰接記憶胞包括：一主要虛設記憶胞，其防止在將一頁資料寫入電荷陷入記憶胞之該第一頁時被程式化；以及至少一輔助虛設記憶胞，其在將該頁資料寫入電荷陷入記憶胞之該第一頁時被虛設資料程式化。
  18. 如申請專利範圍第17項所述之電荷陷入快閃記憶體元件，其中該些輔助虛設記憶胞包括位於該主要虛設記憶胞之相對兩側的一對輔助虛設記憶胞。
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