KR100977592B1 - 유전체 저장 엘리먼트를 사용하는 다중상태 비휘발성집적회로 메모리 시스템 - Google Patents
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Abstract
비휘발성 메모리 셀들은 메모리 셀이 채널 영역 상의 컨트롤 게이트(109, 110, 111)와 반도체 기판 표면(101)간에 샌드위치된 유전체 물질 저장 엘리먼트(107)에 저장되는 데이터에 상응하는 전하 레벨을 저장한다. 2 이상의 메모리 상태는 유전체 물질의 공통 영역에 저장되는 2 이상의 전하 레벨중의 하나에 의해 제공된다. 1 이상의 그러한 공통 영역은 각 셀에 포함된다. 일 형상에서, 2개의 그러한 영역들은 그들 사이에 위치한 셀렉트 트랜지스터를 포함하는 셀에서 인 접 소스 및 드레인 확산부(103, 104, 1050에 제공된다. 또 다른 형상에서, 메모리 셀 스트링의 NAND 어레이는 워드 라인(110)과 반도체 기판(100)사이에 샌드위치된 유전체층의 영역에 전하를 저장한다.
Description
본 발명은 유전성 물질 전하 저장 엘리먼트를 사용하는 비휘발성 플래시 EEPROM(Electrically Erasable and Programmable Read Only Memory) 셀 어레이의 유형에 관한 것이다.
오늘날, 특히 소형 카드 형태로 사용되고 있는 수많은 상업적으로 성공한 비휘발성 메모리 제품들이 있으며, 그 메모리 셀은 공통적으로 폴리실리콘 재료가 도핑된 전도성 플로팅 게이트를 가지며, 그 위에 전자 전하가 저장되는 데이터 상태의 레벨로 저장된다. 그러한 메모리 셀의 일반적인 형태는 소스와 드레인 확산부 사이에 "스플릿-채널(split-channel)"을 갖는다. 셀의 플로팅 게이트는 채널의 일부분에 위치되며 워드 라인(또한 컨트롤 게이트라 함)은 다른 채널 부분 뿐만 아니라 플로팅 게이트에 위치된다. 이는 직렬의 2개 트랜지스터를 지닌 셀을 효율적으로 형성하는 것으로, 플로팅 게이트상의 전하량과 워드 라인상의 전압의 조합을 지닌 하나(메모리 트랜지스터)가 채널의 부분을 경유할 수 있는 전류량을 제어하며, 다른 것(셀렉트 트랜지스터)은 홀로 게이트로서 역할을 하는 워드 라인을 갖는다. 워드 라인은 플로팅 게이트의 행(row) 위로 연재한다. 그러한 셀들의 예들, 메모리 시스템에서의 그 사용 및 그것들을 제조하는 방법이 미국 특허 제5,070,032호, 제5,095,344호, 제5,315,541호, 제5,343,063호, 제5,661,053호, 및 제6,281,075호에 제시되어 있으며, 이 특허들은 본문에 참조로 채용된다.
이러한 스플릿-채널 플래시 EEPROM 셀의 변형은 플로팅 게이트와 워드 라인간에 위치한 스티어링 게이트를 부가한다. 어레이의 각 스티어링 게이트는 워드 라인에 수직인 플로팅 게이트의 한개 열(column) 위로 연재한다. 효과는 선택된 셀을 판독 또는 프로그래밍할 때 동시에 2가지 기능을 실행해야 하는 것으로부터 워드 라인을 경감시키는 것이다. 2가지 기능은 (1) 셀렉트 트랜지스터의 게이트로서 역할을 하여, 셀렉트 트랜지스터를 턴 온 및 오프시키는 적절한 전압을 요구하는 것과, (2) 플로팅 게이트의 전압을 워드 라인과 플로팅 게이트간에 커플링하는 전계(캐패시티브)의 소정 레벨로 구동시키는 것이다. 이들 기능 모두를 최적 방식으로 단일 전압으로 실행하는 것이 종종 어렵다. 스티어링 게이트의 부가로, 워드 라인은 기능 (1)만을 실행하지만, 부가된 스티어링 게이트는 기능 (2)를 실행한다. 또한, 그러한 셀들은 소스측 프로그래밍으로 작동하며, 하위 프로그래밍 전류 및/또는 전압의 이점을 갖는다. 플래시 EEPROM 어레이에서 스티어링 게이트의 사용이 미국 특허 제5,313,421호, 제5,712,180호, 및 제6,222,762호에 개시되어 있으며, 이 특허들은 본문에 참조로 채용된다.
전술한 채용된 참조문헌들은 일반적으로 NOR 구성이라고 말하는 연결된 메모리 셀들을 갖는다. 개별 메모리 셀들은, 1개 또는 2개의 플로팅 게이트 저장 엘리 먼트를 가지며, 인접 셀들이 셀의 행에서 또한 연결되는 인접 비트 라인간에 연결된다. 하나의 비트 라인은 셀들의 한개 열의 소스 확산부와 셀들의 바로 인접 열의 드레인 확산부 모두에 연결되며, 여기서 가상 그라운드 어레이라 한다. 일반적으로 NAND 구성이라고 말하는, 어레이 아키텍쳐의 다른 유형에서, 8개, 16개 또는 그 이상의 메모리 셀들이 직렬로 서로 연결되며 셀렉트 트랜지스터가 스트링으로 개별 비트 라인과 공통 전위간에 연결된다. 그러한 어레이와 그 작동의 예가 미국 특허 제6,046,935호에 기술되어 있으며, 이 특허는 본문에 그대로 참조로 채용된다.
전자들을 기판으로부터 플로팅 게이트에 게이트 유전체를 통하여 주입하기 위한 다양한 프로그래밍 기술들이 있다. 가장 일반적인 프로그래밍 메카니즘은, 브라운(Brown) 및 브루어(Brewer)의 "Nonvolatile Semiconductor Memory Technology", IEEE Press, 섹션 1.2, 페이지 9-25(1995)에 발행된 책에 기술되어 있으며, 이 섹션은 본문에 참조로 채용된다. "Fowler-Nordheim tunneling"(섹션 1.2.1)라는 기술은, 컨트롤 게이트와 기판 채널간의 전압차에 의해 설정되는 높은 전계의 영향하에 전자들이 플로팅 게이트 유전체를 통하여 터널링하게 한다. 또 다른 기술, 즉 "hot-electron injection"(섹션 1.2.3)이라는 드레인 영역에서의 채널 고온 전자 주입은 전자들을 셀의 채널로부터 셀의 드레인에 인접한 플로팅 게이트의 영역으로 주입시킨다. "source side injection"(섹션 1.2.4)이라는 또 다른 기술은 드레인으로부터 떨어진 채널의 영역에서 전자 주입을 위한 조건을 야기하는 방식으로 메모리 셀 채널의 길이를 따라 기판 표면 전위를 제어한다. 소스측 주입(source sice injection)은 카미야(Kamiya) 등의 "EPROM Cell with High Gate Injection Efficiency", IEDM Technical Digest, 1982, 페이지 741-744의 논문, 및 미국 특허 제4,622,656호와 제5,313,421호에 또한 기술되어 있으며, 이 논문과 특허가 본문에 참조로 채용된다. "ballistic injection"이라는 다른 프로그래밍 기술에서, 높은 전계가 짧은 채널내에 발생되어 전자들을 전하 저장 엘리먼트로 직접 가속시키는데, 이는 오구라(Ogura) 등의 "Low Voltage, Low Current, High Speed Program Step Split Gate Cell wih Ballistic Direct Injection for EEPROM/Flash", IEDM 1998, 페이지 987-990에 기술되어 있으며, 이 논문이 본문에 참조로 채용된다.
메모리 셀들을 소거하기 위해서 전하를 플로팅 게이트에서 제거하는 2가지 기술이 상기된 메모리 셀 어레이의 2가지 유형 모두에서 사용된다. 한가지 기술은, 전자들을 플로팅 게이트와 기판간의 유전체층의 일부분을 통하여 터널링하게 하는 적절한 전압을 소스, 드레인, 기판 및 기타 게이트(들)에 인가하여 기판을 소거하는 것이다.
다른 소거 기술은 전자들은 플로팅 게이트에서 다른 게이트로 게이트들간에 위치한 터널 유전체층을 통하여 전달하는 것이다. 상기된 셀의 제 1 유형에서, 제 3 게이트가 그 목적을 위해 제공된다. 상기된 셀의 제 2 유형에서, 이는 스티어링 게이터의 사용 때문에 이미 3개의 게이트를 구비하며, 플로팅 게이트는 제 4 게이트를 부가할 필요없이 워드 라인으로 소거된다. 이러한 후자 기술은 제 2 기능이 워드 라인에 의해 실행되도록 부가하더라도, 이러한 기능들이 서로 다른 시간에 실행되어, 2가지 기능을 수용하기 위해 절충할 필요성을 회피시킨다.
일정한 사이즈의 메모리 카드 및 기타 유형의 패키지의 저장 용량을 증가시키기 위해서, 또는 용량을 증가시키고 사이즈를 감소시키기 위해서, 실리콘 기판의 영역에 저장될 수 있는 디지털 데이터의 량을 증가시키는 것이 지속적으로 요구된다. 데이터의 저장 밀도를 증가시키는 한가지 방법은 메모리 셀당 1비트 이상의 데이터를 저장하는 것이다. 이는 플로팅 게이트 전하 레벨 전압 범위의 윈도우를 2개 이상의 상태로 분할함으로써 달성된다. 4가지 상태의 사용은 각 셀이 2비트의 데이터를 저장하게 하며, 16개 상태를 지닌 셀은 4비트의 데이터 등을 저장한다. 다중 상태 플래시 EEPROM 구조 및 작동이 미국 특허 제5,043,940호 및 제5,172,338호에 기술되어 있으며, 이 특허들은 본문에 참조로 채용된다.
또한, 증가된 데이터 밀도는 상기 메모리 셀 및/또는 전체 어레이의 물리적인 크기를 저감함으로써 달성된다. 집적 회로의 크기를 감축하는 것은 보다 소형의 형상 크기를 실행하는 시간에 대한 프로세싱 기법의 개선으로서 모든 유형의 회로를 위해 폭넓게 수행된다. 다만, 여기에는 설정 회로 레이아웃이 단순한 마이크로화를 거쳐 치수조정함에 따라 축소되는 범위에 대한 한정이 있기 때문에, 하나 이상의 형상이 보다 적은 면적을 취하도록 셀의 재설계를 위한 많은 노력이 지향되게 되는 것이다.
더욱이, 데이터 저장 밀도를 더욱 증대하기 위한 메모리 셀의 다른 설계가 실시되고 있다. 하나의 예는 개별 플로팅 게이트 상에서 다중 상태의 저장을 조작하는 NOR 구성에서 접속된 듀얼 플로팅 게이트 메모리 셀이다. 이러한 유형의 셀에서, 2개의 플로팅 게이트가 이들 사이에 셀렉트 트랜지스터를 갖는 소스 및 드레인 확산 사이에서 그의 채널에 포함된다. 스티어링 게이트는 플로팅 게이트의 개별 컬럼(열, column)을 따라 포함되고, 워드 라인은 플로팅 게이트의 개별 로우(행, row)를 따라 상부에 제공된다. 판독이나 프로그래밍을 위해 설정 플로팅 게이트의 엑세스 시, 관련 플로팅 게이트를 갖는 셀의 다른 플로팅 게이트 상의 스티어링 게이트는 어떠한 전하 레벨이 존재하든지 간에 다른 플로팅 게이트 하부의 채널을 턴온하도록 충분히 높게 상승된다. 이것은 상기 동일 메모리 셀에서 관련 플로팅 게이트를 판독 또는 프로그래밍함에 있어서 주요인자로서의 다른 플로팅 게이트를 효과적으로 소거한다. 예를 들면, 그의 상태를 판독하는 데 사용된 셀을 흐르는 전류량은 상기 동일 셀에서 다른 플로팅 게이트를 갖는 것을 제하고는 관련 플로팅 게이트에 대한 전하량의 함수이다. 이러한 셀 어레이 아키텍쳐, 제조 및 작동 기법의 일 예는 미국 특허 제 5,712,180호(도 9+)에 기재되어 있으며, 이 특허는 참조(이하, 듀얼 저장 소자 셀라 함)로서 본문에 병합되어 있다.
플래시 EEPROM 시스템에서 활용되는 다른 유형의 메모리 셀은, 비휘발성 방식으로 전하를 저장하도록 전도성 플로팅 게이트의 적소에 비전도성 유전 재료를 사용한다. 이러한 셀은 찬(Chan) 등에 의한 논문(True Single-Transistor Oxide-Nitride-Oxide EEPROM Device, IEEE Electron Device Letters, Vol. EDL-8, No. 3, March 1987, pp. 93-95)에 기재되어 있다. 실리콘 산화물로 형성된 삼중층 유전체, 실리콘 질화물 및 실리콘 산화물(ONO)은 상기 메모리 셀 채널 상부에 반도체 기판 표면과 전도성 제어 게이트 사이에 개재된다. 이 셀은 이들이 제한 영역에서 트랩 저장되는, 상기 셀 채널로부터 상기 질화물에 전자를 주입함으로써 프로그램 된다. 이러한 저장 전하는, 검출 가능한 방식으로 상기 셀의 채널 일부의 스레스홀드 전압을 변동한다. 상기 셀은 상기 질화물에 핫 홀(hot holes)을 주입함으로써 소거된다. Nozaki 저서, 도핑처리된 폴리실리콘 게이트가 개별 셀렉트 트랜지스터를 형성하도록 상기 메모리 셀 채널의 일부 이상으로 연재하는 스플릿-게이트(split-gate) 구성에서의 유사 셀을 기재하고 있는 반도체 디스크 어플레케이션(IEEE Journal of Solid-State Circuits, Vol. 26, No. 4, April 1991, pp. 497-501)을 위한 MONOS 메모리 셀을 갖는 1-Mb EEPROM 참조. 전술한 2가지 논문은 이러한 참조문으로 본문에 병합되어 있다. 브라운과 브뤼어에 의해 편저된 책자의 섹션 1.2에 대한 참조에 따라 상술한 프로그래밍 기법은 유전성 전하-트래핑 장치에 적용 가능하도록 상기 섹션에 기재되어 있다.
본문에 병합된 참조서, 미국 특허 제 5,851,881호에는 이러한 유전성 게이트로 되는 하나와 전도성 플로팅 게이트로되는 다른 하나인, 상기 메모리 셀의 채널 상부에 상호 인접하여 위치설정된 2개의 저장 소자의 용도가 기재되어 있다. 데이터의 2 비트는 하나는 상기 유전 게이트에, 다른 하나는 플로팅 게이트에 저장된다. 상기 메모리 셀은, 2개의 상위 전하 레벨 영역 중 하나에 2개의 게이트 각각을 프로그래밍함에 따라 2개의 저장 상태 중 하나의 상태를 나타내는, 4개의 상위 스레스홀드 레벨 조합 중 하나에 프로그래밍된다.
개별 셀에 2개의 비트를 저장하기 위한 다른 어프로치는, 에이탄 저서(Eitan et al., NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell, IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545)에 의해 기재되어 있다. ONO 유전층은 소스 및 드레인 확산 사이의 채널을 가로질러 연재한다. 하나의 데이터 비트를 위한 전하는 상기 드레인에 인접한 유전층에 영역 배치되고, 다른 데이터 비트를 위한 전하는 상기 소스에 인접한 유전층에 영역 배치된다. 멀티-스테이트 데이터 저장(storage)은 상기 유전층 내의 공간 분리된 전하 저장 영역의 2진 상태를 개별 판독함에 따라 획득된다.
본 발명은 함께 또는 별개로 구현되는 2개의 주요 양태를 포함한다. 하나의 제1 양태는 전도성 플로팅 게이트보다는 유전성 전하 저장 소자를 사용하는 비휘발성 메모리 셀 구조를 지향한다. 다른 주된 양태는 메모리 셀 트랜지스터의 채널 상의 유전성 전하 저장 소자를 가로지르는 영역을 포함한 하나 이상의 제한된 2개 이상의 검출 가능한 레벨 중 하나에서의 전하의 저장(storage)을 지향하는 것이다. 따라서, 데이터의 하나 이상의 비트는 상기 채널의 일부 상의 유전체의 단일 국부 영역 내에 저장되게 된다. 상기 채널의 길이를 따라 상호 간격진, 2 이상의 이러한 독립적으로 프로그램 가능한 전하 저장 영역은, 데이터의 하나 이상의 비트가 각각의 이러한 영역에 저장되는 이러한 셀들의 어레이의 개별 메모리 셀에 제공된다.
본 발명은 배경 기술에서 상술한 바와 같은, 이전의 대다수의 플래시 메모리 시스템에서 구현될 수 있다. 이전의 메모리 셀 어레이는 저장 소자로서의 전도성 플로팅 게이트를 활용함에 있어, 전하 트래핑 유전 재료는 상기 플로팅 게이트 대용으로 된다. 유전성 저장 소자를 갖는 이러한 비휘발성 메모리 시스템을 마련 및 작동하는 방법은 전도성 플로팅 게이트 카운터파트(counterparts)와 아주 유사하 다. 전하는 유전성 저장 재료를 교차하여 이동하지 않기 때문에, 상기 유전체는 메모리 셀의 다중 행렬을 교차하여, 메모리 셀 어레이의 대부분의 다른 영역을 초과하여 연재하게 된다. 그러나, 상기 메모리 셀은 셀렉트 트랜지스터를 포함함에 있어, 게이트 유전체는 상기 전자 저장 재료를 위한 셀렉트 트랜지스터 내에 대용된, 일 실시예 내에 있다.
2 이상의 전자 저장 소자는 상기 메모리 셀 채널의 길이를 따르는 2 이상의 개별 부분에서의 기판 표면을 교차하여 전위의 독립 제어를 가능케 하는 게이트 구조를 구비한, 각각의 메모리 셀의 저장 유전체 내에 제공된다. 하나 또는 2개의 독립적 프로그램 및 판독 전하 저장 영역은 각각의 유전성 전자 저장 소자 내에서 사용된다. 따라서 소거/프로그래밍 사이클 증분수에 따라 발생하는, 전자가 주입되는 상기 유전체 영역의 확대 또는 이동은, 상기 동일한 메모리 셀 내의 인접한 영역에 영향을 미치지 않게 되는 것이다. 이것은 상기 메모리가 견뎌내는 소거/프로그래밍 사이클 수를 증가시키고, 이에 따라 유효 수명이 늘어나게 되는 것이다.
특정 실시예에서, 배경기술에서 상술된 듀얼 저장 소자 셀은 상기 메모리 셀의 2개의 플로팅 게이트 각각을 대용하는 전하-저장 유전체를 구비한다. 이러한 유전체는 소스 및 드레인 사이의 메모리 셀의 채널 전반에 걸친 2개의 기능적으로 분리되는 전하 저장 소자를 형성하도록 상기 대용체와 전도성 스티어링 게이트 사이에 개재되어 있다. 전하의 하나의 영역은 비록, 2개의 이러한 영역이 전하 저장 밀도에서의 추가 증분을 확보하는데 교호 사용되더라도, 셀렉트 트랜지스터의 대향측의 셀 채널의 길이를 다라 배열되는 이러한 2개의 저장 소자 각각에 저장됨이 바람 직하다. 하나의 영역에서의 전하 레벨은 그 영역 아래의 셀 채널의 길이의 일부의 스레숄드 레벨에 영향을 미친다. 2 이상의 이러한 전하 레벨 및 이에 따른 2 이상의 다른 스레스홀드 레벨은 메모리 셀 각각의 2개의 전하 저장 영역 각각으로 프로그래밍하기 위해 획정된다. 어드레스된 셀의 2개의 전하 저장 영역 중 선정된 하나의 프로그래밍 및 판독은 상기 셀렉트 트랜지스터를 턴온하여 다른 채널부 강 전도성을 구동함에 따라 듀얼 플로팅 게이트 시스템에서와 같은 방식으로 달성된다. 이것은 소스, 드레인 및 게이트에 놓여지는 전압에 응답하여 상기 어드레스된 셀의 지정 전하 저장 영역을 제공한다. 상기 전하 저장 유전체가 플로팅 게이트를 위해 대용되는 듀얼 저장 소자 셀 어레이의 특정 실예는 미합중국 특허 제 6,091,633, 6,103,573 및 6,151,248호, 및, "Non-volatile Memory Cell Array having Discontinuous Source and Drain Diffusions Contacted by Continuous Bit Line Conductors and Methods of Forming" 제하의 유안 등에 의한 미국특허출원 제 09/667,344호(2000.09.22)와, "Non-Volatile Memory Cells Utilizing Substrate Trenches" 제하의 하라리 등에 의한 미국특허출원 제 09/925,134호(2001.08.08), 및 "Scalable Self-Aligned Dual Floating Gate Memory Cell Array and Methods of Forming the Array" 제하의 유안 등에 의한 미국특허출원 제 09/925,102호(2001.08,08)에 개시되어 있으며, 이들 특허 및 특허출원은 참조문으로 전체적으로 병합되어 있다.
듀얼 저장 소자 셀의 추가 발명 양태는 전하 저장 영역이 활용된 각각의 메모리 셀의 지정 게이트 하에서의 제3 유전성 전하 소자를 제공함을 포함한다. 이는 각각의 전하 저항 영역이 2 상태(2진 연산)로 조작될 대 각각의 메모리 셀에서 데이터의 3 비트가 저장되도록 하되, 만일 소정 또는 모든 전하 저장 영역이 2개 상태 이상으로 조작된다면 그 이상의 데이터는 단일 셀에 저장된다. 게다가, 제어(스티어링) 게이트 라인의 폭을 획정하도록 마스크에서의 유전성 스페이서를 채용하는 메모리 셀 어레이 제조 공정은 상기 어레이의 데이터 저장 밀도를 증대하도록 상기 메모리 셀의 1 차원을 저감하도록 선택적으로 활용된다.
다른 특정 예에서, NAND 어레이는 유전층의 저장 소자 영역에 의해 대체되는 메모리 셀 플로팅 게이트를 구비한다. 이러한 유전체는 워드 라인과 기판 표면 사이에 개재된다. 반면, 상기 어레이는 본문에 참조로 병합된 미국특허출원 제 09/893,277호(2001.07.27)에 개시된 바와 같이 연산된다. 각각의 저장 소자 영역은 2개 이상의 전하 레벨을 저장하도록 연산됨으로써, 각각의 이러한 영역에서의 데이터의 하나 이상의 비트를 저장하게 되는 것이다.
NAND 어레이의 개선은 NAND 메모리 셀 스트링의 길이에 따른 인접한 워드 라인과 저장소자 사이에서 기판에 통상의 금속 소스 및 드레인 영역을 제거한다. 대신에, 상기 워드 라인과 전하 저장소자는 상기 NAND 스트링에 따라 상기 전하 저장소자의 밀도를 부분적으로 배증하는 방식으로 보다 더 밀접하게 패킹화된다. 즉, 부가적인 워드 라인과 전하 저장소자는 메모리 셀의 NAND 스트링에서의 소스 및 드레인 확산에 의해 점유되는 일련의 스페이스 내에 위치설정된다. 이러한 개선된 어레이는 메모리 셀 소스와 드레인 영역을 갖는 NAND 어레이와 같은 방식으로 작동된다.
본 발명의 부가적인 양태, 이점 및 특징은 첨부 도면과 연관하여 판독되는 후술의 실험예의 기재 내용에 포함되어 있다.
도 1은 메모리 셀 어레이의 일 실시예를 나타낸 평면도,
도 2a 및 2b는 개별 선 Ⅰ-Ⅰ,Ⅱ-Ⅱ에 따른 단면도,
도 3은 하나의 메모리 셀과 셀 양단의 양태 임계 전압 특성을 도시한 도 2a의 단면 확대도,
도 4는 4 상태에서 작동되는 도 3의 메모리 셀에 대한 일련의 양태 전류-전압 특성 곡선,
도 5는 도 3에 도시된 메모리 셀의 등가 전기 회로도,
도 6a 및 도 6b는 트랩 전하를 위해 메모리 셀에 채용되는 2개의 상위 특정 유전 자재를 나타낸 도면,
도 7은 제2 실시예에 따른 메모리 셀 어레이의 평면도,
도 8a 및 8b는 개별 선 Ⅲ-Ⅲ, Ⅳ-Ⅳ에 따른 도 7의 어레이 단면도,
도 9는 하나의 메모리 셀과, 셀 양단의 양태 임계 전압 특성을 나타낸 도 8a의 확대도,
도 10은 제3 실시예에 따른 메모리 셀 어레이의 평면도,
도 11a 및 11b는 개별 선 Ⅴ-Ⅴ, Ⅵ-Ⅵ에 따른 도 10의 어레이의 단면도,
도 12는 하나의 메모리 셀과, 셀 양단의 양태 임계 전압 특성을 나타낸 도 11a의 단면 확대도,
도 13은 도 11a에 나타낸 메모리 셀의 변형예를 도시한 단면도,
도 14는 도 11a에 나타낸 바의 변형예와 함께, 선 Ⅴ-Ⅴ에 따른 도 10의 어레이 단면도,
도 15는 하나의 메모리 셀과 셀 양단의 양태 임계 전압 특성을 나타낸 도 14의 단면 확대도,
도 16은 도 10 내지 15에 예시된 어레이의 하나의 게이트 연결 실시예의 개략적인 도표,
도 17 내지 20은 도 10 내지 15에 나타낸 메모리 셀을 형성하기 위한 하나의 공정을 예시한 단면도,
도 21은 상기 제1, 제2 및 제3 실시예에 따른 메모리 셀 어레이가 구현되는 플래시 EEPROM 시스템을 구성하는 블록도,
도 22는 제4 실시예에 따른 메모리 셀 어레이의 평면도,
도 23a 및 23b는 개별 선 Ⅶ-Ⅶ, Ⅷ-Ⅷ에 따른 도 15의 어레이의 단면도,
도 24는 제4 실시예의 메모리 셀의 스트링에 대한 전기적 등가 회로,
도 25a, 25b 및 25c는 도 15 내지 17에 예시된 타입의 메모리 어레이를 형성하기 위한 공정을 나타낸 도면,
도 26a, 26b, 26c 및 26d는 도 22 내지 24에 예시된 타입의 메모리 어레이를 형성하기 위한 타 공정을 예시한 도면,
도 27은 제5 실시예에 따른 메모리 셀 어레이의 평면도,
도 28은 선 Ⅹ-Ⅹ에 따른 도 27의 어레이의 단면도,
도 29a 및 29b는 제1 프로세싱 실시예의 단계들을 나타내는, 선 Ⅹ-Ⅹ에 따른 도 27의 어레이의 단면도,
도 30a 및 30b는 제2 프로세싱 실시예의 단계들을 나타내는 선 Ⅹ-Ⅹ에 따른 도 27의 어레이의 단면도, 및
도 31은 제4 및 제5 실시예에 다른 메모리 셀 어레이가 구현되는 플래시 EEPROM을 구성하는 블록도.
여러의 특정 메모리 셀 구성은 도면을 참조하여 기재되어 있다. 이들 각각에서, 전하는 전도성 게이트와 기판 사이에 위치되는 전하 트래핑 유전체의 적어도 하나의 영역에 저장된다. 이들 메모리 셀 실시예는, 데이터 중 하나의 비트가 개별 전하 저장 영역 내에 저장되는 2진 모드와, 데이터 중 하나 이상의 비트가 개별 전하 저장 영역에 저장되는 다중-상태 모드 중 어느 하나에서 작동된다.
제1 메모리 셀 실시예(도 1 내지 도 6)
셀의 2차원 배열에서 수개의 셀은 도 2a 및 2b에 나타낸 직교 단면과 함께 평면도에서의 도 1에 예시되어 있다. 세장형, 병렬 소스 및 드레인 확산(103, 104 및 105)은, y 방향에서 연재하여 x 방향에서 일정거리 간격진 길이를 갖는 길이 반도체 기판(100)의 표면(101)에서 형성된다. 전하 충전 자재를 포함하는 유전층(107)은 기판 표면(101) 상에 형성된다. 세장형 병렬 도전성 제어 게이트(109, 110 및 111)는 x 방향으로 연재하여 y 방향으로 간격진 길이를 갖는다. 이들 게이트는 전형적으로 도프처리된 폴리실리콘 재질로 이루어진다.
이러한 단순 구조를 갖는 상기 전하 저장 소자(이점들 중 하나)는 상기 소스와 드레인 확산(103 내지 105) 사이와, 상기 제어 게이트(109 내지 111)와 기판 표면(101) 사이에 개재된 유전층(107)의 영역들이다. 이들 저장 소자 영역은 도 1에서 크로스 해칭처리되어 있다. 상기 전하 트래핑 자재는작동 가능한 메모리 셀을 구현하도록 이들 영역에서만 위치설정될 필요성이 있되, 전체 메모리 셀 어레이에 걸쳐서 용이한 구조의 임의의 다른 부분 전체에 걸쳐 연재되는 것이 좋다.
이러한 메모리 셀 어레이는 플로팅 케이트를 활용하는 유형의 플래시 EEPROM 어레이들을 마련하기 위해 특별히 개발된 표준형 프로세싱 기법에 의해 구성된다. 주요 프로세싱 단계는 이온이 상기 소스 및 드레인 영역(103 내지 105)에 이식되는 기판 표면 상에 이온 임플란트 마스크를 형성하는 단계를 포함한다. 이러한 마스크는 제거되고 상기 유전층(107)은 전체 어레이에 걸쳐 형성된다. 도핑처리된 폴리실리콘 또는 폴리시드와 같은 도전성 재질로 된 층은, 상기 유전체(107), 그의 상면에 형성된 식각 마스크 및, 상기 제어 게이트(109 내지 111)를 떠나도록 상기 마스크를 통해 에칭되는 폴리 실리콘이다. 폴리실리콘의 경우, 이들 제어 게이트는 도프처리된 폼(form)에서 상기 폴리실리콘을 초기에 증착하거나 또는 상기 세장형 스트립(109 내지 111)으로 분리되기 이전에 이온을 주입함에 따라 계속적으로 도포처리함에 따라 전도체를 이루도록 도핑처리된다. 상기 폴리실리콘이 에칭되면, 이들 영역이 상기 메모리의 조작에서 불필요해짐에 따라, 상기 제어 게이트(109 내지 111) 하에서 상기 유전층(107)의 스트립을 떠나도록 에칭되는 영역에서의 층(107)은 제거된다. 최종적으로 다른 주입은, 인접하는 열의 셀들 사이에서 전기적 절연 성을 증대하도록, 마스크와 같은 상기 제어 게이트를 사용하여, 상기 제어 게이트 스트립(109 내지 111) 사이에서 상기 기판 내로 이루어진다.
이러한 어레이의 프로그래밍 및 전하 유지는, 단일 메모리 셀을 포함하여 도 2a의 일부를 확대한 도 3에 예시되어 있다. 프로그래밍은 배경 기술에서 상술된 채널 핫-일렉트론 인젝션 기법에 의해 획득된다. 적정 전압이 기판(100), 소스(104), 드레인(105) 및 제어 게이트(110) 상에 놓여지면, 전자들은 상기 드레인(105)에 인접한 상기 유전층(107) 내의 영역(115) 내로 분사되도록 충분하게 상기 소스로부터 상기 드레인을 향해 상기 셀 채널 내에서 가속화된다. 실제 프로그래밍 전압은 상기 어레이 구조의 세부 사항에 따라 달라지지만, 기판(100): 0 볼트; 소스(104): 0 볼트; 드레인(105): 5 볼트; 및 제어 게이트(110): 8 볼트가 바람직하다.
바람직한 프로그래밍 기법은 상기 배경 기술에서 상술된 참조문에 기재된 바와 같이 도전성 플로팅 게이트를 갖는 플래시 EEPROMs의 기술을 따른다. 이들 프로그래밍 전압의 순시 펄스는 다수의 셀에 병렬로 주기적으로 인가되고, 상기 셀의 프로그램화된 상태는 프로그래밍 펄스들 사이 내에서 판독된다. 개별 셀이 그의 프로그램 레벨에 도달하면, 이 셀에 대한 프로그래밍 펄스의 인가가 종료된다. 상기 소스 및 드레인 확산은 인접하는 컬럼 내의 셀들 사이에서 공유되어, 플로팅 게이트 메모리 어레이의 조작에서 폭넓게 사용되는 가상의 그라운드 모드에서 작동됨은 물론이다.
도 3의 메모리 셀의 채널의 길이는 2개의 구성소자, 전하 저장 영역(115)의 외부의 길이의 부분을 위한 L1과, 상기 영역(115)의 외부의 길이의 부분을 위한 L2 를 갖고 있음에 유념해야 한다. 커브(117)는 상기 채널의 임계 전압(VT) 특성을 나타낸다. 상기 커브는 상기 기판 표면(101)에서 이루어지는 스레스홀드 교환 주입(threshold altering implant)과, 이전의 채널 소거 조작(후술함) 상 충돌에 따라 달라지는 레벨에서 채널 길이 세그먼트(L1)를 따라 평평하다. 상기 영역(115)에 저장된 전하는 상기 L1 세그먼트에서의 임계 특성에 영향을 미치지 않는다. 다만, 상기 L2 채널 세그먼트에서, 상기 스레숄드는 상기 저장된 전하에 의해 상당한 영향을 받으며, 상기 플로팅 게이트 카운터파트 시스템에서와 같이 상기 셀의 저장 상태를 결정하도록 측정되는 특성이 있다.
채널 영역 상에 형성된 산화물층을 거쳐 터널링하는 포울러-노드하임(Fowler-Nordheim)에 의한 프로그래밍에는 한계가 있다. 통상적으로 NAND 및 AND 구성과 같은, 소정의 특정 메모리 어레인 구성에서만 사용된다. 이러한 제1 실시예 또는 이러한 기법에 의한 후술하는 제2 또는 제3 메모리 셀 어레이 실시예 중 어느 하나를 프로그래밍에 실용적이지는 않다. 다만, 이러한 방식으로 프로그래밍화된다면, 상기 유전체(107) 내의 저장 영역은 상기 영역(115)에 획정되는 대신에 전체 채널 길이(L1+L2)에 걸쳐 상당히 균일하게 연장한다.
각각의 셀은 VT가 하나의 사전결정된 스레숄드 레벨의 상하에 해당되는 지의 여부를 판정함에 따라, 데이터의 1 비트를 저장하도록 2진법으로 조작된다. 다만, 본 발명의 하나의 주된 양태에 따르면, 데이터 중 하나 이상의 비트는, 2개의 레벨 이상이나 2개의 사전결정된 스레스홀드 레벨 이상으로 분리되는 VT의 범위들 사이 에서 구별하도록 작동함에 따라 각각의 셀 내에 저장될 수 있다. 상기 L2 세그먼트에서의 스레스홀드 레벨의 윈도우는 4개의 상태(0 내지 3)로 분류되도록 도 3에 나타나 있다. 예를 들자면, 셀 당 2개의 비트를 저장한다. 4 이상의 레벨은 저장 소자 당 2 이상의 비트를 저장하도록 달리 설계된다. 양태 전류-전압 특성은 유전 영역(115)에 저장되는 적정 량의 결과로서 4개의 저장 상태의 개별 상태에서 도 3의 셀에 대하여 도 4에 나타나 있다. 도 4의 x 축을 다르는 양(VCG)은 상기 셀의 제어 게이트(110) 상의 전압이고, y 축 상의 양(ICELL)은 상기 셀의 채널을 통하는 전류이다.
도 3에 도시된 메모리 셀은, 상기 전하 저장 영역(115)이 상기 채널의 일부만을 가로질러 연재하기에 효과적인 분배-채널 셀이다. 상기 셀의 전기 등가 회로는 도 5에 도시된 바와 같이, 인접하는 소스 및 드레인 확산(104 및 105, 비트 라인) 사이에 직렬 연결되는 2개의 트랜지스터(Q1 및 Q2)이다. 상기 트랜지스터(Q1)는 상기 셀 소자 상에 충분한 전압 조합을 제공함으로써 프로그래밍 또는 판독 도중에 전도성이 부여된다. 판독 도중에 전압 소스(121, VCG)는 제어 게이트(110, 워드 라인)에, 전압 소스(125, VS)는 확산(104)에, 전압 소스(127, VD)는 상기 확산(105)에 접속된다.
도 3의 셀은 도전성 플로팅 게이트를 갖는 셀과 동일한 방식으로 판독된다. 여기에는 2개의 폭넓은 방법이 있다. 상기 제어 게이트 전압(VCG)은 고정 유지되고, 상기 셀의 저장 상태의 표식으로서 감지 앰프 회로(129)에 의해 상기 셀(ICELL)을 거치는 전류로 유지된다. 인가된 실제 전압은 상기 어레이 구조의 세부 내역에 따라 다르지만 양태는 다음과 같다. 기판(100): 0 볼트; 소스(104): 0 볼트; 드레인(105): 1 볼트; 및 제어 게이트(110): 3 내지 5 볼트. 대신에, 상기 제어 게이트의 전압(VCG)는 가변되고, 이 값은 상기 셀 전류값이 고정된 스레숄드를 크로스하도록 상기 감지 앰프(129)에 의해 판독될 때 정해진다. 상기 전압치는 상기 셀의 저장 상태의 표식을 부여한다. 본 실시예는 포워드 판독을 활용하는 데, 이는 프로그래밍 중의 드레인이 판독 도중에 드레인이기 때문이다. 또한, 상기 판독(reading)은 프로그래밍 도중의 상기 드레인 및 소스가 판독 중에 리버스되는, 역전 모드(reverse mode)에서 수행되는 것이 좋다.
도 5의 다이아그램은 상기 감지 앰프(129)가 프로그래밍 도중에 통상적으로 접속되지 않는 것을 제외하고는 상기 셀을 프로그래밍하는 데 채용된 구성소자들을 포함하고 있다. 상기 볼트 소스(121, 125 및 127)는 프로그래밍 도중에 도 5에 도시된 바와 같이 접속되지만 공급된 전압치는 상이하다. 적어도 하나의 워드 라인을 따르는 셀의 개수는 상기 기판에 유전성 전하 트래핑 영역으로부터 전자를 이동하도록 하기 위해 적정 전압을 인가함으로써 함께 소거된다. 소거 전압의 실험예는 다음과 같다. 기판(100): 0 볼트; 소스(104): 플로팅; 드레인(105): 5 볼트; 및 제어 게이트(110): -8 볼트.
도 6은 상술한 메모리 셀 실시예 모두에 채용되는 전하 저장 유전층(107)을 위한 2개의 양태 구조를 예시하고 있다. 상기 제1 구조(도 6a)는 상기 층(135) 상에 증착되는 질화물로 통칭하는 실리콘 질화물(Si3N4)의 층(137)에 의해 후속하는 상기 기판 표면(101) 상에 성장되는 산화물로 통칭하는 실리콘 산화물(SiO2)의 층(135)을 포함한다. 산화물 층(139)은 상기 질화물 층(137) 상에 성장되거나 이에 증착되거나 2개가 서로 조합된다. 이러한 산화물-질화물-산화물 구성은 "ONO"로 알려져 있다. 전자는 상기 질화물 층(137)에 트랩 저장된다. 이들 층의 양태 두께는 다음과 같다. 층(135): 40 내지 80 옹스트롬; 층(137): 50-80 옹스트롬, 및 층(139): 50-100 옹스트롬. 상기 제어 게이트가 형성되는 도전성 자재의 층은 상기 ONO 층 상에 증착된다.
도 6b에 도시된 제2 구조는 전자를 트랩 저장하도록 실리콘이 풍부한 실리콘 이산화물의 합주 층(141, tailored layer)을 채용한다. 이러한 재료는 후술하는 2개의 아티클에 기재되는 바, 이 아티클은 본 참조서에 의해 전체적으로 병합되어 있다. 참조문 1, DiMaria et al., "Electrically-alterable read-only-memory using Si-rich SI02 injectors and a floating polycrystalline silicon storage layer", J. Appl. Phys. 52(7), July 1981, pp. 4825-4842), 참조문 2, Hori et al., " A MOSFET with Si-implanted Gate-Si02 Insulator for Nonvolatile Memory Applications", IEDM 92, April 1992, pp. 469-472. 하나의 실예로서, 상기 층(141)의 두께는 대략 500 옹스트롬인 경우도 있다.
제 2 메모리 셀 실시예
다른 실시예의 메모리 어레이가, 도 7내지 9에 도시되어 있으며, 이는 오직 하나의 세트(set) 대신 직교하여 위치한 두 세트의 전도성 게이트를 사용함으써, 제 1 실시예와는 다르다. 도 7은 평면도상에서 어레이의 일부 셀을 나타내며, 도 8A 및 8B는 두 직교하는 방향에 종단면도이다. 기판(163)의 표면(164)에 형성된, 병렬 소스 및 드레인 확산(151, 152 및 153)은, 어레이를 교차하여 y-방향으로 연재되고, x-방향으로 간격져 있다. 스티어링 게이트로 간주되어질 수 있는, 전도성 컨트롤 게이트(155, 156 및 157) 또한, y-방향으로 연재되고, x-방향으로 간격져 있다. 이들 게이트는, 각각의 확산(151, 152 및 153)에 나란히 위치된다. 이들 확산은, 이들 컨트롤 게이트가 메모리 셀 채널과 교차하여 위치되어지는 것을 가능하도록 하기 위해 제 1 실시예보다 더욱 간격져 있다. 어레이의 워드 라인을 형성하는, 전도성 컨트롤 게이트(159, 160 및 161)의 제 2 세트는, x-방향으로 연장되고, y-방향으로 간격져 있다. 상기 전도성 게이트는, 대체로 도핑처리된 폴리실리콘으로 형성되나, 대안으로 다른 저 저항성 재질로 형성되어질 수 있다.
도 8A 및 8B의 단면도에서, 전하 저장 유전체의 층(165)은 어레이의 기판 표면(164) 전반에 걸쳐 형성된다. 상기 유전체는, 상기 도 6A-B에 관하여 상술된 두 특정 유전체 중 하나일 수 있다. 다른 유전체 층(167)은, 그들이 서로 교차하는 두 세트의 도전성 게이트 사이에 형성된다. 상기 층은, 두 세트의 게이트 사이에 전위 전압 차를 유지하기 위해, 이를테면 250 옹스트롬 두께의 산화물과 같이, 상대적으로 두껍게 이루어진다.
도 8A 및 그것의 하나의 메모리 셀 확대 단면도인 도 9에서, 개개의 메모리 셀 채널의 길이는, 두 세트의 컨트롤 게이트 중 다른 하나와 필드 결합된 두 부분으로 나뉘어진다. 워드 라인(160)은 채널 길이의 대략 절반이 좌측에, 그리고 컨트롤 게이트(157)는 그 나머지에 위치한다. 전하 저장 유전체(165)는 기판 표면(164)과 이들 게이트 사이에 끼워진다. 제 1 실시예와, 이 어레이 조작의 주요 차이라면, 전하가 층(165)내의 두 인접 영역(171 및 173)에 저장되어질 수 있고, 각각의 이들 영역은, 개별적이며 독립적으로 프로그램 및 판독되어질 수 있다는 것이다. 소스측 주입에 의한 프로그래밍은, 전하 저장 영역(171)이 게이트(160)의 내측 에지에, 전하 저장 영역(173)이 게이트(157)의 내측 에지에 인접하여 위치되어지도록 초래한다. 그러나, 만일 채널 고온-전자 주입에 의해 프로그램된다면, 전자는 영역(171 및 173) 대신에 층(165)내의 영역(172 및 174)에 저장된다. 영역(172 및 174)는, 셀 소스 및 드레인 영역(152 및 153)에 각각 인접한다.
이 실시예에서, 셀은 인접한 소스와 드레인 영역(152 및 153)사이에 그것의 채널 전반에 걸쳐 두 전하 저장 요소를 효과적으로 포함하는데, 하나는 전도성 게이트(160) 하부에, 다른 하나는 전도성 게이트(157) 하부에 있다. 유전체 층(165)은 이들 면적을 제한하거나 또는, 통상 더욱 편리하게 어레이가 전반적으로 확장되어질 수 있다. 도 7-9는, 전체 어레이 전반에 걸쳐 연재하는 전하 저장 층(165)를 나타낸다.
도 9의 커브(curve: 75)는, 소스측 주입에 의해 영역(171 및 173)에 프로그램되었을 때, 셀의 채널과 교차하는 다양한 스레스홀드 전압 지표(VT)를 도시한다. 영역(171)에 저장된 전하의 양은, 그것 하부에 스레스홀드의 VT값(177)을, 영역(173)에 저장된 전하의 양은, 그것 하부에 스레스홀드의 VT값(179)을 분배한다. 각각의 스레스홀드 값(177 및 179)은, 단일 브레이크 포인트(breakpoint) 스레스홀드 값이 상태 사이에 세트된, 두 저장 상태 중 하나에 보전되어질 수 있다. 만일 이것이 수행된다면, 2비트의 데이터는 각각의 셀에 저장된다. 대안으로, 각각의 값(177 및 179)은, 제 1 실시예와 관련해 도 3에 나타난 바와 같이, 두 레벨보다 더 조작되어질 수 있다.
만일 각각의 레벨(177 및 179)이, 도 3에서 나타난 바와 같이, 4 상태로 조작된다면, 총 4비트의 데이터가 각각의 메모리 셀에 저장된다. 물론, 만일 채널의 하나 또는 양쪽 부분이, 4 레벨 이상으로 조작된다면, 4비트 이상의 데이터가 각 셀에 저장된다. 전하 저장 영역(171 및 173)의 확실한 분리를 위해, 그들 사이에 유전체 층(165)의 부분은, 열적 산화물 또는 다른 상대적으로 넌-트랩핑(non-trapping)한 유전체로 제거 및 대체할 수 있다. 또한, 만일 셀이, 소스측 주입 대신에 채널 고온-전자 주입에 의해 프로그램되었다면, 커브의 레벨(178 및 180)은, 전하 저장 영역(172 및 174)의 스레스홀드 전압 효과를 나타낸다. 대안으로, 모두 4 전하 저장 영역(171-174)은, 각각의 메모리 셀에 저장된 데이터의 양을 더욱 증가시키기 위하여, 시퀀스(sequence)에 소스측 주입 뿐만 아니라 채널 고온-전자 주입으로도 프로그래밍함으로써 사용되어질 수 있다.
각각의 스레스홀드 값(177 및 179)은, 바람직하게는 서로 독립적으로 프로그 램되고 판독된다. 셀의 하나의 세그먼트가 하드 턴온됨에 따라서, 그것의 프로그램된 스레숄드 레벨의 어떤 효과를 제거하며, 반면 다른 것은 프로그램 또는 판독된다. 비록 어레이에 인가된 특정 전압이, 그것의 특정 구조에 달려있을지라도, 하기의 것은 소스측 주입에 의해 도 9의 셀을 프로그래밍하기 위해 사용되어질 수 있는 대략적인 전압이다:
좌측 세그먼트의 프로그래밍, 영역(171): 기판(163): 0볼트; 소스(153): VS=0볼트; 드레인(152): VD=5볼트; 워드 라인(160): VWL=8볼트; 및 컨트롤 게이트(157): VSG= 우측 디바이스의 스레스홀드 VT(179)+약 1볼트.
우측 세그먼트의 프로그래밍, 영역(173): 기판(163): 0볼트; 소스(152): VS=0볼트; 드레인(153): VD=5볼트; 컨트롤 게이트(157): VSG=8.8볼트; 및 워드 라인(160): VWL= 촤측 디바이스의 스레스홀드 VT(177)+약 1볼트.
채널 고온-전자 주입에 의해 프로그래밍되기 위한 대략적인 전압은, 예를 들어, 하기와 같을 수 있다:
좌측 세그먼트의 프로그래밍, 영역(172): 기판(163): 0볼트; 소스(153): VS=0볼트; 드레인(152): VD=5볼트; 컨트롤 게이트(157): VSG=8볼트: 및 워드 라인(160): VWL=8볼트.
우측 세그먼트의 프로그래밍, 영역(174): 기판(163): 0볼트; 소스(152): VS=0볼트; 드레인(153): VD=5볼트; 컨트롤 게이트(157): VSG=8볼트: 및 워드 라인(160): VWL=8볼트.
프로그래밍은 또한, 바람직하게는 병렬로 이들 전압과 대부분의 셀을 교류 펄싱(pulsing)하고, 그들을 판독함에 의해 프로그램된 그들의 상태를 검증함으로써, 이러한 실시예가 달성되고, 프로그래밍은, 플래시 메모리 게이트 어레이의 플로팅 게이트가 수행되었던 바와 같이, 소정의 레벨을 판독한 후 셀-바이-셀 베이시스(sell-by-sell basis) 상에서 차단된다.
영역(171 및 173)이, 오직 상술된 방식으로 프로그램 되고있을 때, 도 9의 셀에 대한 전형적인 판독 전압은, 하기와 같다:
좌측 영역(171)을 판독하면, 스레스홀드 값(177), 0볼트가 기판(163) 및 소스(152)에 인가되고, 드레인(153)은 저 전압(이를테면 1볼트)을 유지하며, 셀렉트 게이트(157)는, 그것의 가장 높은 스레스홀드 상태로 프로그램 되었을 때, 도전하는 영역(173)을 보장하도록, 충분한 고 전압을 유지한다. 워드 라인(160)의 전압은 변동하고, 비트 라인 전류는 영역(171)의 스레스홀드를 검출하도록 모니터된다.
유사하게, 우측 영역(173)을 판독하면, 스레스홀드 값(179), 0볼트가 기판(163) 및 소스(153)에 인가되고, 드레인(152)은 저 전압을, 워드 라인(160)은 고 전압을 유지한다. 셀렉트 게이트의 전압은 변동하고, 비트 라인 전류는 영역(173)의 스레스홀드를 검출하도록 모니터된다.
영역(172 및 174)이, 오직 상술된 방식으로 프로그램 되어졌을 때, 도 9의 셀에 대한 전형적인 판독 전압은, 하기와 같이 주어질 수 있다:
좌측 영역(172)을 판독하면, 스레스홀드 값(178), 0볼트가 기판(163) 및 소스(152)에 인가되고, 8볼트가 셀렉트 게이트에 인가되며, 그리고 저 전압(이를테면 1볼트)이 드레인(153)에 인가된다. 워드 라인(160)의 전압은 변동하고, 비트 라인 전류는 영역(171)의 스레스홀드를 검출하도록 모니터된다.
우측 영역(174)을 판독하면, 스레스홀드 값(180), 0볼트가 기판(163) 및 소스(153)에 인가되고, 8볼트가 워드 라인(160)에 인가되며, 대략 1볼트가 드레인(152)에 인가된다. 셀렉트 게이트(157)의 전압은 변동하고, 비트 라인 전류는 영역(174)의 스레스홀드를 검출하도록 모니터된다.
모든 4 영역(171-174)이 전하에 따라 프로그램 되었을 때, 그들은 하기와 같이, 단번에 판독될 수 있다:
전하 저장 영역(172 및 174)을 판독하면, 판독이 상술된 바와 같이 진행한다.
영역(171) 판독을 하면, 0볼트가 기판(163) 및 소스(153)에 인가되고, 셀렉트 게이트(157)가, 그들의 가장 높은 스레스홀드 상태로 프로그램 되었을 때, 영역(173 및 174)이 전도함을 보장하며, 충분히 고 전압에서 유지되어, 영역(172)을 통해 디플리트(deplete)하기에 충분한 전압이 드레인(152)에 인가된다(대략 3볼트). 워드 라인(160)의 전압은 변동하고, 비트 라인 전류는 영역(171)의 스레스홀드를 검출하도록 모니터된다.
영역(173) 판독을 하면, 0볼트가 기판(163) 및 소스(153)에 인가되고, 워드 라인(160)이, 그들의 가장 높은 스레스홀드 상태로 프로그램 되었을 때, 영역(171 및 172)이 전도함을 보장하며, 충분히 고 전압에서 유지되어, 영역(174)을 통해 디플리트하기에 충분한 전압이 드레인(153)에 인가된다(대략 3볼트). 셀렉트 게이트(157)의 전압은 변동하고, 비트 라인 전류는 영역(173)의 스레스홀드를 검출하도록 모니터된다.
게다가, 4 영역 모두의 이러한 판독을 가능하게 하기 위해, 각 영역의 쌍(171 및 172의 레프트 쌍, 그리고 173 및 174의 라이트 쌍)으로 프로그램된 상태의 전하 레벨은, 부득이 서로 설정 관계를 가져야만 한다. 하나의 이러한 관계는, 각 쌍의 외측 전하 저장 영역에 관한 것으로, 즉, 좌측 쌍에 대한 영역(172) 및 우측 쌍에 대한 영역(174)은, 쌍 각각의 내측 영역(171 또는 173)보다 충분히 더 높은 스레스홀드 전압(VT)으로 귀착하는 전하의 레벨이 설정된다(예를 들어, 대략 하나의 상태 레벨이 더 높다). 이는 이용되지 않은 어떤 스레스홀드 값 조합의 설정 제약(constraint)에 따라, 상술된 방식으로 단일 게이트 하부의 두 영역 각각에서 스레스홀드 값의 판독이 가능하다. 이것은 내측 영역의 스레스홀드가, 외측 영역의 스레스홀드와 동일하거나 또는 초과하는 값으로 프로그램되어지지 않았기 때문이다.
일 실시예가 이를 도시하는데 유용하다. 5개 프로그램된 스레스홀드 레벨 범위는, 낮게는 0으로부터, 그 다음에 1, 2, 3순으로해서 가장 높은 4로, 지정될 수 있다. 이들 중 4은, 각각의 외측 영역(172 및 174)에 대한 스레스홀드 레벨(1-4)의 상부 세트 및 내측 영역(171 및 173)에 대한 0-3의 하부 세트로, 각각의 전하 저장 영역(171-174)에 사용된다. 10개 저장 상태는, 하기와 같이, 개개의 전하 저장 영역의 스레스홀드 전압의 허용된 조합으로부터 각각의 전하 저장 짝에 대해 지정되어질 수 있다:
| 상 태 | 외측 영역(VT) | 내측 영역(VT) |
| 0 | 1 | 0 |
| 1 | 2 | 0 |
| 2 | 3 | 0 |
| 3 | 4 | 0 |
| 4 | 2 | 1 |
| 5 | 3 | 1 |
| 6 | 4 | 1 |
| 7 | 3 | 2 |
| 8 | 4 | 2 |
| 9 | 4 | 3 |
따라서, 총 10개 다른 상태가, 도 9에 나타난 메모리 셀의 각 측에서 검출 가능하며, 각 영역에서 5개 다른 전하 (스레스홀드) 레벨의 검출을 제공함에 의해, 메모리 셀에 대한 100개 다른 저장 상태 조합으로 귀착한다. 물론, 더 적은 수의 스레스홀드 레벨의 사용은, 더 적은 수의 검출가능한 상태로 귀결될 것이며, 스레스홀드 레벨의 수 증가는, 추가적인 저장 상태를 제공할 것이다.
또한 각각의 4개 영역에 스레스홀드 레벨을 프로그래밍하는 바람직한 명령이있다. 즉, 두 내측 영역(171 및 173)은, 외측 영역(172 및 174)을 프로그래밍 하기 전에 프로그램된다. 영역(173)은, 통상의 워드 라인을 분할하는 이러한 셀 로우의 각 셀에서 소스측 주입에 의해 첫 번째로 프로그램된다. 영역(171)은, 그들 개개의 컨트롤 게이트(157)에 위치한 전압(VSG)이, 소스측 주입을 허용하기 위해, 그들 하부의 영역(173)으로 프로그램되고 있는 전하의 레벨에 의존적임에 따라, 로우를 따라서 유사하게 프로그램된다. 영역(172 및 174)은, 고온-전자 주입에 의해 어느 쪽의 명령이라도 프로그램 되어진다.
메모리 셀의 소거는, 그들의 전하 트랩핑 층으로 홀을 주입 및/또는 전하 트랩핑 층으로부터 전자를 추출함으로써, 이러한 실시예 및 다른 두 실시예로 달성된다. 홀은, 프로그래밍 조작 동안 전하-트랩핑 층으로 주입된 전자의 네거티브(negative) 전하를 무력화한다. 이러한 제 2 예(도 7-9)의 층(165)은, 프로그래밍 동안 전자를, 소거 동안 홀을 수취한다. 그것이 두가지 특정 소거 기법이다. 단번에, 홀은, 기판 표면과 접촉하는 층의 산화부(oxide portion)를 통한 터닐링에 의해 실리콘 기판으로부터 층(165)의 전하 저장부로 주입되고, "채널 소거"란 용어로 말할 수 있다. 동일한 어프로치에서, 층(165)의 전하 저장부에 저장된 약간의 전자는, 층(165)의 산화부를 통한 터닐링 메카니즘에 의해, 실리콘 표면으로 추출되어질 수 있다. 이를 초래하도록 네거티브 전위는, 드레인 및 소스가 그라운드뿐만 아니라 좌측 플로팅되어짐에 따라, 기판과 관련한 도 9의 셀의 경우에 셀렉트 게이트 뿐만 아니라 워드 라인에도 인가된다. 다른 기법에서, 홀은, 드레인에 근접한 기판의 영역으로부터 층(165)으로 주입되고, 또는 소스 및/또는 전자는, 층(165)과 소스 및 드레인 영역사이의 터닐링에 의해 추출된다. 도 8 및 9에 나타 난, 이러한 제 2 어프로치에서, 양쪽 워드 라인(159-161) 및 스티어링 게이트(155-157)상의 네거티브 전압의 조합, 그리고 드레인 및 소스(151-153)상의 포지티브 전압이, 인가된다.(도 3에 나타난 셀에서, 상술된 제 1 실시예에 대해, 포지티브 전압은 드레인(105)으로 인가되고, 소스(104)는 레프트 플로팅이며, 네거티브 전압은 워드 라인(110)으로 인가된다.) 이러한 제 2 소거 어프로치는, 도 9의 셀의 내측 저장 영역(171 및 173)이 쓰이고 있을 때, 사용되지 않는다.
셀이 소스측 주입에 의해 프로그램되고 있을 때, 채널 소거 기법이 사용된다. 오직 고온-전자 주입 기법에 의해 프로그램된 저장 영역이 사용되었을 때, 이들 두 소거 기법 중 어느쪽이든 사용될 수 있다. 그러나, 셀이 고온-전자 주입에 의해 프로그램되고 있을 때, 채널 소거는 전체 채널과 교차하는 터널링 홀 및/또는 전자의 손실을 가지며, 결과적으로 이전의 프로그래밍에 의해 트랩된 전자를 포함하지 않는 전하 트랩핑 층 부분이 초과 소거된다. 이는 네거티브 스레스홀드 값으로 낮춰질 셀 채널과 교차하는 커브(175: 도 9)의 평탄한 제로 부분을 초래할 수 있다.
이러한 제 2 실시예에서 셀 블록의 대부분의 셀을 동시에 소거하도록, 하기의 전압이 개개의 셀에 동시에 인가된다: 기판(163): 0볼트; 소스(152): VS=5볼트; 드레인(153): VD=5볼트; 컨트롤 게이트(157): VSG=-8볼트; 및 워드 라인(160): VWL
=-8볼트. 이들 전압은 상술된 제 2 소거 어프로치를 충족시킨다.
도 7-9의 메모리 셀 어레이는, 또한 표준 프로세싱 기법에 의해 형성되어질 수 있으며, 특히, 이들은 플로팅 게이트를 사용하는 유형의 플래시 EEPROM 어레이를 제조하기 위해 개발된다. 프로세스의 일 실시예에서, 층(165)은 메모리 셀 어레이의 전체 기판부 전반에 걸쳐 처음으로 형성된다. 폴리실리콘의 제 1층은, 이 부분에 침전되며, 컨트롤 게이트(155-157)를 남기도록 적절한 마스크를 통해 에칭된다. 컨트롤 게이트(155-157)사이의 층(165)은, 이러한 에칭 프로세스의 부분만큼 제거된다. 소스 및 드레인 영역(151, 152 및 153)은, 컨트롤 게이트 및 다른 부분적인 마스킹 재질(나타나있지 않음)에 의해 형성된 마스크를 통해 임플란트되고, 따라서, 컨트롤 게이트(155-157)의 일 에지에 따라 자가-정렬된다. 층(165)은, 컨트롤 게이트(155-157)사이 및 동시에 컨트롤 게이트(155-157)의 상단 및 사이드 전반에 걸친 기판 표면(164)에 형성된다. 이것은 ONO(도 6A) 또는 실리콘이 풍부한 산화물(도 6B)의 연속적인 층이다. 도 8 및 9에 나타난 층(167)은, 동일 층(165)의 부분 또는 층(165)의 조합 및 다른 유전체 물질일 수 있다. 이러한 다른 유전체 물질은, 컨트롤 게이트(155-157)의 수직 벽을 따라 형성된 산화물 스페이서(보이지 않음) 및/또는 컨트롤 게이트(155-157)의 상단 표면상의 두꺼운 산화물 층(보이지 않음)의 형태일 수 있다. 이러한 상단 표면 산화물은, 바람직하게는 그것이 게이트(155-157)로 분산되어지기 전에, 제 1 폴리실리콘 층의 상단에 산화물을 침전함으로써 형성된다. 폴리실리콘의 제 2 층은, 이러한 연속적인 층 전반에 걸쳐 형성되고, 워드 라인(159, 160 및 161)으로 에칭된다.
이러한 제 2 실시예에서, 메모리 셀은, 추가된 컨트롤 (스티어링) 게이트(155-157) 때문에, 도 1-3의 제 1 실시예를 수행하는 것보다 하나의 분해 요 소에 의해 x-방향으로 더 큰 치수를 가진다. 제 2 폴리실리콘 층은, 또한 이러한 제 2 실시예에서 요구된다. 그러나, 이러한 추가된 구조 및 크기는, 각 셀에 저장된 데이터의 양을 두배로 하는 것이 가능하다.
도(7-9)의 셀의 유용한 변경은, 어떤 목적을 위해 얇은(이를테면 200 옹스트롬 두께) 게이트 유전체와 컨트롤 게이트(155-157) 하부에 전자 저장 층을 대체하며, 통상적으로, 산화물은 기판 표면(164)에 증착한다. 이것은 제 2 전자 저장 영역(173)을 제거하나, 각 셀에 독립적인 셀렉트 트랜지스터 기능을 더한다. 소거는, 셀 개개의 로우로 한정되어질 수 있다.
제 3 메모리 셀 실시예
도 10-13에 나타난, 이 실시예에서, 듀얼 저장 소자 셀의 어레이는, 배경기술에 상술되어 있으며, 도 6A-6B와 관련하여 상술된 유전체 전하 트랩핑 재료 층 중 일 부분에 의해 대체된 그것의 전도성 플로팅 게이트를 가지고 있다. 이 어레이의 제작 및 작동은 상기 배경기술 및 간단한 설명에 병합된 특허 및 특허 출원에 기술된 듀얼 저장 소자 셀의 배열과 유사하다.
도(10-12)는 어레이를 나타낸다. 소스 및 드레인 확산(185, 186 및 187)은, 반도체 기판(183)의 표면(181)에 형성되며, y-방향으로 연재하여 x-방향으로 일정거리 간격진 그들의 길이를 갖는다. 도 10의 평면도에 명확히 나타난 바와 같이, 전도성 스티어링 게이트(189, 190, 191, 192, 193 및 194)는, x-방향으로 확산의 어느 일측에 위치되고, 확산과 동일한 방식으로 지향되어진다. 전도성 워드 라인(197-199)은, x-방향으로 연재하며 y-방향으로 일정거리 간격진 길이로 지향한 다. 전형적으로, 이들 전도성 라인은 도핑처리된 폴리실리콘 재질로 이루어진다.
워드 라인(197-199)은, 별도의 프로세싱 단계를 피하기 위해, 프로세스의 다른 단계에서 다른 것의 상부상에 하나로 형성된 2 피스(piece)보다는, 바람직하게는 도전성 재질의 단일 침전 층으로부터 형성된다. 그러나, 이러한 2 피스 구조는, 도핑처리된 폴리실리콘 라인이 워드 라인에 대해 바랐던 것 보다 적은 도전성을 가졌을 때 이점이 될 수 있으며, 더 높은 도전성을 가진 재질의 제 2 피스의 경우, 도프 처리된 폴리실리콘 라인의 상단 표면과 접촉하여 더해질 수 있다. 이러한 재료는 규소 화합물 또는 메탈일 수 있다.
도 11A 및 11B의 단면도에 도시된 바와 같이, 스티어링 게이트(189-194)는, 도 6A-6B중 하나에 따라 전하 저장 재질의 층(201) 전반에 고루 위치된다. 스티어링 게이트(189-194)를 전하 저장 층(201)에 고루 형성한 후, y-방향으로 연재하는 층의 스트립(strips)은, x-방향의 모두 다른 스티어링 게이트사이에서 제거된다. 소스 및 드레인 영역(185-187)은, x-방향의 모두 다른 스티어링 게이트 사이의 잔류 영역 사이에 임플란트된다. 산화물 층(203)은, 워드 라인(197-199)으로부터 이들 스티어링 게이트를 분리시키도록 스티어링 게이트(189-194)의 상부 및 사이드 전반에 고루 형성되는 동시에, 워드 라인(197-199) 하부에 게이트 산화물을 제공하도록 노출된 기판 표면(181)에 고루 형성된다. 일 예로, 유전체 층(203)의 두께는, 도프처리된 폴리실리콘 스티어링 게이트(189-194)에 200 옹스트롬, 기판 표면(181)에 150 옹스트롬이다. 도 11A에 나타난 워드 라인(198)의 부분(198')은, 예를 들어, 메모리 셀의 로우에 셀렉트 트랜지스터 게이트를 제공하는 즉시, 기판 표면(181)의 산화물 층(203)의 부분에 고루 형성된다.
확산(185-187)의 어느 일측상의 인접한 스티어링 게이트 쌍은, 바람직하게는 디코더(decoder)의 복잡성을 감소시키기 위한 스티어링 게이트에 대해, 디코더에 전기적으로 연결된다. 하나의 이러한 쌍은 스티어링 게이트(191 및 192)를 포함한다. 이러한 인접한 스티어링 게이트의 쌍은, 상기 참조된 여러 듀얼 저장 소자 셀의 특허 및 특허 출원에 기술된 바와 같이, 그들 중간 확산 전반에 그들을 결합함으로써 물리적으로 병합되어질 수 있다.
개개의 저장 엘리먼트는, 도 10의 평면도에서 음영으로 나타난 바와 같이, 워드 라인(197-199)중의 한개가 크로스(crosses)하는 스티어링 게이트(189-194)의 하나의 하부에 유전체 탭핑(tapping) 층(201)의 영역에 존재하도록 한정한다. 메모리 셀 당 이러한 저장 소자는 두 개이다. 하나의 전하 저장 영역은, 저장 소자 당 1 비트를 저장하도록 하기 위해 각각 2 상태(2진) 저장 소자로 조작되어질 수 있다. 대안으로, 전하 저장 영역은, 특허 번호 제 6,151,248의 듀얼 저장 소자 셀에 기술된 것과 유사한 방식으로, 이를테면 영역 당 4 상태로, 개별적으로 2 상태보다 더 저장되도록 조작되어질 수 있다. 이러한 유전체 저장 메모리 어레이의 조작은, 특허에 기술된 것과 유사하며, 하나의 차이점이라면 그것은 플로팅 게이트가 없기 때문에, 스티어링 게이트에 저 전압이 사용된다는 것이다.
도 12를 참조하면, 도 11A의 메모리 셀 중 하나의 확대도가 주어진다. 셀은, 소스-측 주입 기법으로 프로그래밍함으로써, 두 영역(211 및 213)의 유전체 층(201)내에 전하를 트랩하도록 조작되어질 수 있다. 이에 반해서, 만일 채널 고온-전자 주입 기법에 의해 프로그램 된 것이라면, 전하 저장 영역(212 및 214)은, 각각의 소스 및 드레인 영역(186 및 187)에 인접해 위치된다. 대안으로, 모든 4개의 전하 저장 영역(211-214)은, 도 9의 예와 관련하여 상술된 스레스홀드 관계의 동일한 고찰에 의해 제한되지만 기록 명령 순서의 제약없이, 그들을, 소스-측 주입 기법 및 고온-전자 주입 기법으로 각 영역을 2개 상태 또는 2개 이상의 상태로 순차적으로 프로그래밍 함으로써 사용되어질 수 있다.
셀렉트 트랜지스터 게이트(198)의 양 사이드 및 워드 라인(198)의 바로 밑의 메모리 셀 내에 유전체(201)의 부분은, 상기 참조된 듀얼 저장 소자 셀 어레이 및 시스템의 두 도전성 플로팅 게이트를 대체하는 셀의 두 저장 소자를 한정한다. 그러나, 유전체 층(201)은, 이들 저장 소자를 넘어서 연재할 수 있다. 하나의 형상에서, 층(201)은 인접한 컬럼(columns)에 메모리 셀의 셀렉트 트랜지스터사이에 x-방향으로 연재하는 개개의 폭 및 메모리 셀 대부분의 로우에 교차하여 y-방향으로 연재하는 길이를 가지는 스트립(strips)으로 형성된다. 이들 스트립, 그리고 그들 사이의 셀렉트 트랜지스터 게이트 유전체는, 이를테면 도 12에 나타난 스티어링 게이트(192 및 193)의 에지와 같이, 스티어링 게이트의 에지에 따라서 자가-정렬되어질 수 있다.
소스측 주입(injection)에 의해 프로그램될 때, 상기에 기술된 다른 두개의 예들과 유사하게, 유전체(201)의 영역들(211 및213)에 저장된 전하의 효과가 도 12에서 스레스홀드 전압 커브(215)의 일부분들(217 및 219)로 표시된다. 상기 셀에서 1V 플러스한 바이어스 상태를 인가하는 터미널을 이동함으로써 소스측 프로그래밍 은 도 9의 것과 다르다. 도 12에서 상기 터미널은 두개의 저장 영역들(211 및 213)에 대한 셀렉트 게이트(198')에 연결된 워드 라인(198)이다. 게다가, 현재 프로그램 되고 있지 않은 저장 영역들 위의 스티어링 게이트는 충분히 높은 오버-드라이브(over-drive) 전압 레벨(예를 들면 8V)로 구동된다. 예를 들어 저장 영역(211)이 프로그램되고 있을 때, 스티어링 게이트(193)는 오버드라이브 전압으로 구동되며, 워드 라인(198)은 셀렉트 트랜지스터(198')의 스레스홀드전압 보다 높게 약 1V로 구동된다.
도 12의 상기 커브 일부(217)는 전하 영역(211) 하의 메모리 셀 채널 일부의 스레스홀드전압(VT) 변동을 나타낸다. 마찬가지로, 채널상의 전하 영역(213)의 효과는 커브(215)의 일부분(219)으로 표시된다. 다른 예제들에 대해 이전에 상기에 기술된 것처럼, 각각의 이러한 영역들은 2 상태들(각 셀당 1 비트 저장) 또는 2 이상 상태들(각 셀당 1 비트 이상 저장)로 작동될 수 있다. 채널 고온-전자(hot-electron) 주입에 의해 프로그램된다면, 전하는 영역들(212 및 214)에 저장되며, 스레스홀드 전압상의 효과는 도 12의 커브(215)의 각 부분들(216 및 218)에 의해 도시되고 있다. 각각의 영역들(212 및 214)은 2 또는 2 이상의 규정된 상태들로 작동될 수 있다. 그러한 프로그래밍 중에, 세개의 모든 게이트들(192, 193 및 198')은 높은 오버드라이브 전압들(예를 들면, 세개 모두 8V를 취함)로 구동된다. 전하에 좌우되는 데이터가 각각의 네 개의 영역들(211~214)에 저장될 때, 상기 셀 저장 능력은 도 9에 기술된 것과 동일하다. 도 12의 저장 영역 소거(erasing) 단계는 이 전에 기술된 것처럼, 도 9의 저장 영역 소거 단계를 따른다.
도 13은 도 11A 및 도 12의 단면에 도시된 메모리 셀의 추가적 변형을 나타낸다. 그 차이점은 워드 라인(198')의 셀렉트 게이트 일부가 그루브(groove)(221)의 바닥과 벽을 따라 그들 사이에 형성된 셀렉트 트랜지스터 게이트 유전체(205)와 함께 기판(183)의 그루브(groove) 또는 리세스(resses)로 연장한다는 점이다. 이런 구조는 기판 표면(181)을 가로지르는 임의의 추가적 영역의 획득없이 셀렉트 트랜지스터의 채널 길이를 증가시킨다.
전술한 구조에 있어서, 바람직하게 상기 게이트들은 도핑된(doped) 폴리실리콘 물질로 만들어지기는 하지만, 다른 적합한 전기 전도성 물질들이 설명된 폴리실리콘 층들의 하나 또는 둘 모두의 적당한 위치에 사용될 수 있다. 예를 들어, 워드 라인(197~199)이 형성된 것으로부터 두번째 층은 폴리사이드(polycide) 물질일 수 있으며, 이는 전도율을 증가시키기 위해 상측 표면 위에 텅스텐(tungsten)과 같은 전도성의 굴절 금속 실리사이드를 가진 폴리실리콘일 수 있다. 폴리사이드 물질은보통 인터폴리(interpoly) 유전체와 같은 폴리사이드에서 성장한 옥사이드가 폴리실리콘에서 성장한 것보다 더 질이 낮기 때문에 스티어링 게이트(189~194)가 형성된 것으로부터 첫번째 전도성 층에 바람직하지 않다. 상기에 기술된 제 2 메모리 셀 예제에 대해 동일한 고려(consideration)가 적용된다. 제 1 메모리 셀 예제에 대해, 단지 하나의 전도성 게이트 층이 형성되므로, 그러한 게이트들은 폴리사이드 물질이 될 수 있다.
도 10의 V-V 섹션을 가로지르는 도 11A에 나타난 구조의 변화가 도 14에 주 어지며, 이때 동일한 참조 번호들이 사용된다. 주된 차이점은 전하 트래핑(trapping) 유전체 층(204)이 크기의 증가 없이 단일 메모리 셀의 데이터 저장 능력을 추가로 증가시키는 또 다른 전하 저장 영역을 형성하도록 워드 라인(197~199)의 일부인 셀렉트 게이트 아래에 위치된다는 점이다. 그것은, 도 15의 확대도에 잘 나타난 것처럼, 상대적으로 기판 표면(181) 및 셀렉트 게이트(198')사이의 비-트래핑 셀렉트 게이트 유전체((203)(도 12) 및 205'(도 13))가 전하 저장 유전체 층(204)으로 대체된다. 이는 유전체 층(204)에 또다른 전하 저장 영역(401)을 형성한다. 도 15의 스레스홀드 전압 커브(215)로 나타낸 것처럼, 커브 일부(403)는 메모리 셀 채널상에 전하 저장 영역(401)의 효과를 표시한다. 상기 영역(401)은 바람직하게 기판(183)으로부터 전자들의 포울러-노하임(Fowler-Nordheim) 터널링(tunneling)에 의해 프로그램되며, 셀렉트 게이트(198')와 충분히 동연(同延)한다. 상기 영역(401)은 2 상태들(데이터의 하나의 추가 비트를 저장) 또는 2 이상의 상태들(하나 이상의 추가 비트를 저장)로 작동될 수 있다. 격리된 전하 저장 영역들(211 및 213)이 병합되면, 도 15에 도시된 단일 메모리 셀은 그 후 많은 데이터 비트를 저장할 수 있다.
또한 두개의 추가 전하 저장 영역들(212 및 214)를 가진 도 14 및 도 15의 개별적인 메모리 셀들을 작동시키는 것이 가능하며, 따라서 각 메모리 셀에 5개의 전하 저장 영역들을 제공한다. 이는 세개의 다른 프로그래밍 매카니즘이 존재할 때 이러한 다른 영역들에 전하를 저장하도록 사용될 수 있다.:영역(211 및 213)에 대한 소스측 주입, 영역(212 및 214)에 대한 고온전자 주입 및 영역(401)에 대한 포 울러-노하임 터널링. 도 9의 셀의 전하 저장 영역 일치에 관하여 기술된 것처럼 영역들(211,212,213 및 214)상의 상태 제한(limitation)을 가진, 이러한 각각의 다섯 영역들은 2-상태들(하나의 셀이 5비트의 데이터를 저장함) 또는 2이상-상태들(하나의 셀이 5비트 이상의 데이터를 저장함)로 작동될 수 있거나 또는 다섯 중 하나 이상의 영역들은 2-상태들(바이너리)로 작동 될 수 있으며 나머지 영역들은 2이상-상태들(다중-상태)로 작동된다.
도 15를 참조하면, 소거된 메모리 셀의 세개의 전하 저장 영역들(211,213 및 401)이 차례로 프로그램된다. 소거될 때, 스레스홀드 커브(215)는 모든 저장 영역에 걸쳐 0V로 평평하다(표시하지 않음). 소거 셀의 영역들(211,212,213 및 214)은 도 12에 관해 상기에 기술된 것처럼 우선 프로그램된다. 소스측 주입에 의해 프로그램된 저장 영역(211 및 213)에 대해, 워드 라인(198)상의 전압은 소스측 주입을 촉진시키기 위해 저장 영역(401)의 소거 스레스홀드보다 약간 높은 값으로 유지된다. 그 후 중간 영역(401)은 포울러-노하임 터널링, 예를 들면, 약 0V로 기판(183)을 유지함으로써, 그리고 약 0V로 소스 및 드레인 영역(186 및 187)에 인가함으로써, 그리고 약 10~12V의 프로그래밍 전위로 셀렉트 게이트(198')를 올림으로써 프로그램된다. 이 0V 바이어스 레벨을 패스하기 위해, 0V 구동(driven) 소스 또는 드레인 영역에 일치하는 스티어링 게이트(192 또는 193)는 가능한 가장 높은 저장 스레스홀드 레벨 이상의 충분한 오버드라이브 전압으로 바이어스된다(예를 들면, 약 6V). 기타 스티어링 게이트(192,193) 쌍이 관련된 소스 또는 드레인 및 상기 중간 영역(401)(예를 들면, 약 0V) 사이에 차단(cutoff)을 유지하기 위해 바이어스된다. 상기 영역(401)이 2 이상의 상태들로 프로그램되고 있다면, 셀렉트 게이트(198')의 전압은 따라서 변동될 수 있다. 프로그래밍이 셀의 로우(row) 내에 하나의 셀로 완성되었다면, 앞으로 그 셀의 프로그래밍은 그것의 소스 및 드레인 영역을 0V 프로그래밍 레벨에서 약 5V 제지(inhibit) 레벨로 올림으로써 제지된다. 이러한 방법에 있어서, 프로그래밍은 동일한 로우를 따라 다른 셀들의 프로그래밍을 계속하는 반면 상기 셀 상에서 종결된다.
도 12의 예제들의 일치하는 영역에 따라서 동일한 방식으로 읽히며, 전하 저장 영역들(211 및 213)의 전하 레벨 상태들은 워드 라인(198)상에 약 8V로 유지된 전압을 가진다. 중간(middle) 저장 영역(401)의 전하 레벨은 그 후 약 0V로 기판을 유지함으로써, 소스 및 드레인 영역들(186 및 187) 중 하나에 0V, 나머지에 약 1V의 전압을 인가함으로써 판독된다. 워드 라인 상의 전압이 변동되며 비트 라인 전류는 전하 저장 영역(401)의 스레스홀드(403)를 검출하기 위해 모니터링된다. 도 15의 서브-스티어링 게이트 저장 영역들(211,212,213 및 214)을 소거하는 단계는 이전에 나타낸 것처럼, 도 12의 저장 영역들을 소거하는 단계를 따른다. 도 15의 저장 영역(401)을 소거하는 단계는 채널 소거에 의해 실행되며, 예를 들면 워드 라인(198)에 충분히 큰 네가티브 전압을 인가하는 것에 의해 실행된다.
도 15의 메모리 셀의 중간 영역(401) 프로그래밍 중에, 상기의 방법으로 상이한 스티어링 게이트 전압 레벨들이 두개의 스티어링 게이트상에 부과되며, 이는 도 10의 엘리먼트들(189~194)의 어레이에 의해 예증된 바, 각각의 제어(스티어링) 게이트 상의 전압은 독립적으로 제어가능하게 되는 것을 요구한다. 어레이와 같은 동일한 회로칩상에 큰 어레이의 많은 스티어링 게이트들을 다루기 위해 요구된 것처럼 그러한 큰 디코더을 제공하는 것은 대개 비실용적이므로, 그들은 바람직하게 하나의 로우 중 몇개의 메모리 셀들에 대해 도 16에 개략적으로 도시된 방식으로 모두 연결된다. 그러한 연결은 앞으로 2001년 5얼 31일에 제출된 제 09/871,333호의 이전 참조된 미국 특허 출원의 도 6에 관해 기술된다. 로우에 따른 네번째 스티어링 게이트 마다 공통 스티어링 게이트 라인에 연결되며, 이번 예제에서, 로우에 따른 모든 기타 셀 중 하나의 전하 저장 영역의 동시 프로그래밍 및 읽기를 허용한다. 스티어링 게이트 라인(411)이 스티어링 게이트(191)등에 연결되며, 라인(412)은 게이트(192)등에 연결되고, 라인(413)이 게이트들(189,193)등에 연결되고, 그리고 라인(414)이 스티어링 게이트들(190,194)등에 연결된다. 셀렉트 게이드틀(198' 및 198'')을 포함하는 상기 워드 라인(198)가 각 셀들의 셀렉트 게이트에 연결된다. 마찬가지로 어레이 내의 다른 로우들은 별개의 워드 라인들을 가진다.
작동 중에, 도 16을 참조하면, 라인(414)에 연결된 스티어링 게이트들(190,194)의 아래에 전하 저장 영역이 프로그램되고 있을 때, 높은 프로그래밍 전압이 라인(414)상에 인가되며, 바이-패스 전압이 라인(411)상에 인가되며,그것은 라인(411)상에 연결된 스티어링 게이트(191)의 아래에 채널의 전도성 영역들이 되기에 충분하다. 충분히 낮은 전압(예를 들어 약간의 네가티브 전압)은 라인들(412 및 413)상에 인가되며, 선택되지 않은 매개(intermediate) 셀들을 통해 흐르지 않는다면 임의의 전류를 억제하기 위해 매개 셀들에서 프로그램 되고 있지 않은 스티어링 게이트들에 연결된다. 도 15에 관해 상기에 기술된 것처럼, 상기 워드 라인(198)이 적당한 전압으로 세트된다. 이러한 방법으로 다섯개의 저장 영역에 일치하는 다섯개의 분리된 프로그래밍 작동으로 구성된 워드 라인을 따라 모든 짝수 넘버링된 셀들은 첫번째 패스에서 프로그램되거나 읽힐 수 있으며, 마찬가지로 동일한 워드 라인을 따라 모든 홀수 넘버링된 셀들은 두번째 패스에서 프로그램되거나 읽힐 수 있다.
도 10~13에 관하여 상기에 기술된 , 그러나 x-방향으로 증가된 저장 밀도를 갖는, 메모리 셀들의 어레이 형성을 위한 프로세스 예제가 도 17~20의 개략도에 도시된다. 이러한 개략도는 어레이의 x-방향의 면을 따라 절취되며 프로세싱 단계들의 연속을 나타낸다.
도 17에 도시된 프로세싱 단계들의 첫번째 시리즈는 ONO 층(419) 또는 기판의 영역 위에 기판(423)의 표면(421)상의 기타 전하 트래핑 유전체를 형성하는 것을 포함한다. 다음에, 도핑된 폴리실리콘 층(425)은 이 영역의 층(419)에 증착된다. 폴리 실리콘 위의 실리콘 나이트라이드(nitride) 층(427)의 증착은 이를 따른다. 다음 에칭 마스크는 y-방향으로 연장된 길이와 x-방향으로 떨어져 간격진 포토레지스트(photoresist) 스트립(429)과 함께 나이트라이드 층 스트립들(427) 위에 형성된다. x-방향의 이러한 스트립들의 피치(pitch)는 대개 포토레지스트를 노출하도록 사용된 리소그라피의 분해 능력 만큼 작게 제작된다.
프로세싱 단계들의 다음 시리즈는 도 18에 관련해 기술될 수 있다. 나이트라이드 층(427)은 마스크 엘리먼트 아래에 나이트라이드 부분들을 남기도록 마스크 엘리먼트들(429)(도 17) 사이에 간격지어 등방향으로 에칭된다. 즉 스트립들(427) 은 y-방향으로 연장하며, 도 18은 어레이의 x-방향을 가로질러 그들을 나타낸다. 결과적인 스트립들(427)의 폭은 나이트라이드 에칭 동안 언더커팅(undercutting) 과정에 의해 포토레지스트 마스크 스트립들(429)의 폭보다 더 작게 제작된다. 그런 다음 실리콘 디옥사이드가 나이트라이드 스트립들 사이에 그들 위에 채워지도록 구조를 덮어 증착된다. 그런 다음 이러한 옥사이드는 나이트라이드 스트립들(427)의 측벽(sidewall)을 따라 그들 사이에 x-방향으로 간격진 스페이서들(431)을 남기도록 이방향으로(anisotropically) 에칭되며, 그것은 프로세스의 최소 리소그라피 치수 보다 더 작은 치수를 가진다. 나이트라이드 층(427)의 높이 및 증착된 실리콘 디옥사이드의 두께의 제어는 그들 사이의 간격 뿐만 아니라 스페이서들(431)의 폭을 컨트롤하도록 사용된다.
폴리실리콘 층(425)는 그 후 옥사이드 스페이서들(431) 사이의 간격을 통해 에칭되며, 일반적으로 y-방향으로 연장하는 연속적인 트렌치들로 인해 y-방향으로의 스트립들 사이에 존재할 수 있는 임의의 필드(field) 분리 에칭을 포함하다. 이는 y-방향으로 연속적으로 연장하는 폴리실리콘의 스트립들(425')을 남긴다. 또한세그먼트들(425') 사이에 전하 트래핑 유전체 층(419)이 이러한 마스크를 통해 제거될 수 있지만, 그것은 제거되지 않고 도 19에 존재한다. 어느 경우에나, 그 후 소스 및 드레인 영역(433)은 구조에 대해 이온들을 집중함으로써 이러한 트렌치들을 통해 기판(423) 내로 이식된다. 그런 다음 소스 및 드레인 영역들이 어레이를 가로질러 y-방향으로 연속적으로 연장한다. 옥사이드 스페이서(431)는 그 후 선택적인 에칭 프로세스에 의해 제거된다. 실리콘 디옥사이드의 두꺼운 층은 그에 따라 트렌치들 및 남아있는 나이트라이드 스트립(427) 위에 증착된다. 이러한 옥사이드는 그 후 CMP 스톱(stop)에 따른 나이트라이드(nitride)를 사용하여, 화학적-기계적-폴리싱(chemical-machanical-polishing, CMP) 공정에 의해 나이트라이드 스트립들(427)의 상층부로 하향 제거된다. 폴리실리콘 세그먼트들(425') 및 나이트라이드 스트립들(427) 사이의 옥사이드 필(fill) 부분들(453)이 그 결과이다.
도 20에 의해 도시된 단계들의 다음 시리즈에서, 나이트라이드(427)가 선택적인 에칭에 의해 제거되며, 이는 적당한 옥사이드 필 부분들(435)을 충분히 남긴다. 폴리실리콘의 추가적인 에칭은 그 후 옥사이드 부분들(435) 사이에 야기되는 오프닝들을 통해 수행된다. 이는 도핑된 폴리실리콘 제어(스티어링) 게이트(425'')를 남기며, 이는 y-방향으로 연장하는 길이를 가진다. 또한 이러한 게이트들 사이에 노출된 전하 트래핑 유전체(419)의 영역이 제거된다. 다음에, 옥사이드 층(437)은 셀렉트 게이트 아래 형성될 셀렉트 게이트 유전체로서, 및 스티어링 게이트들과 워드 라인들 사이에 형성될 절연체(insulation)로서 제공하도록 성장하거나 또는 증착(또는 둘다)된다. 라인(439)과 같은 그러한 워드 라인들은 어레이의 영역 위에 도핑된 폴리실리콘이 두번째 층을 증착함으로써 및 x-방향으로 연장하는 길이와 y-방향으로 떨어져 간격진 워드 라인 스트립들을 남긴 마스크를 통해 그것을 제거함으로써 형성된다.
도 11A와 비교하여 도 20의 구조의 주된 이점은 x-방향을 따른 조밀함(compactness)이다. 따라서, 정해진 길이의 로우에서 많은 전하 저장 영역들이 상당히 증가된다.
일반적인 메모리 시스템 작동
일반적으로 본 발명의 다양한 양태들이 수행될 수 있는 메모리 시스템의 일례가 도 21의 블럭도에 도시된다. 상기 시스템은 y-방향으로 연장된 제어(스티어링) 게이트들을 가진 상기에 기술된 두번째 및 세번째 예제 배열들의 사용에 대해 가장 명확하게 제시된다.
상기 셀들의 다른 물리적 정렬이 가능하지만, 개별적으로 어드레스가능한 많은 메모리 셀들(11)이 규칙적인 로우들(rows) 및 컬럼들(columns)의 어레이로 정렬된다. 셀들의 어레이(11)의 컬럼들을 따라 연장하도록 설계된 비트 라인들은 라인(15)를 통해 비트 라인 디코더 및 드라이버 회로(13)와 전기적으로 연결된다. 상기 설명에서 셀들의 어레이(11)의 로우들을 따라 연장하도록 설계된 워드 라인들은 라인(17)을 통해 워드 라인 디코더 및 드라이버 회로(19)에 전기적으로 연결된다. 베열(11)에서 메모리 셀들의 컬럼들을 따라 확장하는 스티어링 게이트들은 라인(23)을 통해 스티어링 게이트 디코더 및 드라이버 회로(21)에 전기적으로 연결된다. 스티어링 게이트 및/또는 비트 라인들은 본문에 참조로서 병합된 2001년 5월 31일에 제출된 제 09/871,333 호의 해러리 외에 의해 쓰여진, "비 휘발성 메모리들의 스티어링 게이트 및 비트 라인 분할"로 명칭된 상호 계류중의 특허 출원서에 기술된 기술에 의해 그들 각각에 연결될 수 있다. 각각의 디코더들(13,19 및21)은 메모리 컨트롤러(27)로부터 버스(25)에 가로질러 메모리 셀 어드레스들을 수신한다. 디코더 및 드라이빙 회로는 또한 각 제어 및 상태 신호 라인들(29,31 및 33)에 가로질러 컨트롤러(27)에 연결된다. 스티어링 게이트들 및 비트 라인들에 인가된 전 압들은 스티어링 게이트들 및 비트라인 디코더 및 드라이버 회로들(13 및 21)을 상호연결하는 버스(22)를 통해 조정된다.
상기 컨트롤러(27)는 라인(35)를 통해 호스트 디바이스(나타내지 않음)에 연결가능하다. 상기 호스트는 개인용 컴퓨터, 노트북 컴퓨터, 디지털 카메라, 오디오 플레이어, 다양한 다른 핸드 헬드 전자 장치 등이 될 수 있다. 도 21의 메모리 시스템은 일발적으로 PCMCIA, 컴팩트플래시 협회, MMC 협회 등과 같은 현존하는 몇몇의 물리적 및 전기적 표준들 중 하나에 따라 카드에 실행될 것이다. 카드에서 포맷할 때, 라인들(35)은 카드상의 커넥터에서 차단되며, 호스트 장치의 상호보완적 커넥터와 인터페이스로 연결한다. 많은 카드들의 전기적 인터페이스는 ATM 표준을 따르며, 이 때 메모리 시스템은 마치 마그네틱 디스크 드라이브인 것처럼 호스트에 나타난다. 또한 다른 메모리 카드 인터페이스가 존재한다. 이와 달리 카드 포맷에 대해, 도 21에 나타낸 유형의 메모리 시스템들은 호스트 장치에 영구적으로 장착된다.
디코더 및 드라이버 회로들(13,19 및21)은 프로그래밍, 읽기 및 소거 기능들을 수행하기 위해 각각의 제어 및 상태 라인(29, 31 및 33)에서 제어 신호들에 따라 버스(25)에 거쳐 어드레스된 그들 각각의 어레이(11) 라인에 적당한 전압을 발생시킨다. 전압 레벨 및 다른 어레이 파라미터들을 포함하는 임의의 상태 신호들이 어레이(11)에 의해 동일한 제어 및 상태 라인들(29,31 및33)을 거쳐 컨트롤러(27)로 제공된다. 회로(13)내의 다수의 감각 증폭기들은 어레이(11)내의 어드레스된 메모리 셀들의 상태를 나타내는 전류 또는 전압 레벨을 수신하며, 읽기 작동 중 라인(41)상의 그러한 상태들에 대한 정보를 가진 컨트롤러(27)을 제공한다. 그러한 많은 감각 증폭기들은 대개 병렬식의 많은 메모리 셀들의 상태를 읽기가 가능하게 하기 위해 사용된다. 읽기 및 프로그램 작동 동안, 셀의 하나의 로우는 일반적으로 회로들(13 및 21)에 의해 선택된 많은 셀들의 어드레스된 로우의 접근(accessing)을 위한 회로(19)를 통해 어드레스된다. 일 실시예에서, 소거 작동 동안, 각각의 많은 로우들의 모든 셀들이 동시 소거(erasure)를 위한 블록에 의해 함께 어드레스된다.
도 21의 시스템의 메모리 셀 어레이는 바람직하게 세그먼트들로 분배된다. 상기에 기술된 두번째 및 세번째 예제들로부터 주목된 것처럼, 소스들, 드레인들 및 스티어링 게이트들이 분할되지 않았다면 y-방향으로 전체 어레이를 가로질러 제한 없이 연장할 수 있다. 이러한 유전체 어레이들은 세그먼트들로 분배될 수 있으며, 이는 각각 y-방향으로 모든 어레이를 가로질러 간격의 일부분만 연장한다. 세그먼트의 단부에 상기 소스들 및 드레인들이 스위칭 트랜지스터들을 통해 정상적으로 금속으로 만들어진 광범위한(global) 비트 라인들에 연결된다. 마찬가지로 상기 스티어링 게이트들은 스위칭 트랜지스터들을 통해 광범위한 스티어링 라인들에 연결될 수 있다. 이와 달리, 이전에 도 16에 관해 기술된 방식으로, 스티어링 게이트들은 세그먼트에 관련된 스티어링 게이트 라인 버싱(bussing)에 연결될 수 있다. 프로그래밍, 읽기 또는 소거 작동 중에, 선택된 하나의 세그먼트는 보동 사용되고 있는 분할 실시예에 의존하여, 광범위한 스티어링 라인들 또는 연합된 스티어링 게이트 라인 버싱 뿐만 아니라 광범위한 비트 라인 세트에 연결된다. 그러한 분할은 전술한 미국 특허 제 5,712,180호의 도 10C 및 2001년 5월 31일에 제출된 미국 특허 출원서 제 09/871,333 호에서 기술된다.
도 21에 도시된 것과 같이 메모리 시스템의 작동이 상기의 동일한 특허들과 계류중의 출원서들, 그리고 본 출원의 양수인인 샌디스크 코포레이션에 양도된 다른 특허들 및 계류중의 출원서들에서 기술된다. 저장 요소들에 따른 플로팅 게이트들을 사용하여 메모리 시스템의 구조, 프로세싱 또는 작동을 기술한 그러한 상기 언급된 참조들은 플로팅 게이트들의 적당한 위치에 유전체 저장 요소들을 사용하여 시스템들을 실행하는 것과 관련된 것처럼 인식될 것이다. 게다가, 2001년 2월 26일에 제출된 미국 특허 출원서 제 09/793,370호는 플로팅 게이트 또는 유전체 저장 요소 시스템들에 적용된 데이터 프로그래밍 방법을 기술하며, 이 출원서는 본문에 상기 참조로서 병합된다.
제4 메모리 셀 실시예
도22~24에서 설명되는 제4 실시예는 상기 종래기술에서 일반적으로 설명된 V플로팅 게이트 버전인 NAND 어레이에 유전체 저장 기술을 적용하는 것이다. 도23A의 단면에서 최선으로 도시된 것과 같이, x-방향으로 신장되고 y-방향에서 이격되는 전도성 워드라인들(241~24)은 전하 저장 유전체의 스트립들(245~249)을 가로질러 연장되고, 유전체로 형성된 분리 영역들(251~254)을 반도체 기판(257)의 트렌치들에 개입시킨다. 유전체 스트립들(245~249)은 유전체 분리 영역들(251~254) 중 하나가 그것들 사이에 위치되어 y-방향에서 신장되고 x-방향에서 이격된다. 유전체 영역들(251~254)은 전형적인 쉘로우 트렌치 분리(shallow trench isolation : STI)기술에 의해서 바람직하게 형성된다. 메모리 셀들의 인접한 컬럼들 사이에 유전체 분리를 제공하기 위한 다른 기술들이 대신 사용될 수 있다.
유전체 스트립들(245~249)은 기판(257)의 표면에 직접 형성된다. 유전체 물질 및 다른 특징들은 바람직하게는 도6A 및 도6B와 관련하여 전술한 두 개 중 하나의 그것들이다. 워드라인들(241~244)은 전하 저장영역들이 되는 영역들에서 이들 유전체 스트립들의 상측에 직접 차례로 위치된다. 전하 저장영역들(265~267)은 도23A에서 워드라인(242)을 따라 표시되고, 영역들(269,265,271,272)는 도23B에서 유전체 스트립(246)을 따라 표시된다. 도핑된 소스 및 드레인 영역들은 워드라인들과 분리 유전체 사이에서 기판(257)의 표면 영역에 형성된다. 예컨대, 소스 및 드레인 영역들(261~263)은 유전체 분리영역들(251,252) 사이에 형성된 컬럼의 워드라인들 사이에 위치된다. 이 컬럼은, 도23B의 단면도에서 도시되고 도24에서 유전체 등가 회로도에 의해 표시된 것과 같이, 시리즈 연결된 메모리 셀들의 하나의 스트링을 형성한다. 스트링의 각 단부에 스위칭 선택 트랜지스터가 있는데, 도23B에서 보는 바와 같이, 한 단부에서는 게이트(275)를 가지고 다른 단부에서는 게이트(277)를 가진다. 단자들(279,281)은 저장 및 선택 트랜지스터들의 스트링의 유전체 단부를 형성한다. 이들 단자들 중 하나는 보통 개개의 비트 라인에 연결되고, 다른 단자는 공통 포텐셜에 연결된다. 전형적인 메모리 셀 어레이에는, y-방향으로 연장되는 컬럼들에 정렬된, 다수의 그러한 트랜지스터 컬럼 스트링들이 있다.
도22~23B는 하나의 특정 NAND 메모리 셀 어레이 구조에서 유전체 전하 저장 물질의 사용을 도시한다. 유전체 전하 저장 물질이 다른 특정 NAND 어레이 구조에서 전하 저장소자들로서 소용될 수 있음이 인식될 것이다.
전형적으로, 전도성 플로팅 게이트 저장소자들을 가진 메모리 셀들의 현존하는 NAND 어레이들에 있어서, 수 개의 컬럼 스트링들 각각에서 한 셀이 선택된 공통 로우(common row)에 있는 메모리 셀들의 그룹이 동시 읽기 또는 프로그래밍을 위해 선택된다. 로우(row)은 적당한 전압들을 워드라인들에 배열하여 선택된다. 읽기 작동 중에, 관련 NAND 스트링들 내의 로우들의 워드라인들은, 읽히도록 요구되는 한 로우의 셀들을 제외하고 포함된 스트링들 각각을 따르는 그러한 로우들에서 메모리 셀 트랜지스터들이 고도로 전도성이 되게 하도록, 상대적으로 높은 전압으로 상승된다. 프로그래밍 작동 중에, 관련 NAND 스트링들에서 선택된 로우의 워드라인의 전압은 관련 NAND 스트링들의 선택되지 않은 로우의 워드라인들과 비교하여 더 높은 전압으로 상승된다. 마찬가지로, 셀들의 선택된 컬럼들의 스트링들의 단부에서 선택 트랜지스터들은 적당히 바이어스되고 적당한 전압이 원하는 읽기 또는 프로그래밍 기능을 수행하기 위하여 그것들의 단부 터미널에 인가된다. 같은 절차가 도22~도23에서와 같은, 유전체 저장 매체를 가진 메모리 셀들의 NAND 어레이에 적용될 수 있다.
전술한 다른 실시예들에서와 마찬가지로, 메모리 셀의 유전체에 저장된 전하는 그 셀의 스레스홀드 전압에 영향을 준다. 예컨대, 유전체 스트립(246)의 영역(265)에 저장된 전하의 레벨은 그 영역, 인접 소스 및 드레인 영역들(261,262), 셀의 채널을 형성하는 소스 및 드레인 사이의 기판 부분 및 채널 위에 위치된 워드라인(242) 부분에 의해 형성된 메모리 셀 트랜지스터의 스레스홀드 전압 레벨을 설정한다. 메모리 셀 전하 저장영역들 각각은 다른 실시예들에 관하여 전술한 것과 같이 2 상태 또는 2 이상의 상태에서 작동될 수 있다.
도22~도23B에 도시된 NAND 구조를 형성하기 위한 한 과정은 배열에 의해 점유될 기판의 전체 영역 위에 ONO 같은 전하 저장 유전체 물질의 층을 우선 형성하는 것을 포함한다. 실리콘 나이트라이드 물질의 마스크(mask)가 인접한 NAND 스트링들을 분리시키기 위해 사용되는 기판에서 평행하고 긴 트랜치들(trenches)을 한정하기 위해 ONO 층의 상측에 형성된다. 그 다음, 에칭 단계는 유전체 층을 제거하고 마스크의 틈을 통하여 기판에서 트렌치들을 형성한다. 그 다음, 실리콘 옥사이드가 마스크의 트렌치 및 틈을 채우기 위해 구조 위로 적층된다. 과잉 옥사이드는 제거된 후 실리콘 나이트라이드 마스크 물질이 제거된다. 결과는 워드라인들(WLs) 없이 도23A 및 도23B에서 도시된다. 그 다음에 워드라인들은 도핑된(doped) 폴리실리콘 물질의 층을 적어도 어레이 영역 위에 적층하여 형성된다. 그 다음에 이온 임플란트(ion implant)가 전하 저장 유전체 층을 통하여 두꺼운 분리 유전체와 워드라인들 사이에 노출되어 남아있는 기판의 영역들 내로 형성될 수 있고, 그것에 의하여 소스 및 드레인 영역들을 형성한다.
약간 다른 NAND 유전체 저장 어레이을 형성하기 위한 다른 과정이 도25A, 도25B 및 도25C에 의해 도시된다. 이들 도면은 도22의 평면도의 섹션 VII - VII를 따라서 구조의 전개를 나타낸다. 도22~도23B의 구성요소와 상응하는 도25A~25C의 구성요소의 참조번호는 이중 프라임(")이 부가된 것과 같다.
도25A에 도시된 첫 번째 씨리즈의 처리 단계들에서, 일반적으로 기판 표면(257")에 실리콘 다이옥사이드의 얇은 층(296)을 성장시킨 후, 실리콘 나이트라이드의 층이 기판(257")의 표면에 적층된다. 그 다음 마스크가 y-방향으로(도22) 틈들(openings)이 연장되게 나이트라이드 층에 형성되고, 나이트라이드 층은 y-방향으로 연장되고 x-방향으로 이격되는 나이트라이드 스트립들(291~295)을 남기도록 마스크를 통하여 에칭된다. 그 다음에 트렌치들은(도25B) 두꺼운 옥사이드 층을 구조 위로 적층함으로써 실리콘 옥사이드로 충전되고, 그 다음에 트렌치들을 채우고 기판 표면 위로 약간 연장되는 부분들(251",252",253",254")을 남기도록 그것을 제거한다.
다음 시리즈의 단계들이 도25C에 의해 도시된다. 나이트라이드 스트립들(291~295)은 그것들과 그것을 아래의 기판 표면 사이에 트렌치 옥사이드를 가장 영향을 받지 않게 남기는 선택성 에칭에 의해 제거된다. 그 다음에 ONO 같은 전하 저장 유전체의 층(297)이 전체 메모리 셀 어레이 영역 위에 형성되고, 노출된 기판 표면 영역들과 기판 표면 위에서 연장되는 분리 유전체의 부분들을 덮는다. 그 다음, 도핑된 폴리실리콘 물질을 전체 영역 위에 적층하여 워드라인들이 형성되고, 폴리실리콘 층의 상측에 x-방향으로 연장되고 y-방향으로 이격되는 틈들을 가진 마스크를 형성한 다음, 마스크 틈들을 통하여 폴리실리콘을 제거한다. 이것은 구조를 가로질러 연장되는 워드라인들을 남기고, 도25C의 워드라인(242")을 포함한다. 그 다음에, (도25A~도25C에서 도시되지 않지만) 기판의 소스 및 드레인 영역들이 전하 저장 유전체 층(297)을 통하여 임플란트 마스크로서 소용되는 워드라인 들과 분리 옥사이드 사이에서 형성될 수 있다.
도25C의 결과 구조는 전체 어레이 영역 위로 연장되는 그것의 전하 저장 유전체 층(297)을 가지나, 도23A 및 도 23B의 그것은 이 유전체 층을 두꺼운 분리 유전체 층들 사이에 있는 스트립들로 제한하는 것을 주목해야 한다. 이들 경우에 있어서, 전하 저장 유전체 층은 전하를 저장하는데 필요한 곳인 NAND 저장 트랜지스터들의 채널 위에 제공된다.
다소 다른 NAND 어레이을 형성하기 위한 다른 과정이 도26A~도26D에 도시된다. 도26A~도26C는 도22의 평면도의 섹션 VII - VII를 따라서 구조의 전개를 도시하고, 도26D는 직각 섹션 VIII - VIII를 따라서 도26C의 중간 구조를 도시한다. 도26A~26D의 과정에서 주된 차이는 나이트라이드 대신에 폴리실리콘의 스트립들을 가진 기판 에칭 마스크의 형성이고, 메모리 셀들의 영역에서 그러한 스트립들의 부분들은 워드라인들의 부분으로서 유지되는 것이다. 또한, 결과 전하 저장 유전체 층은 전체 메모리 셀 배역 위에서 연속적이지 않다. 도22~도25C의 참조번호들과 상응하는 구성요소의 참조번호들은 도26A~26D에서 동일하지만 삼중 프라임("')이 포함된다.
첫 번째 시리즈의 처리 단계들이 도26A에 도시된다. ONO 같은 전하 트래핑(trapping) 유전체의 층(469)이 실리콘 기판(257"')의 표면에 형성된다. 그 다음 도핑된 폴리실리콘의 층이 메모리 셀 어레이의 영역 위에서 유전체 층(469)에 적층된다. 다음, 실리콘 나이트라이드의 층이 폴리실리콘에 적층된다. 그 다음, 마스크가 y-방향으로 연장되는(도22) 나이트라이드 및 폴리실리콘 층들에서 틈들을 에칭하기 위해 형성된다. 그 다음에 이 에칭이 이행된다. 도26A에 도시된 것처럼, 이것은 y-방향으로 연장되고 x-방향으로 이격되며 나이트라이드(477)로 씌워진 폴리실리콘 스트립들(471~475)을 남긴다.
도26B에 도시된 것처럼, 다음 단계는 마스크로서 소용되는 폴리실리콘/나이트라이드 스트립들 사이에서 이격되게 유전체 층(469)과 기판(257"')을 에칭하는 것이고, 그것에 의하여 기판에 분리 트렌치들을 형성한다. 그 다음에 이들 트렌치들은 폴리실리콘/나이트라이드 스트립들 사이의 간격 통하여 그것들 위에서, 트렌치들로 연장되는 두꺼운 옥사이드 층을 적층함으로써 실리콘 옥사이드로 충전된다. 그 다음에 이 옥사이드는 나이트라이드 층(477)까지 아래로 CMP에 의해 제거되고, 그것에 의하여 기판 트렌치들을 잔존 나이트라이드(477)의 상측까지 채우는 옥사이드 부부들(251"',252"',253"',254"')을 남긴다.
다음 시리즈의 단계들은 도26C에 의해 도시된다. 나이트라이드(477)는 폴리실리콘 스트립들(471~475)의 상측이 노출되게 남기는 선택성 에칭에 의해 제거된다. 그 다음에 도핑된 폴리실리콘의 제2 층이 어레이 구조 위에서 적층되고, 폴리실리콘 스트립들(471~475)의 노출된 상측 표면들 및 폴리실리콘 스트립들 위로 상승하는 옥사이드 스트립들(251"~254")의 부분들과 직접 접촉하게 된다. 이 제2 폴리실리콘 층을 x-방향으로 연장되고 y-방향으로 이격되는 스트립들(481~484)로 에칭하여, 그 결과 도26D에서 가장 잘 도시된 워드라인들(241"~244")이 형성되다. 이 에칭 단계는 또한 폴리실리콘 사이에서 이격되게 스트립들(471~475)의 부분들을 제거하고, 그것에 의하여 제2 폴리실리콘 층으로부터 위에 덮힌 스트립들(481~484) 에 의해 연결된 이들 스트립들의 분리된 부분들(471'~474')을 남긴다. 그 다음에, 영역들(261"'~263"')(도26D) 같은, 소스 및 드레인 영역들이 워드라인들(241"'~244"') 사이에서 이격되게 전하 저장 유전체를 통하여 기판(257"') 내에 형성된다.
제5 메모리 셀 실시예
다른 NAND 어레이가 도27과 도28에 도시된다. 이 제5 실시예의 구조는 워드라인들 사이의 NAND 메모리 셀 스트링들을 따라서 소스 및 드레인 확산부들(diffusions)을 주로 제거하고 그것들의 위치에 다른 세트의 워드라인들을 추가함으로써 제4 실시예와 다르다. 이것은, 같은 최소 분해(resolvable) 구성요소 크기를 가진 과정을 사용하여, 어레이를 가로질러 y-방향에서 같은 길이의 NAND 스트링들을 따라서 독립적으로 어드레스할 수 있는(addressable) 유전체 전하 저장영역의 수를 거의 배가하는 결과가 된다. 워드라인들의 수, 그리고 개개의 NAND 스트링에서 독립적으로 프로그램할 수 있는 유전체 전하 저장영역의 수는 2 이상이고 8, 16, 32 또는 그 이상일 수 있지만 동수의 전하 저장영역들을 가진 종래의 NAND 스트링들의 약 절반 길이이다.
도27은 제5 실시예 어레이의 소부분의 평면도이고, 도28은 그것의 메모리 셀 스트링들 중 하나와 이 스트링의 각 단에서 선택 트랜지스터들을 통한 단면을 나타낸다. 어레이는 표면(303)을 가진 반도체 기판(301)에 형성된다. 다수의 전하 저장 유전체 스트립들(305~309)이 y-방향에서 또한 연장되는 심층 옥사이드 분리 영역들(311~314) 사이에서 어레이를 가로질러 y-방향으로 연장되고 x-방향에서 이격 된다. 분리 영역들(311-314)은 제4 실시예의 영역들(251~254)(도23A) 또는 영역들(251"~254")(도25C)과 본질적으로 동일할 수 있다. 전하 저장 유전체 스트립들(305~309)은 제4 실시예와 관련된 도23A에서 도시된 것과 유사하게 옥사이드 분리 영역들 사이에서 x-방향으로 물리적으로 분리되거나, 도25C에서 도시된 것과 같이 옥사이드 영역들 위에서 연장되는 연속적인 유전체 층의 부분일 수 있다. 상세하게 도시되진 않았지만, 도27의 섹션 IX - IX은 본질적으로 그것들 두 도면들 중 하나와 동일할 수 있다. 제4 와 제5 실시예들의 특징들은 동일할 수 있다.
그러나, 둘 사이의 주된 차이점은 워드라인들(317~323)의 형상인데, 그것들은 전과 같이 x-방향으로 연장되지만 그것들 사이에 적절한 유전체를 가진 서로 바로 인접한 y-방향에서 패킹된다(packed). 워드라인들은 전술한 제4 실시예에서와 같이 메모리 셀 소스 및 드레인 영역들에 의해 분리되지 않는다. 사실, 워드라인들이 y-방향에서 서로 나란히 위치되어, 소스 및 드레인 영역들이 요구되지 않는다. 이들 영역들은 제4 실시예에서 외부 전압에 바로 연결되지 않고, 전하 저장소자들 사이에서 각각의 NAND 스트링의 간격을 따라서 전도성 패스(path)를 제공한다. 그것들 아래 워드라인들 및 전하 저장영역들은 그것들 아래 기판 채널의 전도(conduction)를 함께 제어한다. 이 제5 실시예에서 소스 및 드레인 영역들 대신에 추가 워드라인들의 대용 결과는 전술한 제4 실시예에서 소스 및 드레인 영역들이 존재하는 곳인 기판 채널의 전도성을 제어하는 그것들 아래의 워드라인들 및 전하 저장영역들이다. 그리고, 유전체 스트립들을 따라서 전하 저장영역들의 밀도는 도27 및 도28의 한 NAND 스트링에서 전하 저장영역들(327~333)에 의해 도시된 것과 같이 배가된다.
도28을 참조하면, 메모리 셀 스트링의 외부 연결은 각 터미널(345,347)에서 그라운드(ground) 같은 글로벌 비트 라인(도시되지 않음)과 공통 포텐셜에 각각 연결된, 스트링의 대향 단부에서 소스 및 드레인 확산부들(341,343)을 포함한다. 그러한 연결은 스트링의 대향 단부에서 각각의 제어 게이트들(349,351)에 인가되는 전압 GC0 및 GC1에 의해 허용된다. 제어 게이트들은(349,351)은 바람직하게는 스트링의 양단부에 있는 워드라인들(353,355)에 바로 인접하게 위치된다.
도27 및 도28에 의해 일반적으로 도시되는 구조를 형성하기 위한 한 처리 기술이 도29A 및 도29B의 단면도에 관하여 설명된다. 시작점은 소스 및 드래인 임플란트들이 생략되어 도23A나 도25C에서 도시된 제4 실시예의 택일적인 구조들 중 하나일 수 있다. 그 단계에서, 워드라인들(317,319,321,323)은 연속적인 전하 저장 유전체 스트립들(305~309) 위에서 위치되지만, 제1 추가 단계는 워드라인들 사이에 있는 기판 표면(303)으로부터 유전체를 제거하여 바람직하게는 ONO인 새로운 유전체 층(361)이 전체 구조 위에서 형성될 수 있게 하는 것이다. 그 다음에, 층(361)은 형성될 추가 워드라인들 아래에서 전하 저장 유전체로서 소용되며 그들 추가 워드라인들과 현존 워드라인들(317,319,321,323) 사이에 유전체 층을 제공한다.
다음 단계는 유전체 층(361)의 상측 및 전체 어레이 영역에 걸쳐 그것과 일치하는 곳에 도핑된 폴리실리콘 층(365), 또는 다른 적절한 전도성 물질을 적층하는 것이다. 그 다음에, 폴리실리콘 층(365)을 에칭하기 위한 마스크가 그것의 상측에 형성된다. 이 마스크를 만드는데 있어서, 옥사이드나 나이트라이드 유전체의 평행 스트립들(367)이 워드라인들(317,319,321,323) 사이의 폴리실리콘(365)의 부분들을 덮도록 x-방향으로 연장되고 y-방향에서 이격되는 길이로 우선 형성된다. 유전체 스트립들(367)이 전체 폴리실리콘 층(365) 위에 유전체의 층을 적층하여 바람직하게 형성되고, 그 다음 옥사이드 층의 상측에 포토레지스트(photoresist) 마스크를 사용하여 그 층을 스트립들(367)로 에칭한다. 다음, 옥사이드의 스페이서들(spacers)(369)이 스트립들(367)의 단부를 따라서 형성되어 그것들 사이의 간격을 좁게 한다. 스페이서들(369)을 형성하는 표준 방법은 유전체 스트립들(367) 위에 다른 유전체 층을 적층한 후 이 다른 층을 이방성으로 에칭하여 스페이서들(369)을 남기는 것이다.
다음 단계는 마스크(367,369)를 통하여 폴리실리콘 층(365)을 에칭하고, 워드라인들(317,319,321,323) 사이에 위치된 워드라인들(318,320,322)을 도29B에 도시된 것과 같이 y-방향으로 남기는 것이다. 그 다음에, 유전체 마스크(367,369)가 도시된 것처럼 제거될 수 있지만, 그렇게 하는 것이 항상 필요한 것은 아니다. 마스킹 유전체 스트립들(367)을 형성하는 데 사용되는 포토레지스트 마스크는 y-방향에서 워드라인들(317,319,321,323)과 자기정렬(self-align)되지 않기 때문에, 유전체 스트립들(367) 사이의 간격들은 스페이서들(369)의 사용하는 과정의 최소 석판 분해가능 치수(minimum lithographically resolvable dimension)보다 작게 만들어진다. 그러나, 포토레지스트의 작은 오정렬이 종종 발생하더라도, 결과 워드라인들(318,320,322)은 유전체 층(361)에 의해 덮인 워드라인들(317,319,321,323) 중 인접한 것들 사이의 간격들을 완벽하게 채울 것이다. 이것은 워드라인들(318,320,322)이 완벽한 정렬이 보장될 수 있었다면 워드라인들(317,319,321) 사이의 간격들을 채우기 위해 필요한 것보다 y-방향에서 더 넓게 개별적으로 만들어지기 때문이다.
추가 워드라인들을 형성하기 위한 다른 기술이 도30A 및 도30B에 의해 도시된다. 수 개의 단계들이 도핑된 폴리실리콘의 제2 층(371)을 적층하기 전에 일어난다. 폴리실리콘 워드라인들(317,319,321,323)은 옥사이드 층 스트립들(373)에 의해 각각 덮이는데, 그것들은 나이트라이드 스트립들(375)에 의해 차례로 덮인다. 스트립들(373,375)은 개별적인 워드라인들(317,319,321,323)로 에칭하기 전에 이들 두 층으로 전체 제1 폴리실리콘 층을 덮어 바람직하게 형성된다. 모든 3개의 층들(폴리실리콘, 옥사이드, 나이트라이드)은 그 다음에 함께 에칭되어 도30A에 도시된 다중-워드라인 스트립들이 된다. 그 다음에, ONO 같은 유전체의 층(373)이 어레이 영역 위에 노출된 표면들에 맞도록 형성된다. 도핑된 폴리실리콘의 제2 층이 적층되는 것은 유전체 층(377) 위다.
제2 폴리실리콘 층(371)은 워드라인들(317,319,321,323) 사이의 간격들을 완전히 채우기에 충분히 두껍게 만들어진다. 그 다음에, 과다 폴리실리콘이 방해물(stop)로서 나이트라이드 스트립들(375)을 사용하는 화학적-기계적-폴리싱(CMP) 단계에 의해 제거된다. 결과는 도30B에 도시된 것과 같은 추가 워드라인들(318,321,322)이다. CMP 단계에 추가하여 그 다음에, 폴리실리콘 스트립들(318,321,322)이 서로 전기적으로 완전히 분리될 수 있도록 에칭 단계가 수행될 수 있으며, 이것은 이들 스트립들의 두께가 다소 감소하는 결과를 가 져올 수 있다.
제4 또는 제5 실시예 메모리 셀들의 어레이를 이용하는 메모리 시스템
본 발명의 다양한 양상이 수행될 수 있는 다른 메모리 시스템의 예가 도31의 블록도에 의해 설명된다. 매트릭스에서 정렬된 다수의 메모리 셀들을 포함하는 메모리 셀 어레이(1)은 컬럼 제어회로(2), 로우(row) 제어회로(3), c-소스 제어회로(4) 및 c-p-웰(well) 제어회로(5)에 의해 제어된다. 이 시스템은 전술한 제4 및 제5 실시예들의 NAND 형인 메모리 셀 어레이(1)을 사용하는데 특히 적합하다.
제어회로(2)는, 메모리 셀들에 저장된 데이터를 읽고, 프로그램 작동 중에 메모리 셀들의 상태를 설정하고, 프로그래밍을 촉진하거나 저지하기 위해 비트 라인들(BL)의 포텐셜 레벨을 제어하기 위해, 메모리 셀 어레이(1)의 비트 라인들(BL)에 연결된다. 예컨대, 전술한 NAND 메모리 셀들의 각각의 스트링의 한 단자는 비드 라인들 중 하나에 연결될 있고, 스트링의 다른 단자는 그라운드 같은 공통 포텐셜에 연결될 수 있다. 로우 제어회로(3)는 읽기 또는 프로그래밍 전압들을 워드라인들에 인가하기 위해 워드라인들(WL)에 연결된다. 컬럼 제어회로(2)에 의해 제어되는 비트 라인 포텐셜 레벨들과 결합된 이들 전압들은 워드라인들 중 하나를 따르는 선택된 메모리 셀들이 평행으로 읽히거나 프로그램되도록 한다. 삭제 전압이메모리 셀들이 형성되는 p-형 영역에 회로(2)에 의해 인가된다. c-소스 제어회로(4)는 메모리 셀들에 연결된 (도31에서 "c-소스"로 라벨된) 공통 소스 라인을 제어한다. c-p-웰 제어회로(5)는 c-p-웰 전압을 제어한다.
메모리 셀들에 저장된 데이터는 컬럼 제어회로(2)에 의해 읽히고, 내부 I/O 라인들과 데이터 입/출력 버퍼(6)를 통하여 외부 I/O 라인들(51)로 출력된다. 메모리 셀들에 저장되는 프로그램 데이터는 외부 I/O 라인들(51)을 통하여 데이터 입/출력 버퍼로 입력되고, 컬럼 제어회로(2)로 전송된다. 외부 I/O 라인들(51)은 제어기(43)에 연결된다. 제어기는 다양한 형태의 레지스터들 및 휘발성 랜덤-액세스-메모리(RAM)(45)를 포함하는 다른 메모리를 포함한다.
플래시 메모리 장치를 제어하기 위한 명령(command) 데이터는 제어기(43)와 연결된 외부 제어 라인들(57)을 통하는 내부 제어 라인들(55)을 통하여 명령 회로(7)로 입력된다. 명령 데이터는 플래시 메모리에 어떤 작동이 요구되는지를 통지한다. 입력 명령은 컬럼 제어회로(2), 로우 제어회로(3), c-소스 제어회로(4), c-p-웰 제어회로(5) 및 데이터 입/출력 버퍼(6)를 제어하는 상태 기계(8)로 전송된다. 상태 기계(8)는 READY/BUSY 또는 PASS/FAIL 같은 플래시 메모리의 상태 데이터를 출력할 수 있다.
제어기(43)는 퍼스널 컴퓨터, 디지털 카메라, 또는 퍼스널 디지털 보조장치 같은 호스트(host) 시스템에 연결되거나 연결될 수 있다. 메모리 어레이(1)로 데이터 저장 또는 그것으로부터 데이터 읽기 같은 데이터 명령을 개시하고 그러한 데이터를 각각 제공하거나 수신하는 것은 호스트이다. 제어기는 그러한 명령들은 명령 회로(7)에 의해 해석되고 실행될 수 있는 명령 신호들로 변환한다. 제어기는 또한 메모리 어레이로 기록되거나 그것으로부터 읽히는 사용자 데이터를 위한 버퍼 메모리를 전형적으로 포함한다. 전형적인 메모리 시스템은 제어기(43)를 포함하는 하나의 집적회로 칩(47), 그리고 메모리 어레이과 관련 제어기, 입/출력 및 상태 기계 회로들을 각각 포함하는 하나 이상의 집적회로 칩(49)을 포함한다. 물론, 추세는 시스템의 메모리 어레이과 제어기 회로들을 하나 이상의 집적회로 칩들에 함께 통합하는 것이다.
도21 또는 도31의 메모리 시스템들은 호스트 시스템의 부분으로서 포함될 수 있고, 또는 호스트 시스템의 소켓에 제거 가능하게 삽입될 수 있는 메모리 카드에 포함될 수 있다. 그러한 카드는 전체 메모리 시스템을 포함할 수 있다. 선택적으로, (주변 회로들과 관련된) 제어기 및 메모리 어레이는 별개의 카드로 제공될 수 있다. 예컨대, 수 개의 카드 실시예가 본 명세서에서 참조로서 통합되는 미국특허 제5,887,145에서 설명된다.
다른 메모리 셀 구성들(configurations)
전도성 플로팅 게이트들을 사용하는 메모리 셀 어레이들의 다른 구성들은 플로팅 게이트들을 전하 트래핑 유전체 물질로 대체한 후 2진(2 상태) 또는 다중-상태(2 이상의 상태)에서 어레이의 각각의 전하 저장영역을 작동시키도록 유사하게 변경될 수 있다. 예컨대, 참조된 특허들과 특허 출원들에서 설명된 어떤 구성들은 트렌치에 저장소자들이나 소스/드레인 확산부들을 위치시킬 수 있다. 이들 실시예에서, 전도성 저장소자들은 또한 전하 트래핑 유전체 물질로 대체될 수 있다.
결론
본 발명의 다양한 양상들이 특정 실시예들과 관련하여 설명되었을지라도, 본 발명은 다음 특허청구범위의 전체 범위 내에서 보호되어야 할 것이다.
Claims (31)
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- 반도체 기판상의 비휘발성 메모리 셀 어레이에 있어서,기판에 걸쳐서 제 1 방향으로 간격지워지고 제 2 방향으로 세장이되, 제 1 및 제 2 방향이 서로 직각을 이루며, 개별 메모리 셀 채널이 제 2 방향으로 간격지워진 위치에서 이웃하는 소스 및 드레인 영역간에 형성된, 소스 및 드레인 영역,제 2 방향으로 연재하며 제 1 방향으로 간격지워진 길이를 갖는데, 그중의 적어도 하나가 이웃하는 소스 및 드레인 영역간에 위치하는 다수의 제 1 전도성 게이트 라인,다수의 제 1 전도성 게이트 라인과 소스 및 드레인 영역에 걸쳐서 제 1 방향으로 연재하며, 메모리 셀 채널 위의 제 2 방향으로 위치하는 다수의 제 2 전도성 게이트 라인,개별 메모리 셀이 적어도 제 1 전도성 게이트 라인과 기판 표면 간에 샌드위치된 유전체 물질의 제 1 전하 저장 영역과 제 2 전도성 게이트 라인과 기판 표면간에 샌드위치된 유전체 물질의 제 2 전하 저장 영역을 포함하는, 메모리 셀 채널 영역의 기판 표면상의 전하 포착 유전체 물질, 및메모리 셀 어레이의 적어도 제 1 및 제 2 전하 저장 영역에 저장된 전하 레벨을 제어하기 위해서 적어도 소스, 드레인, 및 제 1 및 제 2 전도성 게이트 라인과 연결가능한 컨트롤 회로를 포함하는 것을 특징으로 하는 어레이.
- 제 6 항에 있어서, 다수의 제 1 전도성 게이트 라인이 이웃하는 소스 및 드레인 영역간에 위치한 제 1 전도성 게이트 라인중에 정확히 2개를 포함하며, 개별 메모리 셀이 그 사이에 제 2 전하 저장 영역을 지닌 2개의 제 1 전도성 게이트 라인간에 샌드위치된 유전체 물질의 제 1 및 제 3 전하 저장 영역을 포함하는 것을 특징으로 하는 어레이.
- 제 6 항 또는 제 7 항에 있어서, 상기 컨트롤 회로는 적어도 제 1 및 제 2 전하 저장 영역을 2개 이상의 규정된 레벨로 프로그래밍하여, 적어도 제 1 및 제 2 전하 저장 영역에 1비트 이상의 데이터를 저장하는 것을 특징으로 하는 어레이.
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- 데이터를 저장하기 위한 비휘발성 메모리 시스템에 있어서,개별 메모리 셀이:기판 표면내의 소스와 드레인 영역간에 연재하는 길이를 갖는 채널,그 길이를 따라 채널의 각각 이웃하는 제 1, 제 2 및 제 3 부분위에 위치하는 제 1, 제 2 및 제 3 게이트로, 상기 제 1 및 제 2 게이트가 소스 및 드레인 영역에 인접하여 위치되고 상기 제 2 게이트가 제 1 및 제 3 게이트 사이에 위치되는, 제 1, 제 2 및 제 3 게이트, 그리고그 내에 각각의 이웃하는 제 1, 제 2 및 제 3 전하 저장 영역을 형성하도록 제 1, 제 2 및 제 3 그리고 기판 표면간에 샌드위치된 전하 포착 유전체 물질을 포함하는 메모리 셀 어레이,전자가 기판으로부터 소스측 주입에 의해 제 1 및 제 3 저장 영역으로 그리고 파울러-노르드하임(Fowler-Nordheim) 터널링에 의해 제 2 저장 영역으로 프로그 래밍되는 데이터에 따른 레벨로 전달되게 하는 제 1, 제 2 및 제 3 게이트에 그리고 적어도 소스 및 드레인 영역에 연결가능한 전압원을 포함하는 프로그래머, 및적어도 제 1, 제 2 및 제 3 게이트에 연결가능한 전압원과 각각의 상기 제 1, 제 2 및 제 3 저장 영역에 저장된 전하 레벨을 결정하기 위한 소스 및 드레인 영역중의 적어도 하나에 연결가능한 감지 증폭기를 포함하는 판독 회로를 포함하는 비휘발성 메모리 시스템.
- 제 13 항에 있어서, 전압원은 각 영역에 저장되는 1비트 이상의 데이터에 따라 2 이상의 규정된 범위중의 하나로 상기 제 1, 제 2 및 제 3 저장 영역중의 개별 영역에 전달되게 하며, 판독 회로는 각각의 상기 제 1, 제 2 및 제 3 전하 저장 역역에 저장되는 2 이상의 규정된 영역중의 한개 내의 전하 레벨을 식별하기 위한 적어도 소스 또는 드레인에 연결가능한 감지 증폭기를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
- 반도체 기판에 형성된 세장의 소스 및 드레인 영역으로, 그 길이가 반도체 기판에 걸쳐서 제 1 방향으로 연재하며 제 2 방향으로 간격지워지되, 제 1 및 제 2 방향이 서로 직각이며, 그 이웃하는 소스 및 드레인 영역 사이 기판의 메모리 셀 채널을 규정하는, 세장의 소스 및 드레인 영역,제 1 방향으로 연재하며 제 2 방향으로 위치한 길이를 가지며, 2개의 컨트롤 게이트 라인이 소스 및 드레인 확산부에 직접 인접한 개별 셀 채널 위에 위치하며 셀 채널의 중간 영역 상에서 간격지워지는, 제 1 전도성 컨트롤 게이트 라인,제 1 방향으로 연재하며 제 2 방향으로 간격지워진 길이를 가지고, 제 1 컨트롤 게이트상에 위치하며 셀 채널의 중간 영역상의 그 사이에서 연재하는 제 2 전도성 컨트롤 게이트 라인,메모리 셀 채널내의 기판 표면과 제 1 및 제 2 컨트롤 게이트 라인사이에 위치하여, 제 1 및 제 2 컨트롤 게이트 라인과 기판 표면 사이의 개별 메모리 셀의 전하-포착 유전체 물질에 적어도 3개의 전하 저장 영역을 형성하는 유전체 전하-포착 물질,저장되는 데이터에 따라 전하가 기판과 3개의 저장 영역간에 독립적으로 전달되게 하도록 적어도 소스 및 드레인 영역에 그리고 제 1 및 제 2 컨트롤 게이트 라인에 연결가능한 전압원을 포함하는 프로그래머, 그리고적어도 제 1 및 제 2 컨트롤 게이트 라인에 연결가능한 전압원과 각각의 3개의 전하 저장 영역에 저장된 전하 레벨을 결정하기 위한 소스 및 드레인 영역중의 적어도 하나에 연결가능한 감지 증폭기를 포함하는 판독 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
- 제 15 항에 있어서, 전압원은 전자들을 각 영역에 저장되는 1비트 이상의 데이터에 따라 2 이상의 규정된 영역중의 하나에 각각의 3개 저장 영역으로 전달되게 하며, 판독 회로는 각각의 3개 전하 저장 영역에 저장되는 2 이상의 규정된 범위중의 한개 내의 전하 레벨을 식별하기 위한 적어도 소스 또는 드레인에 연결가능한 감지 증폭기를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
- 반도체 기판에 형성된 비휘발성 메모리 시스템에 있어서,(a) 제 1 방향으로 기판에 걸쳐 연재하며 제 2 방향으로 서로 이웃하되, 제 1 및 제 2 방향이 서로 직각인 길이를 지닌 다수의 전도성 워드 라인, 및상기 전도성 워드 라인과 기판 표면간에 열(column)로 샌드위치된 유전체 전하 포착 물질의 영역을 포함하여, 그 종단간의 개별 열에 다수의 직렬 연결된 저장 트랜지스터를 제공하는 메모리 셀 어레이,(b) 전하가 유전체 전하 포착 물질의 영역으로 전달되도록 워드 라인, 저장 트랜지스터 열중 적어도 하나의 종단, 그리고 기판에 연결가능한 전압원을 포함하는 프로그래밍 회로를 포함하는, 상기 어레이의 주변 회로, 그리고적어도 하나의 워드 라인에 연결가능한 전압원과 적어도 하나의 어드레스된 열내에서 상기 유전체 영역의 어드레스된 열에 저장된 전하 레벨에 관한 파라미터를 결정하기 위한 저장 트랜지스터의 적어도 하나의 어드레스된 열의 종단에 연결가능한 적어도 하나의 감지 증폭기를 포함하는 판독 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
- 제 17 항에 있어서, 상기 어레이는 열을 따라 인접 워드 라인 사이의 기판에 형성된 다수의 이산 소스 및 드레인 영역을 더 포함하는 것을 특징으로 하는 비휘 발성 메모리 시스템.
- 제 17 항에 있어서, 상기 어레이의 워드 라인들은 그 사이의 유전체 층과 제 2 방향으로 직접 서로 인접하여 위치되는 것을 특징으로 하는 비휘발성 메모리 시스템.
- 제 17 항에 있어서, 상기 어레이의 워드 라인들은 그 사이에 기판 소스 또는 드레인 영역없이 제 2 방향으로 직접 서로 인접하여 위치되는 것을 특징으로 하는 비휘발성 메모리 시스템.
- 제 17 항에 있어서, 개별 열들의 유전체 영역들은 제 2 방향으로 열들의 길이를 따라 연속적으로 연재하는 스트립에 형성된 유전체 전하 포착 물질 층에 제공되는 것을 특징으로 하는 비휘발성 메모리 시스템.
- 제 21 항에 있어서, 유전체 전하 포착 물질의 연속적인 스트립 사이의 제 1 방향으로 간격지워지며 제 2 방향으로 연재하는 격리 유전체 길이를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
- 제 17 항에 있어서, 프로그래밍 회로는 프로그래밍되는 데이터에 상응하는 2개 이상의 스레스홀드 레벨중의 하나로 메모리 셀이 프로그래밍되도록 전하를 유전 체 전하 포착 물질의 어드레스된 개별 영역으로 전달하는 것을 특징으로 하며, 판독 회로는 상기 유전체 영역중의 어드레스된 영역의 프로그래밍된 2개 이상의 스레스홀드 레벨에 관련된 파라미터를 발생시키는 것을 특징으로 하는 비휘발성 메모리 시스템.
- 제 17 항에 있어서, 다수의 직렬 연결된 저장 트랜지스터는 개별 열에서 8개 또는 그 이상인 것을 특징으로 하는 비휘발성 메모리 시스템.
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- 반도체 기판 표면에 형성된 직렬연결된 메모리 셀의 복수의 스트링을 포함하는 유형의 비휘발성 메모리 셀 어레이에 있어서,스트링의 끝단에서 글로벌 비트 라인에 접속가능한 상기 스트링은 상기 기판에 걸쳐 제1 방향으로 연장하고,상기 어레이는 상기 스트링을 가로질러 상기 제1 방향에 수직인 제2 방향으로 연장하는 8개 이상의 워드 라인을 포함하고, 상기 워드 라인은 상기 제1 방향으로 유전체 층을 사이에 두고 서로 인접하게 위치하고,전하 저장 유전체 층이 상기 스트링에서 상기 워드 라인과 상기 기판 표면 사이에 샌드위치되고, 개개의 상기 스트링은 상기 스트링을 따라 형성된 일련의 8개 이상의 유전체 전하 저장 영역을 그 사이에 소스 및 드레인 영역 없이 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 어레이.
- 비휘발성 메모리 셀 어레이를 형성하는 방법에 있어서,반도체 기판 표면의 구역 상에 전하-포착 유전체 층을 형성하는 단계;전하-포착 유전체 층 상에 전기적 전도성 물질 층을 적층하는 단계;전도성 물질을 세장의 컨트롤 게이트로 분리하되 프로세스의 최소 용해성 엘리먼트보다 적은 상기 어레이에 걸친 일 방향의 폭이:프로세스의 최소 용해성 엘리먼트에 따라 일 방향으로 폭을 갖는 전도성 물질 층 상에 물질 스트립을 형성하는 단계,스트립의 측벽을 따라 스페이서를 형성하되, 상기 스페이서의 폭이 프로세스의 최소 용해성 엘리먼트보다 적은, 스페이서를 형성하는 단계, 그리고컨트롤 게이트의 폭이 상기 어레이에 걸쳐서 일 방향으로 있음을 규정하기 위해 스페이서를 활용하는 단계에 의해 사용되는, 분리 단계를 포함하는 것을 특징으로 하는 방법.
- 제 27 항에 있어서, 전하-포착 유전체 층을 일 방향으로 연재된 길이를 갖는 스트립으로 분리하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 비휘발성 메모리 셀 어레이를 형성하는 방법에 있어서,반도체 기판 표면의 구역상에 전하-포착 유전체 층을 형성하는 단계,전하-포착 유전체 층 상에 제 1 전기적 전도성 물질 층을 적층하는 단계,기판에 걸쳐 일 방향으로 연재하며 제 2 방향으로 간격지워진 길이를 갖되, 제 1 및 제 2 방향이 서로 직각인, 스트립을 지닌 제 1 전도성 물질 층 상에 제 1 유형의 유전체 물질의 스트립을 형성하는 단계,제 2 방향으로 스페이서간에 스페이스를 남겨두는 방식으로 제 1 유형의 유전체 물질의 스트립의 측벽을 따라 제 2 유형의 유전체 물질의 스페이서를 형성하는 단계,제 1 전도성 물질 층에 트렌치를 형성하기 위해 상기 스페이스를 통하여 제 1 전도성 물질 층을 에칭하는 단계,메모리 셀 어레이에 대한 소스 및 드레인 영역을 형성하기 위해 상기 트렌치를 통하여 이온을 기판으로 주입하는 단계,스페이서를 제거하여, 그 사이에 갭을 지닌 제 1 유형의 유전체 물질의 스트립을 남겨두는 단계,충전 유전체를 트렌치와 갭에 그리고 제 1 유형의 유전체 물질의 스트립 상에 적층하는 단계,충전 유전체와 제 1 유형의 유전체 물질의 스트립을 평탄화하는 단계,제 1 유전체 무질을 제거하여, 제 2 방향에 걸쳐 충전 유전체간에 캐비티를 남겨두는 단계,제 1 전도성 물질 층을 캐비티를 통하여 제거하여, 제 1 방향으로 연재하며 제 2 방향으로 간격지워진 길이를 갖는 제 1 전도성 물질 층의 스트립을 남겨두어, 제 2 방향의 제 1 전도성 물질 층의 스트립이 대체로 제 2 방향에서 제 2 유전체 물질의 제거된 스페이스의 폭인, 단계를 포함하는 것을 특징으로 하는 방법.
- 제 29 항에 있어서,제 1 전도성 물질 층의 스트립의 노출된 측벽 표면 구역 상에 절연 층을 형성하는 단계,상기 절연 층과 접촉하는 제 1 전도성 물질의 스트립간의 캐비티와 스페이스를 충전하기 위해 제 2 전도성 물질 층을 적층하는 단계, 그리고제 2 방향으로 연재하며 제 1 방향으로 간격지워진 길이를 갖는 스트립을 남겨두기 위해 마스크를 통하여 제 1 전도성 물질 층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 29 항 또는 제 30 항에 있어서, 제 2 방향으로 연재하며 제 1 방향으로 간격지워진 길이를 갖는 스트립으로 전하-포착 절연 층을 분리하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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