KR100977592B1 - 유전체 저장 엘리먼트를 사용하는 다중상태 비휘발성집적회로 메모리 시스템 - Google Patents
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Abstract
Description
상 태 | 외측 영역(VT) | 내측 영역(VT) |
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2 | 3 | 0 |
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8 | 4 | 2 |
9 | 4 | 3 |
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- 반도체 기판상의 비휘발성 메모리 셀 어레이에 있어서,기판에 걸쳐서 제 1 방향으로 간격지워지고 제 2 방향으로 세장이되, 제 1 및 제 2 방향이 서로 직각을 이루며, 개별 메모리 셀 채널이 제 2 방향으로 간격지워진 위치에서 이웃하는 소스 및 드레인 영역간에 형성된, 소스 및 드레인 영역,제 2 방향으로 연재하며 제 1 방향으로 간격지워진 길이를 갖는데, 그중의 적어도 하나가 이웃하는 소스 및 드레인 영역간에 위치하는 다수의 제 1 전도성 게이트 라인,다수의 제 1 전도성 게이트 라인과 소스 및 드레인 영역에 걸쳐서 제 1 방향으로 연재하며, 메모리 셀 채널 위의 제 2 방향으로 위치하는 다수의 제 2 전도성 게이트 라인,개별 메모리 셀이 적어도 제 1 전도성 게이트 라인과 기판 표면 간에 샌드위치된 유전체 물질의 제 1 전하 저장 영역과 제 2 전도성 게이트 라인과 기판 표면간에 샌드위치된 유전체 물질의 제 2 전하 저장 영역을 포함하는, 메모리 셀 채널 영역의 기판 표면상의 전하 포착 유전체 물질, 및메모리 셀 어레이의 적어도 제 1 및 제 2 전하 저장 영역에 저장된 전하 레벨을 제어하기 위해서 적어도 소스, 드레인, 및 제 1 및 제 2 전도성 게이트 라인과 연결가능한 컨트롤 회로를 포함하는 것을 특징으로 하는 어레이.
- 제 6 항에 있어서, 다수의 제 1 전도성 게이트 라인이 이웃하는 소스 및 드레인 영역간에 위치한 제 1 전도성 게이트 라인중에 정확히 2개를 포함하며, 개별 메모리 셀이 그 사이에 제 2 전하 저장 영역을 지닌 2개의 제 1 전도성 게이트 라인간에 샌드위치된 유전체 물질의 제 1 및 제 3 전하 저장 영역을 포함하는 것을 특징으로 하는 어레이.
- 제 6 항 또는 제 7 항에 있어서, 상기 컨트롤 회로는 적어도 제 1 및 제 2 전하 저장 영역을 2개 이상의 규정된 레벨로 프로그래밍하여, 적어도 제 1 및 제 2 전하 저장 영역에 1비트 이상의 데이터를 저장하는 것을 특징으로 하는 어레이.
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- 데이터를 저장하기 위한 비휘발성 메모리 시스템에 있어서,개별 메모리 셀이:기판 표면내의 소스와 드레인 영역간에 연재하는 길이를 갖는 채널,그 길이를 따라 채널의 각각 이웃하는 제 1, 제 2 및 제 3 부분위에 위치하는 제 1, 제 2 및 제 3 게이트로, 상기 제 1 및 제 2 게이트가 소스 및 드레인 영역에 인접하여 위치되고 상기 제 2 게이트가 제 1 및 제 3 게이트 사이에 위치되는, 제 1, 제 2 및 제 3 게이트, 그리고그 내에 각각의 이웃하는 제 1, 제 2 및 제 3 전하 저장 영역을 형성하도록 제 1, 제 2 및 제 3 그리고 기판 표면간에 샌드위치된 전하 포착 유전체 물질을 포함하는 메모리 셀 어레이,전자가 기판으로부터 소스측 주입에 의해 제 1 및 제 3 저장 영역으로 그리고 파울러-노르드하임(Fowler-Nordheim) 터널링에 의해 제 2 저장 영역으로 프로그 래밍되는 데이터에 따른 레벨로 전달되게 하는 제 1, 제 2 및 제 3 게이트에 그리고 적어도 소스 및 드레인 영역에 연결가능한 전압원을 포함하는 프로그래머, 및적어도 제 1, 제 2 및 제 3 게이트에 연결가능한 전압원과 각각의 상기 제 1, 제 2 및 제 3 저장 영역에 저장된 전하 레벨을 결정하기 위한 소스 및 드레인 영역중의 적어도 하나에 연결가능한 감지 증폭기를 포함하는 판독 회로를 포함하는 비휘발성 메모리 시스템.
- 제 13 항에 있어서, 전압원은 각 영역에 저장되는 1비트 이상의 데이터에 따라 2 이상의 규정된 범위중의 하나로 상기 제 1, 제 2 및 제 3 저장 영역중의 개별 영역에 전달되게 하며, 판독 회로는 각각의 상기 제 1, 제 2 및 제 3 전하 저장 역역에 저장되는 2 이상의 규정된 영역중의 한개 내의 전하 레벨을 식별하기 위한 적어도 소스 또는 드레인에 연결가능한 감지 증폭기를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
- 반도체 기판에 형성된 세장의 소스 및 드레인 영역으로, 그 길이가 반도체 기판에 걸쳐서 제 1 방향으로 연재하며 제 2 방향으로 간격지워지되, 제 1 및 제 2 방향이 서로 직각이며, 그 이웃하는 소스 및 드레인 영역 사이 기판의 메모리 셀 채널을 규정하는, 세장의 소스 및 드레인 영역,제 1 방향으로 연재하며 제 2 방향으로 위치한 길이를 가지며, 2개의 컨트롤 게이트 라인이 소스 및 드레인 확산부에 직접 인접한 개별 셀 채널 위에 위치하며 셀 채널의 중간 영역 상에서 간격지워지는, 제 1 전도성 컨트롤 게이트 라인,제 1 방향으로 연재하며 제 2 방향으로 간격지워진 길이를 가지고, 제 1 컨트롤 게이트상에 위치하며 셀 채널의 중간 영역상의 그 사이에서 연재하는 제 2 전도성 컨트롤 게이트 라인,메모리 셀 채널내의 기판 표면과 제 1 및 제 2 컨트롤 게이트 라인사이에 위치하여, 제 1 및 제 2 컨트롤 게이트 라인과 기판 표면 사이의 개별 메모리 셀의 전하-포착 유전체 물질에 적어도 3개의 전하 저장 영역을 형성하는 유전체 전하-포착 물질,저장되는 데이터에 따라 전하가 기판과 3개의 저장 영역간에 독립적으로 전달되게 하도록 적어도 소스 및 드레인 영역에 그리고 제 1 및 제 2 컨트롤 게이트 라인에 연결가능한 전압원을 포함하는 프로그래머, 그리고적어도 제 1 및 제 2 컨트롤 게이트 라인에 연결가능한 전압원과 각각의 3개의 전하 저장 영역에 저장된 전하 레벨을 결정하기 위한 소스 및 드레인 영역중의 적어도 하나에 연결가능한 감지 증폭기를 포함하는 판독 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
- 제 15 항에 있어서, 전압원은 전자들을 각 영역에 저장되는 1비트 이상의 데이터에 따라 2 이상의 규정된 영역중의 하나에 각각의 3개 저장 영역으로 전달되게 하며, 판독 회로는 각각의 3개 전하 저장 영역에 저장되는 2 이상의 규정된 범위중의 한개 내의 전하 레벨을 식별하기 위한 적어도 소스 또는 드레인에 연결가능한 감지 증폭기를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
- 반도체 기판에 형성된 비휘발성 메모리 시스템에 있어서,(a) 제 1 방향으로 기판에 걸쳐 연재하며 제 2 방향으로 서로 이웃하되, 제 1 및 제 2 방향이 서로 직각인 길이를 지닌 다수의 전도성 워드 라인, 및상기 전도성 워드 라인과 기판 표면간에 열(column)로 샌드위치된 유전체 전하 포착 물질의 영역을 포함하여, 그 종단간의 개별 열에 다수의 직렬 연결된 저장 트랜지스터를 제공하는 메모리 셀 어레이,(b) 전하가 유전체 전하 포착 물질의 영역으로 전달되도록 워드 라인, 저장 트랜지스터 열중 적어도 하나의 종단, 그리고 기판에 연결가능한 전압원을 포함하는 프로그래밍 회로를 포함하는, 상기 어레이의 주변 회로, 그리고적어도 하나의 워드 라인에 연결가능한 전압원과 적어도 하나의 어드레스된 열내에서 상기 유전체 영역의 어드레스된 열에 저장된 전하 레벨에 관한 파라미터를 결정하기 위한 저장 트랜지스터의 적어도 하나의 어드레스된 열의 종단에 연결가능한 적어도 하나의 감지 증폭기를 포함하는 판독 회로를 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
- 제 17 항에 있어서, 상기 어레이는 열을 따라 인접 워드 라인 사이의 기판에 형성된 다수의 이산 소스 및 드레인 영역을 더 포함하는 것을 특징으로 하는 비휘 발성 메모리 시스템.
- 제 17 항에 있어서, 상기 어레이의 워드 라인들은 그 사이의 유전체 층과 제 2 방향으로 직접 서로 인접하여 위치되는 것을 특징으로 하는 비휘발성 메모리 시스템.
- 제 17 항에 있어서, 상기 어레이의 워드 라인들은 그 사이에 기판 소스 또는 드레인 영역없이 제 2 방향으로 직접 서로 인접하여 위치되는 것을 특징으로 하는 비휘발성 메모리 시스템.
- 제 17 항에 있어서, 개별 열들의 유전체 영역들은 제 2 방향으로 열들의 길이를 따라 연속적으로 연재하는 스트립에 형성된 유전체 전하 포착 물질 층에 제공되는 것을 특징으로 하는 비휘발성 메모리 시스템.
- 제 21 항에 있어서, 유전체 전하 포착 물질의 연속적인 스트립 사이의 제 1 방향으로 간격지워지며 제 2 방향으로 연재하는 격리 유전체 길이를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 시스템.
- 제 17 항에 있어서, 프로그래밍 회로는 프로그래밍되는 데이터에 상응하는 2개 이상의 스레스홀드 레벨중의 하나로 메모리 셀이 프로그래밍되도록 전하를 유전 체 전하 포착 물질의 어드레스된 개별 영역으로 전달하는 것을 특징으로 하며, 판독 회로는 상기 유전체 영역중의 어드레스된 영역의 프로그래밍된 2개 이상의 스레스홀드 레벨에 관련된 파라미터를 발생시키는 것을 특징으로 하는 비휘발성 메모리 시스템.
- 제 17 항에 있어서, 다수의 직렬 연결된 저장 트랜지스터는 개별 열에서 8개 또는 그 이상인 것을 특징으로 하는 비휘발성 메모리 시스템.
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- 반도체 기판 표면에 형성된 직렬연결된 메모리 셀의 복수의 스트링을 포함하는 유형의 비휘발성 메모리 셀 어레이에 있어서,스트링의 끝단에서 글로벌 비트 라인에 접속가능한 상기 스트링은 상기 기판에 걸쳐 제1 방향으로 연장하고,상기 어레이는 상기 스트링을 가로질러 상기 제1 방향에 수직인 제2 방향으로 연장하는 8개 이상의 워드 라인을 포함하고, 상기 워드 라인은 상기 제1 방향으로 유전체 층을 사이에 두고 서로 인접하게 위치하고,전하 저장 유전체 층이 상기 스트링에서 상기 워드 라인과 상기 기판 표면 사이에 샌드위치되고, 개개의 상기 스트링은 상기 스트링을 따라 형성된 일련의 8개 이상의 유전체 전하 저장 영역을 그 사이에 소스 및 드레인 영역 없이 구비하는 것을 특징으로 하는 비휘발성 메모리 셀 어레이.
- 비휘발성 메모리 셀 어레이를 형성하는 방법에 있어서,반도체 기판 표면의 구역 상에 전하-포착 유전체 층을 형성하는 단계;전하-포착 유전체 층 상에 전기적 전도성 물질 층을 적층하는 단계;전도성 물질을 세장의 컨트롤 게이트로 분리하되 프로세스의 최소 용해성 엘리먼트보다 적은 상기 어레이에 걸친 일 방향의 폭이:프로세스의 최소 용해성 엘리먼트에 따라 일 방향으로 폭을 갖는 전도성 물질 층 상에 물질 스트립을 형성하는 단계,스트립의 측벽을 따라 스페이서를 형성하되, 상기 스페이서의 폭이 프로세스의 최소 용해성 엘리먼트보다 적은, 스페이서를 형성하는 단계, 그리고컨트롤 게이트의 폭이 상기 어레이에 걸쳐서 일 방향으로 있음을 규정하기 위해 스페이서를 활용하는 단계에 의해 사용되는, 분리 단계를 포함하는 것을 특징으로 하는 방법.
- 제 27 항에 있어서, 전하-포착 유전체 층을 일 방향으로 연재된 길이를 갖는 스트립으로 분리하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 비휘발성 메모리 셀 어레이를 형성하는 방법에 있어서,반도체 기판 표면의 구역상에 전하-포착 유전체 층을 형성하는 단계,전하-포착 유전체 층 상에 제 1 전기적 전도성 물질 층을 적층하는 단계,기판에 걸쳐 일 방향으로 연재하며 제 2 방향으로 간격지워진 길이를 갖되, 제 1 및 제 2 방향이 서로 직각인, 스트립을 지닌 제 1 전도성 물질 층 상에 제 1 유형의 유전체 물질의 스트립을 형성하는 단계,제 2 방향으로 스페이서간에 스페이스를 남겨두는 방식으로 제 1 유형의 유전체 물질의 스트립의 측벽을 따라 제 2 유형의 유전체 물질의 스페이서를 형성하는 단계,제 1 전도성 물질 층에 트렌치를 형성하기 위해 상기 스페이스를 통하여 제 1 전도성 물질 층을 에칭하는 단계,메모리 셀 어레이에 대한 소스 및 드레인 영역을 형성하기 위해 상기 트렌치를 통하여 이온을 기판으로 주입하는 단계,스페이서를 제거하여, 그 사이에 갭을 지닌 제 1 유형의 유전체 물질의 스트립을 남겨두는 단계,충전 유전체를 트렌치와 갭에 그리고 제 1 유형의 유전체 물질의 스트립 상에 적층하는 단계,충전 유전체와 제 1 유형의 유전체 물질의 스트립을 평탄화하는 단계,제 1 유전체 무질을 제거하여, 제 2 방향에 걸쳐 충전 유전체간에 캐비티를 남겨두는 단계,제 1 전도성 물질 층을 캐비티를 통하여 제거하여, 제 1 방향으로 연재하며 제 2 방향으로 간격지워진 길이를 갖는 제 1 전도성 물질 층의 스트립을 남겨두어, 제 2 방향의 제 1 전도성 물질 층의 스트립이 대체로 제 2 방향에서 제 2 유전체 물질의 제거된 스페이스의 폭인, 단계를 포함하는 것을 특징으로 하는 방법.
- 제 29 항에 있어서,제 1 전도성 물질 층의 스트립의 노출된 측벽 표면 구역 상에 절연 층을 형성하는 단계,상기 절연 층과 접촉하는 제 1 전도성 물질의 스트립간의 캐비티와 스페이스를 충전하기 위해 제 2 전도성 물질 층을 적층하는 단계, 그리고제 2 방향으로 연재하며 제 1 방향으로 간격지워진 길이를 갖는 스트립을 남겨두기 위해 마스크를 통하여 제 1 전도성 물질 층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
- 제 29 항 또는 제 30 항에 있어서, 제 2 방향으로 연재하며 제 1 방향으로 간격지워진 길이를 갖는 스트립으로 전하-포착 절연 층을 분리하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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