CN1306597C - 操作存储单元以及元件的方法 - Google Patents
操作存储单元以及元件的方法 Download PDFInfo
- Publication number
- CN1306597C CN1306597C CNB2003101017656A CN200310101765A CN1306597C CN 1306597 C CN1306597 C CN 1306597C CN B2003101017656 A CNB2003101017656 A CN B2003101017656A CN 200310101765 A CN200310101765 A CN 200310101765A CN 1306597 C CN1306597 C CN 1306597C
- Authority
- CN
- China
- Prior art keywords
- memory cell
- bit line
- supply
- biased
- bias voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims abstract description 86
- 210000000352 storage cell Anatomy 0.000 title abstract 3
- 238000009792 diffusion process Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 206010010904 Convulsion Diseases 0.000 claims 10
- 210000004027 cell Anatomy 0.000 abstract 3
- 238000003860 storage Methods 0.000 description 17
- 238000007667 floating Methods 0.000 description 13
- 230000005684 electric field Effects 0.000 description 10
- 230000009467 reduction Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 239000000243 solution Substances 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000002950 deficient Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Images
Landscapes
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
本发明是关于一种操作存储单元以及元件的方法，该操作非易失性存储元件的方法，其中的非易失性存储单元包括一字线、一第一位线以及一第二位线，而操作该种存储单元的方法是编程存储单元，包含供应一高正偏压至第一位线、供应一接地偏压至第二位线以及供应一高负偏压至字线，其中带正电荷的空穴经由介电层隧穿至捕捉层中。本发明特殊的操作存储单元以及元件的方法，可以降低耗电、降低漏电问题，并且可以简化制程。
Description
技术领域
本发明涉及一种闪存(flash memory)(即快闪记忆单元)，特别是涉及一种新的操作存储单元(即记忆单元)以及元件的方法。
背景技术
用于信息(即资讯)的非易失性储存的存储元件已被广泛使用。这种存储元件的例子包括只读存储器(ROM)、可编程只读存储器(PROM)、可抹除可编程只读存储器(EPROM)、可电除可编程只读存储器(EEPROM)以及快闪可电除可编程只读存储器。
闪存通常是指一快闪可电除可编程只读存储器，其可取代一字节，而一次被抹除一块数据。许多现代的计算机有其储存于一快闪记忆芯片上的基本输入输出系统(basic input/output system，简称BIOS)，以便BIOS在需要时能被轻易更新。这种BIOS有时称为快闪BIOS。闪存也广泛的应用于仪器中，如调制解调器。因为闪存能够使这些仪器被更新去支持如新协议(protocol)而变得标准。
一快闪存储元件通常包含排成列与行的存储单元的阵列(即数组)。每一存储单元包含一金氧半晶体管(MOS transistor)结构，其中具有一栅极、一漏极、一源极与一沟道区定义于源极与漏极之间。栅极对应于一字线(即字符线，以下均称为字线)，而源极与漏极对应于记忆阵列的位线。现有习知的闪存单元(即快闪存储单元)的栅极通常是一种双栅极(dual-gate)结构，其包含一控制栅极(control gate)与一浮置栅极(floating gate)，其中浮置栅极被夹于两介电层之间以捕捉如电子的载子(carrier)，藉以“编程”存储单元。换言之，在一传统的单元中，一第一介电层形成于沟道上、浮置栅极形成于第一介电层上、一第二介电层形成于浮置栅极上以及控制栅极最后形成于第二介电层上。
在编程期间，供应一套程序偏压至被选字线与位线。对应于被选字线与位线的一或多个存储单元被加偏压于程序状态(programming state)中。对于单一存储单元而言，供应不同的偏压到其源极与漏极会沿着其沟道产生一电场，而使电子得到足够能量。这种热空穴之后会经过第一介电层隧穿至浮置栅极中而储存于其中。由于浮置栅极中储存有电子，所以存储单元的启始电压(threshold voltage)会被改变。启始电压的变化将判定是否编程存储单元。
欲读取一存储单元，要供应读取偏压以及一传感器(sensing device)通过存储单元读取一电流。如果存储单元已被编程，或是有电子被储存于其浮置栅极中，则其电流度(current level)与没被编程的存储单元不同。因此，根据测得的电流度，传感器能够判定每一存储单元的状态。
欲抹除存于一闪存中的信息，则需供应其抹除偏压，经由已知的F-N(Fowler-Nordheim)隧穿机制，迫使储存电子由浮置栅极隧穿出来。然而，现有习知的闪存存在有一些问题，如高耗电、编程与读取干扰(disturbance)。高耗电是由于需要高编程与抹除电压，以感应电子的隧穿来进行编程与抹除操作。编程与读取干扰是与当编程或读取某存储单元时发生于未被选的邻近存储单元(non-selected neighboring memory cell)的漏电流有关。
在一快闪记忆阵列中的一干扰通常关于一种现象是当记忆阵列中一被选单元被读取或编程时，另一个共用相同字线或位线的被编程存储单元可能会因被选单元的电子隧穿而遭受漏电流，且储存于浮置栅极中的电子可能会导致从“被编程”到“被抹除”的状态改变。而读取干扰可用图1作解释，其是包括传统浮置栅极存储单元的一种快闪记忆阵列。
请参阅图1所示，一快闪记忆阵列(阵列即阵列)100，包括数个字线WL1、WL2、…WL6以及数个位线BL1、BL2、…BL5。字线与位线的每一交叉处(intersection)定义一存储单元。每一存储单元也包括一浮置栅极(图中未示)。如图所示，对应到字线WL3与位线BL2和BL3的存储单元A藉由加偏压至相应的字线和位线而被选。举例来说，字线WL3被加偏压为3V、位线BL2被加偏压为0.3V及位线BL3被加偏压为1.5V。而字线WL1、WL2、WL4、WL5与WL6被接地(0V)，且位线BL1、BL4与BL5无偏压或是浮置的(F)。在这种加偏压条件下，储存于存储单元A的信息会被读取。
同时，与存储单元A共享相同的字线或位线的存储单元也是处于某种偏压下。例如，存储单元B与存储单元A共享同样的字线WL3和位线BL2。因此，假定位线BL2对应存储单元B的漏极，则存储单元B的源极与漏极之间将存在一电场，而感应经过存储单元B的一漏电流。经过存储单元B的漏电流取决于其启始电压，其是依据存储单元B的浮置栅极中的电子密度。一较低的启始电压将导致一较高的漏电流。同理，由于在位线BL2与位线BL3的偏压，存储单元C与D也可能分别遭受漏电流。经过邻近存储单元如存储单元B、C与D的漏电流将流经位线BL2与BL3，并会产生存储单元A的感测错误(sensing error)。
由此可见，上述现有的操作存储单元以及元件的方法仍存在有诸多的缺陷，而亟待加以进一步改进。为了解决现有的操作存储单元以及元件的方法的缺陷，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，此显然是相关业者急欲解决的问题。
有鉴于上述现有的操作存储单元以及元件的方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，积极加以研究创新，以期创设一种新的操作非易失性存储元件的方法，能够改进一般现有的操作存储单元以及元件的方法，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的操作存储单元以及元件的方法存在的缺陷，而提供一种新的操作存储单元以及元件的方法，所要解决的技术问题是使其可以降低耗电、降低漏电问题，并且可以简化制程。
本发明的另一目的在于，提供一种操作闪存单元的方法，所要解决的技术问题是使其可以降低耗电、降低漏电问题，并且可以简化制程。
本发明的再一目的在于，提供一种存储元件的操作方法，所要解决的技术问题是使其使其可以降低耗电、降低漏电问题，并且可以简化制程。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种操作非易失性存储单元的方法，其中该非易失性存储单元包括一字线、一第一位线以及一第二位线，该方法包括以下步骤：编程该存储单元，包括：供应一高正偏压至该第一位线；供应一接地偏压至该第二位线；以及供应一高负偏压至该字线，其中，该存储单元包括一控制栅极、一源极区、一漏极区、一沟道区定义于该源极区与该漏极区之间、一捕捉层被提供于该沟道区上以及一介电层被提供于该捕捉层与该沟道区之间，其中该控制栅极对应于该字线、该源极区与该漏极区其中之一对应于该第一位线以及该源极区与该漏极区其中的另一对应于该第二位线，而且其中带正电荷的空穴经由该介电层隧穿至该捕捉层中。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的操作非易失性存储单元的方法，其中所述的捕捉层捕捉从沟道区隧穿而来的空穴并保留空穴。
前述的操作非易失性存储单元的方法，其中所述的空穴隧穿至邻近该第一位线的部分该捕捉层。
前述的操作非易失性存储单元的方法，其更包括读取该存储单元，包括：供应一第四偏压于该第一位线；供应一第五偏压于该第二位线；以及供应一第六偏压于该字线。
前述的操作非易失性存储单元的方法，其中所述的第六偏压的电压值高于该第四偏压的电压值及该第五偏压的电压值。
前述的操作非易失性存储单元的方法，其更包括测量流经该存储单元的一电流，以决定其状态。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种操作闪存单元的方法，其中该闪存单元包括一第一位线、一第二位线以及一字线，该方法包括以下步骤：抹除该存储单元，包括：供应一第一偏压至该第一位线；供应一第二偏压至该第二位线；供应一第三偏压至该字线，其中该闪存单元包括一源极、一漏极、一沟道区定义于该源极与该漏极之间、一第一介电层形成于该沟道区上、一捕捉层形成于该第一介电层上、一第二介电层形成于该捕捉层上以及一控制栅极形成于该第二介电层上，其中该控制栅极对应于该字线、该源极与该漏极其中之一对应于该第一位线以及该源极与该漏极其中的另一对应于该第二位线，以及其中该第一、第二以及第三偏压是被选择以使电子经由该第一与第二介电层其中之一隧穿至该捕捉层中。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的操作闪存单元的方法，其中所述的捕捉层包括一氮化物。
前述的操作闪存单元的方法，其中所述的第一偏压与该二偏压具有一电压值高于该第三偏压的电压值。
前述的操作闪存单元的方法，其中所述的第一偏压与该二偏压都是高正电压，以及该第三偏压是一高负偏压。
前述的操作闪存单元的方法，其更包括编程该闪存单元，包括：供应一第四偏压于该第一位线；供应一第五偏压于该第二位线；以及供应一第六偏压于该字线，其中该第六偏压的电压值低于该第四及第五偏压的电压值。
前述的操作闪存单元的方法，其更包括读取该闪存单元，包括：供应一第七偏压于该第一位线；供应一第八偏压于该第二位线；以及供应一第九偏压于该字线，其中该第九偏压的电压值高于该第七偏压的电压值及该第八偏压的电压值。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种存储元件的操作方法，其包括以下步骤：提供一记忆阵列包括多数个存储单元，其中该些存储单元被多数个列与多数个行定义；提供多数个字线，每一该些字线对应于该些列其中之一，其中每一该些存储单元对应于一字线；提供多数个位线，每一该些位线对应于该些行其中之一，其中每一该些存储单元对应于一第一位线与一第二位线；以及编程该些存储单元中的至少一存储单元，包括：供应一第一偏压于被编程的该至少一存储单元的该第一位线；供应一第二偏压于被编程的该至少一存储单元的该第二位线；以及供应一第三偏压于被编程的该至少一存储单元的该字线，其中该第三偏压的电压值低于该第一及第二偏压的电压值。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的存储元件的操作方法，其中所述的每一该些存储单元包括一信道区定义于源极与漏极之间、一捕捉层被提供于该沟道层上以及一介电层被提供于该捕捉层与该沟道层之间，而且其中带正电荷的空穴经由该介电层隧穿至该捕捉层中。
前述的存储元件的操作方法，其更包括读取该些存储单元中的至少一存储单元，包括：供应一第四偏压于被读取的该至少一存储单元的该第一位线；供应一第五偏压于被读取的该至少一存储单元的该第二位线；以及供应一第六偏压于被读取的该至少一存储单元的该字线，其中该第六偏压的电压值高于该第四及第五偏压的电压值。
前述的存储元件的操作方法，其中所述的记忆阵列是一虚拟接地记忆阵列。
前述的存储元件的操作方法，其更包括抹除该些存储单元中的至少一存储单元，包括：供应一第七偏压于被抹除的该至少一存储单元的该第一位线；供应一第八偏压于被抹除的该至少一存储单元的该第二位线；供应一第九偏压于被抹除的该至少一存储单元的该字线，其中该第九偏压的电压值低于该第七及第八偏压的电压值。
前述的存储元件的操作方法，其中所述的存储元件包括一基底，其中该些位线是形成于该基底中的埋入扩散区，以及该些字线包括形成于该基底上的接触条，以及其中在同一行的该些存储单元共享至少一位线，且在同一列的该些存储单元共享至少一字线。
前述的存储元件的操作方法，其中在连贯的该些行中的该些存储单元被编程于该捕捉层的交替侧边中。
前述的存储元件的操作方法，其更包括读取该些存储单元中的至少一存储单元，其中读取该至少一存储单元包括感测经过该位线的一电流，该位线即位于该至少一存储单元如该编程侧边的同一侧边上。
前述的存储元件的操作方法，其中在该记忆阵列中的所有该些存储单元被编程于该捕捉层的同一侧上。
前述的存储元件的操作方法，其更包括读取该些存储单元中的至少一存储单元，其中读取该至少一存储单元包括感测经过该位线的一电流，该位线是位于相对于该至少一存储单元的该编程侧边的该至少一存储单元的一侧边上。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下：
本发明提出一种操作非易失性存储单元的方法，其中非易失性存储单元包括一字线、一第一位线以及一第二位线，该方法包括编程存储单元，其包括供应一高正偏压至第一位线、供应一接地偏压至第二位线以及供应一高负偏压至字线，其中存储单元包括一控制栅极、一源极区、一漏极区、一沟道区定义于源极区与漏极区之间、一捕捉层被提供于沟道区上以及一介电层被提供于捕捉层与沟道区之间，其中控制栅极对应于字线、源极区与漏极区其中之一对应于第一位线以及源极区与漏极区其中的另一对应于第二位线，而且其中带正电荷的空穴经由介电层隧穿至捕捉层中。
本发明还提出一种操作闪存单元(即快闪记忆单元)的方法，其中闪存单元包括一第一位线、一第二位线以及一字线，该种方法包括抹除闪存单元，其包括供应一第一偏压至第一位线、供应一第二偏压至第二位线、供应一第三偏压至字线，其中闪存单元包括一源极、一漏极、一沟道区定义于源极与漏极之间、一第一介电层形成于沟道区上、一捕捉层形成于第一介电层上、一第二介电层形成于捕捉层上以及一控制栅极形成于第二介电层上，其中控制栅极对应于字线、源极与漏极其中之一对应于第一位线以及源极与漏极其中的另一对应于第二位线，以及其中第一、第二以及第三偏压是被选择以使电子经由第一与第二介电层其中之一隧穿至捕捉层中。
本发明另外还提出一种存储元件的操作方法，包括先提供一记忆阵列包括数个存储单元，其中存储单元被数个列与数个行定义。之后，提供数个字线，每一字线对应于一列，其中每一存储单元对应于一字线。然后，提供数个位线，每一位线对应于一行，其中每一存储单元对应于一第一位线与一第二位线。之后，编程至少一个存储单元。而编程该一存储单元更包括供应一第一偏压于该存储单元的第一位线、供应一第二偏压于该存储单元的第二位线以及供应一第三偏压于该存储单元的字线，其中第三偏压的电压值低于第一及第二偏压的电压值。
由上述可知，本发明主要是关于一种操作存储单元以及元件的方法，其中的非易失性存储单元包括一字线、一第一位线以及一第二位线，而操作该种存储单元的方法是编程存储单元，包含供应一高正偏压至第一位线、供应一接地偏压至第二位线以及供应一高负偏压至字线，其中带正电荷的空穴经由介电层隧穿至捕捉层中。
综上所述，本发明特殊的操作存储单元以及元件的方法，可以降低耗电、降低漏电问题，并且可以简化制程。其具有上述诸多的优点及实用价值，并在同类方法中未见有类似的设计公开发表或使用而确属创新，其不论在方法上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的操作存储单元以及元件的方法具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
图1是现有习知的快闪记忆阵列的电路图，且绘示出与现有习知的快闪记忆阵列有关系的漏电问题。
图2是本发明的一存储单元的剖面示意图。
图3是本发明的一记忆阵列的一第一数据型样的电路图。
图4是本发明的一记忆阵列的一第二数据型样的电路图。
200：存储单元 202：基底
204：源极 206：漏极
208：沟道区 210：多层栅极结构
212、216：介电层 214：捕捉层
218：控制栅极 A、B、C、D：存储单元
具体实施方式
以下结合附图及较佳实施例，对依据本发明提出的操作非易失性存储元件的方法其具体方法、步骤、特征及其功效，详细说明如后。
以下将详细描述本发明的较佳实施例，并结合附图作说明。而在图中所使用的相同标号尽可能是指相同或类似的部件。
根据本发明，提供一种“藉热空穴注入氮化电子储存器中以编程(programming by hot hole injection nitride electron storage，缩写为PHINES)”的新的快闪存储元件及其方法，其中存储元件可包括含有存储单元矩阵(a matrix of memory cells)的一记忆阵列。
图2是依据本发明的一示范用的PHINES存储单元200的单元结构。请参阅图2所示，提供一半导体基底202，具有两扩散区形成于其上，即一源极204与一漏极206。半导体基底202可包括传统的半导体材料如硅。一沟道区208被定义为位于源极204与漏极206间的半导体基底202的区域。一多层栅极结构210被形成于沟道区上，包括一第一介电层212、一捕捉层(trapping layer)214、一第二介电层216以及一控制栅极218。第一介电层212可由氧化硅构成、第二介电层216可由氧化硅构成以及控制栅极218可由多晶质的硅、金属、金属硅化物或其组成物所构成。
一方面，控制栅极218对应于记忆阵列的一字线，且源极204与漏极206对应于记忆阵列的位线。所以，每个存储单元具有一相应的字线与一对相应的位线或是一第一位线与一第二位线。
图2显示在存储单元200被编程之前在捕捉层214中电子的分布轮廓(distribution profile)。由图可知图2所示的电子轮廓并未按比例描绘。且已知一个金氧半导体(MOS)结构通常是对称的，且源极与漏极是可交换的。因此，在前文与之后的描述中，存储单元200的源极与漏极或是第一与第二位线在不影响本发明的范围或其功效的情形下都是可以替换的。
存储单元200的操作将在之后用图2解释。在编程期间，供应一套编程偏压到字线与位线。特别是，字线或控制栅极218是被加偏压为一高负电压如-5V，存储单元200的第一位线或源极204是接地，且存储单元200的第二位线或漏极206是加偏压为一高正电压如+5V。在此加偏压的情形下，沿着沟道208会产生一水平电场并且穿过结构210会产生一垂直电场。水平电场会将带正电荷的空穴(positively-charged hole)从漏极206拉到源极204。空穴被水平电场加速至一较高的能量。当空穴达到足够能量去突破第一介电层212的障势(barrier potential)时，并随着垂直电场的诱导，一些空穴会被“注入”或经由第一介电层212隧穿到捕捉层214中，且被捕捉在此。特别是，空穴被注入捕捉层214的右侧。捕捉层214的左侧通常是没有空穴的。因此，被捕捉的空穴会减缓在捕捉层214中的电荷分布。
已知可供应不同套的偏压电压到字线与第一和第二位线去编程存储单元，只要加偏压情形提供必要的电场，以使空穴获得足够能量而经第一介电层212隧穿到捕捉层214中。
为了读取存储单元200，供应3V的偏压到字线或控制栅极218，同时将漏极206接地。供应1.5V的偏压到源极204。结果，在信道区208中产生一沟道。由于源极204与漏极206间的偏压差异，之后在存储单元200外的一感测电路(图中未示)会感测穿过沟道的电流。如果存储单元200被编程，则捕捉层214会包含被捕捉的带正电荷的空穴。因此，与一无编程的存储单元200比较之下，一已被编程的存储单元200的启始电压因为被捕捉的空穴而低于无编程的存储单元200，结果已被编程的存储单元200被感测电路感测的电流会较高。
如果“1”代表一种具有较高感测电流的状态以及“0”代表一种具有较低感测电流的状态，则已被编程的存储单元200有“1”的状态以及无编程的存储单元200则有“0”的状态。
为了抹除存储单元200，字线或控制栅极218是被加偏压为一高负电压如-8V，而存储单元200的第一位线与第二位线或源极204与漏极206是被加偏压为一高正电压如+10V。控制栅极218与源极204、漏极206之间会产生一强垂直电场，且控制栅极218中的电子会被“拉”入或经第二介电层216隧穿至捕捉层214中。电子与带正电荷的空穴将在捕捉层214中再结合或抵销。结果，捕捉层214被恢复成编程前状态(pre-programming status)以及存储单元200的启始电压被提升到一较高程度，相当于“0”的状态。
同样地，用来读取与抹除存储单元200的可应用偏压并未受限于前述作为范例用的偏压。而可供应不同套的偏压，只要能获得所需的读取与抹除结果。
因此，存储单元200的操作如前述是低耗电的操作，且适于大量储存应用。同样根据本发明，可编排数个存储单元200以形成一记忆阵列。一方面，形成记忆阵列如一垂直接地阵列(ground array)，其中位线是埋入式扩散区(buried diffusion area)，而字线是栅极接触点，如多品质硅条(polycrystalline silicon strip)。在同一行的存储单元共享相同的位线或埋入式扩散区，而在同一列的存储单元共享相同的字线。所以，记忆阵列无接触窗(contact-less)以及不需任何场隔绝物(field isolation)。因此，本发明可以实现非常高密度的存储元件。
同样依照本发明，提供一种快闪存储元件的新数据型样(datapattern)，其中的快闪存储元件具有降低的读取干扰(read disturbance)。图3显示一资料型样的一第一实施例，以降低读取干扰。图4显示一资料型样的一第二实施例，以降低读取干扰。
请参阅图3所示，一快闪记忆阵列300包括数个字线WL1、WL2、…WL6以及数个位线BL1、BL2、…BL5。字线与位线的交叉处(intersection)定义数个存储单元，每一存储单元对应到一字线与一对位线。图3也指出一数据型样其中存储单元的连贯的行被编程在捕捉层的交替侧边(alternatingside)。特别是，例如，位于位线BL1与BL2间的存储单元的一第一行被编程于捕捉层的右侧，位于位线BL2与BL3间的存储单元的一第二行被编程于捕捉层的左侧，且位于位线BL3与BL4之间存储单元的一第三行被编程于捕捉层的右侧。当热空穴隧穿入存储单元的捕捉层的右侧并被储存于此时，存储单元被定义成已“编程在右侧上”。然而，可知“左侧”与“右侧”只是根据存储单元的配置而定的一种相对的用语，且该用语可被替换而不影响存储单元的功能。
请再参阅图3所示，对应到字线WL3与位线BL2和BL3的存储单元A藉由加偏压至相应的字线和位线而被选。特别是，字线WL3被加偏压为3V、位线BL2被加偏压为0.3V及位线BL3被加偏压为1.5V。而字线WL1、WL2、WL4、WL5与WL6被接地，且位线BL1、BL4与BL5无偏压或是浮置的。在这种加偏压条件下，储存于存储单元A的信息会被读取。
存储单元B的捕捉层被编程在右侧。因此，在捕捉层中的电子分布是在右侧低但在左侧高。因为对应于存储单元B左侧的位线BL1是浮置的，所以存储单元B中的电场不足以引起位线BL1与BL2间经过存储单元B的漏电流。同样地，存储单元C在捕捉层右侧不会有高电子密度，且因此也有一降低的漏电流。
因为位线BL1与BL2间存储单元的漏电流被降低，所以读取存储单元A可借着测量或感测流经取代位线BL3的位线BL2的电流，以降低感测错误(sensing error)。换句话说，读取存储单元可借着感测流经位于与存储单元的被编程侧相同侧的一位线的电流。举例来说，在图3中，存储单元A被编程至左侧，且可藉感测存在于位线BL2上的电流而被读取，位线BL2也在存储单元A的左侧。
本发明的第二实施例的方法与阵列是显示于图4，其表示一不同的资料型样，其中在一记忆阵列400中所有的存储单元被编程至相同侧边，如左侧。因为前述理由，可降低未被选择读取的存储单元的漏电流。同样地，读取存储单元A可借着测量或感测流经取代位线BL2的位线BL3的电流，以降低感测错误。换句话说，读取存储单元可借着感测流经位于与存储单元的被编程侧相反侧的一位线的电流。举例来说，在图4中，存储单元A被编程至左侧，且可藉感测存在于位线BL3上的电流而被读取，位线BL3是在存储单元A的右侧。
如前述，藉由感测通过一位线的电流，感测方法与本发明提供一降低的读取干扰相符，且其具有降低的漏电流。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (22)
1、一种操作非易失性存储单元的方法，其中该非易失性存储单元包括一字线、一第一位线以及一第二位线，其特征在于该方法包括以下步骤：
编程该存储单元，包括：
供应一高正偏压至该第一位线；
供应一接地偏压至该第二位线；以及
供应一高负偏压至该字线，
其中，该存储单元包括一控制栅极、一源极区、一漏极区、一沟道区定义于该源极区与该漏极区之间、一捕捉层被提供于该沟道区上以及一介电层被提供于该捕捉层与该沟道区之间，其中该控制栅极对应于该字线、该源极区与该漏极区其中之一对应于该第一位线以及该源极区与该漏极区其中的另一对应于该第二位线，而且
其中带正电荷的空穴经由该介电层隧穿至该捕捉层中。
2、根据权利要求1所述的操作非易失性存储单元的方法，其特征在于其中所述的捕捉层捕捉从沟道区隧穿而来的空穴并保留空穴。
3、根据权利要求1所述的操作非易失性存储单元的方法，其特征在于其中所述的空穴隧穿至邻近该第一位线的部分该捕捉层。
4、根据权利要求1所述的操作非易失性存储单元的方法，其特征在于其更包括读取该存储单元，包括：
供应一第四偏压于该第一位线；
供应一第五偏压于该第二位线；以及
供应一第六偏压于该字线。
5、根据权利要求4所述的操作非易失性存储单元的方法，其特征在于其中所述的第六偏压的电压值高于该第四偏压的电压值及该第五偏压的电压值。
6、根据权利要求1所述的操作非易失性存储单元的方法，其特征在于其更包括测量流经该存储单元的一电流，以决定其状态。
7、一种操作闪存单元的方法，其中该闪存单元包括一第一位线、一第二位线以及一字线，其特征在于该方法包括以下步骤：
抹除该闪存单元，包括：
供应一第一偏压至该第一位线；
供应一第二偏压至该第二位线；
供应一第三偏压至该字线，
其中该闪存单元包括一源极、一漏极、一沟道区定义于该源极与该漏极之间、一第一介电层形成于该沟道区上、一捕捉层形成于该第一介电层上、一第二介电层形成于该捕捉层上以及一控制栅极形成于该第二介电层上，其中该控制栅极对应于该字线、该源极与该漏极其中之一对应于该第一位线以及该源极与该漏极其中的另一对应于该第二位线，以及
其中该第一、第二以及第三偏压是被选择以使电子经由该第一与第二介电层其中之一隧穿至该捕捉层中。
8、根据权利要求7所述的操作闪存单元的方法，其特征在于其中所述的捕捉层包括一氮化物。
9、根据权利要求7所述的操作闪存单元的方法，其特征在于其中所述的第一偏压与该二偏压具有一电压值高于该第三偏压的电压值。
10、根据权利要求7所述的操作闪存单元的方法，其特征在于其中所述的第一偏压与该二偏压都是高正电压，以及该第三偏压是一高负偏压。
11、根据权利要求7所述的操作闪存单元的方法，其特征在于其更包括编程该闪存单元，包括：
供应一第四偏压于该第一位线；
供应一第五偏压于该第二位线；以及
供应一第六偏压于该字线，
其中该第六偏压的电压值低于该第四及第五偏压的电压值。
12、根据权利要求7所述的操作闪存单元的方法，其特征在于其更包括读取该闪存单元，包括：
供应一第七偏压于该第一位线；
供应一第八偏压于该第二位线；以及
供应一第九偏压于该字线，
其中该第九偏压的电压值高于该第七偏压的电压值及该第八偏压的电压值。
13、一种存储元件的操作方法，其特征在于其包括以下步骤：
提供一记忆阵列包括多数个存储单元，其中该些存储单元被多数个列与多数个行定义；
提供多数个字线，每一该些字线对应于该些列其中之一，其中每一该些存储单元对应于一字线；
提供多数个位线，每一该些位线对应于该些行其中之一，其中每一该些存储单元对应于一第一位线与一第二位线；以及
编程该些存储单元中的至少一存储单元，包括：
供应一第一偏压于被编程的该至少一存储单元的该第一位线；
供应一第二偏压于被编程的该至少一存储单元的该第二位线；以及
供应一第三偏压于被编程的该至少一存储单元的该字线，
其中该第三偏压的电压值低于该第一及第二偏压的电压值。
14、根据权利要求13所述的存储元件的操作方法，其特征在于其中所述的每一该些存储单元包括一信道区定义于源极与漏极之间、一捕捉层被提供于该沟道层上以及一介电层被提供于该捕捉层与该沟道层之间，而且其中带正电荷的空穴经由该介电层隧穿至该捕捉层中。
15、根据权利要求13所述的存储元件的操作方法，其特征在于其更包括读取该些存储单元中的至少一存储单元，包括：
供应一第四偏压于被读取的该至少一存储单元的该第一位线；
供应一第五偏压于被读取的该至少一存储单元的该第二位线；以及
供应一第六偏压于被读取的该至少一存储单元的该字线，
其中该第六偏压的电压值高于该第四及第五偏压的电压值。
16、根据权利要求13所述的存储元件的操作方法，其特征在于其中所述的记忆阵列是一虚拟接地记忆阵列。
17、根据权利要求13所述的存储元件的操作方法，其特征在于其更包括抹除该些存储单元中的至少一存储单元，包括：
供应一第七偏压于被抹除的该至少一存储单元的该第一位线；
供应一第八偏压于被抹除的该至少一存储单元的该第二位线；
供应一第九偏压于被抹除的该至少一存储单元的该字线，
其中该第九偏压的电压值低于该第七及第八偏压的电压值。
18、根据权利要求13所述的存储元件的操作方法，其特征在于其中所述的存储元件包括一基底，其中该些位线是形成于该基底中的埋入扩散区，以及该些字线包括形成于该基底上的接触条，以及其中在同一行的该些存储单元共享至少一位线，且在同一列的该些存储单元共享至少一字线。
19、根据权利要求13所述的存储元件的操作方法，其特征在于其中在连贯的该些行中的该些存储单元被编程于该捕捉层的交替侧边中。
20、根据权利要求19所述的存储元件的操作方法，其特征在于其更包括读取该些存储单元中的至少一存储单元，其中读取该至少一存储单元包括感测经过该位线的一电流，该位线即位于该至少一存储单元如该编程侧边的同一侧边上。
21、根据权利要求13所述的存储元件的操作方法，其特征在于其中在该记忆阵列中的所有该些存储单元被编程于该捕捉层的同一侧上。
22、根据权利要求21所述的存储元件的操作方法，其特征在于其更包括读取该些存储单元中的至少一存储单元，其中读取该至少一存储单元包括感测经过该位线的一电流，该位线是位于相对于该至少一存储单元的该编程侧边的该至少一存储单元的一侧边上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2003101017656A CN1306597C (zh) | 2003-10-23 | 2003-10-23 | 操作存储单元以及元件的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2003101017656A CN1306597C (zh) | 2003-10-23 | 2003-10-23 | 操作存储单元以及元件的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1610099A CN1610099A (zh) | 2005-04-27 |
| CN1306597C true CN1306597C (zh) | 2007-03-21 |
Family
ID=34756248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2003101017656A Expired - Lifetime CN1306597C (zh) | 2003-10-23 | 2003-10-23 | 操作存储单元以及元件的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1306597C (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101434401B1 (ko) * | 2007-12-17 | 2014-08-27 | 삼성전자주식회사 | 집적 회로 메모리 장치 |
| CN102347076B (zh) * | 2010-07-27 | 2014-08-20 | 旺宏电子股份有限公司 | 记忆元件和与非门快闪记忆体的选取记忆热载子注射方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6356482B1 (en) * | 2000-02-24 | 2002-03-12 | Advanced Micro Devices, Inc. | Using negative gate erase voltage to simultaneously erase two bits from a non-volatile memory cell with an oxide-nitride-oxide (ONO) gate structure |
-
2003
- 2003-10-23 CN CNB2003101017656A patent/CN1306597C/zh not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6356482B1 (en) * | 2000-02-24 | 2002-03-12 | Advanced Micro Devices, Inc. | Using negative gate erase voltage to simultaneously erase two bits from a non-volatile memory cell with an oxide-nitride-oxide (ONO) gate structure |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1610099A (zh) | 2005-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101067970A (zh) | P沟道能隙工程硅氧氮氧硅nand闪存的编程与擦除方法 | |
| CN1705101A (zh) | p通道电荷捕捉记忆元件的编程与擦除方法 | |
| US7492636B2 (en) | Methods for conducting double-side-biasing operations of NAND memory arrays | |
| CN1949522A (zh) | 非易失性存储单元与集成电路 | |
| CN1647215A (zh) | 使用双动态参考的用于多位闪存读取的系统和方法 | |
| CN1652338A (zh) | 陷入式只读非挥发性记忆体 | |
| JP2004179626A (ja) | Ｓｏｎｏｓセルが採用されたｎｏｒ型のフラッシュメモリ素子の動作方法 | |
| CN1808718A (zh) | 存储单元以及电荷陷入层存储单元的阵列的操作方法 | |
| US20030071301A1 (en) | Method for erasing a nonvolatile memory cell formed in a body region of a substrate | |
| CN1790717A (zh) | 非挥发性存储单元以及相关操作方法 | |
| JP2005354074A (ja) | 不揮発性メモリ素子及びその駆動方法 | |
| CN1157737C (zh) | 非易失性存储装置 | |
| CN1836289A (zh) | 改进的电荷俘获非易失性存储器的擦除和读取方案 | |
| CN1665019A (zh) | 操作电可写和可擦除存储单元的方法及用于电存储的存储装置 | |
| CN101483065B (zh) | 操作存储器的方法及其非易失性存储器 | |
| CN1619702A (zh) | 内存元件的增进抹除并且避免过度抹除的方法及其结构 | |
| JP2017139336A (ja) | フラッシュメモリの構造とその動作法 | |
| US7728378B2 (en) | Nonvolatile semiconductor memory device, manufacturing method thereof and method of programming information into the memory device | |
| CN1722444B (zh) | 电荷捕捉非易失性存储器及其逐个栅极擦除的方法 | |
| CN1226782C (zh) | 非易失性存储器元件的操作方法 | |
| CN102709291A (zh) | Sonos存储单元及其操作方法、sonos存储器 | |
| CN1306597C (zh) | 操作存储单元以及元件的方法 | |
| JP4724564B2 (ja) | 不揮発性半導体記憶装置 | |
| CN1628358A (zh) | 电荷注入方法 | |
| CN1188909C (zh) | 一种非易失性存储单元的编程及擦除方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20070321 |