CN1188909C - 一种非易失性存储单元的编程及擦除方法 - Google Patents
一种非易失性存储单元的编程及擦除方法 Download PDFInfo
- Publication number
- CN1188909C CN1188909C CNB021051747A CN02105174A CN1188909C CN 1188909 C CN1188909 C CN 1188909C CN B021051747 A CNB021051747 A CN B021051747A CN 02105174 A CN02105174 A CN 02105174A CN 1188909 C CN1188909 C CN 1188909C
- Authority
- CN
- China
- Prior art keywords
- voltage
- memory cell
- trap
- well area
- source electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015654 memory Effects 0.000 title claims abstract description 206
- 238000000034 method Methods 0.000 title claims abstract description 41
- 238000009792 diffusion process Methods 0.000 claims description 48
- 230000000694 effects Effects 0.000 claims description 17
- 238000007667 floating Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 239000002784 hot electron Substances 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Abstract
本发明提供一种选择性编程非易失性存储器阵列的各存储单元的方法。该方法首先提供一存储单元阵列，每一存储单元包括一阱、一设于该阱中并被一具有第二导电类型的局部阱区域包围的第一导电类型的漏极、一横向设置于该阱中的第一导电类型的源极、一电荷俘获层、以及一栅极。该方法还包括通过一选定的位线同时施加一第一电压于一选定的存储单元的漏极和局部阱区域上，浮置该选定的存储单元的源极，并施加一第二电压于该选定存储单元的栅极上。
Description
技术领域
本发明涉及一种非易失性存储单元(non-volatile memory cell)的编程(programming)及擦除(erasing)方法，具体涉及一种可选择性编程(selectivelyprogramming)一非易失性存储器阵列(non-volatile memory array)的一存储单元。
背景技术
过去几年，非易失性存储器(non-volatile memory)的市场正持续性地增长，特别是快速存储器(flash memory)。由于快速存储器相对于电可编程只读存储器(electrically programmable read-only memory，EPROM)而言，它具有较大的应用空间和弹性，于是近年来呈现蓬勃发展的趋势。就目前快速存储器的发展来说，它主要有两种不同的应用范围。其一是利用非易失性存储器与逻辑系统(logic system)集成以进行软件升级(software update)、存储识别码(identification code)、重组系统，或做为智能卡(smart card)等应用。另一就是利用快速存储器阵列(array)来制作存储元件(storage element)，例如，存储板(memory board)或是固态硬盘(solid-state hard disk)等，借以与微型硬盘(miniature hard disk)竞争。
通常，快速存储器分别通过隧道热电子(channel hot electron，CHE)以及及福乐尔-诺德汉隧道效应(Fowler-Nordheim tunneling，FN tunneling)来进行编程(programming)和擦除(erasing)的操作。然而，当该快速存储器通过该隧道热电子来执行编程操作时，它会出现热能消耗过高的问题。虽然目前已开发出一种可利用较低操作电压来操作的ONO型(oxide-nitride-oxide type(氧化物-氮化物-氧化物))快速存储器，然而，大多数的快速存储器仍然会在进行编程操作时遇到过高能量消耗的问题。
图1是现有ONO型快速存储单元10的剖面图。如图1所示，ONO型快速存储单元10包括P型阱(well)12、N型源极(source)14、N型漏极(drain)16、ONO结构20，以及控制栅(control gate)18。其中，N型源极14以及N型漏极16形成于P型阱12中，而ONO结构20形成于P型阱12的一个表面上，且介于N型源极14与N型漏极16之间，此外，控制栅18形成于ONO结构20上。并且，ONO结构20由上至下依次包括有由氧化硅(silicon oxide)构成的绝缘层(insulating layer)22、由氮化硅(silicon nitide)构成的电荷俘获层(charge trapping layer)24，以及由氧化硅构成的绝缘层26。由于ONO结构20的耦合率为1，当执行ONO型快速存储单元10的编程或者擦除操作时，仅需要一较低的操作电压即可。
然而，由此现有ONO型快速存储单元10构成的快速存储器仍有其缺点。图2为现有ONO型快速存储单元10的阵列30的剖面示意图。图2A则为现有ONO型快速存储单元10的阵列30的等效电路图。如图2和图2A所示，所有的ONO型快速存储单元10均形成于同一P型阱12上，而位线(bit line)32连接在P型阱12中的扩散区域34上。
在编程操作过程中，为了诱发福乐尔-诺汉德隧道效应以对一选定的存储单元10a进行编程操作，位线电压(bit line voltage)VBL施加在选定的位线32a上，同时，一字线电压(Word line voltage)VWL施加在选定的字线36a上。由于选定的存储单元10a与未选定的存储单元10b均形成于同一P型阱12上，于是原来针对选定存储单元10a所施加的电压也会造成选定字线36a下的所有未选定的存储单元10b诱发该福乐尔-诺汉德隧道效应。因此，未选定的存储单元10b将会对选定的存储单元10a的操作造成严重的干扰，于是，则会造成此快速存储器失去其编程选择性(programmingselectivity)，并导致该快速存储器的效能大幅下降。并且，迄今为止，并没有其它的先前技术公开可对此类ONO型非易失性存储器的任一存储单元进行选择性编程的方法。
发明内容
因此本发明的主要目的在于提供一种非易失性存储单元(non-volatilememory cell)的编程(programming)及擦除(erasing)方法，以解决上述的现有问题。
本发明公开了一种选择性编程(selectively programming)非易失性存储器阵列(non-volatile memory array)中的存储单元(memory cell)的方法。该方法首先提供存储单元阵列，每一存储单元包括一第一导电类型的阱(well)、一设置在该阱中并由一具有第二导电类型的局部阱区域(localized wellregion)包围的第一导电类型的扩散漏极(diffusion drain)、一横向设置在该阱中的第一导电类型的扩散源极(diffusion source)、一位于该扩散漏极与该扩散源极之间的该局部阱区域和该阱之上的电荷俘获层(charge trappinglayer)，以及一位于该电荷俘获层之上的栅极(gate)。该方法还包括通过一选定的位线(bit line)同时施加一第一电压(first voltage)在一选定的该存储单元的该扩散漏极和该局部阱区域上，浮置(floating)该选定存储单元的该扩散源极，以及施加一第二电压在该选定存储单元的该栅极上，借以在该电荷俘获层与该局部阱区域之间诱发福乐尔-诺汉德隧道效应(Fowler-Nordheimtunneling，FN tunneling)。
本发明公开了一种编程快速存储单元的方法，包括：选择一快速存储单元，该快速存储单元包括：一阱，该阱具有第一导电类型；一扩散漏极，设置在该阱中并被一具有第二导电类型的局部阱区域包围；一扩散源极，横向设置在该阱中；一电荷俘获层，位于该扩散漏极与该扩散源极之间的该局部阱区域和该阱之上；以及一栅极，位于该电荷俘获层之上；通过一选定的位线施加一第一电压在该扩散漏极上，以及施加一第二电压在该选定的存储单元的该局部阱区域上，籍此在该扩散漏极与该局部阱区域的结处形成一耗散区；接地该选定的存储单元的该扩散源极；以及施加一第三电压在该选定的存储单元的该栅极上，籍此在该电荷俘获层与该耗散区之间诱发热空穴注入。
本发明公开了一种编程和擦除快速存储单元的方法，每个该快速存储单元包括一第一导电类型的阱、一设置在该阱中并被一具有第二导电类型的局部阱区域包围的扩散漏极、一横向设置在该阱中的扩散源极、一位于该扩散漏极与该扩散源极之间的该局部阱区域和该阱之上的电荷俘获层、以及一位于该电荷俘获层之上的栅极，该方法包括有：
选择一快速存储单元并执行编程操作，该编程操作包括下列步骤：
通过一选定的位线同时施加一第一电压在该选定的快速存储单元的该扩散漏极和该局部阱区域上；
浮置该选定的快速存储单元的该扩散源极；以及
施加一第二电压于该选定的快速存储单元的该栅极上；以及
执行擦除操作，该擦除操作包括下列步骤：
浮置该选定的快速存储单元的该扩散漏极与该局部阱区域；
施加一第三电压于该选定的快速存储单元的该扩散源极上；以及
施加一第四电压在该选定的快速存储单元的该栅极上。
由于本发明的每个存储单元均分别具有一个由局部阱区域所包围的扩散漏极，所以当选定的存储单元利用所诱发的福乐尔-诺汉德隧道效应来进行编程操作时，本发明的非易失性存储器阵列可以有效避免现有方法中，位于同一选定字线下的未选定的存储单元对选定的存储单元产生的干扰。此外，由于本发明的存储单元利用ONO结构来作为浮置栅(floatinggate)，所以，本发明的非易失性存储器阵列在进行编程和擦除操作时所需要的操作电压可大幅降低，并且，该非易失性存储器的选择性和效能也可因此而显著提高。此外，除了福乐尔-诺汉德隧道效应之外，本发明的非易失性存储器阵列还可利用热空穴注入(hot hole injection)和隧道热电子(channel hot electron)机制来进行该编程操作。同时，由于现有方法中该存储单元的扩散漏极所需要的电压可由本发明的扩散漏极与局部阱区域同时分担，所以，本发明的操作电压可更进一步降低。
附图说明
图1是现有ONO型快速存储单元的剖面图；
图2是现有ONO型快速存储单元阵列的剖面示意图；
图2A是现有ONO型快速存储单元阵列的等效电路图；
图3是本发明第一实施例的ONO型存储单元的剖面图；
图4是本发明第一实施例的ONO型存储单元的剖面图，该存储单元的扩散源极和局部阱区域部分重叠；
图5是本发明第一实施例的ONO型存储单元阵列的剖面示意图；
图5A为本发明第一实施例的ONO型存储单元阵列的等效电路图；
图5B为本发明第一实施例的ONO型存储单元阵列的操作条件；
图5C为本发明第一实施例的另一ONO型存储单元阵列的操作条件；
图6是本发明第二实施例的ONO型存储单元的剖面图；
图7是本发明第二实施例的ONO型存储单元的剖面图，该存储单元的扩散源极和局部阱区域为部分重叠；
图7A是本发明第二实施例的ONO型存储单元阵列的操作条件；
图8为本发明第三实施例的ONO型存储单元的剖面图；
图9是本发明第三实施例的ONO型存储单元的剖面图，该存储单元的扩散源极与局部阱区域部分重叠；以及
图9A为本发明第三实施例的ONO型存储单元阵列的操作条件。
附图中的标记说明
10、10a、10b ONO型快速存储单元
12 P型阱
14 N型源极
16 N型漏极
18 控制栅
20、50、90、120 ONO结构
22、26、54、58、94、98、124、128 绝缘层
24、56、56a、96、126 电荷俘获层
30、70 阵列
32、32a、32b、72 位线
34 扩散区域
36a、36b、76a、76b 字线
40、40′、40a、40b、80、80′、110、110′ ONO型存储单元
42、82、112 阱
44、84、114 扩散漏极
46、46′、86、86′、116、116′ 局部阱区域
48、88、118 扩散源极
52、52a、92、122 栅极
60、60a、60b 金属接触部
100 耗散区
130 通道
具体实施方式
参照图3，图3是本发明第一实施例的ONO型存储单元(ONO-typememory cell)40的剖面图。如图3所示，ONO型存储单元40包括一第一导电类型的阱(well)42、一设置在阱42中并由一具有第二导电类型的局部阱区域(localized well region)46包围的第一导电类型的扩散漏极(diffusiondrain)44、一横向设于阱42中的第一导电类型的扩散源极(diffusionsource)48、一位于扩散漏极44与扩散源极48之间的局部阱区域46和阱42之上的ONO结构50，以及一位于ONO结构50之上的栅极(gate)(或称为控制栅(control gate)52。此外，ONO结构50由上至下依次包括有一由氧化硅(silicon oxide)构成的绝缘层(insulating layer)54、一由氮化硅(silicon nitride)构成的电荷俘获层(charge trapping layer)56，以及一由氧化硅构成的绝缘层58。要注意的是，局部阱区域46为一形成于阱42中的掺杂区域，它用以包覆扩散漏极44而使得扩散漏极44可与阱42隔离。
根据本发明的第一实施例，该第一导电类型为N型且该第二导电类型为P型。此外，局部阱区域46与扩散漏极44可利用如图3中所示的一金属接触部(metal contact)60而短路(short-circuit)。金属接触部60穿过扩散漏极44而进入局部阱区域46内，用以将扩散漏极44与局部阱区域46短路在一起。并且，扩散源极48可以如图3所示那样与局部阱区域46隔开，或者可以如图4所示的存储单元40′那样，与局部阱区域46′部分地重叠在一起。
参照图5，图5是本发明第一实施例的ONO型存储单元40的阵列70的剖面示意图。图5A是本发明第一实施例的ONO型存储单元40的阵列70的等效电路图。图5B是本发明第一实施例的ONO型存储单元阵列的操作条件。如图5和图5A所示，ONO型存储单元40的阵列70形成在第一导电类型的阱42上，且位线(bit line)72连接在金属接触部60上，如上所述，金属接触部60穿过ONO型存储单元40的扩散漏极44进入局部阱区域46内。对于此非易失性存储器的操作模式请同时参照图5、图5A和图5B。
如图5B所示，为了对一选定的存储单元40a执行编程操作，该非易失性存储器可通过一选定的金属接触部60a(它连接至位线72)同时施加一第一电压(first voltage)V1于选定存储单元40a的扩散漏极44和局部阱区域46上。根据本发明的优选实施例，V1＝3～7V，尤其当V1＝5V时，可为一最优选状态。同时，施加一第二电压V2于选定存储单元40a的栅极52a上。根据本发明的优选实施例，V2＝-7～-3V，尤其当V2＝-5V时，可为一最优选状态。此外，选定存储单元40a的扩散源极48是浮置的(floating)。于是，在此布置下，则可以在电荷俘获层56a与局部阱区域46之间诱发福乐尔-诺汉德隧道效应效应(Fowler-Nordheim(FN)tunneling effct)，还可以使电子得以从电荷俘获层56a内射出至扩散漏极44和局部阱区域46而完成编程操作。
由于选定的存储单元40a的扩散漏极44局部形成在阱42中且被局部阱区域46包覆，因此，在操作过程中施加的电压不会造成同样位于选定字线76a之下的未选定存储单元40b也同时诱发该福乐尔-诺汉德隧道效应效应。于是，未选定的存储单元40b不会干扰选定存储单元40a的编程操作，并且该非易失性存储器因此而具有较为准确的编程选择性。此外，由于该编程操作由福乐尔-诺汉德隧道效应诱发，因此，该非易失性存储器可消耗较少的能量。
对于进行擦除操作，则是施加一第三电压V3于选定存储单元40a的扩散源极48上。根据本发明的优选实施例，V3＝-7～-3V，尤其当V3＝-5V时，可为一最优选状态。同时，施加一第四电压V4于选定存储单元40a的栅极52a上。根据本发明的优选实施例，V4＝3～7V，尤其当V4＝5V时，可为一最优选状态。此外，选定存储单元40a的扩散漏极44与局部阱区域46为浮置。于是，在此布置下，则可诱发福乐尔-诺汉德隧道效应，以使电荷俘获层56a得以俘获电子而完成擦除操作。
当然，除了上述第一实施例的该非易失性存储器的存储单元结构外，本发明中用以掺杂的离子导电类型也可有一些变化。例如，上述的第一导电类型掺杂离子也可以为P型导电类型，这样，第二导电类型掺杂离子就是N型导电类型。于是，在此条件下，非易失性存储器的操作模式则参照图5C。
如图5C所示，为了要对一选定的存储单元40a执行编程操作，该非易失性存储器可通过一选定的金属接触部60a(它连接至位线72)同时施加一第一电压V1于选定存储单元40a的扩散漏极44与局部阱区域46上。根据本发明的优选实施例，V1＝-7～-3V，尤其当V1＝-5V时，可为一最优选状态。同时，施加一第二电压V2于选定存储单元40a的栅极52a上。根据本发明的优选实施例，V2＝3～7V，尤其当V2＝-5V时，可为一最优选状态。此外，选定的存储单元40a的扩散源极48浮置。对于进行擦除操作时，则是施加一第三电压V3于选定的存储单元40a的扩散源极48上。根据本发明的优选实施例，V3＝3～7V，尤其当V3＝5V时，可为一最优选状态。同时，施加一第四电压V4于选定的存储单元40a的栅极52a上。根据本发明的优选实施例，V4＝-7～-3V，尤其当V4＝-5V时，可为一最优选状态。此外，选定的存储单元40a的扩散漏极44与局部阱区域46浮置。
参照图6，图6为本发明第二实施例的ONO型存储单元80的剖面图。如图6所示，ONO型存储单元80除了没有金属接触部60外，其余的结构都和ONO型存储单元40相同。根据本发明的第二实施例，一阱82、一扩散漏极84、一扩散源极88均为N型导电类型，而一局部阱区域86则为P型导电类型。此外，扩散源极88可以如图6所示那样与局部阱区域86隔开，或者可以如图7所示的存储单元80′那样，与局部阱区域86′部分地重叠在一起。
图6同时图示出该非易失性存储器中的电接触部(electric contact)位置。如果把存储单元80作为选定的存储单元，则该非易失性存储器可通过一选定的位线施加一第一电压V1在选定的存储单元80的扩散漏极84上，并且施加一第二电压V2在其局部阱区域86上。同时，施加一第三电压V3在选定的存储单元80的栅极92上，并施加一第四电压V4在选定的存储单元80的扩散源极88上。对于本实施例的操作电压则请参照图7A。
如图6和图7A所示，为了对一选定的存储单元80执行编程操作，该第一电压V1需要为一正电压，并且该第二电压V2为一负电压。于是，可在扩散漏极84和局部阱区域86的结(junction)处形成耗散区(depletionregion)100，并且因而产生电子空穴对(electron-hole pair)。根据本发明的优选实施例，V1＝1～4V，V2＝-4～-1V，尤其当V1＝2.5V，而V2＝-2.5V时，可为一最优选状态。同时，该第三电压V3为一负电压，且该第四电压V4接地(grounded)。于是，可通过能带间的隧道效应(band-to-band tunneling，BTBT)而在电荷俘获层96与耗散区100之间诱发热空穴注入(hot holeinjection)并完成该编程操作。根据本发明的优选实施例，V3＝-5～-1V，尤其当V3＝-3.3V时，可为一最优选状态。
当进行擦除操作时，则将该第一电压V1浮置，而该第二电压V2为一负电压，如V2＝-7～-3V，尤其当V2＝-5V时，可为一最优选状态。同时，该第三电压V3为一正电压，如V3＝1～5V，尤其当V3＝3.3V时，可为一最佳状态，并且，该第四电压V4接地。
与存储单元40相比，存储单元80并不具有一金属接触部来将扩散漏极84与局部阱区域86短路，因此，扩散漏极84和局部阱区域86可以共同分担原来仅施加于存储单元40的扩散漏极44上的电压，这样就可以大幅降低非易失性存储器的操作电压。
当然，除了上述第二实施例的该非易失性存储器的存储单元结构外，本发明中用以掺杂的离子导电类型也可以有一些变化。例如，上述的阱82、扩散漏极84，以及扩散源极88也可以为P型导电类型，这样，局部阱区域86就为N型导电类型。于是，在此条件下，非易失性存储器的操作电压的大小及符号将需要根据上述条件做适当的改变。
此外，除了本发明第二实施例中所示的热空穴注入外，存储单元80还可利用隧道热电子(channel hot electron)来完成编程操作。参照图8，图8为本发明第三实施例的ONO型存储单元110的剖面图。如图8所示，ONO型存储单元110具有与ONO型存储单元80相同的结构。相似的，根据本发明的第三实施例，一阱112、一扩散漏极114和一扩散源极118均为N型导电类型，而一局部阱区域116则为P型导电类型。此外，扩散源极118可以如图8所示那样与局部阱区域116隔开，或者可以如图9所示的存储单元110′那样，与局部阱区域116′部分地重叠在一起。
图8同时图示出于该非易失性存储器中的电接触部的位置。如果把存储单元110作为选定的存储单元，则该非易失性存储器可通过一选定的位线施加一第一电压V1在选定的存储单元110的扩散漏极114上，并且施加一第二电压V2在其局部阱区域116上。同时，施加一第三电压V3在选定的存储单元110的栅极122上，并施加一第四电压V4在选定的存储单元110的扩散源极118上。关于本实施例的操作电压则请参照图9A。
如图8和图9A所示，为了对一选定的存储单元110执行编程操作，该第一电压V1需要为一正电压，且该第二电压V2为一负电压。根据本发明的优选实施例，V1＝1～4V，V2＝-4～-1V，尤其当V1＝2.5V，而V2＝-2.5V时，可为一最优选状态。同时，该第三电压V3为一正电压，且该第四电压V4接地。根据本发明的优选实施例，V3＝3～7V，尤其当V3＝5V时，可为一最优选状态。这样，位于存储单元110的阱112和扩散漏极114之间的通道130将会有一电流流过。而后，所谓的隧道热电子将通过施加于栅极122上的电压所产生的电场而注入到电荷俘获层126内。这样，电子储存于栅极122中，并完成该编程操作。
当执行擦除操作时，则该第一电压V1为一正电压，如V1＝1～4V，尤其当V1＝2.5V时，可为一最优选状态，而该第二电压V2为一负电压，如V2＝-4～-1V，尤其当V2＝-2.5V时，可为一最优选状态。同时，该第三电压V3为一负电压，如V3＝-5～-1V，尤其当V3＝-3.3V时，可为一最优选状态，并且，该第四电压V4接地。此时，热空穴可通过施加在栅极122上的电压所产生的电场而注入到电荷俘获层126之中。这样，该空穴可中和储存在栅极122中的电子而可以完成该擦除操作。
与现有存储单元10相比，存储单元110的扩散漏极114与局部阱区域116可以共同分担原来仅施加在存储单元10的扩散漏极16上的电压，这样则可以大幅降低非易失性存储器的操作电压。
当然，除了上述第三实施例的非易失性存储器的存储单元结构外，本发明中用以掺杂的离子导电类型也可以有一些变化。例如，上述的阱112、扩散漏极114和扩散源极118也可以为P型导电类型，于是，局部阱区域116就为N型导电类型。于是，在此条件下，非易失性存储器的操作电压的大小和符号将需要根据上述条件作适当的改变。
对于编程非易失性存储器的现有方法而言，为了诱发福乐尔-诺汉德隧道效应以对选定的存储单元执行编程操作，位线电压(bit line voltage)VBL施加在选定的位线上，同时，字线电压(word line voltage)VWL施加在选定的字线上。由于选定的存储单元与未选定的存储单元均形成在同一阱上，于是原来针对选定的存储单元所施加的电压也会造成选定的字线下的所有未选定的存储单元诱发该福乐尔-诺汉德隧道效应。因此，未选的定存储单元会对于选定的存储单元的操作造成严重的干扰，如此一来，则会造成此快速存储器失去其编程选择性(programming selectivity)，并导致该快速存储器的效能大幅下降。
与现有方法相比，本发明的每一个存储单元均分别具有一由一局部阱区域所包围的扩散漏极，因此当选定的存储单元利用所诱发的福乐尔-诺汉德隧道效应来进行编程操作时，本发明的非易失性存储器阵列可以有效避免现有方法中，位于同一选定字线下的未选定的存储单元对选定的存储单元所产生的干扰。此外，由于本发明的存储单元利用一ONO结构作为一浮置栅(floating gate)，因此，本发明的非易失性存储器阵列在执行编程及擦除操作时所需要的操作电压可大幅降低，并且，该非易失性存储器的选择性及效能也可因此而显著提高。
以上所述仅为本发明的优选实施例，凡是根据本发明权利要求所做的变化与修饰，均应当属于本发明专利的涵盖范围。
Claims (19)
1.一种选择性编程非易失性存储器阵列中的存储单元的方法，包括：
提供一存储单元阵列，每个存储单元包括：
一阱，该阱具有第一导电类型；
一第一导电类型的扩散漏极，设置在该阱中并被一具有第二导电类型的局部阱区域包围；
一第一导电类型的扩散源极，横向设置在该阱中；
一电荷俘获层，位于该扩散漏极与该扩散源极之间的该局部阱区域和该阱之上；以及
一栅极，位于该电荷俘获层之上；
通过一选定的位线同时施加一第一电压于一选定的该存储单元的该扩散漏极与该局部阱区域上；
浮置该选定的存储单元的该扩散源极；以及
施加一第二电压在该选定的存储单元的该栅极上，籍此在该电荷俘获层与该局部阱区域之间诱发福乐尔-诺汉德隧道效应。
2.如权利要求1所述的方法，其中该第一导电类型为N型，该第二导电类型为P型，该第一电压为一正电压，以及该第二电压为一负电压。
3.如权利要求2所述的方法，其中该第一电压为3至7伏特，该第二电压为-7至-3伏特。
4.如权利要求1所述的方法，其中该扩散源极与该局部阱区域重叠。
5.如权利要求1所述的方法，其中该扩散源极并不与该局部阱区域重叠。
6.如权利要求1所述的方法，其中该电荷俘获层包括氮化硅。
7.一种编程快速存储单元的方法，包括：
选择一快速存储单元，该快速存储单元包括：
一阱，该阱具有第一导电类型；
一扩散漏极，设置在该阱中并被一具有第二导电类型的局部阱区域包围；
一扩散源极，横向设置在该阱中；
一电荷俘获层，位于该扩散漏极与该扩散源极之间的该局部阱区域和该阱之上；以及
一栅极，位于该电荷俘获层之上；
通过一选定的位线施加一第一电压在该扩散漏极上，以及施加一第二电压在该选定的存储单元的该局部阱区域上，籍此在该扩散漏极与该局部阱区域的结处形成一耗散区；
接地该选定的存储单元的该扩散源极；以及
施加一第三电压在该选定的存储单元的该栅极上，籍此在该电荷俘获层与该耗散区之间诱发热空穴注入。
8.如权利要求7所述的方法，其中该扩散漏极与该扩散源极由掺杂具有该第一导电类型的离子所形成。
9.如权利要求7所述的方法，其中该第一导电类型为N型，该第二导电类型为P型。
10.如权利要求9所述的方法，其中该第一电压为1至4伏特，该第二电压为-4至-1伏特，该第三电压为3至7伏特。
11.如权利要求9所述的方法，其中该第一电压为一正电压，该第二电压为一负电压，该第三电压为一负电压。
12.如权利要求11所述的方法，其中该第一电压为1至4伏特，该第二电压为-4至-1伏特，该第三电压为-1至-5伏特。
13.如权利要求7所述的方法，其中该扩散源极与该局部阱区域重叠。
14.如权利要求7所述的方法，其中该扩散源极并不与该局部阱区域重叠。
15.如权利要求7所述的方法，其中该电荷俘获层包括氮化硅。
16.一种编程和擦除快速存储单元的方法，每个该快速存储单元包括一第一导电类型的阱、一设置在该阱中并被一具有第二导电类型的局部阱区域包围的扩散漏极、一横向设置在该阱中的扩散源极、一位于该扩散漏极与该扩散源极之间的该局部阱区域和该阱之上的电荷俘获层、以及一位于该电荷俘获层之上的栅极，该方法包括有：
选择一快速存储单元并执行编程操作，该编程操作包括下列步骤：
通过一选定的位线同时施加一第一电压在该选定的快速存储单元的该扩散漏极和该局部阱区域上；
浮置该选定的快速存储单元的该扩散源极；以及
施加一第二电压于该选定的快速存储单元的该栅极上；以及
执行擦除操作，该擦除操作包括下列步骤：
浮置该选定的快速存储单元的该扩散漏极与该局部阱区域；
施加一第三电压于该选定的快速存储单元的该扩散源极上；以及
施加一第四电压在该选定的快速存储单元的该栅极上。
17.如权利要求16所述的方法，其中该第一导电类型为N型，该第二导电类型为P型，该第一电压为一正电压，该第二电压为一负电压，该第三电压为一负电压，该第四电压为一正电压。
18.如权利要求17所述的方法，其中该第一电压为3至7伏特，该第二电压为-7至-3伏特，该第三电压为-7至-3伏特，该第四电压为3至7伏特。
19.如权利要求16所述的方法，其中该电荷俘获层包括氮化硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB021051747A CN1188909C (zh) | 2002-02-25 | 2002-02-25 | 一种非易失性存储单元的编程及擦除方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB021051747A CN1188909C (zh) | 2002-02-25 | 2002-02-25 | 一种非易失性存储单元的编程及擦除方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1441480A CN1441480A (zh) | 2003-09-10 |
| CN1188909C true CN1188909C (zh) | 2005-02-09 |
Family
ID=27768430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB021051747A Expired - Fee Related CN1188909C (zh) | 2002-02-25 | 2002-02-25 | 一种非易失性存储单元的编程及擦除方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1188909C (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7405441B2 (en) | 2005-03-11 | 2008-07-29 | Infineon Technology Ag | Semiconductor memory |
| US7342833B2 (en) * | 2005-08-23 | 2008-03-11 | Freescale Semiconductor, Inc. | Nonvolatile memory cell programming |
| US7855411B2 (en) | 2007-05-25 | 2010-12-21 | Macronix International Co., Ltd. | Memory cell |
| US7795088B2 (en) | 2007-05-25 | 2010-09-14 | Macronix International Co., Ltd. | Method for manufacturing memory cell |
| US10482968B1 (en) * | 2018-11-22 | 2019-11-19 | Wuhan Xinxin Semiconductor Manufacturing Co., Ltd. | Local x-decoder and related memory system |
-
2002
- 2002-02-25 CN CNB021051747A patent/CN1188909C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1441480A (zh) | 2003-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1670961A (zh) | 自对准分离栅与非型快闪存储器及制造工艺 | |
| CN1967878A (zh) | 单层多晶硅非易失性存储器装置的操作方法 | |
| CN1949522A (zh) | 非易失性存储单元与集成电路 | |
| CN1790717A (zh) | 非挥发性存储单元以及相关操作方法 | |
| CN101068020A (zh) | 存储单元阵列及其制造方法 | |
| CN1495905A (zh) | 自对准分离栅极与非闪存及制造方法 | |
| CN1943028A (zh) | 垂直eeprom nrom存储器件 | |
| CN1689162A (zh) | 高密度氮化物只读存储器鳍形场效晶体管 | |
| CN1770478A (zh) | 非挥发存储器及其制造方法 | |
| CN1637949A (zh) | 具有加强编程和擦除功能的与非闪速存储器及其制造方法 | |
| CN1841783A (zh) | 分裂栅极存储单元及制造其阵列的方法 | |
| CN1776914A (zh) | 多位非易失性存储器件及其操作方法和制造方法 | |
| CN1310846A (zh) | 电可擦除非易失性存储器 | |
| CN1258225C (zh) | 非易失性存储装置 | |
| CN1779982A (zh) | 只读存储器及只读存储单元阵列及其编程与擦除方法 | |
| CN1828935A (zh) | 半导体元件及其制造方法与记忆体元件及其操作方法 | |
| CN1619702A (zh) | 内存元件的增进抹除并且避免过度抹除的方法及其结构 | |
| CN1220266C (zh) | 非易失性半导体存储器及其制造工艺 | |
| CN1188909C (zh) | 一种非易失性存储单元的编程及擦除方法 | |
| CN1822232A (zh) | 多阶氮化硅只读记忆胞的程序化方法 | |
| CN1404152A (zh) | 非易失性半导体存储器件及其制造方法和操作方法 | |
| CN1606166A (zh) | 半导体存储器及其驱动方法 | |
| CN1855508A (zh) | 非挥发性存储器及其制造方法以及其操作方法 | |
| CN1845338A (zh) | 半导体元件,储存元件,储存单元与储存元件的操作方法 | |
| CN1259723C (zh) | 闪存的结构及其操作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: LIJING SEMICONDUCTOR CO., LTD. Free format text: FORMER OWNER: LIWANG ELECTRONIC CO., LTD Effective date: 20050107 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20050107 Address after: Hsinchu city of Taiwan Province Patentee after: Powerchip Semiconductor Corp. Address before: Hsinchu city of Taiwan Province Patentee before: Liwang Electronic Co., Ltd |
|
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050209 Termination date: 20110225 |