CN1606166A - 半导体存储器及其驱动方法 - Google Patents
半导体存储器及其驱动方法 Download PDFInfo
- Publication number
- CN1606166A CN1606166A CN200410083562.3A CN200410083562A CN1606166A CN 1606166 A CN1606166 A CN 1606166A CN 200410083562 A CN200410083562 A CN 200410083562A CN 1606166 A CN1606166 A CN 1606166A
- Authority
- CN
- China
- Prior art keywords
- mentioned
- voltage
- semiconductor memory
- terminal
- active area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000000034 method Methods 0.000 title claims description 19
- 238000009792 diffusion process Methods 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 7
- 239000002784 hot electron Substances 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 239000012467 final product Substances 0.000 description 3
- 230000004807 localization Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000032258 transport Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
本发明的课题是提供栅结构简单，并且在一个存储单元中存储4位的信息的非易失性半导体存储器。在半导体衬底表面规定有源区101和与其正交的有源区102，以夹住交叉区103的方式在有源区101和有源区102内形成扩散区。而且，将栅结构GN形成为线状，使其通过交叉区103。进而在扩散区设置端子DM、DI，使其能与金属布线M1、M2连接。
Description
技术领域
本发明涉及半导体存储器及其驱动方法，特别是涉及在非易失性存储器中存储多位的信息的技术。
背景技术
半导体存储器的存储密度的大容量化，按照所谓的按比例法则，可以通过缩小单元尺寸来实现。但是，由于光刻等技术方面的原因，或因为构成存储单元的栅绝缘膜、源扩散层和漏扩散层的减薄的限度等，单元尺寸的缩小近年越来越困难。于是，作为解决此问题的一个方法，尝试了在一个存储单元中存储多个信息的多位化。
在有望成为多位的非易失性存储器的存储器中，可以列举出所谓的MONOS型非易失性半导体存储器(参照非专利文献1)。在该MONOS型非易失性半导体存储器中，借助于栅绝缘膜具有所谓的ONO(氧化物-氮化物-氧化物)结构，将经氧化硅膜注入的热电子的注入部位分为2处，实现了在1个存储单元中存储2位的信息的多位化。
另外，在专利文献1中，对MONOS型非易失性半导体存储器，制成了栅绝缘膜具有2层氮化硅膜的结构。通过将热电子的注入部位分为2处，并且区分热电子只注入到第1层氮化硅膜的状态和热电子注入到第1层和第2层氮化硅膜的状态，实现了存储4位的信息的多位化。
但是，在现有的MONOS型非易失性半导体存储器中，对1个存储单元只能存储2位的信息，另外，在专利文献1所记述的发明中虽然可以存储4位的信息，但具有复杂结构的栅绝缘膜，存在制造工序增多以及随之而来的制造成本增加的问题。
[非专利文献1]
B.Eitan等，“Can NROM，a2-bit，Trapping Storage NVM Cell，Give a Real Challenge to Floating Gate Cells？”SSDM(1999)
[专利文献1]
特开2001-110918号公报
发明内容
本发明是鉴于上述问题而进行的，其目的在于不增加制造工序而在一个存储单元中存储4位的信息
本发明的半导体存储器具备：在衬底表面规定成线状的第1有源区；在上述衬底表面以具有与上述第1有源区的交叉区的方式规定成线状的第2有源区；在上述第1有源区以夹住上述交叉区的方式形成的第1扩散区和第2扩散区；在上述第2有源区以夹住上述交叉区的方式形成的第3扩散区和第4扩散区；在上述衬底上通过上述交叉区形成为线状的栅结构；以及分别与上述第1至第4扩散区连接的第1至第4端子。
按照本发明第1方面的半导体存储器，具备：在衬底表面规定成线状的第1有源区；在上述衬底表面以具有与上述第1有源区的交叉区的方式规定成线状的第2有源区；在上述第1有源区以夹住上述交叉区的方式形成的第1扩散区和第2扩散区；在上述第2有源区以夹住上述交叉区的方式形成的第3扩散区和第4扩散区；在上述衬底上通过上述交叉区形成为线状的栅结构；以及分别与上述第1至第4扩散区连接的第1至第4端子。因此，借助于使在构成栅结构的栅绝缘膜中扩散区附近产生的热电子局域化并存储，可以对1个存储单元存储4位的信息。另外，由于不需要由具有复杂结构的栅绝缘膜构成的栅结构，所以可以不增加制造工序而进行制作。
附图说明
图1是示出本发明实施例(1)的半导体存储器的存储单元阵列的俯视图。
图2是示出一个存储单元的尺寸例的俯视图。
图3是示出图2所示的一个存储单元的概况的剖面图。
图4是示出一个存储单元的电子写入位置的位置关系的俯视图。
图5是示出一个存储单元的写入工作的剖面图。
图6是示出一个存储单元的擦除工作的剖面图。
图7是示出一个写入状态的存储单元的读出工作的剖面图。
图8是示出一个擦除状态的存储单元的读出工作的剖面图。
具体实施方式
〔实施例1〕
图1示出了本发明实施例1的半导体存储器的存储单元阵列的俯视图。图2示出了一个存储单元的俯视图，图3是图2的A-A线剖面的概略图，示出了1个存储单元的剖面结构。
如图1所示，本实施例的半导体存储器的结构是在衬底表面，例如在P型硅衬底表面，将作为被场氧化膜隔离的区域的多个有源区101在图中的横方向规定成线状。另外，将多个有源区102在图中的纵方向规定成线状。即，多个有源区101与多个有源区102相互正交，规定成网格状。
另外，多个栅结构GN在与有源区101和有源区102呈45度的方向通过有源区101与有源区102的交叉区103(有源区101与有源区102重叠的区域)形成为线状。另外，在有源区101和有源区102中以夹住栅结构GN(以下，有时仅称为“栅”)的方式形成N型扩散区(图3的区域306)。即，在P型有源区101、102中的被栅结构GN覆盖的以外部分形成N型扩散区。
在扩散区上分别设置用于与在覆盖上表面的层间绝缘膜(未图示)上形成的金属布线M1连接的接触DM，或用于与金属布线M2连接的接触DI。多条金属布线M1以沿图中的纵方向通过在有源区101上形成的接触DM的方式配置，多条金属布线M2以沿图中的横方向通过在有源区102上形成的接触DI的方式配置。
在该图中，有源区101、有源区102和通过它们的交叉区103而形成的栅结构GN，还有以夹住该栅结构GN的方式在有源区内形成的扩散区以及4个接触如在图中用虚线四边形包围的那样，构成1个存储单元CIM。而且，DM、DM+1、DI、DI+1根据存储单元CIM的工作，分别与漏端子和源端子的某一个对应。
这里，上述的结构不限于该形式。只要栅结构GN通过交叉区103而形成，就无需以呈45度的角度与有源区101和有源区102交叉。不过当使栅结构GN通过交叉区103并对有源区101例如呈小于45度的角度与其交叉而形成时，需要将有源区102的间隔规定得宽些，以使栅结构GN也通过其他交叉区103。
但是，由于借助于如上述结构那样使栅结构GN以呈45度的角度与有源区101和有源区102交叉的方式形成，可以将有源区101之间的间隔与有源区102之间的间隔规定得相等，因而可以减小存储单元的面积。
另外，如后所述，栅结构GN由栅绝缘膜和在其上形成的栅电极构成。这里，也可以只将栅结构GN中的栅绝缘膜分散存在于交叉区103上形成，而将栅电极形成为线状。
但是，由于借助于如本实施例的结构那样将栅绝缘膜与栅电极制成相同的形状，相对于仅使栅绝缘膜分散存在的结构来说，能够同时形成栅绝缘膜和栅电极，因而可以减少光刻工序、刻蚀工序等。
图2是选出图1所示的存储单元阵列中的1个存储单元CIM，示出其尺寸例的俯视图。在该图中省略了金属布线M1和M2的图示。在使有源区101和有源区102的宽度W1为0.12μm的场合，当栅结构GN的宽度WGATE以覆盖交叉区103的方式构成时，其值约为0.17μm。另外，栅结构GN以α＝45度的角度与有源区101和有源区102交叉。在如此构成的场合，存储单元的宽度W2为0.44μm左右。
图3是图2的A-A线剖面的概略图。在硅衬底上形成了栅结构GN。栅结构GN具有如下的结构：作为栅绝缘膜304具有由氧化硅膜301、在氧化硅膜301上形成的氮化硅膜302和在氮化硅膜302上形成的氧化硅膜303构成的所谓ONO(氧化物-氮化物-氧化物)膜，作为栅电极305在该栅绝缘膜304上形成了多晶硅膜。即，在本实施例中，作为第1绝缘膜和第3绝缘膜使用了氧化硅膜。而且，作为第2绝缘膜使用了氮化硅膜。一般都知道，氮化硅膜的膜中有许多陷阱，它具有分散地俘获电子的性质。
扩散区306以夹住该栅结构GN的方式形成。即，在图2中，在有源区101中未被栅结构GN覆盖的区域形成扩散区306。在图3中，在图中左侧的扩散区306上形成接触DM，在图中右侧的扩散区306上形成接触DM+1，具体的接触的结构从略。
下面说明本实施例的半导体存储器的驱动方法。例如，在驱动存储单元阵列中的图1示出的存储单元CIM时，选择第N个栅GN。这时序号N用N＝I+M-1给出。一般说来，在驱动存储单元CPQ时选择第R(＝P+Q-1)个栅GR。这样一来，当驱动在图1中具有相同栅的其他存储单元CI-IM+1、CI+IM-1时，也可选择栅GN(N＝I+M-1)。然后，DM和DM+1分别作为源端子和漏端子这一对端子被选择，DI和DI+1作为另一对端子被选择。
图4是示出如此选择的存储单元CIM的俯视图。在该图中，与图2一样也省略了金属布线M1和金属布线M2的图示。另外，T1至T4表示借助于后述的存储单元的写入工作而在栅GN所具有的氮化硅膜302中存储的电子的位置(电子的写入位置)。图5至图8是与图4的B-B线对应的剖面概略图。在这些图中，与图3一样也省略了接触DM和DM+1的具体形状。
下面参照图5说明写入工作。在图4和图5所示的电子写入位置T1存储电子时，在图5中作为写入到栅GN的栅电极305上的栅电压，施加约10V的电压，对作为漏端子的DM施加约4V的电压，并且作为基准电压对作为源端子的DM+1施加0V的电压，亦即接地。
这时，从源端子DM+1侧的扩散区306(以下，有时仅称为“源”)供给的电子在通过形成于栅GN下的反型层501的过程中被赋予能量，在漏端子DM侧的扩散区(以下，有时仅称为“漏”)附近成为所谓的热电子。该热电子借助于施加于栅电极305上的正电压，通过氧化硅膜301，被存储(俘获)到电子的写入位置T1的氮化硅膜302中。
另外，为了将电子存储到电子的写入位置T2上，与图5的情形相反，以DM+1作为漏端子，对其施加约4V的电压，以DM作为源端子，将其接地，对栅电极305施加约10V的写入栅电压。
这里，写入栅电压虽然并非必须为10V，但必须设定在阈值电压以上，以使在电子被存储于写入位置T1上的状态也流过漏电流。一般地说，在写入位置存储了电子时，由于对栅施加的电压引起的电场部分地被所存储的电子屏蔽，所以为了形成反型层必须额外施加电压。
即，阈值电压比在写入位置T1上未存储电子的状态为高。于是，当这样设定写入栅电压时，例如在电子已被存储在写入位置T1上的状态下也能流过漏电流，将电子也存储到写入位置T2上。
关于将电子存储在电子的写入位置T3或T4上的工作，只要以DI+1和DI分别作为源端子或漏端子，就可以进行与上述相同的工作。由于重复，所以省略其详细说明。
下面参照图6说明擦除工作。为了擦除存储在电子的写入位置T1上的电子，对漏端子DM施加约7V的擦除电压。另外，对栅电极305施加约-3V的擦除栅电压。而且使源端子DM+1开路。这时，对由漏和有源区101构成的PN结施加了反向偏压，在漏的附近产生了电子空穴对。这时产生的空穴借助于对栅电极305施加的擦除栅电压，通过氧化硅膜301，注入到氮化硅膜302中，将已存储在写入位置T1中的电子的电荷中和。
同样，为了中和存储在电子的写入位置T2上的电荷，与图6相反，对DM+1施加约7V的擦除电压，使DM开路，对栅电极305施加约-3V的擦除栅电压。另外，也可以通过对DM+1和DM同时施加擦除电压，对栅电极305施加擦除栅电压，同时将存储在电子的写入位置T1上的电荷和存储在电子的写入位置T2上的电荷中和。
为了中和存储在电子的写入位置T3或T4上的电荷，以DI+1和DI分别作为源端子或漏端子进行与上述相同的工作即可。由于重复，所以省略其详细说明。另外，在上述的场合，不一定要使源开路，也可以施加不产生电子空穴对的量级的电压。
其次，参照图7和图8说明读出方法。为了读出在电子的写入位置T1上是否存在电子的信息，以DM+1作为漏端子，对其施加约1.5V的读出电压，然后以接触DM作为源端子，将其接地，对栅电极305施加约3V的读出栅电压，即，将接触DM和DM+1的作用设定得与将电子写入到电子的写入位置T1上的工作相反。这里，读出栅电压不限于3V。但它必须在电子未被存储在写入位置T1上的状态的阈值电压以上，作为在写入位置T1之下不形成反型层的量级的电压。
当这样设定读出栅电压时，在电子被存储于电子的写入位置T1的写入状态的场合，由于所存储的电子的作用，在源附近不形成栅下部的反型层701，不流过漏电流(参照图7)。在电子未被存储于电子的写入位置T1上的擦除状态，从漏到源形成反型层801，漏电流沿箭头方向流动(参照图8)。
这里，在电子已被存储于写入位置T2上的场合，在写入位置T2的下部的区域不形成反型层。但是，该区域与因对漏施加的电压而形成了耗尽层的区域重合，于是，在该耗尽层内，在将电子向漏输运的方向产生了电场。因此，来到漏附近的电子被耗尽层内的电场吸引，流向漏电极。
即，如上所述，当对各端子施加电压时，利用是否流过漏电流，可以判断是电子被存储在电子的写入位置T1上的写入状态，还是未被存储的擦除状态。
以下，同样地，利用当与图7、图8相反地以DM+1端子作为源端子并接地，以DM端子作为漏端子对其施加约1.5V的读出电压，对栅电极305施加读出栅电压时是否流过漏电流，来判断电子是否被存储到电子的写入位置T2上。另外，对于电子是否被写入到电子的写入位置T3或T4上的判断，只要以DI和DI+1分别作为源端子或漏端子，进行与上述相同的工作即可。其说明由于重复，故从略。
在以上的说明中，对选择DM+1和DM分别作为源端子和漏端子这一对端子，选择DI+1和DI作为另一对端子的情形进行了说明，但也可以选择DM和DI作为一对，选择DM+1和DI+1作为另一对。另外，也可以选择DM和DI+1作为一对，选择DM+1和DI作为另一对。
在本实施例的半导体存储器中，使2个有源区101、102交叉地配置，栅结构GN以通过其交叉区103的方式形成。然后，在未被栅结构GN覆盖的有源区形成了扩散区306。因此，利用在扩散区306附近产生的热电子，就可以将电子分别局域化并存储在扩散区306附近的栅绝缘膜304中。
即，由于栅结构GN以4处与扩散区306相接，可以将电子局域化并存储到各个扩散区306附近的栅绝缘膜304中，所以可以在1个存储单元中存储4位的信息。另外，在本实施例中，由于不需要复杂的栅结构，所以可以不增加制造工序而制作半导体存储器。
这里，栅结构GN中的栅绝缘膜304和栅电极305不限于本实施例的结构和材料。栅绝缘膜304只要能使电子局域化存储并保持即可。但是，若如本实施例这样，使用由氧化硅膜/氮化硅膜/氧化硅膜的叠层结构构成的所谓ONO膜作为栅绝缘膜304，则由于构成ONO膜的氧化硅膜和氮化硅膜均作为半导体存储器用的材料而广为人知，以及由于对其物理特性、化学特性和成膜技术等在过去已确有数据积累，所以可以提高可靠性并且降低制造成本而制作半导体存储器。
另外，在本实施例中，对栅电极305使用了多晶硅膜，但不限于多晶硅膜，只要是导电性材料即可。例如，若使用电阻较低的金属作为栅电极305，减小栅电极305的电阻，就可以减少布线延迟，有助于高速工作。
按照本实施例的写入工作，由于利用了在扩散区附近产生的热电子，所以能够将栅绝缘膜304中的电子存储位置局限在扩散区306附近。据此，可以将电子局域化并存储到栅绝缘膜304的扩散区306附近的4处的每一处。另外，对于擦除工作，由于通过使在打算擦除的电子附近产生热空穴，并将其注入到栅绝缘膜304中来进行，所以可以独立地分别擦除所存储的电子。
另外，对于读出工作，由于利用在栅绝缘膜304中局域存在的电子的有无来决定反型层是否形成到源处从而流过电流，所以能够独立地读出关于电子是否在4处的每一处存在的信息。另外。由于将4个接触分为2对的选配方法有3种，所以可以增加电路结构的自由度。
Claims (8)
1.一种半导体存储器，其特征在于：
具备：
在衬底表面规定成线状的第1有源区；
在上述衬底表面以具有与上述第1有源区的交叉区的方式规定成线状的第2有源区；
在上述第1有源区以夹住上述交叉区的方式形成的第1扩散区和第2扩散区；
在上述第2有源区以夹住上述交叉区的方式形成的第3扩散区和第4扩散区；
在上述衬底上通过上述交叉区形成为线状的栅结构；以及
分别与上述第1至第4扩散区连接的第1至第4端子。
2.如权利要求1所述的半导体存储器，其特征在于：
上述第1有源区与第2有源区呈直角交叉，上述栅结构对上述第1有源区和上述第2有源区以45度的角度交叉。
3.如权利要求1或2所述的半导体存储器，其特征在于：
上述栅结构具备：
栅绝缘膜；以及
在上述栅绝缘膜上形成的栅电极，
上述栅绝缘膜具有：
第1绝缘膜；
在上述第1绝缘膜上形成的、能够俘获电子的第2绝缘膜；以及
在上述第2绝缘膜上形成的第3绝缘膜。
4.一种半导体存储器的驱动方法，它是如权利要求3所述的半导体存储器的驱动方法，其特征在于：
包括：
借助于将上述4个端子分为规定的2对，对其中一对的一个端子施加写入电压，对另一个端子施加基准电压，对上述栅电极施加写入栅电压，在上述第2绝缘膜中存储电子的写入工序；
借助于对上述一个端子施加擦除电压，或对两个端子施加擦除电压，对上述栅电极施加擦除栅电压，擦除在上述第2绝缘膜中存储的电子的擦除工序；
借助于对上述一个端子施加上述基准电压，对上述另一个端子施加读出电压，对上述栅电极施加读出栅电压，根据是否流过漏电流来判断在上述第2绝缘膜中存储的电子是否存在的读出工序。
5.一种半导体存储器的驱动方法，它是如权利要求4所述的半导体存储器的驱动方法，其特征在于：
对其中另一对端子进行与上述一对端子相同的写入工序；
擦除工序；以及
读出工序。
6.如权利要求3所述的半导体存储器，其特征在于：
上述栅电极是金属。
7.一种半导体存储器的驱动方法，它是如权利要求6所述的半导体存储器的驱动方法，其特征在于：
包括：
借助于将上述4个端子分为规定的2对，对其中一对的一个端子施加写入电压，对另一个端子施加基准电压，对上述栅电极施加写入栅电压，在上述第2绝缘膜中存储电子的写入工序；
借助于对上述一个端子施加擦除电压，或对两个端子施加擦除电压，对上述栅电极施加擦除栅电压，擦除在上述第2绝缘膜中存储的电子的擦除工序；
借助于对上述一个端子施加上述基准电压，对上述另一个端子施加读出电压，对上述栅电极施加读出栅电压，根据是否流过漏电流来判断在上述第2绝缘膜中存储的电子是否存在的读出工序。
8.一种半导体存储器的驱动方法，它是如权利要求7所述的半导体存储器的驱动方法，其特征在于：
对其中另一对端子进行与上述一对端子相同的写入工序；
擦除工序；以及
读出工序。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP346842/03 | 2003-10-06 | ||
| JP2003346842A JP4255797B2 (ja) | 2003-10-06 | 2003-10-06 | 半導体記憶装置及びその駆動方法 |
| JP346842/2003 | 2003-10-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1606166A true CN1606166A (zh) | 2005-04-13 |
| CN100483719C CN100483719C (zh) | 2009-04-29 |
Family
ID=34386386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100835623A Expired - Fee Related CN100483719C (zh) | 2003-10-06 | 2004-10-08 | 半导体存储器及其驱动方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7136301B2 (zh) |
| JP (1) | JP4255797B2 (zh) |
| KR (1) | KR100568062B1 (zh) |
| CN (1) | CN100483719C (zh) |
| TW (1) | TWI251311B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032797A (ja) * | 2004-07-20 | 2006-02-02 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| US7687370B2 (en) * | 2006-01-27 | 2010-03-30 | Freescale Semiconductor, Inc. | Method of forming a semiconductor isolation trench |
| KR100706817B1 (ko) * | 2006-03-13 | 2007-04-12 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
| JP4680116B2 (ja) * | 2006-03-31 | 2011-05-11 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置 |
| JP2008027938A (ja) * | 2006-07-18 | 2008-02-07 | Oki Electric Ind Co Ltd | 不揮発性メモリ |
| US7608504B2 (en) * | 2006-08-30 | 2009-10-27 | Macronix International Co., Ltd. | Memory and manufacturing method thereof |
| JP2008153424A (ja) | 2006-12-18 | 2008-07-03 | Oki Electric Ind Co Ltd | 半導体記憶装置及びこの半導体記憶装置への情報の記録方法 |
| KR101442175B1 (ko) * | 2008-05-23 | 2014-09-18 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치방법 |
| JP5462500B2 (ja) * | 2009-02-27 | 2014-04-02 | ラピスセミコンダクタ株式会社 | 不揮発性メモリ装置 |
| JP2019057532A (ja) * | 2017-09-19 | 2019-04-11 | 東芝メモリ株式会社 | 半導体メモリ |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001110918A (ja) | 1999-10-04 | 2001-04-20 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| JP4014431B2 (ja) * | 2002-03-27 | 2007-11-28 | 富士通株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| JP2003309194A (ja) * | 2002-04-18 | 2003-10-31 | Nec Electronics Corp | 半導体記憶装置とその製造方法 |
| DE10241173A1 (de) * | 2002-09-05 | 2004-03-11 | Infineon Technologies Ag | Halbleiterspeicher mit vertikalen Speichertransistoren in einer Zellenfeldanordnung mit 1-2F2-Zellen |
| US7016225B2 (en) * | 2002-11-26 | 2006-03-21 | Tower Semiconductor Ltd. | Four-bit non-volatile memory transistor and array |
| US6735124B1 (en) * | 2002-12-10 | 2004-05-11 | Advanced Micro Devices, Inc. | Flash memory device having four-bit cells |
-
2003
- 2003-10-06 JP JP2003346842A patent/JP4255797B2/ja not_active Expired - Fee Related
-
2004
- 2004-09-21 TW TW093128542A patent/TWI251311B/zh not_active IP Right Cessation
- 2004-10-04 US US10/956,124 patent/US7136301B2/en active Active
- 2004-10-05 KR KR1020040079079A patent/KR100568062B1/ko not_active IP Right Cessation
- 2004-10-08 CN CNB2004100835623A patent/CN100483719C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TWI251311B (en) | 2006-03-11 |
| JP4255797B2 (ja) | 2009-04-15 |
| JP2005116667A (ja) | 2005-04-28 |
| KR100568062B1 (ko) | 2006-04-07 |
| US7136301B2 (en) | 2006-11-14 |
| KR20050033479A (ko) | 2005-04-12 |
| US20050073002A1 (en) | 2005-04-07 |
| CN100483719C (zh) | 2009-04-29 |
| TW200518286A (en) | 2005-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100481464C (zh) | 自对准分离栅与非型快闪存储器及制造工艺 | |
| CN1160778C (zh) | 利用沟道技术和介质浮栅的每单元8位的非易失性半导体存储器结构 | |
| EP1615229A1 (en) | Charge trapping non-volatile memory with two trapping locations per gate, and method for operating same | |
| EP1615231A1 (en) | Charge trapping non-volatile memory and method for gate-by-gate erase for same | |
| EP1615230A1 (en) | Memory array including multiple-gate charge trapping non-volatile cells | |
| EP1615228A1 (en) | Charge trapping non-volatile memory and method for operating same | |
| US20060007745A1 (en) | Two-bit charge trap nonvolatile memory device and methods of operating and fabricating the same | |
| CN1478281A (zh) | 双位存储器擦除校验方法及系统 | |
| CN1495905A (zh) | 自对准分离栅极与非闪存及制造方法 | |
| CN1728393A (zh) | 具有密集成组的存储栅的与非闪速存储器及制造工艺 | |
| CN1681128A (zh) | 具有增强的编程和擦除连接的闪速存储器及其制造方法 | |
| CN103226973A (zh) | Nand快闪存储器单元、nand快闪存储器阵列及其操作方法 | |
| CN102089878A (zh) | 非易失性半导体存储器器件 | |
| CN1790717A (zh) | 非挥发性存储单元以及相关操作方法 | |
| CN1716615A (zh) | 非易失性存储器件及其驱动方法 | |
| EP1884956A1 (en) | Non-volatile memory device having pass transistors and method of operating the same | |
| CN1637949A (zh) | 具有加强编程和擦除功能的与非闪速存储器及其制造方法 | |
| CN1653615A (zh) | 非易失半导体闪存及制造方法 | |
| CN1606166A (zh) | 半导体存储器及其驱动方法 | |
| CN1993767A (zh) | 快闪存储单元以及编程快闪存储装置的方法 | |
| CN101030581A (zh) | Eeprom | |
| CN1116681C (zh) | 快闪存储单元及其制造方法和写入、擦除、读取方法 | |
| CN1706000A (zh) | 读取非挥发性内存单元的改良预先充电方法 | |
| CN1698133A (zh) | 双位记忆单元的改良擦除方法 | |
| CN1870273A (zh) | 具有隔离存储单元与伪单元区域的存储阵列 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: RENESAS ELECTRONICS CO., LTD. Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP. Effective date: 20100925 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20100925 Address after: Kawasaki, Kanagawa, Japan Patentee after: Renesas Electronics Corporation Address before: Tokyo, Japan, Japan Patentee before: Renesas Technology Corp. |
|
| CP02 | Change in the address of a patent holder |
Address after: Tokyo, Japan, Japan Patentee after: Renesas Electronics Corporation Address before: Kawasaki, Kanagawa, Japan Patentee before: Renesas Electronics Corporation |
|
| CP02 | Change in the address of a patent holder | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090429 Termination date: 20191008 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |