JP2003309194A - 半導体記憶装置とその製造方法 - Google Patents

半導体記憶装置とその製造方法

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semiconductor memory
gate
diffusion layer
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Kenji Saito
賢治 斎藤
Hiroshi Furuta
博伺 古田
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Abstract

(57)【要約】 （修正有） 【課題】１セル当たり複数ビットを記憶し、簡易な構成
により、高密度化を可能とする半導体記憶装置の提供。 【解決手段】１つの方向に沿って互いに並行に延在され
ている複数の第１のゲート電極１０５と、複数の第１の
ゲート電極と交叉する方向に延在されている複数の第２
のゲート電極１０９を有し、第１のゲート電極と第２の
ゲート電極とでマトリクス状に区分される複数の区画の
基板表面には拡散層が設けられており、１つの前記区画
が独立にアクセス可能な４ビットの記憶ノードを有し、
区画内の拡散層とコンタクト（ＣＴ）で接続され、前記
区画の１つの対角線方向に沿って延在されており、マト
リクス状の複数の区画において前記対角線の延長線上に
ある他の区画内の拡散層とコンタクトでそれぞれ接続さ
れている配線１１２を備え、前記メモリセルアレイ領域
内を斜め方向に、複数本の前記配線が互いに並行に延在
して配設されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、特に、１セルあたり複数ビット
を記憶する半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】本発明に関連する技術として以下の刊行
物が参照される。
【０００３】（１）特開昭６４−７３７６１号、 （２）ＵＳＰ６，２６９，０２３ Ｂ１、 （３）ＵＳＰ５，７６８，１９２、 （４）ＵＳＰ６，１８１，５９７ Ｂ１、 （５）特表２００１−５１２２９０号
【０００４】制御ゲート及び浮遊ゲートの２層のゲート
構造の不揮発性メモリに代わって、酸化シリコン膜、窒
化シリコン膜、酸化シリコン膜をこの順に積層した誘電
体膜（「ＯＮＯ（oxide nitride oxide）膜」とい
う）を、ゲート絶縁膜として備えたＭＯＮＯＳ（Metal
−ONO−Silicon）構造の不揮発性メモリが製品化されて
いる。このＭＯＮＯＳ構造の不揮発性メモリは、ゲート
電極直下の酸化シリコン膜で挟まれた電荷捕獲膜に１セ
ルあたり２ビットのデータを記憶することができる。電
荷捕獲膜を備え、１セルあたり２ビットの記憶ノードを
有するＥＥＰＲＯＭ（Electrically Erasable and Prog
rammable ROM）メモリセルの書き込み、読み出し、消去
の詳細については、例えば刊行物（５）の記載等が参照
される。また刊行物（２）には、電荷捕獲領域に電荷を
捕獲するＯＮＯ膜を備えた不揮発性メモリにおいて、チ
ャネルに流れ込むホットキャリアの数を制限するリミッ
タを備えた構成が開示されている。
【０００５】ゲート絶縁膜としてＯＮＯ膜を備えた従来
の不揮発性メモリセルについて図１８を参照して説明し
ておく。図１８は、刊行物（５）のＦｉｇ．２の記載に
基づく図であり、ＯＮＯ構造のＥＥＰＲＯＭメモリセル
の断面が示されている。電荷捕獲機能を有する非導電性
の誘電体膜２２０を２層の酸化シリコン膜２１８、２２
２で挟んだゲート構造を備え、２層の酸化シリコン膜２
１８、２２０は絶縁膜として機能し、上層の酸化シリコ
ン膜２２２の上に重ねて導電性ゲート膜２２４を有して
いる。２個の個別ビット、すなわち左側ビット２２１と
右側ビット２２３が電荷捕獲膜２２０の空間的に離れた
領域に形成される。２個のビット（記憶ノード）の読み
出しは、それが書き込まれたときの方向とは逆方向の読
み出しで行われる。例えば電荷捕獲膜２２０の右側ビッ
ト２２３の書き込みは、ゲート電極２２４とドレイン
（Ｎ＋拡散層）２１６に書き込み用の正電圧を印加しソ
ース（Ｎ＋拡散層）２１４を接地させて、十分に加速さ
れたホット・エレクトロンが電荷捕獲膜のドレイン２１
６に隣接した領域に注入される。そして、記憶ビットの
読み出しは、書き込みとは逆方向に行われ、ゲート電極
２２４とソース２１４にそれぞれ正電圧を印加し、ドレ
イン２１６を接地して読み出しを行う。左側ビット２２
１の書き込み、読み出しは、ソースとドレインがその機
能に関して入れ替わるだけであり、同様にして行われ
る。またメモリセルの消去は、ゲート電極２２４に適切
な消去電圧を印加し、右側ビット２２３の消去を行うに
はドレイン２１６に、左側ビット２２１の消去を行うに
はソース２１４に消去用電圧を印加し電荷捕獲膜から電
子を排出させる。このように、所定のゲート電圧、ドレ
イン、ソースの電圧設定により、ゲート電極の直下の電
荷捕獲膜２２０に左右、独立に２つのビットを記憶する
ことができる。
【０００６】ＭＯＮＯＳ構造の不揮発性メモリのレイア
ウトの一例が、刊行物（４）に示されている。刊行物
（４）においては、２ビットの記憶ノードについて、コ
ンタクトが１個必要とされており、高集積化に適してい
ない。また、刊行物（１）には、２層のポリシリコンを
格子状に配置したＥＰＲＯＭ（電気的にプログラム可能
なＲＯＭ）が開示されている。このＥＰＲＯＭは、第１
のワード線群とこれと立体交差する第２のワード群と、
第１と第２のワード線群の表面に層間絶縁膜を介して立
体交差領域の表面を通って斜め方向に配置され、層間絶
縁膜の開孔部を介してメモリセルトランジスタ群の斜め
方向のソース・ドレイン領域と共通接続されてビット線
群と、を備えている。この刊行物（１）に記載されたメ
モリは、１ゲートあたり１ビットの記憶ノードを有し、
２層ポリシリコンゲート構造であるため、製造方法が複
雑である。
【０００７】
【発明が解決しようとする課題】上記したように、従来
のＭＯＮＯＳ構造のメモリでは、１ビットの記憶ノード
について、コンタクトが１／２個必要とされており、高
集積化に適しているとは言い難い。
【０００８】したがって、本発明が解決しようとする課
題は、１セル当たり複数ビットを記憶し、簡易な構成に
より、高密度化を可能とする半導体記憶装置を提供する
ことにある。
【０００９】本発明が解決しようとする他の課題は、１
セル当たり複数ビットを記憶し、高密度化を可能とし、
製造を容易化する半導体記憶装置の製造方法を提供する
ことにある。
【００１０】
【課題を解決するための手段】前記課題を解決するため
の手段を提供する本発明の１つのアスペクト（側面）に
係る半導体記憶装置は、基板上のメモリセルアレイ領域
に、それぞれが第１の方向に沿って互いに並行に延在さ
れている複数の第１のゲート電極と、それぞれが前記複
数の第１のゲート電極と交叉する形態で第２の方向に沿
って互いに並行に延在されている複数の第２のゲート電
極と、を有し、前記メモリセルアレイ領域において、複
数の前記第１のゲート電極と複数の前記第２のゲート電
極とでマトリクス状に区分される複数の区画の基板表面
には拡散層が設けられており、ゲート構造として前記第
１のゲート電極と前記第２のゲート電極をそれぞれ有す
る各セルは、それぞれ、前記ゲート電極の下の絶縁膜が
前記ゲート電極の両側に位置する２つの前記区画の拡散
層に対応して空間的に離間した２つの記憶ノードを有
し、２本の相隣る前記第１のゲート電極と２本の相隣る
前記第２のゲート電極とで４辺が画定される１つの前記
区画が、独立にアクセス可能な４ビットの記憶ノードを
有する。
【００１１】本発明において、前記メモリセルアレイ領
域には、前記区画内の拡散層とコンタクトで接続される
配線であって、前記第１のゲート電極と前記第２のゲー
ト電極とがなす格子に対して斜め方向に延在されている
配線が、複数本、互いに並行に配設されており、前記配
線は、前記マトリクス状の複数の区画において斜めに延
在される前記配線直下に位置する複数の区画の拡散層と
コンタクトでそれぞれ接続されている。
【００１２】本発明の他のアスペクトに係る製造方法
は、（ａ）基板全面に電荷捕獲膜を含む第１のゲート絶
縁膜と第１の導電膜と絶縁膜を堆積し、ストライプ状の
第１のゲート電極構造を形成する工程と、（ｂ）前記第
１のゲート電極を覆う絶縁膜を残し、基板全面に電荷捕
獲膜を含む第２のゲート絶縁膜と第２の導電膜を順に堆
積し、前記第１のゲート電極の延在方向に直交する方向
にストライプ状に延在した第２のゲート電極構造を形成
する工程と、（ｃ）不純物イオンを注入し、前記第１、
第２の導電膜が存在しない基板表面に不純物拡散層を形
成する工程と、（ｄ）層間絶縁膜を成膜し前記不純物拡
散層と電気的に接続するためのコンタクトを形成する工
程と、（ｅ）前記層間絶縁膜上に、前記コンタクトを介
して前記拡散層と接続する導電性の配線を形成する工程
と、を含む。以下の説明からも明らかとされるように、
上記課題は、特許請求の範囲の各請求項の発明によって
も同様にして解決される。
【００１３】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、基板上のメモリセルアレイ領域に、そ
れぞれが第１の方向に沿って互いに並行に延在されてい
る複数の第１のゲート電極（１０５）と、それぞれが複
数の前記第１のゲート電極と交叉する形態で第２の方向
に沿って互いに並行に延在されている複数の第２のゲー
ト電極（１０９）と、を有し、前記メモリセルアレイ領
域には、複数の第１のゲート電極と複数の第２のゲート
電極とでマトリクス状に区分される複数の領域（区分さ
れたそれぞれの領域を「区画」という）が形成されてお
り、前記各区画の基板表面には拡散層が設けられてい
る。
【００１４】ゲート構造として第１のゲート電極と前記
第２のゲート電極のそれぞれのセルトランジスタは、ゲ
ート電極の直下の絶縁膜が、前記ゲート電極の両側にそ
れぞれ位置する２つの前記区画の基板表面の拡散層に対
応して空間的に離間した２つの記憶ノード（Ｌ、Ｒ）を
有する。
【００１５】そして、２本の相隣る第１のゲート電極
（１０５）と２本の相隣る第２のゲート電極（１０９）
とで４辺が画定される１つの領域からなる区画は、１区
画あたり、独立にアクセス可能な４ビットの記憶ノード
を有する。すなわち、図１における、あるトランジスタ
の周辺を模式的に拡大して示した図２のＭＣｉ，ｊのよ
うに、１Ｒ、２Ｌ、３Ｌ、４Ｒの４辺の領域に１セルト
ランジスタあたり、独立にアクセス可能な４ビットの記
憶ノードを有する。
【００１６】本発明において、メモリセルアレイ領域に
は、１つの区画内の拡散層とコンタクト（ＣＴ）で接続
される配線（１１２）であって、第１のゲート電極（１
０５）と第２のゲート電極（１０９）とがなす格子に対
して斜め方向に延在されている配線が（１１２）、複数
本、互いに並行に配設されており、前記配線（１１２）
は、前記マトリクス状の複数の区画において斜めに延在
される前記配線直下に位置する複数の区画の拡散層とコ
ンタクト（ＣＴ）でそれぞれ接続されている。
【００１７】本発明において、複数の第１のゲート電極
（１０５）は第１群のワード線をなし、複数の第２のゲ
ート電極（１０９）は第２群のワード線をなし、配線
（１１２）がビット線をなしている。
【００１８】本発明においては、その一実施の形態にお
いて、メモリセルアレイ領域の周縁端部において、配線
の延在される方向に位置し、１本の第１のゲート電極
（例えば図７のＷ１３）と１本の第２のゲート電極（例
えば図７のＷＱ１）とで２辺が画定される区画の拡散層
と配線（メタル１）がコンタクトで接続されるか、１本
の第１のゲート電極（例えば図７のＷ１３）と相隣る２
本の第２のゲート電極（例えば図７のＷＱ１、ＷＱ２）
とで３辺が画定される区画の拡散層と前記配線がコンタ
クトで接続されるか、相隣る２本の第１のゲート電極
（例えば図７のＷ１、Ｗ２）と１本の第２のゲート電極
（例えば図７のＷＱ１）とで３辺が画定される区画の拡
散層と前記配線がコンタクトで接続される構成としても
よい。
【００１９】本発明においては、その一実施の形態にお
いて、複数の配線（図７のメタル１）は、メモリセルア
レイの矩形領域内を互いに平行に斜めに配設されてい
る。複数の配線のうちの１つの配線は、メモリセルアレ
イの矩形領域内の一辺端部の上端側の１つの区画（例え
ば図７のＰ１）から前記一辺に対向する他辺端部の下端
側の１つの区画（例えば図７のＰ２）まで直線状に配設
されており、この配線と平行に他の複数の配線が配設さ
れており、それぞれの配線は、該配線下に位置する複数
の前記区画の拡散層に、それぞれコンタクト（ＣＴ）で
接続されている。
【００２０】本発明においては、別の一実施の形態にお
いて、配線（図９のメタル１）は、前記メモリセルアレ
イの矩形領域内の前記マトリクス状の複数の区画を、１
列の移動で複数行移動する飛び順（将棋の桂馬飛び）に
したがって配設されており、該飛び順に該当する行と列
に位置する前記区画の拡散層にそれぞれコンタクトで接
続される。
【００２１】本発明においては、さらに別の一実施の形
態において、配線（図８、図１０のメタル１）と立体交
叉し、前記メモリセルアレイの矩形領域内の前記一辺端
部のある行の１つの区画から、他辺端部の他の行の１つ
の区画で画定される直線方向に沿って並行に配設される
上層配線（図８、図１０のメタル２）を複数備え、上層
配線（メタル２）は、その一端が、前記メモリセルアレ
イの前記一辺端部の区画においてビア（スルーホールＴ
Ｈ）を介して対応する下層の前記配線（メタル１）に接
続され、上層配線は、他の一端が、前記メモリセルアレ
イの前記他辺端部の区画でビア（スルーホールＴＨ）を
介して対応する下層の配線（メタル１）に接続されてい
る。下層の配線（メタル１）は、当該区画で、コンタク
ト（ＣＴ）にて拡散層に接続されている（図１０の「直
上ＣＴ−ＴＨ」参照）。
【００２２】本発明においては、第１のゲート電極と前
記第２のゲート電極のそれぞれのゲート絶縁膜は、酸化
シリコン膜と電荷捕獲膜を含む積層膜よりなる。この電
荷捕獲膜は、好ましくは、窒化シリコン膜よりなる。あ
るいは、不純物をドープした酸化シリコン膜で構成して
もよい。
【００２３】本発明においては、第１のゲート電極（１
０５）と第２のゲート電極（１０９）とは、前記第１の
ゲート電極を含むセルトランジスタと前記第２のゲート
電極を含むセルトランジスタのトランジスタの能力（例
えば電流駆動能力）を同等に設定するため、各ゲート電
極幅と、各ゲート間隔と、ゲート絶縁膜の膜厚とが、各
セルトランジスタ毎に、それぞれ等しい値に設定され
る。これにより、メモリセルの読み出し時の読み出し電
流を各ゲート電極毎に同一としている。
【００２４】本発明においては、第２のゲート電極（１
０９）は、第１のゲート電極（１０５）との交叉部で、
第２のゲート電極の上層に位置している。第１のゲート
電極（１０５）との交叉部では、直下のゲート絶縁膜と
ともに、第１のゲート電極（１０５）を乗り越えて配設
され、交叉部以外の領域では、基板表面上にゲート絶縁
膜を介して配設される第２のゲート電極（１０９）は、
第１のゲート電極と同等であるか又はより小さな電気抵
抗を有する。
【００２５】本発明の一実施の形態として、第１のゲー
ト電極（１０５）と第２のゲート電極（１０９）との交
叉部直下近傍に、拡散層とは逆導電型の不純物を、基板
不純物濃度よりも高い濃度で含む領域（図４、図６の１
０２）を設け、この領域を素子分離領域としている。
【００２６】本発明においては、別の実施の形態とし
て、第１のゲート電極（図１４乃至図１６の１０５）と
第２のゲート電極（図１４乃至図１６の１０９）の交叉
部直下の基板表面と、チャネル領域及び前記拡散層の下
の基板内の比較的深い位置とに、前記拡散層とは逆導電
型の不純物を、基板不純物濃度よりも高い濃度で含む領
域（図１４乃至図１６の１０２）を設け、この領域を素
子分離領域とする構成としてもよい。
【００２７】本発明の一実施の形態において、第１ゲー
ト電極（図６の１０５）の上には絶縁膜（図６の１０
６）が設けられている。この絶縁膜（１０６）の上に、
第２のゲート絶縁膜（図６の１０８）が設けられ、第２
のゲート絶縁膜（図６の１０８）の上に第２のゲート電
極（図６の１０９）が設けられている。
【００２８】本発明の一実施の形態において、第１ゲー
ト電極（図４の１０５）と第２ゲート電極（図４の１０
９）とが交叉する領域において、第１のゲート電極（１
０５）の側面の第２ゲート電極長手方向の両端には絶縁
膜よりなるサイドウォール（図４の１０７）が設けられ
ている。第２のゲート絶縁膜（１０８）と第２のゲート
電極（１０９）は、第１のゲート電極（１０５）との交
叉部で絶縁膜（１０６）とサイドウォール（１０７）を
覆って配設される。
【００２９】本発明の一実施の形態において、ビット線
をなす配線（図１の１１２）は、１つの前記区画の拡散
層と１つのコンタクト（ＣＴ）によって接続されてい
る。
【００３０】本発明の一実施の形態においては、複数の
第１、第２のゲート電極を第１群、第２群のワード線と
し、ロウアドレスをデコードし、第１群、第２群のワー
ド線から選択されたワード線を選択して駆動する第１、
第２のＸデコーダ（図１１（Ｃ）の１２、１３）を備
え、これらは、メモリセルアレイ（図１１（Ｃ）の１
１）の矩形領域の４辺のうち、相隣る第１辺と第２辺に
対向してそれぞれ設けられている。またメモリセルアレ
イ（図１１（Ｃ）の１１）の矩形領域の４辺のうち相隣
る第３辺と第４辺からそれぞれ引き出されるビット線に
対応して、カラムアドレスをデコードし選択されたビッ
ト線のＹスイッチをオンしてセンスアンプに接続する第
１、第２のＹスイッチ選択回路（Ｙデコーダ）（図１１
（Ｃ）の１４、１５）がそれぞれ設けられている。ある
いは、本発明の別の一実施の形態において、配線（図９
のメタル１）を上層配線（図９のメタル２）を介して折
り返す構成とし、前記メモリセルアレイの矩形領域の４
辺のうち第３辺から引き出されるビット線に対応して、
カラムアドレスをデコードし選択されたビット線のＹス
イッチをオンしてセンスアンプに接続するＹスイッチ選
択回路（図１１（Ｂ）の１４）を備えた構成としてもよ
い。
【００３１】本発明の一実施の形態においては、メモリ
セルアレイにおいて、第１のゲート電極（１０５）と第
２のゲート電極（１０９）の２つのゲート電極にそれぞ
れ接続されるセル数が同一とされているか、あるいは、
前記メモリセルアレイにおいて、前記第１のゲート電極
に接続されるセル個数が前記第２のゲート電極に接続さ
れるセルの個数よりも少なく設定するようにしてもよ
い。メモリセルアレイの寸法、拡散層の形状、ビット線
の配置（例えば桂馬飛び）等に応じて、第１のゲート電
極（１０５）と第２のゲート電極（１０９）の長さを
１：１でなく、所定の比としてもよい。第１のゲート電
極（１０５）と第２のゲート電極（１０９）をそれぞれ
駆動するＸデコーダのドライバ回路（ワード線ドライ
バ）は、第１、第２のゲート電極の長さ、接続されるセ
ルの個数に応じた駆動能力に設定されている。これによ
り、第１のゲート電極（１０５）と第２のゲート電極
（１０９）における長さ、負荷の違いを補償して、各ゲ
ート電極を均一に駆動することができる。
【００３２】本発明に係る製造方法の好ましい一実施の
形態を説明すると、基板全面に、酸化シリコン膜、電荷
捕獲膜、酸化シリコン膜を積層してなる第１のゲート絶
縁膜（１０４）を堆積する工程と、基板全面に、第１の
導電膜（１０５）と絶縁酸化膜（１０６）をこの順に堆
積し、ストライプ状の第１のゲート電極構造を形成する
工程と、基板全面に酸化膜を成膜してエッチバックし前
記第１のゲート電極の側壁にサイドウォール（１０７）
を形成する工程と、基板全面に、酸化シリコン膜、電荷
捕獲膜、酸化シリコン膜を積層してなる第２のゲート絶
縁膜（１０８）を堆積する工程と、基板全面に第２の導
電膜（１０９）を堆積し、前記第１のゲート電極の延在
方向に直交する方向にストライプ状に延在した第２のゲ
ート電極構造を形成する工程と、全面に不純物イオンを
注入し、前記第１、第２の導電膜が存在しない基板表面
に不純物拡散層（１０３）を形成する工程と、を含む。
さらに、層間絶縁膜（１１０）を成膜した後、不純物拡
散層（１０３）と電気的に接続するためのコンタクト
（１１１）を形成する工程と、層間絶縁膜上に、コンタ
クト（１１１）を介して拡散層（１０３）と接続する導
電性の配線（１１２）を、前記第１及び第２の導電膜で
形成される格子に対して斜めに延在して形成する工程
と、を含む。なお、必要に応じて、全面に不純物イオン
を注入する前に、第１、第２の導電膜で覆われていない
第１ゲート電極のサイドウォールを除去する工程を含ん
でもよい。
【００３３】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。図１は、本発明の一実施例の半導
体記憶装置におけるメモリセルアレイのレイアウト構成
を模式的に示す平面図である。
【００３４】図１を参照すると、この実施例の半導体記
憶装置は、基板上、メモリセルアレイ領域において、第
１のポリシリコン（Ｐｏｌｙ１）１０５が、第１の方向
に複数本互いに並行に延在されて配設されており、第２
のポリシリコン（Ｐｏｌｙ２）１０９が、複数の第１の
ポリシリコン（Ｐｏｌｙ１）１０５の上を交叉して該第
１の方向に直交する第２の方向に複数本互いに並行に延
在されて配設されている。これらの第１、第２のポリシ
リコンゲート１０５、１０９は、ワード線を構成してい
る。また、格子状に配設された第１のポリシリコン（Ｐ
ｏｌｙ１）１０５と第２のポリシリコン（Ｐｏｌｙ２）
１０９とでマトリクス状に区分される複数の領域（マト
リクス状に区分された矩形形状の領域の１つを「区画」
という）にはそれぞれ拡散層が基板表面に設けられてい
る。そして、基板上層には、ビット線をなす金属配線
（メタル１）１１２が、第１のポリシリコン（Ｐｏｌｙ
１）１０５と第２のポリシリコン（Ｐｏｌｙ２）１０９
とがなす格子に対して斜め方向に、複数本、並行に配設
されている。金属配線１１２は、金属配線１１２直下の
複数の区画の拡散層とコンタクト（ＣＴ）１１１によっ
てそれぞれ接続されている。第１のポリシリコン（Ｐｏ
ｌｙ１）１０５と第２のポリシリコン（Ｐｏｌｙ２）１
０９のそれぞれのゲート電極直下のゲート絶縁膜とし
て、酸化シリコン膜で挟まれた窒化シリコン膜等の電荷
捕獲膜を有する。なお、第１、第２のゲート電極をなす
第１、第２のポリシリコン１０５、１０９は、第１、第
２のゲート電極あるいは第１、第２のポリシリコンゲー
ト電極ともいう。
【００３５】第１のポリシリコンゲート電極（Ｐｏｌｙ
１）１０５とその両側の区画の拡散層（図１のＣＴの領
域）からなるメモリセルと、第２のポリシリコンゲート
電極（Ｐｏｌｙ２）１０９とその両側の区画の拡散層
（図１のＣＴの領域）からなるメモリセルとは、図１８
を参照して説明したように、ゲート電極直下の酸化シリ
コン膜で挟まれた電荷捕獲膜に、左右独立に記憶ノード
を有し、ゲート電極に所定の電圧を与え、ゲート電極両
側のソースとドレイン拡散層にそれぞれ所定の電圧を印
加することで、書き込み、読み出し、消去が行われる。
【００３６】図２は、図１に示した実施例において、メ
モリセルと記憶ノードとの対応を説明するための説明図
である。図２には、ｉ番目とｉ＋１番目の２本の第１の
ポリシリコンゲート電極（Ｐｏｌｙ１）１０５と、ｊ番
目とｊ＋１番目の２本の第２のポリシリコンゲート電極
（Ｐｏｌｙ２）１０９とを４辺として画定される区画Ｍ
Ｃｉ，ｊと記憶ノードとの対応が模式的に示されてい
る。なお、ＭＣｉ，ｊの拡散層に接続するコンタクト
（ＣＴ）は省略されている。
【００３７】区画ＭＣｉ，ｊの基板表面の拡散層と、区
画ＭＣｉ−１，ｊの基板表面の拡散層の間に位置するポ
リシリコンゲート（Ｐｏｌｙ１）１０５直下の電荷捕獲
膜には左右２つの記憶ノード（１Ｌ、１Ｒ）を有する。
ただし、図２では、便宜上、区画ＭＣｉ，ｊに対して行
又は列の若い番号側の記憶ノードを左（Ｌ）としてい
る。
【００３８】区画ＭＣｉ，ｊの基板表面の拡散層と区画
ＭＣｉ，ｊ＋１の基板表面の拡散層の間に位置するポリ
シリコンゲート１０９直下の電荷捕獲膜には左右２つの
記憶ノード（２Ｌ、２Ｒ）を有する。区画ＭＣｉ，ｊの
基板表面の拡散層と区画ＭＣ ｉ＋１，ｊの基板表面の拡
散層の間に位置するポリシリコンゲート１０５直下の電
荷捕獲膜には左右２つの記憶ノード（３Ｌ、３Ｒ）を有
する。区画ＭＣｉ，ｊの基板表面の拡散層と区画ＭＣ
ｉ，ｊ−１の基板表面の拡散層の間に位置するポリシリ
コンゲート１０９直下の電荷捕獲膜には左右２つの記憶
ノード（４Ｌ、４Ｒ）を有する。したがって、１区画の
セルＭＣｉ，ｊあたり、４個の記憶ノード（１Ｒ、２
Ｌ、３Ｌ、４Ｒ）を有していることになる。なお、第１
のポリシリコンゲート電極（Ｐｏｌｙ１）と第２のポリ
シリコンゲート電極（Ｐｏｌｙ２）の重なる部分の基板
表面には、Ｐ＋領域が設けられており、各セルトランジ
スタの素子分離が行われている。
【００３９】この実施例において、図１に示すように、
１区画あたり、１つのコンタクト（ＣＴ）で、ビット線
をなす金属配線１１２に接続されている。
【００４０】１つの区画のセルＭＣｉ，ｊの１つの記憶
ビット１Ｒへのアクセスは、ｉ番目の第１のポリシリコ
ン１０５（ワード線）に所定の電圧を印加し、区画ＭＣ
ｉ， ｊの拡散層にコンタクトを介して接続される金属配
線１１２（ビット線）と、区画ＭＣｉ−１，ｊの拡散層
にコンタクトを介して接続される金属配線１１２（ビッ
ト線）に、当該アクセスに対応したソース電圧又はドレ
イン電圧を印加することで行われる。１つの区画のセル
ＭＣｉ，ｊの１つの記憶ビット２Ｌへのアクセスは、ｊ
＋１番目の第２のポリシリコン１０９（ワード線）に所
定の電圧を印加し、区画ＭＣｉ，ｊの拡散層にコンタク
トを介して接続される金属配線１１２（ビット線）と、
区画ＭＣi，ｊ＋１の拡散層にコンタクトを介して接続
される金属配線１１２（ビット線）に、当該アクセスに
対応したソース又はドレイン電圧を印加することで行わ
れる。
【００４１】同様にして、１つの区画のセルＭＣｉ，ｊ
の１つの記憶ビット３Ｌへのアクセスは、ｉ＋１番目の
第１のポリシリコン１０５（ワード線）に所定の電圧を
印加し、区画ＭＣｉ，ｊの拡散層にコンタクトを介して
接続される金属配線１１２（ビット線）と、区画ＭＣ
i＋１，ｊの拡散層にコンタクトを介して接続される金
属配線１１２（ビット線）に、当該アクセスに対応した
ソース又はドレイン電圧を印加することで行われる。ま
た、１つの区画のセルＭＣｉ，ｊの１つの記憶ビット４
Ｒへのアクセスは、ｉ番目の第１のポリシリコン１０５
（ワード線）に所定の電圧を印加し、区画ＭＣｉ，ｊの
拡散層にコンタクトを介して接続される金属配線１１２
（ビット線）と、区画ＭＣｉ，ｊ−１の拡散層にコンタ
クトを介して接続される金属配線１１２（ビット線）
に、当該アクセスに対応したソース又はドレイン電圧を
印加することで行われる。
【００４２】１つの区画ＭＣｉ，ｊの拡散層（１つのコ
ンタクトを有する）が、第１のポリシリコンゲート１０
５と２つの拡散層からなるセルトランジスタのソース又
はドレイン拡散層、第２のポリシリコンゲート１０９と
２つの拡散層からなるセルトランジスタのソース又はド
レイン拡散層に対応している。このように、第１のポリ
シリコン１０５と第２のポリシリコン１０９とにより４
辺が画定される１つの区画あたり、４つの記憶ノードに
独立にアクセスできる。１区画１コンタクト構成である
ことから、１コンタクトで４ビットに対応しており、１
ビット当たり１／４コンタクトとなる。
【００４３】次に、本発明の一実施例の半導体記憶装置
のメモリセルの構成について図面を参照して説明する。
図３は、図１のＡ−Ａ’線の断面を模式的に示す図であ
る。図４は、図１のＢ−Ｂ’線に沿って切断した断面を
模式的に示す図である。図５は、図１のＣ−Ｃ’線に沿
って切断した断面を模式的に示す図である。図６は、図
１のＤ−Ｄ’線に沿って切断した断面を模式的に示す図
である。
【００４４】図１のＡ−Ａ’線の断面を示す図３には、
第１ポリシリコンゲート電極１０５をゲートとするメモ
リセルトランジスタの断面が示されており、図１の区画
のコンタクト（ＣＴ）に対応するコンタクトが示されて
いる。より詳細には、図３を参照すると、Ｐ型シリコン
基板１０１の基板表面に、ソース・ドレイン拡散層１０
３が形成されており、基板１０１表面に設けられた第１
のＯＮＯ膜１０４の上に、第１のポリシリコンゲート電
極１０５が形成されており、第１のポリシリコンゲート
電極１０５の側壁には、サイドウォール１０７が形成さ
れている。第１のポリシリコンゲート電極１０５の表面
上には、絶縁酸化膜１０６が形成されている。そして、
層間絶縁膜１１０の上に、第１配線層をなす金属配線
（メタル１）１１２が形成されている。拡散層１０３と
金属配線１１２はコンタクト１１１で接続されている。
【００４５】図１のＢ−Ｂ’線に沿った断面を示す図４
を参照すると、第２のポリシリコンゲート１０９と第１
のポリシリコンゲート１０５の交差する領域の基板表面
には、Ｐ＋領域１０２が設けられている。第２のポリシ
リコンゲート１０９に沿って、その直下に第２のＯＮＯ
膜１０８が形成されている。第２のＯＮＯ膜１０８は、
第１のポリシリコンゲート１０５の交差部において、Ｂ
−Ｂ’線方向に、第１のポリシリコンゲート電極１０５
の表面上の絶縁酸化膜１０６、及びサイドウォール１０
７を覆って形成されている。第１のポリシリコンゲート
１０５の上及び側壁に絶縁酸化膜１０６とサイドウォー
ル１０７が設けられており、その上に、第２のＯＮＯ膜
１０８を設けることで、第１のポリシリコンゲート１０
５と、第２のポリシリコンゲート１０９との電気的絶縁
が確実なものとされる。そして、第２のポリシリコンゲ
ート１０９の上には層間絶縁膜１１０が設けられ、その
上に金属配線（メタル１）１１２が設けられている。こ
の実施例では、第１、第２のポリシリコンゲート１０
５、１０９の交差部の基板表面のＰ＋領域１０２がメモ
リセルトランジスタの素子分離を行っている。
【００４６】図１のＣ−Ｃ’線を断面を示す図５には、
第２のポリシリコンゲート１０９をゲートとするメモリ
セルトランジスタの断面が示されいる。より詳細には、
図５には、図１のＡ−Ａ’線とＣ−Ｃ’線の交点のメモ
リセルトランジスタの断面が示されている。図５を参照
すると、基板１０１の表面にソース・ドレイン拡散層１
０３が形成され、基板表面に設けられている第２のＯＮ
Ｏ膜１０８の上に第２のポリシリコンゲート１０９が形
成されている。層間絶縁膜１１０の上に金属配線（メタ
ル１）１１２が形成されている。金属配線１１２と拡散
層１０３はコンタクト１１１で接続される。
【００４７】図１の第１のポリシリコンゲート１０５の
長手方向に対応するＤ−Ｄ’線に沿って切断した断面を
示す図６を参照すると、第１、第２のポリシリコンゲー
ト１０５、１０９の交差部の基板表面に素子分離領域
（Ｐ＋）１０２が設けられ、第１のＯＮＯ膜１０４の上
に第１のポリシリコンゲート電極１０５が設けられ、第
１のポリシリコンゲート電極１０５の表面上の絶縁酸化
膜１０６の上に、第１のポリシリコンゲート電極１０５
と直交する向きに第２のＯＮＯ膜１０８、第２のゲート
ポリシリコン膜１０９を備え、層間絶縁膜１１０の上の
第１配線層に配線（メタル１）１１２が形成されてい
る。
【００４８】図３を参照すると、第１のポリシリコンゲ
ート電極１０５直下の電子捕獲膜において、ソース及び
ドレインをなす拡散層１０３にコンタクト接続する相隣
る２本の金属配線（メタル１）１１２により、ソース及
びドレインをなす拡散層１０３の電位を高電位、接地電
位に設定し、ゲート電極１０５に所定の電位を印加する
ことで、空間的に離間して２ビットを独立に記憶可能で
ある。この２ビットの記憶ノードを、図３において第１
ＯＮＯ膜１０４中のＬとＲで示している。また、第２の
ポリシリコンゲート電極１０９直下の第２ＯＮＯ膜１０
９中のＬ、Ｒで示す２ビットが独立に記憶可能である。
このように、拡散層１０３に接続する１つのコンタクト
１１１についてみると、１つのコンタクト１１１あたり
２つのメモリセルトランジスタ（ＭＯＳＦＥＴ）を有
し、４ビットの記憶ノードを有する。
【００４９】この実施例においては、１つのメモリセル
における第１、第２のＭＯＳトランジスタのトランスコ
ンダクタンス（β）を同等とすることで、第１のポリシ
リコンゲート１０５と第２のポリシリコンゲート１０９
に接続されるトランジスタの電流駆動能力が同等とされ
る。例えば第１、第２のＭＯＳトランジスタのゲート
長、ゲート幅、ゲート絶縁膜のうち少なくとも１つを異
なる構成としてもよい。１つのセルにおける２つのＭＯ
Ｓトランジスタのチャネル長（Ｌ）は、第１、第２のポ
リシリコンゲート１０５、１０９の線幅で規定され、第
１のポリシリコンゲート１０５をゲートとするチャネル
幅（Ｗ）は第２のポリシリコンゲート１０９の間隔（ス
ペース）で規定される。第２のポリシリコンゲート１０
９をゲートとするチャネル幅（Ｗ）は第１のポリシリコ
ンゲート１０５の間隔（スペース）で規定される。ＭＯ
Ｓトランジスタのトランスコンダクタンス（β）は、Ｗ
／Ｌに比例し、ゲート絶縁膜の厚さに反比例する。
【００５０】このように、１つのメモリセルにおける第
１、第２のＭＯＳトランジスタのトランスコンダクタン
ス（β）、すなわち電流駆動能力を同一に設定すること
で、第１、第２のゲートポリシリコン１０５、１０９に
それぞれ接続されるセル間の読み出し電流を一定とさせ
るものである。
【００５１】図７は、本発明の一実施例の構成を示す図
であり、図１に示した実施例に対応したメモリセルアレ
イのレイアウト構成を示す図である。このメモリセルア
レイにおいて、第１のポリシリコン（Ｐｏｌｙ１）より
なる１３本の第１群のワード線Ｗ１〜Ｗ１３と、第１の
ポリシリコン（Ｐｏｌｙ１）との交叉部で第１のポリシ
リコン（Ｐｏｌｙ１）の上層に位置する第２のポリシリ
コン（Ｐｏｌｙ２）よりなる１１本の第２群のワード線
ＷＱ１〜ＷＱ１１が設けられており（全体で２４本）、
第１群のワード線Ｗ１〜Ｗ１３と第２群のワード線ＷＱ
１〜ＷＱ１１でそれぞれマトリクス状に区分される各区
画の拡散層にはそれぞれに１つのコンタクト（ＣＴ）が
設けられておる。第１配線層に形成され、ビット線をな
す金属配線Ｂ１〜Ｂ１２、Ｂ１３〜Ｂ２３は、ワード線
でマトリクス状に区分される区画の拡散層とコンタクト
（ＣＴ）で接続されている。例えば金属配線（メタル
１）Ｂ１０は、ワード線Ｗ１とＷＱ１の交差部の区画
と、ワード線Ｗ１１とＷＱ１１の交差部の区画とを結ぶ
直線（対角線）をなすように配線されている。他の金属
配線も、この対角線と並行に設けられている。図７にお
いて、第１群のワード線Ｗ１〜Ｗ１３は、メモリセルア
レイの左辺から引き出され、第２群のワード線ＷＱ１〜
ＷＱ１１は、メモリセルアレイの上辺から引き出されて
いる。第１群のワード線（第１のポリシリコン：Ｐｏｌ
ｙ１）と第２群のワード線（第２のポリシリコン：Ｐｏ
ｌｙ２）とがなす格子に対して斜め方向に配設される、
ビット線をなす金属配線Ｂ１〜Ｂ１２は、メモリセルア
レイの右辺から引き出され、金属配線Ｂ１３〜Ｂ２３
は、メモリセルアレイの下辺から引き出されている。
【００５２】第１群のワード線Ｗ１〜Ｗ１３は、メモリ
セルアレイの左辺側に設けられているワード線ドライバ
（不図示）から駆動され、第２群のワード線ＷＱ〜ＷＱ
１１は、メモリセルアレイの上側に設けられているワー
ド線ドライバ（不図示）から駆動される。第１群のビッ
ト線Ｂ１〜Ｂ１２は、メモリセルアレイの右辺側から取
り出され、第２群のビット線Ｂ１３〜Ｂ２３は、メモリ
セルアレイの下辺側から取り出される。なお、図７にお
いて、ワード線Ｗ１３とワード線ＷＱ１とビット線Ｂ２
３のコンタクトで画定される端部の区画は、１区画あた
り、２ビットの記憶ノードを有する。ワード線Ｗ１３
と、ＷＱ１１とビット線Ｂ１３のコンタクトで画定され
る端部の区画（ビット線２３にコンタクトで接続する）
は、１区画あたり、２ビットの記憶ノードを有する。ワ
ード線Ｗ１３と、ワード線ＷＱ２〜ＷＱで画定される端
部の区画は、１区画あたり、３ビットの記憶ノードを有
する。
【００５３】図１１（Ａ）は、この実施例の半導体記憶
装置の全体の配置を示した図である。半導体記憶装置
は、メモリセルアレイブロック１０を複数備え、メモリ
の書き込み、読み出し、消去を制御する制御回路２０を
備えている。図１１（Ｂ）と図１１（Ｃ）は、図１１
（Ａ）のブロック１０の構成を示したものである。
【００５４】図７に示した構成のメモリブロックは、図
１１（Ｃ）に示す構成に対応しており、ロウアドレスを
デコードして第１、第２群のワード線から選択されたワ
ード線を駆動する第１、第２のＸデコーダ１２、１３
は、矩形形状のメモリセルアレイ１１の上辺と左辺側に
対向してそれぞれ設けられている。またカラムアドレス
をデコードし、選択されたビット線のＹスイッチをオン
する制御を行う第１、第２のＹデコーダ１４、１５は下
辺と右辺の２辺に対向して設けられている。
【００５５】次に、本発明の第２の実施例について説明
する。図８は、本発明の第２の実施例をなすレイアウト
構成を示す図である。図８において、図中、右上から左
下方向に沿って複数本並行に延在されている金属配線
（メタル２）は、第２配線層の配線である。図中、左上
から右下方向に沿って複数本並行に延在されている金属
配線（メタル１）は、第１配線層の配線であり、コンタ
クト（ＣＴ）を介して各区画の拡散層と接続される。メ
タル１とメタル２は、例えば第１アルミ配線層と第２ア
ルミ配線層の配線よりなる。
【００５６】図８において、ビット線Ｂ０１は、例えば
右辺端部の区画Ｐ４でビア（ＶＩＡ）とコンタクトを介
して拡散層に接続されており、第２配線層の金属配線
（メタル２）でセルアレイ領域を立体的に横切って左辺
端部の区画Ｐ３に到り、ビアとコンタクトを介して区画
Ｐ３の拡散層に接続されている。左辺端部の区画Ｐ３か
らは第１配線層の金属配線（メタル１）でセルアレイ領
域を横切って、対角線上に位置する各区画の拡散層とコ
ンタクトで接続し、右辺端部の区画Ｐ２に到り、コンタ
クトを介して拡散層に接続されている。区画Ｐ２のビア
を介して第２配線層の金属配線（メタル２）でセルアレ
イ領域を立体的に横切って左辺端部の区画Ｐ１に到り、
ビアとコンタクトを介して拡散層に接続されている。
【００５７】図８に示す例では、ビット線Ｂ０１には、
１３個の区画のセルが接続されている。他のビット線Ｂ
０２からＢ１１もそれぞれ１３個の区画のセルが接続さ
れている。すなわち、この実施例では、第２配線層の配
線（メタル２）を介してメモリセルアレイの両側端部の
ビット線を接続する構成としたことで、各ビット線の長
さを同一とし、ビット線に接続されるメモリセルの個数
を同一としている。これに対して、図７に示した実施例
では、ビット線間で接続されるセルの個数が相違してい
るものが存在している。
【００５８】また、この実施例では、図７に示した構成
と相違して、ビット線Ｂ０１〜Ｂ１１は、メモリセルア
レイの下辺から引き出されている。すなわち、図８に示
した構成のメモリブロックは、図１１（Ｂ）に示す構成
に対応しており、ロウアドレスをデコードして第１、第
２群のワード線から選択されたワード線を駆動する第
１、第２のＸデコーダ１２、１３は、矩形形状のメモリ
セルアレイ１１の上辺と左辺にそれぞれ設けられてお
り、カラムアドレスをデコードし、選択されたビット線
のＹスイッチをオンする制御を行うＹデコーダ１４は下
辺に設けられている。
【００５９】以下では、図８に示した本実施例におい
て、符号ａで示す記憶ノードについて、その読み出し、
書き込み、消去動作について説明する。
【００６０】この記憶ノードａの読み出し時、ワード線
Ｗ１、Ｗ２、Ｗ４〜Ｗ１３はグランド電位、ワード線Ｗ
３＝４Ｖ、ワード線ＷＱ１〜ＷＱ１０はグランド電位と
し、ビット線Ｂ０４＝１．６Ｖ、ビット線Ｂ０１〜Ｂ０
３、Ｂ０５〜Ｂ１１をグランド電位とすることで、記憶
ノードａの電位を読み出す。
【００６１】記憶ノードａの書き込み時、ワード線Ｗ
１、Ｗ２、Ｗ４〜Ｗ１３はグランド電位、ワード線Ｗ３
＝８Ｖ、ワード線ＷＱ１〜ＷＱ１０はグランド電位と
し、ビット線Ｂ４＝５Ｖ、ビット線Ｂ１〜Ｂ３、Ｂ５〜
Ｂ１１をグランド電位とすることで、記憶ノードａに電
子をホットエレクトロン注入する。
【００６２】消去時、ワード線Ｗ１、Ｗ１３はグランド
電位、ワード線ＷＱ１〜ＷＱ１０はグランド電位とし、
消去対象のビット線、例えばＢ０４に８Ｖ、消去対象と
しないビット線をグランド電位とし、ビット線Ｂ０４に
接続されているコンタクトの周りの記憶ノードａ、ｂ、
ｃ、ｄ、ｅが一括で消去される。
【００６３】次に、本発明の第３の実施例について説明
する。図９は、本発明の第３の実施例のレイアウト構成
を示す図である。図９を参照すると、この第３の実施例
においても、第１群のワード線（第１のポリシリコン：
Ｐｏｌｙ１）Ｗ１〜Ｗ９と、第２群のワード線（第２の
ポリシリコン：Ｐｏｌｙ２）ＷＱ１〜ＷＱ１１が交叉し
て配置されており、第１、第２のワード線で４辺が画定
される区画の基板表面には拡散層が設けられている。そ
して、第１、第２のワード線がなす格子点に対して斜め
方向に金属配線（メタル１）が設けられている。
【００６４】図９を参照すると、この実施例は、斜め方
向に延在されている複数本の金属配線（メタル１）は、
それぞれ、列方向に１区画進む間、行方向に２区画進ん
でいる。すなわち、ビット線をなす金属配線（メタル
１）は、列方向に１区画ごと、行方向に２区画飛び（桂
馬飛び）で、各区画とコンタクト接続する構成としたも
のである。この実施例では、ビット線Ｃ１〜Ｃ１６は、
メモリセルアレイの下辺から引き出され、メモリセルア
レイ内で桂馬飛びで各区画と接続されており、ビット線
Ｃ１７〜Ｃ２２は、メモリセルアレイの右辺から引き出
され、メモリセルアレイ内で桂馬飛びで各区画と接続さ
れており、ビット線Ｃ２３〜Ｃ２４は１つの区画と接続
している。この実施例において、第１、第２のＸデコー
ダとＹスイッチ選択回路の配置は、図１１（Ｃ）に示し
た構成とされる。
【００６５】この実施例において、ビット線に接続され
るメモリセル間の素子分離は、フィールドプレート法で
行われている。すなわち、行方向及び列方向についてそ
れぞれ異なる層のゲート電極（絶縁膜とポリシリコンゲ
ート）でセルの素子分離が行われている。このため、基
板表面にセル間分離領域（図４、図６の１０２）をなく
している。
【００６６】ただし、この実施例は、ビット線（メタル
１）を桂馬飛び（行方向のワード線２本に対して列方向
のワード線１本）で配線していることから、ビット線間
のピッチが厳しくなるという制約がある。例えば図９に
おいて、メモリセルアレイの下辺には、メモリセルアレ
イ領域を桂馬飛びで斜め方向に配置されているビット線
（メタル１）のうちＣ１〜Ｃ１６の１６本が引き出され
ており、図７、図８に示した前記実施例と比較してビッ
ト線がより稠密とされており、そのピッチが縮減されて
いる。
【００６７】次に、本発明の第４の実施例について説明
する。図１０は、本発明の第４の実施例の構成を示す図
である。この第４の実施例は、図９に示した前記第３の
実施例の構成において、各ビット線の接続されるメモリ
セルを同一の個数としたものである。すなわち、第２配
線層の金属配線（メタル２）を、メモリセルアレイの左
辺から右辺側に立体的に横断させ、対応する第１配線層
の金属配線（メタル１）の端部同士を接続している。す
なわち、メモリセルアレイの左辺の端部と右辺の端部の
区画（図１０の「直上ＣＴ−ＴＨ」参照）において、第
２配線層の金属配線（メタル２）は、スルーホール（ビ
ア）で第１配線層の金属配線（メタル２）と接続し、コ
ンタクトを介して当該区画の拡散層と接続されている。
この実施例において、ビット線Ｃ１〜Ｃ１８は、メモリ
セルアレイの下辺から引き出され、第１、第２のＸデコ
ーダとＹスイッチ選択回路の配置は図１１（Ｂ）に示し
た構成とされる。
【００６８】なお、図８乃至図１０に示した実施例にお
いて、第１、第２群のワード線をなす第１、第２のポリ
シリコン（Ｐｏｌｙ１、Ｐｏｌｙ２）の長さは、メモリ
セルアレイのサイズ、形状、各区画の寸法（トランジス
タの設計ルール）等に応じて、同じ長さ、あるいは、任
意の比に設定される。第１、第２群のワード線をなす第
１、第２のポリシリコン（Ｐｏｌｙ１、Ｐｏｌｙ２）で
マトリクス状に区分される区画の行方向、列方向の個数
も、同一あるいは、異なった値に適宜設定される。
【００６９】次に、本発明の半導体記憶装置の製造方法
について説明する。図１２及び図１３は、本発明の製造
方法の一実施例の主要部を工程順に示した図である。
【００７０】まず、Ｐ型シリコン基板１０１のメモリセ
ル領域にＰウエル１０２を形成する。すなわち、将来、
素子分離域となる領域にマスクを用いてイオン注入し、
Ｐ＋領域を形成する。なお、Ｐウエルの濃度によっては
この工程は省略される場合もある。次に、基板全面に第
１のＯＮＯ膜１０４を堆積し、つづいて第１のポリシリ
コン（Ｐｏｌｙ１）１０５と絶縁酸化膜１０６（膜厚１
００ｎｍ程度）をこの順に堆積する（図１２（Ａ）参
照）。
【００７１】絶縁酸化膜１０６及び第１のポリシリコン
１０５をマスクとして、所定の形状すなわち、１方向に
延在されたストライプ状にエッチングして、ゲート電極
構造を形成する（図１２（Ｂ）参照）。
【００７２】次に、全面に酸化膜を膜厚１００ｎｍ程度
成膜し、エッチバックを施す。このとき、第１のポリシ
リコン１０５が存在しない基板上では、第１のＯＮＯ膜
１０４がエッチングされてシリコン基板１０１表面が露
出する。第１のポリシリコン１０５は、絶縁酸化膜１０
６が、好ましくは膜厚５０ｎｍ程度残るように、エッチ
ングする。この結果、第１のポリシリコン１０５の側壁
には８０ｎｍ程度のサイドウォール（絶縁膜側壁）１０
７が形成される（図１２（Ｃ）参照）。
【００７３】次に、第２のＯＮＯ膜１０８と、第２のポ
リシリコン（Ｐｏｌｙ２）１０９を全面に順次成膜す
る。次に、マスクを用いて、第２のポリシリコン１０９
を第１のポリシリコン１０５と垂直個方向にストライプ
状に延在するパターンとなるようにエッチングを施す
（図１３（Ａ）と図１３（Ｂ）参照）。図１３（Ａ）と
図１３（Ｂ）は、図１のＢ−Ｂ’線とＤ−Ｄ’線の断面
に対応する。
【００７４】さらに、第２のポリシリコン１０９で覆わ
れていない第１のポリシリコン１０５の側壁のサイドウ
ォール１０７をドライエッチングで除去する。
【００７５】全面にＮ型の不純物イオンを注入し、第
１、第２のポリシリコンが存在しないシリコン基板１０
１の表面にＮ＋層１０３を形成する（図１３（Ｃ）、図
１３（Ｄ）参照）。
【００７６】その後、図３等に示すように、層間絶縁膜
１１０を成膜したのち、マスクを用いて格子状に設けら
れているＮ＋拡散層１０３と電気的に接続するためのコ
ンタクトホールを開口し、コンタクトホールに金属材料
を埋め込む。
【００７７】その後、金属膜を堆積し、金属配線（メタ
ル１）１１２を、第１、第２のポリシリコン１０５、１
０６が形成される格子点に対して、斜めに位置するよう
に、パターンニングする。
【００７８】次に本発明に係るメモリの製造方法の別の
実施例について説明する。図１４は、図１のＡ−Ａ’
線、図１５は図１のＢ−Ｂ’線、図１６は、図１のＣ−
Ｃ’線、図１７は図１のＤ−Ｄ’線の断面を示す図であ
る。この実施例は、基板内に素子分離領域を備えたもの
である。
【００７９】前記実施例の製造方法と同様にして、基板
全面に第１のＯＮＯ膜１０４を堆積し、つづいて第１の
ポリシリコン１０５、絶縁酸化膜１０６（膜厚１００ｎ
ｍ程度）をこの順に堆積する。
【００８０】絶縁酸化膜１０６及び第１のポリシリコン
１０５をマスクとして、所定の形状（１方向に延在され
たストライプ状）にエッチングして、ゲート電極構造を
形成する。
【００８１】次に、全面に酸化膜を膜厚１００ｎｍ程度
成膜し、エッチバックを施す。このとき、第１のポリシ
リコン１０５が存在しない基板上では、第１のＯＮＯ膜
１０４がエッチングされてシリコン基板が露出し、第１
のポリシリコン１０５は、好ましくは、絶縁酸化膜が５
０ｎｍ程度のこるようにエッチングする。この結果、第
１のポリシリコン１０５の側壁には、８０ｎｍ程度のサ
イドウォール１０７が形成される。
【００８２】次に、第２のＯＮＯ膜１０８と、第２のポ
リシリコン１０９を、全面に、順次成膜する。次に、マ
スクを用いて、第２のポリシリコン１０９を第１のポリ
シリコン１０５と垂直個方向にストライプ状に延在する
ようにエッチングを施す。ここまでは、図１２及び図１
３を参照して説明した前記実施例の製造方法と同様であ
る。この実施例は、次の工程が前記実施例と相違してい
る。
【００８３】第１のポリシリコン１０５と第２のポリシ
リコン１０９の重なっている領域に素子分離領域を設け
るため、第１のポリシリコン１０５と第２のポリシリコ
ン１０９を通過する注入エネルギーで、例えばボロンイ
オン（Ｂ＋）をイオン注入する。第１のポリシリコン１
０５と第２のポリシリコン１０９の重なっているところ
の基板表面と、第１、第２のポリシリコン１０５、１０
９が存在しない箇所の拡散層形成領域、及びチャネル領
域のシリコン基板１０１の深いところに、高濃度のボロ
ン（Ｂ＋）が導入される。第１のポリシリコン１０５と
第２のポリシリコン１０９の重なっている領域の基板表
面、及び、拡散層とチャネル領域下の基板の深いところ
に、セルフアライン（自己整合）で、素子分離領域１０
２を形成することができる。
【００８４】次に、前記実施例と同様にして、全面にＮ
型の不純物イオンを注入し、第１、第２のポリシリコン
が存在しないシリコン基板表面にＮ＋層１０３を形成す
る。その後、層間絶縁膜１１０を成膜する。引き続き、
マスクを用いて格子状に設けられているＮ＋拡散層１０
３と電気的に接続するためのコンタクトホールを開口
し、コンタクトホールに金属材料を埋め込みコンタクト
１１１を形成する。
【００８５】その後、金属配線１１２を第１、第２のポ
リシリコン１０５、１０９が形成される格子に対して、
斜めに位置するようにパタン形成する。
【００８６】以上本発明を上記実施例に即して説明した
が、本発明は上記実施例に限定されるものでなく、特許
請求の範囲の請求項の発明に範囲内で当業者がなし得る
であろう各種変形、修正を含むことは勿論である。例え
ばゲート電極材料としては、ポリシリコンに限定される
ものでなく、高融点金属あるいはそのシリサイドであっ
てもよい。またビット線をなすメタル配線はアルミ配線
等に限定されるものではない。また、ゲート構造の電荷
捕獲膜としては、酸化シリコン膜で挟まれた窒化シリコ
ン膜に限定されるものでなく、不純物をドープした酸化
シリコン膜等公知の電荷捕獲膜であってもよい。
【００８７】
【発明の効果】以上説明したように、本発明によれば、
ゲート構造に電荷捕獲膜を有する半導体記憶装置におい
て、斜め方向に配置されたビット線をコンタクトを介し
て接続した拡散層に対して、第１、第２のゲート電極で
４辺を囲むことで、１つのコンタクトに対して４ビット
を記憶する構成（１ビットあたり１／４コンタクト）と
したことにより、１セル当たり複数ビットを記憶しなが
ら、簡易な構成により、高密度化を可能とする、という
効果を有する。
【００８８】また本発明によれば、セルアレイの一辺端
部と該一辺に対向する他辺端部の区画においてビット線
をスルーホールを介して上層配線で接続することで、斜
め配置されたビット線の長さ、接続するセル数を同一と
し、ビット線の抵抗、容量が同一とすることができる。
【００８９】また本発明によれば、行及び列方向に異な
る層のゲート電極でセル間を分離することで、ＬＯＣＯ
Ｓ（Local Oxidation Of Silicon）あるいはＰＮ接
合による素子分離領域を不要としている。
【００９０】また本発明の製造方法によれば、１セル当
たり複数ビットを記憶しながら、簡易な構成により、高
密度化を可能とする、という効果を有する。
【００９１】本発明の製造方法によれば、第１、第２の
ゲート電極形成後、イオン注入により、第１、第２のゲ
ート電極の重なっている箇所等にセルフアラインで素子
分離領域が形成され、素子分離をより確実なものとして
いる。
【図面の簡単な説明】
【図１】本発明の一実施例のレイアウト構成を説明する
ための図である。
【図２】本発明の一実施例の構成を説明するための図で
ある。
【図３】図１のＡ−Ａ線の断面を模式的に示す図であ
る。
【図４】図１のＢ−Ｂ線の断面を模式的に示す図であ
る。
【図５】図１のＣ−Ｃ線の断面を模式的に示す図であ
る。
【図６】図１のＤ−Ｄ線の断面を模式的に示す図であ
る。
【図７】図１に示した実施例のメモリセルアレイの構成
を示す図である。
【図８】本発明の第２の実施例のレイアウト構成を説明
するための図である。
【図９】本発明の第３の実施例のレイアウト構成を説明
するための図である。
【図１０】本発明の第４の実施例のレイアウト構成を説
明するための図である。
【図１１】本発明の一実施例の半導体記憶装置の全体の
構成を示す図である。
【図１２】本発明の製造方法の一実施例を説明するため
の工程断面図である。
【図１３】本発明の製造方法の一実施例を説明するため
の工程断面図である。
【図１４】本発明の製造方法の別の実施例を説明するた
めの図である。
【図１５】本発明の製造方法の実施例を説明するための
図である。
【図１６】本発明の製造方法の別の実施例を説明するた
めの図である。
【図１７】本発明の製造方法の実施例を説明するための
図である。
【図１８】電荷捕獲膜を備えたＥＥＰＲＯＭの構成を説
明するための図である。
【符号の説明】
１ 半導体記憶装置 １０ メモリセルアレイブロック １１ メモリセルアレイ １２、１３ Ｘデコーダ １４、１５ Ｙスイッチ選択回路（Ｙデコーダ） ２０ 制御回路 １０１ 基板 １０２ Ｐ＋領域 １０３ 拡散層 １０４ 第１のＯＮＯ膜 １０５ 第１のポリシリコン １０６ 絶縁酸化膜 １０７ サイドウォール １０８ 第２のＯＮＯ膜 １０９ 第２のポリシリコン １１０ 層間絶縁膜 １１１ コンタクト １１２ 金属配線（メタル１） ２１０ ＥＥＰＲＯＭメモリセル ２１２ Ｐ型シリコン基板 ２１４ ソース ２１６ ドレイン ２１８ 酸化シリコン膜 ２２０ 電荷捕獲膜 ２２２ 酸化シリコン膜 ２２４ 導電性ゲート膜 ２２１ 左側ビット ２２３ 右側ビット
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 EP18 EP22 EP75 ER02 ER15 ER21 GA09 JA04 JA32 JA35 JA39 LA05 LA12 LA18 LA26 LA27 NA03 PR29 PR36 ZA21 5F101 BA45 BB02 BC11 BD10 BD33 BD35 BF05 BH09 BH19

Claims (47)

    【特許請求の範囲】
  1. 【請求項１】基板上のメモリセルアレイ領域に、それぞ
    れが第１の方向に沿って互いに並行に延在されている複
    数の第１のゲート電極と、それぞれが複数の前記第１の
    ゲート電極と交叉する形態で第２の方向に沿って互いに
    並行に延在されている複数の第２のゲート電極と、 を有し、 前記メモリセルアレイ領域において、複数の前記第１の
    ゲート電極と複数の前記第２のゲート電極とでマトリク
    ス状に区分される複数の領域（区分された領域を「区
    画」という）の基板表面には拡散層が設けられており、 ゲート構造として前記第１のゲート電極と前記第２のゲ
    ート電極をそれぞれ有する各セルは、それぞれの前記ゲ
    ート電極の下の絶縁膜に、前記ゲート電極の両側に位置
    する２つの前記区画の拡散層に対応して空間的に離間し
    た２つの記憶ノードを有し、 ２本の相隣る前記第１のゲート電極と２本の相隣る前記
    第２のゲート電極とで４辺が画定される１つの前記区画
    が、１区画あたり、独立にアクセス可能な４ビットの記
    憶ノードを有する、ことを特徴とする半導体記憶装置。
  2. 【請求項２】前記メモリセルアレイ領域には、前記区画
    の拡散層とコンタクトで接続される配線であって、前記
    第１のゲート電極と前記第２のゲート電極とがなす格子
    に対して斜め方向に延在されている配線が、複数本、互
    いに並行に配設されており、 前記配線は、前記マトリクス状の複数の区画において斜
    めに延在される前記配線の直下に位置する複数の区画の
    拡散層とコンタクトでそれぞれ接続されている、ことを
    特徴とする請求項１に記載の半導体記憶装置。
  3. 【請求項３】基板上のメモリセルアレイ領域に、それぞ
    れが一の方向に沿って互いに並行に延在されている複数
    の第１のゲート電極と、それぞれが前記第１のゲート電
    極と直交する方向に互いに並行に延在されている複数の
    第２のゲート電極と、を有し、 前記メモリセルアレイ領域において、複数の前記第１の
    ゲート電極と複数の前記第２のゲート電極とでマトリク
    ス状に区分される複数の領域（区分された領域を「区
    画」という）の基板表面には拡散層が設けられており、 前記第１及び第２のゲート電極直下のそれぞれのゲート
    絶縁膜は電荷捕獲膜を含み、 前記区画内の拡散層とコンタクトで接続される配線であ
    って、前記第１のゲート電極と前記第２のゲート電極と
    がなす格子に対して斜め方向に延在されている配線が、
    複数本、互いに並行に配設されており、 前記配線は、前記マトリクス状の複数の区画において斜
    めに延在される前記配線の直下に位置する複数の区画の
    拡散層とコンタクトでそれぞれ接続されている、ことを
    特徴とする半導体記憶装置。
  4. 【請求項４】２本の相隣る前記第１のゲート電極と２本
    の相隣る前記第２のゲート電極とで４辺が囲繞される１
    つの区画が、独立にアクセス可能な４ビットの記憶ノー
    ドを有する、ことを特徴とする請求項３に記載の半導体
    記憶装置。
  5. 【請求項５】複数の前記第１のゲート電極が第１群のワ
    ード線をなし、複数の前記第２のゲート電極が第２群の
    ワード線をなし、 前記配線がビット線をなしている、ことを特徴とする請
    求項２又は３に記載の半導体記憶装置。
  6. 【請求項６】前記メモリセルアレイ領域が、その周縁端
    部の区画として、２本の相隣る前記第１のゲート電極と
    ２本の相隣る前記第２のゲート電極とで４辺が囲繞され
    る区画、 １本の前記第１のゲート電極と１本の前記第２のゲート
    電極とで２辺が画定される区画、 １本の前記第１のゲート電極と相隣る２本の前記第２の
    ゲート電極とで３辺が画定される区画、 相隣る２本の前記第１のゲート電極と１本の前記第２の
    ゲート電極とで３辺が画定される区画のうちのいずれか
    を含み、 前記区画の拡散層は、前記配線の端部とコンタクトで接
    続されており、 前記第１のゲート電極と前記第２のゲート電極とで２辺
    又は３辺が囲繞される前記区画は、１区画あたり２ビッ
    ト又は３ビットの記憶ノードを有する、ことを特徴とす
    る請求項３に記載の半導体記憶装置。
  7. 【請求項７】前記配線は、前記メモリセルアレイの矩形
    領域内における一辺端部の上端側の１つの区画から前記
    一辺に対向する他辺端部の下端側の１つの区画で画定さ
    れる直線方向に沿って位置する複数の前記区画の拡散層
    に、それぞれコンタクトで接続されており、 前記メモリセルアレイ領域には、前記配線に並行に複数
    本の配線が配設されている、ことを特徴とする請求項５
    に記載の半導体記憶装置。
  8. 【請求項８】前記配線は、前記メモリセルアレイの矩形
    領域内の前記マトリクス状の複数の区画を、１つの列の
    移動で複数行移動する飛び順にしたがう傾きで配設され
    ており、該飛び順に該当する行と列に位置する前記区画
    の拡散層にそれぞれコンタクトで接続される、ことを特
    徴とする請求項５に記載の半導体記憶装置。
  9. 【請求項９】前記配線と立体交叉し、前記メモリセルア
    レイの矩形領域内の一辺端部の１つの行の１つの区画か
    ら、他辺端部の他の行の１つの区画で画定される直線方
    向に沿って並行に配設される上層配線を複数備え、 前記上層配線は、その一端が、前記メモリセルアレイの
    一辺端部の１つの区画においてスルーホールを介して対
    応する下層の前記配線に接続され、 前記上層配線の他端は、前記メモリセルアレイの前記他
    辺端部の１つの区画においてスルーホールを介して対応
    する下層の前記配線に接続されている、ことを特徴とす
    る請求項７又は８に記載の半導体記憶装置。
  10. 【請求項１０】前記第１のゲート電極と前記第２のゲー
    ト電極のそれぞれの直下のゲート絶縁膜が、酸化シリコ
    ン膜と電荷捕獲膜を含む積層膜よりなる、ことを特徴と
    する請求項１又は２に記載の半導体記憶装置。
  11. 【請求項１１】前記電荷捕獲膜が、窒化シリコン膜、も
    しくは不純物を添加した酸化シリコン膜よりなる、こと
    を特徴とする請求項３又は１０に記載の半導体記憶装
    置。
  12. 【請求項１２】ゲート構造として前記第１のゲート電極
    を含むセルトランジスタと、前記第２のゲート電極を含
    むセルトランジスタの能力が同等とされている、ことを
    特徴とする請求項１又は３に記載の半導体記憶装置。
  13. 【請求項１３】前記第１のゲート電極と前記第２のゲー
    ト電極のゲート構造は、ゲート電極の幅と、ゲート電極
    の間隔と、ゲート絶縁膜の膜厚の少なくとも１つが互い
    に異なる値に設定され、前記第１のゲート電極を含むセ
    ルトランジスタと前記第２のゲート電極を含むセルトラ
    ンジスタの能力が同等とされている、ことを特徴とする
    請求項１２に記載の半導体記憶装置。
  14. 【請求項１４】前記第２のゲート電極は、前記第１のゲ
    ート電極との交叉部で、前記第２のゲート電極の上層に
    位置する、ことを特徴とする請求項１又は３に記載の半
    導体記憶装置。
  15. 【請求項１５】前記第２のゲート電極は、前記第１のゲ
    ート電極と同等であるか、又は、より小さな電気抵抗を
    有する、ことを特徴とする請求項１４に記載の半導体記
    憶装置。
  16. 【請求項１６】前記第１のゲート電極と前記第２のゲー
    ト電極との交叉部直下近傍に、前記拡散層と逆導電型の
    不純物を、基板不純物濃度よりも高い濃度で含む領域を
    備え、この領域を素子分離領域としている、ことを特徴
    とする請求項１又は３に記載の半導体記憶装置。
  17. 【請求項１７】前記第１のゲート電極と前記第２のゲー
    ト電極の交叉部直下の基板表面と、チャネル領域及び前
    記拡散層の下の基板内の比較的深い位置とに、前記拡散
    層と逆導電型の不純物を、基板不純物濃度よりも高い濃
    度で含む領域を備え、この領域を素子分離領域としてい
    る、ことを特徴とする請求項１又は３に記載の半導体記
    憶装置。
  18. 【請求項１８】前記メモリセルアレイの行と列方向に配
    設される互いに異なる層の前記第１のゲート電極及び前
    記第２のゲート電極によってセルの素子分離が行われ
    る、ことを特徴とする請求項８又は９に記載の半導体記
    憶装置。
  19. 【請求項１９】前記第１ゲート電極の上には絶縁膜が設
    けられており、 前記第１ゲート電極の上の前記絶縁膜の上に、前記第１
    のゲート電極と交叉する、前記第２のゲート電極のゲー
    ト絶縁膜が設けられ、 前記ゲート絶縁膜の上に前記第２ゲート電極が設けられ
    ている、ことを特徴とする請求項１又は３に記載の半導
    体記憶装置。
  20. 【請求項２０】前記第１ゲート電極の前記第２ゲート電
    極によって覆われる領域において、前記第１のゲート電
    極構造の側面のうち、少なくとも前記第２ゲート電極の
    長手方向の両端側面に絶縁膜側壁（サイドウォール）が
    設けられている、ことを特徴とする請求項１９に記載の
    半導体記憶装置。
  21. 【請求項２１】前記配線は、１つの前記区画の拡散層と
    １つのコンタクトによって接続されている、ことを特徴
    とする請求項１又は３に記載の半導体記憶装置。
  22. 【請求項２２】前記複数の第１のゲート電極を第１群の
    ワード線とし、前記複数の第２のゲート電極を第２群の
    ワード線とし、ロウアドレスをデコードし、前記第１、
    及び第２群のワード線から選択されたワード線を選択し
    て駆動する第１、及び第２のＸデコーダが、前記メモリ
    セルアレイの矩形領域の４辺のうち相隣る第１辺と第２
    辺に対してそれぞれ設けられている、ことを特徴とする
    請求項１又は３に記載の半導体記憶装置。
  23. 【請求項２３】ロウアドレスをデコードし前記第１群、
    及び第２群のワード線から選択されたワード線を選択し
    て駆動する第１、及び第２のＸデコーダが、前記メモリ
    セルアレイの矩形領域の４辺のうち相隣る第１辺と第２
    辺に対してそれぞれ設けられており、 前記メモリセルアレイの矩形領域の４辺のうち相隣る第
    ３辺と第４辺からそれぞれ引き出されるビット線に対応
    して、カラムアドレスをデコードし選択されたビット線
    のＹスイッチをオンしてセンスアンプに接続する第１、
    及び第２のＹスイッチ選択回路がそれぞれ設けられてい
    る、ことを特徴とする請求項７又は８に記載の半導体記
    憶装置。
  24. 【請求項２４】ロウアドレスをデコードし前記第１群、
    第２群のワード線から選択されたワード線を選択して駆
    動する第１、及び第２のＸデコーダが、前記メモリセル
    アレイの矩形領域の４辺のうち相隣る第１辺と第２辺に
    対してそれぞれ設けられており、 前記メモリセルアレイの矩形領域の４辺のうち第３辺か
    ら引き出されるビット線に対応して、カラムアドレスを
    デコードし選択されたビット線のＹスイッチをオンして
    センスアンプに接続するＹスイッチ選択回路が設けられ
    ている、ことを特徴とする請求項９に記載の半導体記憶
    装置。
  25. 【請求項２５】前記メモリセルアレイにおいて、前記第
    １のゲート電極と前記第２のゲート電極の２つのゲート
    電極にそれぞれ接続されるセル数が同一とされている、
    ことを特徴とする請求項１又は３記載の半導体記憶装
    置。
  26. 【請求項２６】前記メモリセルアレイにおいて、前記第
    １のゲート電極に接続されるセル個数と前記第２のゲー
    ト電極に接続されるセルの個数が互いに異なる構成とさ
    れる、ことを特徴とする請求項１又は３記載の半導体記
    憶装置。
  27. 【請求項２７】前記第１のゲート電極と前記第２のゲー
    ト電極を駆動するドライバ回路は、前記第１のゲート電
    極と前記第２のゲート電極の長さに応じた駆動能力に設
    定されている、ことを特徴とする請求項２５又は２６に
    記載の半導体記憶装置。
  28. 【請求項２８】基板面上に一の方向に互いに並行に延在
    されている複数の第１のゲート電極と、 前記第１のゲート電極と直交する方向に互いに並行に延
    在されている複数の第２のゲート電極と、 基板表面に設けられた拡散層を含む１つの領域（この領
    域を「区画」という）の４辺を、前記第１のゲート電極
    と前記第２のゲート電極とで囲繞し、 １つの前記区画に対して、前記区画の前記拡散層が、前
    記第１のゲート電極に対するソース拡散層又はドレイン
    拡散層となり２ビットの情報を記憶する第１のＭＯＳト
    ランジスタと、前記第２のゲート電極に対するソース拡
    散層又はドレイン拡散層となり２ビットの情報を記憶す
    る第２のＭＯＳトランジスタを有する、ことを特徴とす
    る半導体記憶装置。
  29. 【請求項２９】前記第１及び第２のＭＯＳトランジスタ
    のそれぞれのゲート絶縁膜が、酸化シリコン膜と電荷捕
    獲膜とを含む、ことを特徴とする請求項２８に記載の半
    導体記憶装置。
  30. 【請求項３０】前記電荷捕獲膜が、窒化シリコン膜より
    なるか、又は、不純物を添加した酸化シリコン膜よりな
    る、ことを特徴とする請求項２９に記載の半導体記憶装
    置。
  31. 【請求項３１】前記第１のＭＯＳトランジスタと前記第
    ２のＭＯＳトランジスタのそれぞれのゲート長、ゲート
    幅、及びゲート絶縁膜の組のうち、少なくとも１つを互
    いに異ならせ、前記第１及び第２のＭＯＳトランジスタ
    のトランスコンダクタンスを同等としている、ことを特
    徴とする請求項２８に記載の半導体記憶装置。
  32. 【請求項３２】前記第２のゲート電極は、前記第１のゲ
    ート電極の上方に位置し、前記第２のゲート電極の電気
    抵抗は、長さの相違に対応して、前記第１のゲート電極
    の電気抵抗と同等またはこれ以下の値とされている、こ
    とを特徴とする請求項２８に記載の半導体記憶装置。
  33. 【請求項３３】前記第１のＭＯＳトランジスタと前記第
    ２のＭＯＳトランジスタのゲート電極の交差部直下の近
    傍の基板表面に、前記各ＭＯＳトランジスタのソース拡
    散層、及びドレイン拡散層を構成する不純物は逆導電型
    の不純物が基板の不純物濃度よりも高濃度に形成されて
    いる領域を備え、隣接トランジスタ間のリークあるいは
    隣接する拡散層間のリークを防いでいる、ことを特徴と
    する請求項２８に記載の半導体記憶装置。
  34. 【請求項３４】前記配線が、前記第１のゲート電極と前
    記第２のゲート電極がなす格子に対して斜めに配置され
    ている、ことを特徴とする請求項２８に半導体記憶装
    置。
  35. 【請求項３５】前記第１のゲート電極と前記第２のゲー
    ト電極により区分され、基板表面に拡散層を有し、前記
    区画を、行と列方向にマトリクス状に複数有し、 複数の前記配線は、前記マトリクス状の複数の区画のう
    ち一側端部の区画から斜めに位置する他側端部の区画で
    規定される直線に沿って斜めに並設されている、ことを
    特徴とする請求項２８に半導体記憶装置。
  36. 【請求項３６】前記斜めに配設される前記配線が端部
    で、スルーホールを介して上層配線の一端に接続され、 前記上層配線は、前記斜めに配設される複数の前記配線
    と立体交差し前記マトリクス状の複数の区画を横切って
    配設されており、前記上層配線の他端は、スルーホール
    及びコンタクトを介して下層の配線及び対応する区画の
    拡散層に接続されており、 前記配線にコンタクト接続される区画の個数を、各ビッ
    ト線で同一としている、ことを特徴とする請求項３５に
    記載の半導体記憶装置。
  37. 【請求項３７】前記第１及び第２のゲート電極方向にそ
    れぞれ形成されるＭＯＳトランジスタの数について、一
    方のゲート電極方向に形成されるＭＯＳトランジスタ
    が、他方のゲート電極方向に形成されるＭＯＳトランジ
    スタよりも数が多い、ことを特徴とする請求項２８に記
    載の半導体記憶装置。
  38. 【請求項３８】前記第２のゲート電極方向の長さが前記
    第１のゲート電極方向の長さとほぼ同じであるか、又
    は、１以外の所定の比率に設定されている、ことを特徴
    とする請求項２８に記載の半導体記憶装置。
  39. 【請求項３９】複数の前記第１のゲート電極と複数の前
    記第２のゲート電極とを含むメモリセルアレイの互いに
    対向しない２辺に、複数の前記第１のゲート電極から所
    定の１つを選択する第１のＸデコーダと、複数の前記第
    ２のゲート電極から所定の１つを選択する第２のＸデコ
    ーダを備えている、ことを特徴とする請求項２８に記載
    の半導体記憶装置。
  40. 【請求項４０】前記第１のＸデコーダと前記第２のＸデ
    コーダにおいて、前記第１、第２のゲート電極を駆動す
    るドライバ回路は、それぞれに対応するゲート電極の長
    さに応じて駆動能力が異なる値に設定されている、請求
    項３９に記載の半導体記憶装置。
  41. 【請求項４１】（ａ）基板全面に電荷捕獲膜を含む第１
    のゲート絶縁膜と第１の導電膜と絶縁膜を堆積し、スト
    ライプ状の第１のゲート電極構造を形成する工程と、 （ｂ）前記第１ゲート電極を覆う絶縁膜を残して、基板
    全面に電荷捕獲膜を含む第２のゲート絶縁膜と第２の導
    電膜を順に堆積し、前記第１のゲート電極の延在方向に
    直交する方向にストライプ状に延在した第２のゲート電
    極構造を形成する工程と、 （ｃ）不純物イオンを注入し、前記第１、第２の導電膜
    が存在しない基板表面に不純物拡散層を形成する工程
    と、 （ｄ）層間絶縁膜を成膜し、前記不純物拡散層と電気的
    に接続するためのコンタクトを形成する工程と、 （ｅ）前記層間絶縁膜上に、前記コンタクトを介して前
    記拡散層と接続する導電性の配線を形成する工程と、 を含む、ことを特徴とする半導体記憶装置の製造方法。
  42. 【請求項４２】（ａ）基板全面に、酸化シリコン膜、電
    荷捕獲膜、酸化シリコン膜を積層してなる第１のゲート
    絶縁膜を堆積する工程と、 （ｂ）基板全面に、第１の導電膜と絶縁酸化膜をこの順
    に堆積し、ストライプ状の第１のゲート電極構造を形成
    する工程と、 （ｃ）基板全面に酸化膜を成膜してエッチバックし前記
    第１のゲート電極の側壁にサイドウォールを形成する工
    程と、 （ｄ）基板全面に、酸化シリコン膜、電荷捕獲膜、酸化
    シリコン膜を積層してなる第２のゲート絶縁膜を堆積す
    る工程と、 （ｅ）基板全面に第２の導電膜を堆積し、前記第１のゲ
    ート電極の延在方向に直交する方向にストライプ状に延
    在した第２のゲート電極構造を形成する工程と、 （ｆ）不純物イオンを注入し、前記第１、第２の導電膜
    が存在しない基板表面に不純物拡散層を形成する工程
    と、 を含む、ことを特徴とする半導体記憶装置の製造方法。
  43. 【請求項４３】（ｇ）層間絶縁膜を成膜した後、前記不
    純物拡散層と電気的に接続するためのコンタクトを形成
    する工程と、 （ｈ）前記層間絶縁膜上に、前記コンタクトを介して前
    記拡散層と接続する導電性の配線を、前記第１及び第２
    の導電膜で形成される格子に対して斜めに延在して形成
    する工程と、 を含む、ことを特徴とする請求項４２に記載の半導体記
    憶装置の製造方法。
  44. 【請求項４４】前記電荷捕獲膜が、窒化シリコン膜より
    なる、ことを特徴とする請求項４１又は４２に記載の半
    導体記憶装置の製造方法。
  45. 【請求項４５】前記工程（ａ）の前に、前記第１のゲー
    ト電極と前記第２のゲート電極の交差する領域直下の基
    板表面に、素子分離用の不純物拡散領域を形成する工程
    を含む、ことを特徴とする請求項４１又は４２に記載の
    半導体記憶装置の製造方法。
  46. 【請求項４６】前記工程（ｅ）の後、前記工程（ｆ）の
    前に、前記第１のゲート電極と前記第２のゲート電極の
    重なった箇所を通過する注入エネルギーで、基板内に、
    前記拡散層と逆導電型の不純物イオンをイオン注入し、
    基板内に素子分離用の不純物拡散領域を形成する工程を
    含む、ことを特徴とする請求項４２に記載の半導体記憶
    装置の製造方法。
  47. 【請求項４７】前記第１のゲート電極と前記第２のゲー
    ト電極の交叉部直下の基板表面と、チャネル領域及び前
    記拡散層の下の基板内の比較的深い位置とに、前記拡散
    層と逆導電型の不純物を、基板不純物濃度よりも高い濃
    度で含む領域を設け、この領域を素子分離領域としてい
    る、ことを特徴とする請求項４６に記載の半導体記憶装
    置の製造方法。
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