KR101995910B1 - 3차원 플래시 메모리 - Google Patents
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Abstract
메모리 장치는 메모리 셀들의 낸드(NAND) 스트링들의 어레이를 포함한다. 상기 장치는, 절연 물질에 의해 분리되며 적어도 도전성 스트립들의 바닥면, 복수의 도전성 스트립들의 중간면들 및 도전성 스트립들의 상면을 포함하는 복수의 도전성 스트립들의 스택들을 구비한다. 상기 장치는, 상기 스택들 내의 상기 복수의 중간면들의 상기 도전성 스트립들과 복수의 비트 라인 구조물들 내의 스택간 반도체 몸체 요소들의 측부 표면들 사이의 크로스-포인트들에서의 계면 영역들 내에 전하 저장 구조물들을 포함한다. 적어도 하나의 기준 라인 구조물이 상기 스택들 상부에 직교하여 정렬되며, 상기 도전성 스트립들의 바닥면과 기판 사이의 기준 도전체와 전기적으로 연통되는 상기 스택들 사이의 수직 도전성 요소들 및 상기 수직 도전성 요소들을 연결하는 상기 스택들 상의 연결 요소들을 포함한다. 수직 도전성 요소들은 상기 반도체 몸체 요소들 보다 큰 단면 면적을 가진다.
Description
본 발명은 고밀도 메모리 장치들에 관한 것으로서, 보다 상세하게는 메모리 셀들의 다층 면들이 3차원(3D) 어레이를 제공하도록 배열되는 메모리 장치들에 관한 것이다.
집적 회로들 내의 장치들의 임계 치수들이 통상적인 메모리 셀 기술들의 한계들까지 축소됨에 따라, 설계자들은 보다 큰 저장 용량을 구현하고 보다 낮은 비트 당 비용을 달성하도록 메모리 셀들의 다층 면들을 적층하는 기술들에 주목해왔다. 예를 들면, 박막 트랜지스터 기술들이 Lai 등의 "A Multi-Layer Stackable Thin-Film Transistor(TFT) NAND-Type Flash Memory"(IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006); 및 Jung 등의 "Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30㎚ Node"(IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006)에서 전하 트래핑 메모리 기술들에 적용되고 있다.
또한, 크로스-포인트 어레이(cross-point array) 기술들이 Johnson 등의 "512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells"(IEEE J. of Solid-State Circuits, vol. 38, No. 11, Nov. 2003)에서 안티-퓨즈(anti-fuse memory) 메모리를 위하여 적용되어 왔다. Johnson 등에 기재된 설계에 있어서, 워드 라인들과 비트 라인들의 다층들이 상기 크로스-포인트들에서 메모리 요소들과 함께 제공된다. 상기 메모리 요소들은 워드 라인에 연결되는 p+ 폴리실리콘 양극과 비트 라인에 연결되는 n- 폴리실리콘 음극을 포함하며, 상기 양극과 음극은 안티-퓨즈 물질로 분리된다.
Lai 등, Jung 등 및 Johnson 등에 기재된 공정들에 있어서, 상기 장치를 제조하는 데 필요한 몇몇의 매우 중요한 식각 단계들의 숫자는 수행되는 층들의 숫자의 곱한 것이 된다. 따라서 3차원(3D) 어레이들을 이용하여 보다 높은 밀도가 구현되는 이점이 있다하더라도, 상기 기술의 사용에서 보다 높은 제조비용의 한계에 직면하게 된다.
전하 트래핑 메모리 기술에서 수직 NAND 셀들을 제공하는 다른 구조가 Tanaka 등의 "Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory"(2007 Symposium on VLSI Technology Digest of Technical Papers, 12-14 June 2007, pages14-15)에 기재되어 있다. Tanaka 등에 기재된 구조는, 각기 게이트/수직 채널 계면에서 저장 사이트를 생성하도록 실리콘-산화물-질화물-실리콘(SONOS) 전하 트래핑 기술을 이용하여 NAND 게이트와 같이 동작하는 수직 채널을 갖는 다중 게이트 전계 효과 트랜지스터 구조를 포함한다. 상기 메모리 구조는 기판에 인접하는 하부 선택 게이트와 상단에 상부 선택 게이트를 갖는 다중-게이트 셀을 위해 수직 채널로 정렬된 반도체 물질의 필라(pillar)를 기초로 한다. 복수의 수평 컨트롤 게이트들은 상기 필라들과 교차하는 평면 전극 층들을 이용하여 형성된다. 상기 컨트롤 게이트들을 위해 사용되는 평면 전극 층들은 극히 중요한 식각을 필요로 하지 않으며, 이에 따라 비용이 절감된다. 그러나, 많은 극히 중요한 식각 단계들이 상기 수직 셀들 각각을 위하여 필요하다. 또한, 상기 수직 채널의 도전성, 이용되는 프로그래밍 및 소거 과정들 등과 같은 함수들에 의해 결정되는 이러한 방식으로 층으로 적층될 수 있는 컨트롤 게이트들의 숫자에 한계가 있게 된다.
이에 따라, 낮은 제조비용으로 신뢰성이 있는 매우 작은 메모리 요소들을 포함하는 3차원 집적 회로 메모리를 제공하는 것이 바람직하다.
메모리 장치는 메모리 셀들의 낸드(NAND) 스트링(string)들의 어레이를 포함한다. 상기 장치는 집적 회로 기판과 적어도 도전성 스트립(strip)들의 바닥면, 도전성 스트립들의 복수의 중간면들 및 도전성 스트립들의 상면을 포함하는 절연 물질로 분리되는 복수의 도전성 스트립들의 스택(stack)들을 포함한다.
복수의 비트 라인 구조물들이 상기 복수의 스택들 상부에 직교하여 정렬되고, 상기 복수의 스택들에 컨포멀한(conformal) 표면들을 가지며, 상기 스택들 사이의 스택간 반도체 몸체 요소들 및 상기 스택간 반도체 몸체 요소들을 연결하는 상기 스택들 상부의 연결 요소들을 포함한다. 상기 메모리 장치는 상기 도전성 스트립들의 상면을 갖는 계면 영역들에서 스트링 선택 스위치들 및 상기 도전성 스트립들의 바닥면을 갖는 계면 영역들에서 기준 선택 스위치들을 포함한다.
상기 메모리 장치는 상기 스택들 내의 상기 복수의 중간면들의 도전성 스트립들과 상기 복수의 비트 라인 구조물들의 상기 스택간 반도체 몸체 요소들의 측부 표면들 사이의 크로스-포인트들(cross-points)에서의 계면 영역들 내에 전하 저장 구조물들을 포함한다.
여기서 설명하는 기술의 일 측면에 있어서, 기준 도전체(reference conductor)가 상기 도전성 스트립들의 바닥면과 상기 기판 사이에 배치된다. 적어도 하나의 기준 라인 구조물(reference line structure)이 상기 복수의 스택들 상부에 직교하여 정렬되며, 상기 기준 도전체와 전기적으로 연통되는 상기 스택들 사이의 스택간 수직 도전성 요소들을 포함한다. 상기 적어도 하나의 기준 라인 구조물은 또한 상기 스택간 수직 도전성 요소들을 연결하는 상기 스택들 상부의 연결 요소들을 포함한다. 상기 스택간 수직 도전성 요소들은 상기 스택간 반도체 몸체 요소들 보다 큰 도전성을 가질 수 있다.
여기서 설명하는 기술의 다른 측면에 있어서, 상기 복수의 스택들 내의 도전성 스트립들의 적어도 일부는 상기 전하 저장 구조물들이 상부에 배치된 측부 표면들에 대향하는 실리콘 몸체의 측부 상의 실리사이드 층을 갖는 실리콘 몸체를 포함한다.
여기서 설명하는 메모리 장치들을 제조하기 위한 방법들 또한 제공된다.
본 발명의 다른 측면들과 이점들은 후속하여 첨부된 도면들, 발명의 상세한 설명 및 특허 청구 범위를 참조하여 이해할 수 있을 것이다.
본 발명의 예시적인 실시예들에 따르면, 낮은 제조비용으로 신뢰성이 있는 매우 작은 메모리 요소들을 포함하는 3차원 집적 회로 메모리를 제공할 수 있다.
도 1은 3차원 메모리 장치의 개략적인 도면이다.
도 2는 도 1의 개략적인 3차원 도면의 상면도에 대응되는 개략적인 레이아웃이다.
도 3은 디코딩 구조들을 포함하는 3차원 메모리의 개략적인 도면이다.
도 4는 도 3의 개략적인 3차원 도면의 상면도에 대응되는 개략적인 레이아웃이다.
도 5는 도 4에 도시한 개략적인 레이아웃에 대한 선택적인 개략적인 레이아웃이다.
도 6은 측벽 워드 라인 실리사이드 형성물을 나타내는 개략적인 레이아웃이다.
도 7은 이중-게이트 수직 채널 구조에서 측벽 워드 라인 실리사이드 형성물을 나타내는 개략적인 3차원 도면이다.
도 8은 수직 채널 구조를 나타내는 개략적인 3차원 도면이다.
도 9는 본 발명의 실시예에 따른 집적 회로의 간략화된 블록도이다.
도 10은 이중-게이트 수직 채널 구조를 제조하기 위한 방법을 나타내는 흐름도이다.
도 11 내지 도 18은 이중-게이트 수직 채널 구조를 위한 예시적인 공정 흐름을 나타내는 도면들이다.
도 19 내지 도 24는 수직 채널 구조 내에 측벽 실리사이드 형성물의 실시예를 위한 예시적인 공정 흐름을 나타내는 도면들이다.
도 25 내지 도 33은 수직 채널 구조 내에 측벽 실리사이드 형성물의 선택적인 실시예를 위한 예시적인 공정을 나타내는 도면들이다.
도 2는 도 1의 개략적인 3차원 도면의 상면도에 대응되는 개략적인 레이아웃이다.
도 3은 디코딩 구조들을 포함하는 3차원 메모리의 개략적인 도면이다.
도 4는 도 3의 개략적인 3차원 도면의 상면도에 대응되는 개략적인 레이아웃이다.
도 5는 도 4에 도시한 개략적인 레이아웃에 대한 선택적인 개략적인 레이아웃이다.
도 6은 측벽 워드 라인 실리사이드 형성물을 나타내는 개략적인 레이아웃이다.
도 7은 이중-게이트 수직 채널 구조에서 측벽 워드 라인 실리사이드 형성물을 나타내는 개략적인 3차원 도면이다.
도 8은 수직 채널 구조를 나타내는 개략적인 3차원 도면이다.
도 9는 본 발명의 실시예에 따른 집적 회로의 간략화된 블록도이다.
도 10은 이중-게이트 수직 채널 구조를 제조하기 위한 방법을 나타내는 흐름도이다.
도 11 내지 도 18은 이중-게이트 수직 채널 구조를 위한 예시적인 공정 흐름을 나타내는 도면들이다.
도 19 내지 도 24는 수직 채널 구조 내에 측벽 실리사이드 형성물의 실시예를 위한 예시적인 공정 흐름을 나타내는 도면들이다.
도 25 내지 도 33은 수직 채널 구조 내에 측벽 실리사이드 형성물의 선택적인 실시예를 위한 예시적인 공정을 나타내는 도면들이다.
본 발명의 실시예들에 대한 상세한 설명이 도 1 내지 도 33을 참조하여 제공된다.
도 1은 3차원(3D) 메모리 장치(100)의 개략적인 도면이다. 상기 메모리 장치(100)는 메모리 셀들의 낸드(NAND) 스트링들(strings)을 포함하며, 이중-게이트 수직 채널 메모리 어레이(double-gate vertical channel memory array: DGVC)가 될 수 있다. 상기 메모리 장치(100)는 집적 회로 기판과 적어도 바닥면(bottom plane)(GSL)의 도전성 스트립들, 복수의 중간면들(intermediate planes)(WLs)의 도전성 스트립들 및 상면(top plane)의 도전성 스트립들(SSLs)을 구비하는, 절연 물질로 분리되는 복수의 도전성 스트립들의 스택들(stacks)을 포함한다. 도 1에 나타낸 실시예에 있어서, 스택(110)은 바닥면의 도전성 스트립들(GSL), WL0부터 WLN-1까지의 범위의 복수의 중간면들의 도전성 스트립들(WLs) 및 상면의 도전성 스트립들(SSLs)을 포함하며, 여기서 N은 8, 16, 32, 64 등이 될 수 있다.
복수의 비트 라인 구조물들은 상기 복수의 스택들 상에 직교하여 배열되고, 상기 스택들에 컨포멀(conformal)한 표면들을 가지며, 상기 스택들 사이의 스택간(inter-stack) 반도체 몸체 요소들(120) 및 상기 스택들 상부의 상기 스택간 반도체 몸체 요소들(120)을 연결하는 연결 요소들(130)을 포함한다. 이러한 실시예에서, 상기 연결 요소들(130)은 상대적으로 높은 도핑 농도를 가지므로 상기 스택간 반도체 몸체 요소들(120) 보다 높은 도전성을 가지는 폴리실리콘과 같은 반도체를 포함하며, 상기 스택들 내의 셀들을 위한 채널 영역들을 제공하도록 구성된다.
상기 메모리 장치는 상기 스택들 내의 상기 복수의 중간면들의 도전성 스트립들(WLs)의 측부 표면들과 상기 복수의 비트 라인 구조물들의 스택간 반도체 몸체 요소들(120) 사이의 크로스-포인트(cross-point)들(180)에서 계면 영역들 내의 전하 저장 구조들을 포함한다. 예시한 실시예에 있어서, 상기 크로스-포인트들(180) 내의 메모리 셀들은 단일 스택간 반도체 요소의 양 측부들 상의 도전성 스트립들이 이중-게이트들로 행동하는 위치인 수직한 이중-게이트 낸드(NAND) 스트링들 내에 구성되며, 독출, 소거 및 프로그래밍 동작들을 위하여 협력하여 동작할 수 있다.
기준 도전체(reference conductor)(160)는 상기 바닥면의 도전성 스트립들(GSL)과 상기 집적 회로 기판(도시되지 않음) 사이에 배치된다. 적어도 하나의 기준 라인(reference line) 구조물이 상기 복수의 스택들 상부에 직교하게 정렬되며, 상기 기준 도전체(160)와 전기적으로 연통되는 상기 스택들 사이의 스택간 수직 도전성 요소들(140)과 상기 스택들 상부의 상기 스택간 수직 도전성 요소들(140)을 연결하는 연결 요소들(150)을 포함한다. 상기 스택간 수직 도전성 요소들(140)은 상기 스택간 반도체 몸체 요소들(120) 보다 높은 도전성을 가질 수 있다.
상기 메모리 장치는 상기 도전성 스트립들의 상면을 갖는 계면 영역들에서의 스트링 선택 스위치들(190)과 상기 도전성 스트립들의 바닥면(GSL)을 갖는 계면 영역들에서의 기준 선택 스위치들(170)을 포함한다. 상기 전하 저장 구조의 유전층들은 일부 예들에서 상기 스위치들(170, 190)을 위한 게이트 유전층들로서 기능할 수 있다.
상기 메모리 장치는 감지 회로들에 연결되는 글로벌(global bit) 비트 라인들을 구비하는 상기 복수의 비트 라인 구조물들에 연결되는 제1 상부의 패터닝된 도전층(도시되지 않음)을 포함한다. 상기 메모리 장치는 또한 패터닝될 수 있으며, 상기 제1 패터닝된 도전층 상부 또는 하부에 위치할 수 있는 제2 상부의 도전층(도시되지 않음)을 포함한다. 상기 제2 상부의 도전층은 상기 연결 요소(150)에 접촉되는 바와 같이 적어도 하나의 상기 기준 라인 구조물에 연결된다. 상기 제2 패터닝된 도전층은 상기 적어도 하나의 기준 라인 구조물을 기준 전압 소스에 연결하거나, 기준 전압을 제공하기 위한 회로망에 연결할 수 있다.
도 1에 도시한 실시예에 있어서, 상기 비트 라인 구조물들의 연결 요소들(130)은 N+ 도핑된 반도체 물질을 포함한다. 상기 비트 라인 구조물들의 스택간 반도체 몸체 요소들(120)은 저농도로 도핑된 반도체 물질을 포함한다. 도 1에 나타낸 실시예에 있어서, 상기 기준 도전체(160)는 N+ 도핑된 반도체 물질을 포함하며, 상기 적어도 하나의 기준 라인 구조물의 연결 요소들(150)은 N+ 도핑된 반도체 물질을 포함한다. 상기 적어도 하나의 기준 라인 구조물의 스택간 도전성 요소들(140)은 또한 N+ 도핑된 반도체 물질을 포함한다. 선택적인 구현 예들에 있어서, 상기 도핑된 반도체들 대신에 금속 또는 금속 화합물이 사용될 수 있다.
일 실시예에 있어서, 상기 기준 도전체(160)의 저항을 감소시키기 위하여, 상기 메모리 장치는 상기 기준 도전체(160) 부근에 하부 게이트(bottom gate)(101)를 구비할 수 있다. 독취 동작들 동안, 상기 하부 게이트(101)는, 상기 기준 도전체(160)의 도전성을 증가시키도록 적절한 패스 전압(pass voltage)을 상기 기판 내의 하부의 도핑된 웰 또는 웰들, 혹은 다른 하부의 패터닝된 도전체 구조물들에 인가함에 의해 턴 온(turn on)될 수 있다.
도 2는 도 1의 개략적인 3차원 도면의 상면도에 대응되는 개략적인 레이아웃이다. 비트 라인들(231 내지 234)과 비트 라인들(235 내지 238)은 복수의 비트 라인 구조물들 내의 연결 요소들(130)(도 1)에 대응된다. 소스 라인(240)은 상기 적어도 하나의 기준 라인 구조(도 1) 내의 연결 요소들(150)(도 1)에 대응되며, 다른 소스 라인들은 상기 어레이를 따라 간격들로 배치될 수 있다. 상기 비트 라인들(BL)과 상기 소스 라인(SL)은 워드 라인들(WL)(211 내지 216) 상부에 직교하도록 정렬되며, 상기 워드 라인들은 상기 도전성 스트립들의 복수의 중간면들 내에 위치한다. 비록 단지 4개의 비트 라인들이 상기 소스 라인(240)의 각 측부에 도시되지만, 상기 소스 라인(240)의 각 측부에 임의의 숫자의 비트 라인들이 위치할 수 있다. 예를 들면, 각 소스 라인(240)의 측부에 여덟 개 또는 열여섯 개의 비트 라인들이 존재할 수 있다.
도 2에 도시한 실시예에 있어서, 상기 메모리 장치는 제1 상부의 층을 포함하며, 이는 제1 상부의 라인들(281 내지 288)을 구비한다. 상기 제1 상부의 도전층은 금속, 도핑된 반도체 또는 물질들의 조합들을 포함할 수 있다. 상기 제1 상부의 라인들(281 내지 288)은 비트 라인 로딩 저항(loading resistance)을 최소화하도록 비트 라인 콘택들(251)을 통해 비트 라인들(231 내지 238)에 직접 연결된다. 여기서 설명하는 바와 같이, 비트 라인들(231 내지 238)은 상기 복수의 비트 라인들 내의 연결 요소들(130)(도 1)에 대응되며, 이에 따라 상기 제1 상부의 도전층은 상기 복수의 비트 라인들에 연결된다. 상기 제1 상부의 도전층은 감지 회로들(도시되지 않음)에 연결되는 복수의 총괄적인 비트 라인들을 포함할 수 있다. 비트 라인 콘택들(251)의 위치들은 하나의 실시예로서 나타낸 것이다. 상기 비트 라인 콘택들의 물리적인 레이아웃은 보다 나은 식각 노출을 위한 보다 규칙적인 레이아웃들을 제공할 수 있는 주기적이거나 비주기적이 될 수 있다.
도 2에 나타낸 실시예에 있어서, 상기 메모리 장치는 제2 상부의 층(290)을 포함한다. 상기 제2 상부의 도전층은 금속, 반도체 또는 물질들의 조합들을 포함한다. 상기 제2 상부의 층(290)은 소스 라인 로딩 저항을 최소화하도록 소스 라인 콘택들(255)을 통해 상기 소스 라인(240)에 직접 연결된다. 여기서 설명하는 바와 같이, 상기 소스 라인(240)은 상기 적어도 하나의 기준 라인 구조물 내의 연결 요소들(150)(도 1)에 대응되며, 이에 따라 상기 제2 상부의 도전층이 상기 적어도 하나의 기준 라인 구조물에 연결된다. 상기 제2 상부의 도전층은 기준 전압 소스(도시되지 않음)에 연결될 수 있다. 소스 라인 콘택들(255)의 위치들은 하나의 예로서 나타낸다. 상기 소스 라인 콘택들의 물리적인 레이아웃은 보다 나은 식각 노출을 위하여 보다 규칙적인 레이아웃들을 제공할 수 있는 주기적이거나 비주기적이 될 수 있다.
상기 적어도 하나의 기준 라인 구조물 내의 상기 스택간 수직 도전성 요소들(140)(도 1)은 상기 비트 라인 구조물들 내의 상기 스택간 반도체 몸체 요소들(120)(도 1) 보다 큰 단면 면적을 가질 수 있다. 대응하여, 소스 라인 콘택들(255)은 비트 라인 콘택들(251) 보다 큰 단면 면적을 가질 수 있다.
도 3은 상부의 디코딩 회로들에 대해 계단 콘택들을 위해 구성된 수평 워드 라인 및 GSL 라인 구조들을 위한 도전성 스트립들 내의 패드 영역들의 예시를 포함하는 3차원 메모리 장치의 개략적인 도면이다. 상기 도전성 스트립들의 상면 내의 스트링 선택 라인들은 스트링 선택 라인 디코딩 회로들에 독립적으로 연결되고 상기 스트링 선택 라인 디코딩 회로들에 의해 제어된다.
상기 중간면들 내의 도전성 스트립들(WLs) 및 상기 바닥면 내의 도전성 스트립들(GSL)은 디코더 영역들과 그 결과로서 상기 메모리 장치의 전체적인 크기를 감소시키도록 함께 연결된다. 상기 상면 내의 도전성 스트립들(SSL)은 수정 비트 라인 디코딩이 가능하도록 팅을 개별적으로 디코딩된다.
상기 메모리 장치는 상기 중간면들(WL) 내의 워드 라인들의 세트들을 연결하는 패드 영역들을 제공하는 연결 요소들(361, 362)과 같은 연결 요소들과 상기 연결 요소들(361, 362) 내의 랜딩 영역들에 연결되는 층간 연결체들(371, 372)과 같은 층간 도전체들을 포함할 수 있고, 상기 연결 요소들은 상기 하부 중간면들의 연장 부위 내의 랜딩 영역들에 연결되는 층간 도전체들이 관통하는 개구들을 포함한다. 상기 랜딩 영역들은 상기 층간 도전체들의 바닥 표면들과 상기 연결 요소들의 상부 표면들 사이의 계면 영역들에 존재한다.
도 3에 예시한 바와 같이, 상기 복수의 중간면들 내의 다층들에서 워드 라인들의 세트를 위한 층간 연결체들은 계단 구조로 정렬된다. 이에 따라, 층간 연결체들(371, 372)은 상기 복수의 중간면들 내의 2개의 상이한 층들에서 랜딩 영역들에 연결된다. 상기 계단 구조는 상기 메모리 셀들의 낸드(NAND) 스트링들의 어레이를 위한 영역 및 주변 회로들을 위한 영역의 경계 부근의 워드 라인 디코더 영역 내에 형성될 수 있다.
도 3에 도시한 실시예에 있어서, 상기 메모리 장치는 상기 도전성 스트립들의 바닥면(GSL) 내의 접지 선택 라인들의 세트들을 연결하는 연결 요소(363)와 같은 연결 요소들과 상기 바닥면 내의 상기 연결 요소들 내의 랜딩 영역들에 연결되는 층간 연결체(373)와 같은 층간 도전체들을 포함하며, 상기 층간 도전체들은 상기 중간면들(WLs) 내의 상기 연결 요소 내의 개구들을 통해 연장된다. 상기 랜딩 영역들은 층간 연결체(373)와 같은 층간 도전체의 바닥 표면들과 연결 요소(363)와 같은 연결 요소들의 상부 표면들 사이의 계면 영역들에 존재한다.
도 4는 도 3의 개략적인 3차원 도면의 상면도에 대응되는 개략적인 레이아웃이다. 도 4에 나타낸 실시예에 있어서, 상기 비트 라인 구조물들 내의 연결 요소들(431 내지 438)과 상기 적어도 하나의 기준 라인 구조물 내의 적어도 연결 요소(440)의 그룹(430)은 상기 중간면들(WL) 내의 워드 라인들의 제1 세트(410)와 상기 중간면들(WL) 내의 워드 라인들의 제2 인접하는 세트(420) 상부에 직교하여 정렬된다. 상기 비트 라인 구조들 내의 연결 요소들(431 내지 438)은 비트 라인들로 기능한다. 상기 적어도 하나의 기준 라인 구조 내의 상기 연결 요소(440)는 소스 라인으로 작용한다. 도 4에 나타낸 실시예에 있어서, 비트 라인 콘택들(451)은 상기 비트 라인 구조물들 내의 연결 요소들(431 내지 438)을 상기 제1 상부의 라인들(예를 들면, 도 2의 참조 부호 281 내지 288)에 직접 연결한다. 소스 라인 콘택들(455)은 상기 적어도 하나의 기준 라인 구조물 내의 연결 요소(440)를 상기 제1 상부의 층(예를 들면, 도 2의 참조 부호 290)에 직접 연결한다. 비트 라인 콘택들과 소스 라인 콘택들의 위치들은 일 실시예로서의 예시이다. 워드 라인들에 대한 비트 라인 콘택들과 소스 라인 콘택들의 실제의 물리적인 레이아웃들은 보다 나은 식각 노출을 위해 보다 규칙적인 레이아웃들을 제공할 수 있는 주기적 또는 비주기적이 될 수 있다.
상기 그룹(430)은 상기 중간면들(WL) 내의 워드 라인들(411 내지 416)의 제1 세트(410)와 상기 중간면들(WL) 내의 워드 라인들(421 내지 426)의 제2 인접하는 세트(420)를 포함한다. 상기 제1 세트(410)의 숫자들은 연결 요소에 의해 함께 결합되어, 그 상부에서 층간 연결체들(471 내지 474)의 각각의 하나들이 랜딩 영역들에 접촉되는 패드를 제공한다. 이와 유사하게, 상기 제2 세트(420)의 숫자들은 연결 요소에 의해 함께 결합되어, 그 상부에서 상기 층간 연결체들(491 내지 494)의 각각의 하나들이 랜딩 영역들에 접촉되는 패드를 제공한다.
상기 제1 세트(410)를 위한 층간 연결체들(471 내지 474)은 상기 그룹(430) 내의 비트 라인들에 대해 평행한 상기 그룹(430)의 측부 상에 정렬된다. 상기 제2 세트(420)를 위한 층간 연결체들(491 내지 494)은 상기 그룹(430)의 동일한 측부 상에 정렬된다. 상기 제1 세트(410) 및 상기 제2 세트(420)에 대응되는 도전성 스트립들의 상면 내의 스트링 선택 라인들은 상기 층간 도전체들의 측부에 대향하는 상기 그룹(430)의 측부로부터 스트링 선택 라인 디코딩 회로들(도시되지 않음)에 연결된다.
연결 요소들(460)은 메모리 셀들의 블록을 위해 단일 패터닝된 워드 라인 구조 내의 상기 제1 세트(410) 내의 워드 라인들을 연결한다. 층간 연결체들(471 내지 474)은 상기 연결 요소들(460) 내의 랜딩 영역들에 연결되고, 상기 워드 라인 디코딩 회로들(도시되지 않음)에 연결된다. 이와 유사하게, 연결 요소(480)는 상기 제2 세트(420) 내의 워드 라인들을 연결한다. 층간 연결체들(491 내지 494)은 상기 연결 요소(480) 내의 랜딩 영역들에 연결되고, 상기 워드 라인 디코딩 회로들에 연결된다. 상기 랜딩 영역들은 상기 층간 도전체들의 바닥 표면들과 상기 연결 요소들의 상부 표면들 사이의 계면 영역들에 존재한다.
도 3에 대해 여기서 설명하는 바와 같이, 상기 복수의 중간면들 내의 워드 라인들의 세트들을 위한 층간 연결체들은 계단 구조 내의 상기 패드들(예를 들면, 연결 요소들(460, 480))에 접촉되도록 정렬된다. 이에 따라, 층간 연결체들(471 내지 474)은 상기 복수의 중간면들 내의 4개의 상이한 층들에서 랜딩 영역들에 연결될 수 있으며, 층간 연결체들(491 내지 494)은 동일한 위치에서 또는 상기 복수의 중간면들 내의 4개의 다른 층들의 다른 하나들에서 랜딩 영역들에 연결될 수 있다.
비록 도 4에 예시한 바와 같이, 상기 제1 세트(410)와 상기 제2 세트(420)가 각기 6개의 워드 라인들을 포함하지만, 보다 많은 워드 라인들이 각 세트에 존재할 수 있다. 예를 들면, 상기 제1 세트(410)와 상기 제2 세트(420)는 각기 8개, 16개 또는 32개의 워드 라인들을 포함할 수 있다. 이와 유사하게, 비록 상기 적어도 하나의 기준 라인 구조 내의 상기 연결 요소(440)의 각 측부에 4개의 비트 라인들이 도시되지만, 상기 연결 요소(440)의 각 측부 상에 보다 많은 비트 라인들이 존재할 수 있다. 예를 들면, 상기 연결 요소(440)의 각 측부 상에 8개 내지 16개의 비트 라인들이 존재할 수 있다.
도 4에 도시한 회로 레이아웃은 수평 및 수직 방향들로 반복될 수 있다.
도 5는 선택적인 개략적 레이아웃이다. 도 4를 위한 설명은 대체로 도 5에 대해서도 적용될 수 있다. 도 5에 도시한 실시예에 있어서, 상기 비트 라인 구조 내의 연결 요소들(531 내지 538)의 그룹(530)과 상기 적어도 하나의 기준 라인 구조 내의 적어도 연결 요소(540)는 상기 중간면들(WL) 내의 워드 라인들(511 내지 516)의 제1 세트(510) 및 상기 중간면들(WL) 내의 워드 라인들(521 내지 526)의 제2 인접하는 세트(520) 상부에 직교하여 정렬된다. 상기 비트 라인 구조들 내의 연결 요소들(531 내지 538)은 비트 라인들로 기능한다. 상기 적어도 하나의 기준 라인 구조 내의 연결 요소(540)는 소스 라인으로 작용한다.
상기 제1 세트(510)를 위한 층간 연결체들(571 내지 574)은 상기 연결 요소(560) 내의 상기 그룹(530)의 일 측부 상에 정렬된다. 상기 제2 세트(520)를 위한 층간 연결체들(591 내지 594)은 상기 연결 요소(580) 내의 그룹(530)의 다른 대향하는 측부 상에 정렬된다.
상기 제1 세트(510)에 대응되는 도전성 스트립들의 상면 내의 스트링 선택 라인들은 상기 워드 라인들의 제2 세트(520)를 위한 상기 층간 연결체들의 측부에서 상기 그룹(530)의 동일한 측부로부터 상기 스트링 선택 라인 디코딩 회로들에 연결된다. 상기 제2 세트(520)에 대응되는 도전성 스트립들의 상면 내의 스트링 선택 라인들은 상기 워드 라인들의 제1 세트(510)를 위한 상기 층간 연결체들의 측부에서 상기 그룹(530)의 동일한 측부로부터 상기 스트링 선택 라인 디코딩 회로들에 연결된다.
도 5에 예시한 선택적인 레이아웃은 상기 워드 라인 디코딩 회로들 및 스트링 선택 라인 디코딩 회로들을 위한 보다 큰 처리 윈도우를 제공하며, 상기 워드 라인 방향으로 거울상의 이미지로 반복될 수 있고, 이에 따라 상기 연결 요소들은 매 다른 세트 내에 만들어지고 인접하는 워드 라인 구조물들을 위해 도시한 바와 같이 오프셋(offset) 유형으로 정렬되는 연결 요소들에 대한 콘택들과 함께 그룹들 사이에 공유될 수 있다.
도 6은 측벽 워드 라인 실리사이드 형성물을 나타내는 개략적인 레이아웃이다. 측벽 워드 라인 실리사이드 형성물들은 상기 워드 라인 구조물들의 저항을 감소시킬 수 있고, 이에 따라 큰 어레이에 대하여 워드 라인 RC 지연을 감소시킬 수 있다. 상기 메모리 장치는 상기 중간면들(WLs) 내의 워드 라인들의 세트들과 상기 연결 요소들 내의 랜딩 영역들에 결합되는 층간 연결체들을 연결하는 연결 요소들을 포함하는 블록들을 구비할 수 있고, 인접하는 블록들 내의 상기 워드 라인들의 단부들은 상기 연결 요소들을 경유하여 연결되며, 상기 연결 요소들은 하부의 중간면들 연장 부위 내의 랜딩 영역들에 연결되는 층간 절연체들이 통과하는 개구들을 포함한다. 상기 메모리 장치는 상기 인접하는 블록들 내의 워드 라인들에 대해 평행한 인접하는 블록들의 적어도 일 측부에 배치되는 측벽 실리사이드 형성물들을 더 포함할 수 있다.
도 6에 도시한 실시예에 있어서, 상기 메모리 장치는 상기 중간면들(WLs) 내의 워드 라인들(610)의 세트를 연결하는 연결 요소(660)를 포함하는 인접하는 블록들(615, 671) 및 상기 연결 요소(660) 내의 랜딩 영역들에 연결되는 층간 연결체들(671 내지 674)을 구비한다. 인접하는 블록들(615, 617) 내의 워드 라인들의 단부들은 상기 연결 요소(660)를 통해 연결된다.
상기 메모리 장치는 또한 상기 중간면들(WLs) 내의 워드 라인들(620)의 세트를 연결하는 연결 요소(680)를 포함하는 인접하는 블록들(625, 627) 및 상기 연결 요소(680) 내의 랜딩 영역들에 연결되는 층간 연결체들(691 내지 694)을 포함한다. 인접하는 블록들(625, 627) 내의 워드 라인들의 단부들은 상기 연결 요소(680)를 경유하여 연결된다.
상기 연결 요소들은 하부의 중간면들 연장 부위 내의 랜딩 영역들에 연결되는 층간 연결체들이 통과하는 개구들을 포함한다. 도 3에 나타낸 실시예에 있어서, 연결 요소들(361, 362)은 각기 하부의 중간면들 연장 부위 내의 랜딩 영역들에 연결되는 층간 연결체들(372, 373)이 통과하는 개구들을 포함한다.
이러한 실시예에서 연결 요소(660)를 포함하는 워드 라인 구조물은 최외곽의 도전성 스트립들(611, 613)의 측부 상에 배치되는 측벽 실리사이드 형성물들(602, 604)을 포함한다. 또한, 이러한 실시예에서 연결 요소(680)를 포함하는 워드 라인 구조물은 최외곽의 도전성 스트립들(621, 623)의 측부 상에 배치되는 측벽 실리사이드 형성물들(606, 608)을 포함한다. 상기 실리사이드 형성물들은 대규모 어레이 내에 워드 라인 전압들의 분배를 위하여 상기 워드 라인 구조물들의 도전성을 향상시킬 수 있다.
도 6의 영역(609)은 도 7의 개략적인 3차원 도면을 참조하여 보다 상세하게 이해될 수 있다.
도 7은 도 6의 영역(609)에 대응되는 이중-게이트 수직 채널 구조 내의 측벽 워드 라인 실리사이드 형성물을 예시하는 개략적인 3차원 사시도이다. 워드 라인들의 2개 층들이 예시되어 있다. 상기 2개 층들의 제1 층은 워드 라인(722)과 워드 라인(752)을 포함한다. 상기 2개 층들의 제2 층은 워드 라인(724)과 워드 라인(754)을 포함한다. 상기 4개의 워드 라인들은 워드 라인들의 세트(예를 들면, 도 6의 참조 부호 610)가 된다. 워드 라인들(722, 724)은 워드 라인들(610)의 세트 내에 있다. 워드 라인들(752, 754)은 도 6의 최외곽의 도전성 스트립들(611, 613)에 대응되며, 상기 워드 라인들(610)의 세트의 측부 상의 이들의 측벽들 상에 각기 측벽 실리사이드 형성물들(762, 764)을 가진다.
도 7에 도시한 실시예에 있어서, ONO(산화물-질화물-산화물) 물질들과 같은 유전 전하 저장층들(710, 730)이 전하 저장 구조물들을 형성하기 위하여 상기 워드 라인(722)과 워드 라인(724)의 대향하는 측벽들 상에 형성된다. 유전 전하 저장층들(740)은 측벽 실리사이드 형성물들을 갖는 워드 라인들의 측벽에 대향하는 상기 워드 라인(752)과 워드 라인(754)의 측벽 상에 형성될 수 있다. 워드 라인들은 다른 워드 라인들로부터 상부 또는 하부에 절연 산화물 물질들(770)에 의해 분리된다.
다른 선택적인 실시예에 있어서, 도 33에 예시한 바와 같이, 상기 메모리 장치는 상기 복수의 도전성 스트립들의 스택들 내에 인접하는 스택들의 쌍들을 포함할 수 있으며, 다층 유전체 전하 저장 구조물을 포함할 수 있는 메모리 층(2990)이 상기 중간면들(WLs) 내의 참조 부호 3131 및 3133과 같은 도전성 스트립들의 제1 측부 및 상기 복수의 비트 라인 구조물들 내의 참조 부호 2791과 같은 스택간 반도체 몸체 요소들의 측부 표면들 사이의 크로스-포인트들에서 계면 영역들 내에 배치된다. 상기 메모리 장치는 상기 인접하는 스택들의 쌍들 내의 도전성 스트립들의 중간면들(WLs) 내의 제1 측부에 대향하는 참조 부호 3131 및 3133과 같은 도전성 스트립들의 제2 측부 상의 측부 표면들 상에 배치되는 참조 부호 3132 및 3134와 같은 측벽 실리사이드 형성물들을 더 포함할 수 있다.
상기 측벽 실리사이드 형성물들은 상기 도전성 스트립들의 중간면들(WLs) 내의 상기 워드 라인들에 평행하고, 상기 복수의 비트 라인 구조물들 내의 상기 스택간 반도체 몸체 요소들에 직교한다. 선택적인 실시예의 상세한 설명은 도 25 내지 도 33과 관련하여 제공된다.
도 8은 수직 채널 구조를 나타내는 개략적인 3차원 도면이다. 도 8에 나타낸 실시예에 있어서, 이중-게이트 수직 채널 구조는 각각의 수평 게이트들(812, 814) 및 수직 채널(820)의 측부 표면들 사이에 전하 저장 구조물들(832, 834)로서 정렬되는 유전층들을 포함한다.
전류 흐름은 수직 채널(820)을 통한 화살표(840)에 의해 나타낸 바와 같이 수직하다. 게이트들(812, 814)은 상기 스택들 내의 상기 중간면들(WLs) 내의 도전성 스트립들의 부분들이다. 상기 도전성 스트립들은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 탄화 실리콘(SiC), 질화 티타늄(TiN), 질화 탄탈륨(TaN), 텅스텐(W) 및 백금(Pt)과 같은 도핑된 반도체들, 금속들 및 도전성 화합물들을 포함하는 다양한 물질들을 포함할 수 있다. 수직 채널(820)은 상기 메모리 장치 내의 비트 라인 구조물의 일부이며, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 실리콘 탄화물(SiC) 및 그래핀(graphene)과 같은 물질들인, 상기 메모리 셀들을 위한 채널들로서 기능하도록 조절된 반도체 물질들을 포함한다. 전하 저장 구조들(832, 834)을 포함하는 상기 메모리 장치 내의 전하 저장 구조들은 ONOS, BE-SONOS, TANOS 및 MA BE-SONOS로 해당 기술 분야에서 알려진 플래시 메모리 기술들로부터 알려진 다층 유전체 전하 트래핑 구조물들을 포함할 수 있다.
도 9는 본 발명의 실시예에 따른 집적 회로의 간략화된 블록도이다. 도 9에 나타낸 실시예에 있어서, 상기 집적 회로(975)는, 여기서 설명하는 바와 같이, 집적 회로 기판 상에 소스 라인 구조물들 및 워드 라인 구조물들 상의 실리사이드 형성물들의 하나 또는 모두를 갖도록 구현된 이중-게이트 수직 채널 메모리 어레이(DGVC)(960)를 포함한다. 로우 디코더(row decoder)(961)는 복수의 워드 라인들(962)에 연결되며, 상기 메모리 어레이(960) 내의 로우들(rows)을 따라 정렬된다. 칼럼 디코더(column decoder)(963)는 복수의 비트 라인들(964)(또는 전술한 바와 같은 SSL 라인들)에 연결되고, 상기 메모리 어레이(960) 내의 메모리 셀들로부터 데이터를 독취하고 프로그래밍하기 위하여 상기 메모리 어레이(960) 내의 칼럼들(columns)을 따라 정렬된다. 플레인 디코더(plane decoder)(958)는 SSL 라인들(959)(또는 상술한 바와 같이 비트 라인들) 상의 상기 메모리 어레이(960) 내의 복수의 평면들에 연결된다. 어드레스들(addresses)은 버스(965) 상에서 칼럼 디코더(963), 로우 디코더(961) 및 플레인 디코더(958)에 공급된다. 블록(966) 내의 감지 증폭기들(sense amplifiers) 및 데이터 입력 구조들(data-in structures)은 이러한 예에서 데이터 버스(967)를 통해 상기 칼럼 디코더(963)에 연결된다. 데이터는 상기 집적 회로(975) 상의 입력/출력 포트들로부터 또는 상기 집적 회로(975)의 내부 혹은 외부의 다른 데이터 소스들로부터 상기 데이터-입력 라인(971)을 경유하여 블록(966) 내의 데이터 입력 구조들로 제공된다. 예시된 실시예에 있어서, 범용 프로세서 또는 특정한 목적의 응용 회로망 혹은 프로그램 가능한 저항 셀 어레이에 의해 지지되는 시스템-온-칩(system-on-chip) 기능성을 제공하는 모듈들의 조합과 같은 다른 회로망(974)이 상기 집적 회로 상에 포함된다. 데이터는 블록(966) 내의 감지 증폭기들로부터 상기 데이터 출력 라인(972)을 경유하여 상기 집적 회로(975) 상의 입력/출력 포트들 또는 상기 집적 회로(975)의 내부 또는 외부의 다른 데이터 수신처들로 제공된다.
이러한 예에서 바이어스 정렬 상태 기계(bias arrangement state machine)(969)를 이용하여 구현되는 컨트롤러(controller)는 독취 및 프로그램 전압들과 같은 블록(968) 내의 전압 공급이나 공급들을 통해 생성되거나 제공되는 바이어스 정렬 공급 전압의 적용을 조절한다. 상기 컨트롤러는 해당 기술 분야에서 알려진 바와 같이 특정한 목적의 로직 회로망을 사용하여 구현될 수 있다. 다른 선택적인 실시예들에 있어서, 상기 컨트롤러는 동일한 집적 회로 상에 구현될 수 있는 범용 프로세서를 포함할 수 있으며, 이는 상기 장치의 동작들을 제어하도록 컴퓨터 프로그램을 실행한다. 또 다른 실시예들에 있어서, 특정한 목적의 로직 회로망과 범용 프로세서의 조합이 상기 컨트롤러의 구현을 위해 활용될 수 있다.
도 10은 메모리 장치를 제조하기 위한 방법을 나타내는 흐름도이다. 상기 방법은 도 1의 경우와 같은 구조를 갖는 3차원 메모리 블록들의 형성을 위하여 기판 상의 영역들을 확인하는 단계를 포함한다. 각각의 영역을 위하여, 상기 방법은 상기 기판 내에 보조 게이트 웰들을 구현하여 또는 상기 기판 상의 도전성 물질을 패터닝하여 보조 게이트 도전체들을 형성하는 단계를 포함한다. 상기 보조 게이트 도전체들 상부에, 실리콘 산화물과 같은 보조 게이트 유전체의 층이 형성된다(블록 1009). 상기 절연층 상부에서, 상기 공정은 절연 물질에 의해 분리되는 복수의 제1 도전물질의 층들을 형성하는 단계(블록 1010)와 복수의 도전성 스트립들의 스택들을 정의하도록 상기 복수의 층들을 식각하는 단계(블록 1020)를 포함한다. 상기 스택들은 적어도 도전성 스트립들의 바닥면(GSL), 도전성 스트립들의 복수의 중간면들(WLs) 및 도전성 스트립들의 상면(SSLs)을 포함한다.
상기 방법은 상기 복수의 스택들 내의 도전성 스트립들의 측부 표면들 상에 메모리 층을 형성하는 단계를 포함한다(블록 1030). 상기 메모리 층은 상기 복수의 도전성 스트립들의 측부 표면들에 접촉된다. 상기 방법은 상기 복수의 스택들 상의 상기 메모리 층 상부에 상기 메모리 층에 대해 컨포멀한 표면을 갖는 제2 도전성 물질의 층을 형성하는 단계를 포함한다(블록 1040).
상기 방법은 상기 스택들 상부에 직교하여 정렬되고, 상기 스택들에 대해 컨포멀한 표면들을 갖는 복수의 비트 라인 구조물들을 정의하도록 상기 제2 도전성 물질의 층을 식각하는 단계를 포함한다(블록 1050). 상기 비트 라인 구조들은 상기 스택들 사이의 스택간 반도체 몸체 요소들 및 상기 스택들 상부의 스택간 반도체 몸체 요소들을 연결하는 연결 요소들을 포함한다.
상기 복수의 스택들 상부에 직교하여 정렬되는 적어도 하나의 기준 라인 구조물을 정의하도록 제2 도전성 물질의 층을 식각하는 단계(블록 1050)가 또한 이러한 예에서 이용된다. 상기 기준 라인 구조물은 공통 소스 도전성 물질의 층과 전기적으로 연통되는 상기 스택들 사이의 스택간 수직 도전성 요소들을 포함한다. 또한, 상기 기준 라인 구조물은 상기 스택들 상부의 상기 스택간 수직 도전성 요소들을 연결하는 연결 요소들을 포함할 수 있다. 상기 제2 도전성 물질의 층을 식각하는 단계는 상기 보조 게이트 유전체의 층 상부의 레벨에서 정지되어, 상기 레벨 아래의 상기 제2 도전성 물질의 층의 부분들이 기준 도전체를 형성하도록 남게 된다. 상기 기준 도전체는 상기 기준 라인 구조물로부터 상기 비트 라인 구조물들까지 전기적인 연통이 가능하도록 상기 기준 라인 구조물과 상기 비트 라인 구조물들에 연결된다(블록 1050).
상기 비트 라인 구조들을 형성하는 결과로서, 메모리 셀들이 상기 스택들 내의 상기 복수의 중간면들(WLs) 내의 도전성 스트립들과 상기 복수의 비트 라인 구조물들의 스택간 반도체 몸체 요소들의 측부 표면들 사이의 크로스-포인트들에서 계면 영역들 내에 형성된다. 또한, 스트링 선택 스위치들은 상기 상면의 도전성 스트립들(SSLs)을 갖는 계면 영역들에 배치되며, 기준 선택 스위치들은 상기 바닥면의 도전성 스트립들(GSL)을 갖는 계면 영역들에 배치된다. 상기 메모리 층은 상기 스트링 선택 스위치들 및 기준 선택 스위치들을 위한 상기 게이트 유전층들로서 기능할 수 있는 유전층들을 포함할 수 있다.
일 실시예에 있어서, 상기 방법은 상기 복수의 비트 라인 구조물들 내의 상기 연결 부재들, 상기 기준 도전체와 상기 기준 연결체 및 상기 적어도 하나의 기준 라인 구조물 내의 연결 요소들 상에 제1 에너지 레벨로 N+ 도핑 물질을 주입하는 단계를 포함할 수 있다(블록 1060). 상기 방법은 상기 적어도 하나의 기준 라인 구조물의 스택간 수직 도전성 요소들 상에 제2 에너지 레벨로 N+ 도핑 물질을 주입하는 단계를 더 포함할 수 있으며(블록 1060), 상기 제2 에너지 레벨은 상기 제1 에너지 레벨 보다 높다.
상기 적어도 하나의 기준 라인 구조 내의 상기 스택간 수직 도전성 요소들은, 도 2에 예시한 바와 같이, 상기 비트 라인 구조물들 내의 상기 스택간 반도체 몸체 요소들 보다 큰 단면 면적을 가질 수 있다.
일 실시예에 있어서, 상기 방법에서 복수의 전성 스트립들의 스택들을 정의하도록 상기 복수의 층들을 식각하는 단계(블록 1020)는 디코딩 구조의 일부로서 상기 중간면들(WL) 내의 워드 라인들의 세트들을 연결하는 연결 요소들을 형성하는 단계를 포함할 수 있다. 상기 방법은 상기 연결 요소들 내에 개구들을 형성하는 단계와 상기 디코딩 구조의 다른 일부로서 상기 연결 요소들 내의 랜딩 영역들에 연결되는 층간 도전체들을 형성하는 단계를 더 포함하며, 하부의 중간면들 내의 랜딩 영역들에 연결되는 상기 층간 도전체들은 상기 연결 요소들 내의 상기 개구들을 통해 연장된다(블록 1070).
상기 방법에서 복수의 도전성 스트립들의 스택들을 정의하도록 상기 복수의 층들을 식각하는 단계(블록 1020)는 상기 바닥면 내의 접지 선택 라인들의 세트들을 연결하는 연결 요소들을 형성하는 단계를 더 포함할 수 있다. 상기 방법은 상기 바닥면의 상기 연결 요소들 내의 랜딩 영역들에 연결되는 층간 연결체들을 형성하는 단계를 더 포함하며, 상기 층간 연결체들은 상기 중간면들(WLs)의 상기 연결 요소들 내의 개구들을 통해 연장된다(블록 1070).
일 실시예에 있어서, 상기 비트 라인 구조물들의 비트 라인들 및 상기 적어도 하나의 기준 라인 구조물의 적어도 소스 라인의 그룹은 상기 중간면들(WL)의 워드 라인들의 제1 세트와 상기 중간면들(WL)의 워드 라인들의 인접하는 제2 세트 상부에 직교하게 정렬되고, 상기 제1 세트를 위한 층간 연결체들은 상기 그룹 내의 상기 비트 라인들에 평행한 상기 그룹의 측부 상에 정렬되며, 상기 제2 세트를 위한 층간 연결체들은 상기 그룹의 측부 상에 정렬된다.
다른 선택적인 실시예에 있어서, 상기 비트 라인 구조물들의 비트 라인들 및 상기 적어도 하나의 기준 라인 구조물의 적어도 소스 라인의 그룹은 상기 중간면들(WL)의 워드 라인들의 제1 세트와 상기 중간면들(WL)의 워드 라인들의 인접하는 제2 세트 상부에 직교하여 정렬되고, 상기 제1 세트를 위한 층간 연결체들은 상기 그룹 내의 상기 비트 라인들에 평행한 상기 그룹의 측부 상에 정렬되며, 상기 제2 세트를 위한 층간 연결체들은 상기 그룹의 대향하는 측부 상에 정렬된다.
일 실시예에 있어서, 상기 방법은 상기 중간면들(WLs) 내의 워드 라인들의 세트들을 연결하는 연결 요소들과 상기 연결 요소들 내의 랜딩 영역들에 연결되는 층간 연결체들을 포함하는 블록들을 형성하는 단계를 구비할 수 있으며, 인접하는 블록들 내의 워드 라인들의 단부들은 상기 연결 요소들을 경유해 연결되고, 상기 연결 요소들은 하부의 중간면들 연장 부위 내의 랜딩 영역들에 연결되는 층간 연결체들이 통과하는 개구들을 포함한다. 상기 방법은 상기 인접하는 블록들 내의 워드 라인들에 평행한 인접하는 블록들의 적어도 일 측부 상에 측벽 실리사이드 형성물들을 형성하는 단계를 더 포함할 수 있다.
선택적인 실시예에 있어서, 상기 방법은 상기 복수의 도전성 스트립들의 스택들 내의 인접하는 스택들의 쌍들을 형성하는 단계를 더 포함할 수 있으며, 전하 저장 구조물들이 상기 중간면들(WLs) 내의 워드 라인들의 제1 측부와 상기 복수의 비트 라인 구조물들 내의 스택간 반도체 몸체 요소들의 측부 표면들 사이의 크로스-포인트들에서 계면 영역들 내에 배치된다. 상기 방법은 인접하는 스택들의 쌍들 내의 도전성 스트립들의 중간면들(WLs)의 제1 측부에 대향하는 상기 워드 라인들의 제2 측부 상에 측벽 실리사이드 형성물들을 형성하는 단계를 더 포함할 수 있다.
상기 방법은, 감지 회로들에 연결되는 글로벌 비트 라인들을 포함하는, 상기 복수의 비트 라인 구조물들에 연결되는 제1 상부의 도전층을 형성하는 단계와 기준 전압 소스에 연결되는, 상기 적어도 하나의 기준 라인 구조물에 연결되는 제2 상부의 층을 형성하는 단계를 더 포함할 수 있다(블록 1080).
도 11 내지 도 18은 이중-게이트 수직 채널 구조를 위한 예시적인 공정 흐름을 나타낸다. 도 11은 집적 회로 기판(도시되지 않음) 상에 보조 게이트 도전체(1101)와 절연 물질의 층들(1105)에 의해 분리된 층들(1110, 1120, 1130, 1140)과 같은 복수의 제1 도전성 물질의 층들을 형성한 후의 공정 흐름을 단계를 예시한다.
도 12는 스택들(1210, 1211, 1212)을 포함하는 복수의 도전성 스트립들의 스택들을 정의하도록 상기 복수의 층들을 식각하고 상기 보조 게이트 도전체(1101)에서 정지한 후의 공정 흐름의 단계를 예시한다. 상기 스택들(1210, 1211, 1212)은 적어도 도전성 스트립들의 바닥면(GSL), 도전성 스트립들의 중간면들(WLs) 및 도전성 스트립들(SSLs)의 상면들을 포함한다. 상기 스택(1210)을 위해 도 12에 예시한 바와 같이, 상기 복수의 중간면들은 0부터 N-1까지 범위의 N개의 평면들을 포함할 수 있다. 비록 도시되지 않았지만, 상기 도전성 스트립들은 상기 스택들의 식각을 위해 사용되는 패턴들 내에 정의되는 패드들에 의해 연결된다. 상기 패드들은, 전술한 도 4 및 도 5의 경우들과 같이, 후속하는 단계들에서 연결 요소들을 형성하는 데 이용될 수 있다.
도 13은 상기 스택(1210)을 포함하는 상기 복수의 스택들 내의 도전성 스트립들의 측부들 상부 및 상에 메모리 층(1310)을 형성한 후의 공정 흐름의 단계를 예시한다. 상기 메모리 층(1310)은 상기 복수의 도전성 스트립들의 측부 표면들에 접촉된다. 상기 메모리 층(1310)은 전술한 바와 같이 다층의 전하 저장 구조물들을 포함할 수 있다.
도 14는 상기 스택(1210)을 포함하는 상기 복수의 스택들 상의 상기 메모리 층(1310) 상부에 상기 메모리 층(1310)에 대해 컨포멀한 표면을 갖는 제2 도전성 물질의 층(1410)을 형성한 후의 공정 흐름의 단계를 예시한다. 상기 제2 도전성 물질은 메모리 셀들의 수직 스트링들을 위한 채널 영역들로서 기능하도록 적어도 상기 스택들 사이의 영역들 내에 적용된 반도체를 포함한다.
도 15는 상기 제2 도전성 물질(1410)의 층의 패터닝 및 시기적절한 식각 후의 공정 흐름을 예시하며, 상기 스택들 사이의 상기 메모리 층(1310)에 도달하기 전에 정지하도록 시간이 조절되어 기준 도전체(예를 들면, 참조 부호 1560)가 각 스택 사이에 형성된다. 원하는 깊이에 트렌치들 내의 상기 제2 도전성 물질 내에 배치되는 식각 정지막의 이용을 포함하여 상기 기준 도전체를 형성하기 위하여 상기 식각을 정지하는 다른 공정들 역시 이용될 수 있다. 상기 식각의 패턴은 상기 스택(1210)을 포함하여 상기 복수의 스택들 상부에 직교하여 정렬되고 상기 스택들에 대해 컨포멀한 표면들을 갖는 복수의 비트 라인 구조물들(1520/1530)을 정의한다. 상기 비트 라인 구조들(1520/1530)은 상기 기준 도전체들(예를 들면, 참조 부호 1560)까지 연장되는 상기 스택들 사이의 스택간 반도체 몸체 요소들(1520)과 상기 반도체 몸체 요소들(1520)을 연결하는 상기 스택들 상부의 연결 요소들(1530)을 포함한다. 하부의 구조물들을 드러내기 위하여, 예시된 바는 상기 스택들 내의 상기 도전성 스트립들 사이에 상기 비트 라인 구조물들 사이의 영역들 내의 개구들을 나타낸다. 그러나, 이러한 개구들은 상기 스택들 내의 상기 스트립들 사이의 절연 물질로 채워질 것이다.
상기 제2 도전성 물질의 층을 식각하는 단계는 또한 상기 복수의 스택들 상부에 직교하여 정렬되는 적어도 하나의 기준 라인 구조물들(1540/1550)을 정의한다. 상기 기준 라인 구조물은 상기 스택들 사이의 상기 기준 도전체(예를 들면, 참조 부호 1560)까지 연장되는 스택간 수직 도전성 요소들(1540)과 상기 수직 도전성 요소들(1540)을 연결하는 상기 스택들 상부의 연결 요소들(1550)을 포함한다.
도 15는 상기 패터닝된 시기적절한 식각이 상기 기판 상의 상기 도전성 스트립들의 바닥면(GSL)과 상기 보조 게이트 구조물(1101) 사이에 배치되는 결과로서 남는 상기 기준 도전체(1560)를 예시한다.
상기 메모리 층(1310)은 상기 기준 도전체(1560) 및 상기 보조 게이트 도전체(1101) 사이의 보조 게이트로서 기능할 수 있다.
도 16은 상기 비트 라인 구조물들이 형성된 후의 공정 흐름의 단계를 예시하며, 상기 공정은, 상기 복수의 비트 라인 구조물들 내의 상기 연결 요소들(1530), 상기 비트 라인 구조물들 사이의 노출된 영역들 내의 상기 기준 도전체(1560) 및 상기 비트 라인 구조물들과 상기 기준 라인 구조물들 사이, 그리고 적어도 하나의 기준 라인 구조물 내의 상기 연결 요소들(1550) 상에 제1 에너지 레벨로 N+ 도핑 물질을 화살표(1610)에 의해 나타낸 방향으로 주입하는 단계를 포함한다. 상기 제1 에너지 레벨은 ㎠ 당 1E14 정도의 통상적인 주입량으로 30keV 보다 작을 수 있다.
상기 비트 라인 구조물들의 상기 스택간 반도체 몸체 요소들(1510)의 프로파일이 상기 기준 도전체(1560)에 대해 충분히 수직(거의 90도)할 경우, 상기 비트 라인 구조물들의 상기 스택간 반도체 몸체 요소들(1520)의 측벽들은 상기 제1 에너지 레벨로 N+ 도핑 물질의 최소한의 양을 수용하는 반면, 상기 N+ 도핑 물질의 대부분은 상기 기준 도전체(1560) 내로 주입되어 이에 따라 그 저항을 감소시킨다.
도 17은 도 16의 주입에 후속하는 공정 흐름의 단계를 예시하며, 상기 공정 흐름은 상기 적어도 하나의 기준 라인 구조물의 스택간 수직 도전성 요소들(1540) 상에 제2 에너지 레벨로 화살표(1710)에 의해 나타낸 방향으로 N+ 도핑 물질을 주입하는 추가적인 단계를 포함하고, 상기 제2 에너지 레벨은 상기 제1 에너지 레벨 보다 크다. 예를 들면, 상기 제2 에너지 레벨은 ㎠ 당 1E14 내지 1E15 정도의 통상적인 주입량으로 30keV 내지 50keV 정도가 될 수 있다. 주입 마스크(도시되지 않음)가 이러한 추가적인 주입 단계로부터 상기 비트 라인 구조물들과 상기 메모리 어레이의 다른 부분들을 보호하기 위해 사용될 수 있다. 이는 상기 기준 라인 구조물을 위해 상기 스택간 수직 도전성 요소들(1540)의 도전성을 향상시킬 수 있다.
상기 적어도 하나의 기준 라인 구조 내의 스택간 수직 도전성 요소들(1540)은, 도 2에 예시한 바와 같이, 상기 비트 라인 구조물들 내의 상기 스택간 반도체 몸체 요소들(1520) 보다 큰 단면 면적을 가질 수 있다.
도 18은 개별적인 SSL 라인들을 분리하고, 층간 연결체들(1871, 1872, 1873)을 위한 랜딩 영역들을 포함하는 상기 복수의 스택들 내의 상기 도전성 스트립들에 연결되는 연결 요소들(1861, 1862, 1863)을 형성하는 데 이용되는 계단 식각 공정에 후속하는 공정 흐름의 단계를 예시한다. 연결 요소들(1861, 1862, 1863)을 위해 사용되는 패드들은 상기 스택들이 패터닝되는 동일한 시간에 패터닝될 수 있다(도 12 참조).
일 실시예에 있어서, 도 4에 예시한 바와 같이, 상기 비트 라인 구조물들 내의 비트 라인들과 상기 적어도 하나의 기준 라인 구조물 내의 적어도 연결 요소(440)의 그룹(430)은 상기 중간면들(WL) 내의 워드 라인들의 제1 세트(410) 및 상기 중간면들(WL) 내의 워드 라인들의 제2 세트(420) 상부에 직교하게 정렬되며, 상기 제1 세트(410)를 위한 층간 연결체들(471 내지 474)은 상기 그룹(430) 내의 상기 비트 라인들에 평행한 상기 그룹(430)의 측부 상에 정렬되고, 상기 제2 세트(420)를 위한 층간 연결체들(491 내지 492)은 상기 그룹(430)의 동일한 측부 상에 정렬된다.
선택적인 실시예에 있어서, 도 5에 의해 예시되는 바와 같이, 상기 비트 라인 구조물들 내의 연결 요소들(531 내지 533)과 상기 적어도 하나의 기준 라인 구조물 내의 적어도 연결 요소(540)의 그룹(530)은 상기 중간면들(WL) 내의 워드 라인들의 제1 세트(510) 및 상기 중간면들(WL) 내의 워드 라인들의 제2 세트(520) 상부에 직교하게 정렬되고, 상기 제1 세트(510)를 위한 층간 연결체들(571 내지 574)은 상기 그룹(530) 내의 상기 비트 라인들에 평행한 상기 그룹(530)의 측부 상에 정렬되며, 상기 제2 세트(520)를 위한 층간 연결체들(591 내지 594)은 상기 그룹(530)의 대향하는 측부 상에 정렬된다.
일 실시예에 있어서, 상기 공정 흐름은, 상기 중간면들(WL) 내의 워드 라인들의 세트들을 연결하는 연결 요소들과 상기 연결 요소들 내의 랜딩 영역들에 연결되는 층간 연결체들을 포함하는 블록들을 형성하는 단계를 포함할 수 있으며, 인접하는 블록들 내의 워드 라인들의 단부들은 상기 연결 요소들을 통해 연결되고, 상기 연결 요소들은 하부의 중간면들 연장 부위 내의 랜딩 영역들에 연결되는 층간 연결체들이 통과하는 개구들을 포함한다. 상기 공정 흐름은 상기 인접하는 블록들 내의 워드 라인들에 평행한 인접하는 블록들의 적어도 일 측부 상에 측벽 실리사이드 형성물들을 형성하는 단계를 더 포함할 수 있다. 측벽 실리사이드 형성물들은 CoSix(코발트 실리사이드), TiSix(티타늄 실리사이드), 또는, 예를 들면 상기 워드 라인들의 세트들의 측벽들 상에 SAlicide(자기 정렬 실리사이드(self-aligned silicide)) 공정들을 이용하여 수득된 다른 실리사이드 화합물들이 될 수 있다.
도 19 내지 도 24는 수직 채널 구조 내의 측벽 실리사이드 형성물의 실시예를 위한 예시적인 공정 흐름을 나타낸다. 도 19는 워드 라인 분리 공정 후의 절연 물질(1905)에 의해 분리된 상기 중간면의 도전성 스트립들(1930, 1940, 1950, 1960)(WL0, WLN-1)을 포함하는 도 11의 경우와 같은 구조 내의 도전성 스트립들에 직교하는 단면도이다. 상기 분리 공정은 도전성 스트립들을 상기 중간면들(WL0, WLN-1)의 측벽들을 노출시키는 워드 라인들의 다중 세트들로 절단하는 패터닝된 식각이 될 수 있다. 도 19는 워드 라인들의 제1 세트(1910), 워드 라인들의 제2 세트(1920) 및 상기 두 세트들 사이의 공간(1915)을 예시하며, 개개의 워드 라인들이 형성된다.
비록 도 19 내지 도 24에 상기 도전성 스트립들(SSLs)의 상면과 상기 도전성 스트립들의 바닥면들(GSL)은 도시되지 않지만, 상기 공정 흐름은 상기 상면 내의 스트링 선택 라인들의 세트의 측부 상에 및 상기 바닥면의 접지 선택 라인들의 세트의 측부 상에 측벽 실리사이드 형성물을 형성하는 단계를 포함할 수 있다.
도 20은 상기 대향하는 측부들 상의 실리사이드 형성물을 방지하면서, 상기 도전성 스트립들(1930, 1940, 1950, 1960) 사이의 노출된 측부들 상에 실리사이드를 형성하는 과정 후의 상기 공정에서의 단계를 예시한다. 상기 실리사이드는 전이 금속층(2090)과 같은 얇은 실리사이드 전구체를 상기 워드 라인들의 두 세트들의 측벽들 상부에 증착하여 형성될 수 있다. 이후에, 상기 구조는, 상기 실리사이드 전구체가 상기 중간면들(WL0, WLN-1) 내의 상기 도전성 물질과 반응하여 상기 워드 라인들의 제1 세트(1910)를 위한 측벽 실리사이드 형성물들(1939, 1959) 및 상기 워드 라인들의 제2 세트(1920)를 위한 측벽 실리사이드 형성물들(1941, 1961)과 같은 저 저항 측벽 실리사이드 형성물들을 형성하도록 어닐(anneal)된다. 도 21에 도시한 바와 같이, 상기 측벽 실리사이드 형성물들(1939, 1959, 1941, 1961)을 형성하는 반응 후에, 잔류하거나 과잉의 전이 금속은 식각되어 제거된다.
도 22는 분할된 스트립들(1931, 1933, 1943, 1945, 1951, 1953, 1963, 1965)을 형성하는, 상기 도전성 스트립들(1930, 1940, 1950, 1960)을 분할하도록 상기 복수의 층들을 식각한 후의 상기 공정에서의 단계를 예시한다. 상기 분할된 스트립들은 상기 워드 라인들의 제1 세트(1910)를 위한 스택들(2210, 2220) 및 상기 워드 라인들의 제2 세트(1920)를 위한 스택들(2230, 2240)과 같은 복수의 도전성 스트립들의 스택들을 정의한다. 상기 스택들은 적어도 도전성 스트립들의 바닥면(GSL)(도시되지 않음), 복수의 도전성 스트립들의 중간면들(WLs), 그리고 도전성 스트립들(SSLs)의 상면(도시되지 않음)을 포함한다. 상기 복수의 중간면들은 0부터 N-1까지 범위의 N개의 면들을 포함할 수 있다.
도 23은 상기 측벽 실리사이드 형성물들(1939, 1959, 1941, 1961)에 의해 커버되지 않는 영역들 내에서 상기 복수의 스택들 내의 도전성 스트립들의 측부 표면들 상에 메모리 층(2390)을 형성한 후의 상기 공정에서의 단계를 예시한다. 상기 메모리 층(2390)은 상기 복수의 도전성 스트립들의 측면 표면들에 접촉된다.
도 24는 상기 복수의 스택들 상의 상기 메모리 층(2390) 상부에 상기 메모리 층(2390)에 컨포멀한 표면을 갖는 수직 스택간 반도체 몸체 요소(2490)를 형성하도록 제2 도전성 물질의 층을 형성한 후의 상기 공정에서의 단계를 예시한다. 상기 두 워드 라인들의 세트들 사이의 상기 공간(1915)은 상기 공정 흐름 내의 일부 위치에서 절연 물질(2480)로 채워진다. 이중-게이트 플래시 메모리 셀(영역(2395))은 상기 비트 라인 구조물의 상기 수직 스택간 반도체 몸체 요소(2490)와 상기 도전성 스트립들(1951, 1953)의 크로스-포인트와 다른 유사한 크로스-포인트들에서 3차원 메모리 어레이를 형성하도록 야기된다. 상기 공정 흐름은 이후에 도 15를 참조하여 설명한 바와 같이 상기 제2 도전성 물질의 층과 기타 부재들을 식각하도록 계속될 수 있다.
도 25 내지 도 33은 수직 채널 구조에서 측벽 실리사이드 형성물의 선택적인 실시예들을 위한 예시적인 공정 흐름을 나타낸다. 선택적인 실시예에 있어서, 전하 저장 구조들은 상기 중간면들(WLs) 내의 워드 라인들의 제1 측부와 상기 비트 라인구조물들 내의 스택간 반도체 몸체 요소들의 측부 표면들 사이의 크로스-포인트들에서의 계면 영역들 내에 증착되며, 측벽 실리사이드 형성물들은 인접하는 스택들의 쌍들 내의 도전성 스트립들의 중간면들(WLs)의 제1 측부에 대향하는 워드 라인들의 제2 측부의 측부 표면들 상에 배치된다. 도 25는 부분적으로 제조된 메모리 장치의 단면을 예시한다. 도 25에 나타낸 실시예에 있어서, 상기 메모리 장치는 기준 도전체 층(2501), 그리고 희생층들(2510, 2520, 2530, 2540)을 포함하는 절연 물질(2505)에 의해 분리된 복수의 희생층들을 포함한다.
도 26은 상기 복수의 희생층들을 식각하여 개구들(2691, 2692)을 형성함에 의해 인접하는 스택들의 복수의 쌍들을 정의하도록 상기 복수의 희생층들을 식각한 후의 상기 공정에서의 단계를 예시한다. 상기 개구들(2691, 2692)은 인접하는 스택들의 쌍들에 의해 공유되는 스택간 반도체 몸체 요소들을 형성하는 데 이용된다.
도 27은 상기 제2 도전 물질을 이용하고, 희생층들(2510, 2520, 2530, 2540)이 노출되고 인접하는 스택들의 쌍들이 분리되도록 상기 기준 도전체 층(2501)까지 연장되는 개구(2790)와 같은 개구들을 식각하여, 상기 개구들(2691, 2692) 내에 상기 스택간 반도체 몸체 요소들(2791, 2792)을 각기 형성한 후의 상기 공정에서의 단계를 예시한다.
도 28은 상기 개구들(2790)과 같은 개구들에 의해 노출된 희생층들(2510, 2520, 2530, 2540)을 제거한 후의 상기 공정에서의 단계를 예시한다. 이러한 식각 공정은 상기 스택간 반도체 몸체 요소로서 작용하는 상기 제2 도전성 물질에 부착되고 이들 사이에 개구들(예를 들면, 참조 부호 2801)을 갖는 상기 각각의 스택들 내에 절연 물질(2505)의 층들을 남긴다.
도 29는 상기 스택간 반도체 몸체 요소들(2791, 2792)의 측부 표면들 상의 메모리 층(2990)을 형성한 후의 상기 공정에서의 단계를 예시한다. 상기 메모리 층(2990)은, 예를 들면, SONOS, BE-SONOS, TANOS 및 MA BE-SONOS으로 알려진 플래시 메모리 기술들을 포함하는 플래시 메모리 기술들로부터 알려진 다층 유전 전하 저장 구조를 포함할 수 있다.
도 30은 상기 절연 물질의 층들(2505) 사이의 상기 희생층들의 제거에 의해 남겨진 상기 개구들을 채우며 상기 메모리 층(2990) 상부와 인접하는 스택들의 쌍들의 상부 및 사이에 제1 도전성 물질의 복수의 층들(3090)을 형성한 후의 상기 공정에서의 단계를 예시한다.
도 31은 적어도 도전성 스트립들(3111, 3113, 3115, 3117)의 바닥면(GSL), 도전성 스트립들(3121, 3123, 3125, 3127)의 중간면들(WLs) 및 도전성 스트립들(SSLs)(3141, 3143, 3145, 3147)의 상면을 포함하는 스택들을 정의하도록 상기 제1 도전성 물질의 층들(3090) 내의 과잉 물질을 제거하는, 상기 도전성 스트립들의 스택들 사이의 트렌치들(예를 들면, 참조 부호 3101)을 식각한 후의 상기 공정에서의 단계를 예시한다.
도 32는 상기 도전성 스트립들(3111, 3113, 3115 및 3117, 3121, 3123, 3125 및 3127, 3131, 3133, 3135 및 3137 및 3141, 3143, 3145, 그리고 3147)의 측벽들 상에 실리사이드를 형성하는 공정 후의 상기 공정에서의 단계를 예시하며, 상기 도전성 스트립들은 실리콘-함유 물질을 포함한다. 상기 실리사이드 공정은 전이 금속층(3290)과 같은 얇은 실리사이드 전구체를 인접하는 스택들의 쌍들의 측벽들 상부에 증착하는 단계를 포함한다. 상기 실리사이드 전구체는 이후에 상기 도전성 스트립들(3111, 3113, 3115 및 3117, 3121, 3123, 3125 및 3127, 3131, 3133, 3135 및 3137 및 3141, 3143, 3145, 그리고 3147) 내의 실리콘과 반응하고, 측벽 실리사이드 형성물들(3122, 3124, 3126 및 3128), 측벽 실리사이드 형성물들(3132, 3134, 3136 및 3138), 측벽 실리사이드 형성물들(3142, 3144, 3146 및 3148), 그리고 측벽 실리사이드 형성물들(3112, 3114, 3116 및 3118)과 같은 저 저항 측벽 실리사이드 형성물들을 형성하도록 어닐된다.
도 33은 임의의 과도한 실리사이드 전구체를 식각하여 제거한 후의 상기 공정에서의 단계를 예시한다. 상기 제조 공정은 전술한 바와 같이, 예를 들면, 이중-게이트 수직 채널 낸드(NAND) 스트링들을 갖는 3차원 메모리 어레이를 완성하도록 계속된다.
상술한 바에 있어서, 바람직한 실시예들과 예들을 통해 본 발명을 설명하였지만, 이러한 예들은 예시적인 것이며, 본 발명은 이에 한정되지 않는 점을 이해할 수 있을 것이다. 변형들과 조합들도 해당 기술 분야에서 통상의 지식을 가진 자에게는 자명할 것이며, 이러한 변형들과 조합들도 다음 특허 청구 범위의 범주와 본 발명의 사상에 포함됨을 이해할 수 있을 것이다.
100：메모리 장치 101：하부 게이트
120：스택간 반도체 몸체 요소 130：연결 요소
140：스택간 수직 도전성 요소 150： 연결 요소
160：기준 도전체 170：기준 선택 스위치
180：크로스 포인트 190：스트링 선택 스위치
211 내지 216：워드 라인 231 내지 234：비트 라인
235 내지 238：비트 라인 240：소스 라인
251：비트 라인 콘택 255：소스 라인 콘택
281 내지 288：제1 상부의 라인 290：제2 상부의 층
361, 362, 363：연결 요소 371, 372, 373：층간 연결체
410：워드 라인들의 제1 세트 411 내지 416：워드 라인
420：워드 라인들의 제2 세트 421 내지 426：워드 라인
431 내지 438：연결 요소 440：연결 요소
451：비트 라인 콘택 455：소스 라인 콘택
460：연결 요소 471 내지 467：층간 연결체들
480：연결 요소 491 내지 494：층간 연결체들
511 내지 516：워드 라인 521 내지 526：워드 라인
531 내지 538：연결 요소 540：연결 요소
560：연결 요소 571 내지 574：층간 연결체들
580：연결 요소 591 내지 594：층간 연결체들
602, 604：측벽 실리사이드 형성물
606, 608：측벽 실리사이드 형성물 610：워드 라인
611, 613：도전성 스트립들 615, 617：블록
620：워드 라인 621, 623：도전성 스트립들
625, 627：블록 660：연결 요소
671 내지 674：층간 연결체들 680：연결 요소
691 내지 694：층간 연결체들 710, 730, 740：유전 전하 저장층
722, 752：워드 라인 724, 754：워드 라인
762, 764：측벽 실리사이드 형성물 770：절연 산화물 물질
812, 814：수평 게이트 820：수직 채널
832, 834：전하 저장 구조물 958：플레인 디코더
960：수직 채널 메모리 어레이 961：로우 디코더
962：워드 라인 963：칼럼 디코더
964：비트 라인 965：버스
966：블록 968：블록
969：바이어스 정렬 상태 기계 975：집적 회로
1101：보조 게이트 도전체 1105：절연 물질의 층
1110, 1120, 1130, 1140：분리된 층 1210, 1211, 1212：스택
1310：메모리 층 1410：제2 도전성 물질의 층
1520：스택간 반도체 몸체 요소 1530：연결 요소
1540：스택간 수직 도전성 요소 1550：연결 요소
1560：기준 도전체 1861, 1862, 1863：연결 요소
1871, 1872, 1873：층간 연결체 1905：절연 물질
1915：공간
1930, 1940, 1950, 1960：도전성 스트립
1931, 1933, 1943, 1945, 1951, 1963, 1965：도전성 스트립
1939, 1959：측벽 실리사이드 형성물
1941, 1961：측벽 실리사이드 형성물
2090：금속층 2210, 2220：스택
2390：메모리 층 2480：절연 물질
2490：수직 스택간 반도체 몸체 요소 2501：기준 도전체층
2505：절연 물질 2510, 2520, 2530, 2540： 희생층
2691, 2692：개구 2790： 개구
2791, 2792：스택간 반도체 몸체 요소들 2990：메모리 층
3090：제1 도전성 물질의 층
3111, 3113, 3115, 3117：도전성 스트립
3112, 3114, 3116, 3118：측벽 실리사이드 형성물
3121, 3123, 3125, 3127：도전성 스트립 3131, 3133：도전성 스트립
3122, 3124, 3126, 3128：측벽 실리사이드 형성물
3132, 3134, 3136, 3138：측벽 실리사이드 형성물
3141, 3143, 3145, 3147：도전성 스트립 3290：금속층
120：스택간 반도체 몸체 요소 130：연결 요소
140：스택간 수직 도전성 요소 150： 연결 요소
160：기준 도전체 170：기준 선택 스위치
180：크로스 포인트 190：스트링 선택 스위치
211 내지 216：워드 라인 231 내지 234：비트 라인
235 내지 238：비트 라인 240：소스 라인
251：비트 라인 콘택 255：소스 라인 콘택
281 내지 288：제1 상부의 라인 290：제2 상부의 층
361, 362, 363：연결 요소 371, 372, 373：층간 연결체
410：워드 라인들의 제1 세트 411 내지 416：워드 라인
420：워드 라인들의 제2 세트 421 내지 426：워드 라인
431 내지 438：연결 요소 440：연결 요소
451：비트 라인 콘택 455：소스 라인 콘택
460：연결 요소 471 내지 467：층간 연결체들
480：연결 요소 491 내지 494：층간 연결체들
511 내지 516：워드 라인 521 내지 526：워드 라인
531 내지 538：연결 요소 540：연결 요소
560：연결 요소 571 내지 574：층간 연결체들
580：연결 요소 591 내지 594：층간 연결체들
602, 604：측벽 실리사이드 형성물
606, 608：측벽 실리사이드 형성물 610：워드 라인
611, 613：도전성 스트립들 615, 617：블록
620：워드 라인 621, 623：도전성 스트립들
625, 627：블록 660：연결 요소
671 내지 674：층간 연결체들 680：연결 요소
691 내지 694：층간 연결체들 710, 730, 740：유전 전하 저장층
722, 752：워드 라인 724, 754：워드 라인
762, 764：측벽 실리사이드 형성물 770：절연 산화물 물질
812, 814：수평 게이트 820：수직 채널
832, 834：전하 저장 구조물 958：플레인 디코더
960：수직 채널 메모리 어레이 961：로우 디코더
962：워드 라인 963：칼럼 디코더
964：비트 라인 965：버스
966：블록 968：블록
969：바이어스 정렬 상태 기계 975：집적 회로
1101：보조 게이트 도전체 1105：절연 물질의 층
1110, 1120, 1130, 1140：분리된 층 1210, 1211, 1212：스택
1310：메모리 층 1410：제2 도전성 물질의 층
1520：스택간 반도체 몸체 요소 1530：연결 요소
1540：스택간 수직 도전성 요소 1550：연결 요소
1560：기준 도전체 1861, 1862, 1863：연결 요소
1871, 1872, 1873：층간 연결체 1905：절연 물질
1915：공간
1930, 1940, 1950, 1960：도전성 스트립
1931, 1933, 1943, 1945, 1951, 1963, 1965：도전성 스트립
1939, 1959：측벽 실리사이드 형성물
1941, 1961：측벽 실리사이드 형성물
2090：금속층 2210, 2220：스택
2390：메모리 층 2480：절연 물질
2490：수직 스택간 반도체 몸체 요소 2501：기준 도전체층
2505：절연 물질 2510, 2520, 2530, 2540： 희생층
2691, 2692：개구 2790： 개구
2791, 2792：스택간 반도체 몸체 요소들 2990：메모리 층
3090：제1 도전성 물질의 층
3111, 3113, 3115, 3117：도전성 스트립
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3121, 3123, 3125, 3127：도전성 스트립 3131, 3133：도전성 스트립
3122, 3124, 3126, 3128：측벽 실리사이드 형성물
3132, 3134, 3136, 3138：측벽 실리사이드 형성물
3141, 3143, 3145, 3147：도전성 스트립 3290：금속층
Claims (34)
- 메모리 셀들의 낸드(NAND) 스트링들(strings)의 어레이를 포함하는 메모리 장치에 있어서,
집적 회로 기판;
절연 물질에 의해 분리되며, 적어도 도전성 스트립들(strips)의 바닥면(GSL), 도전성 스트립들의 복수의 중간면들(WLs) 및 도전성 스트립들(SSLs)의 상면을 포함하는 복수의 도전성 스트립들의 스택들(stacks);
상기 도전성 스트립들의 바닥면과 상기 집적 회로 기판 사이의 레벨 내에 배치되는 기준 도전체(CS);
상기 복수의 스택들 상부에 직교하여 정렬되고 상기 스택들에 대해 컨포멀(conformal)한 표면들을 가지며, 상기 기준 도전체에 연결되는 상기 스택들 사이의 스택간(inter-stack) 반도체 몸체 요소들 및 상기 스택간 반도체 몸체 요소들을 연결하는 상기 스택들 상부의 연결 요소들을 포함하는 복수의 비트 라인 구조물들;
상기 스택들 내의 상기 복수의 중간면들(WLs) 내의 상기 도전성 스트립들의 측부 표면들과 상기 복수의 비트 라인 구조물들의 상기 스택간 반도체 몸체 요소들 사이의 크로스-포인트들(cross-points)에서의 계면 영역들 내의 전하 저장 구조물들(charge storage structures);
상기 복수의 스택들 상부에 직교하여 정렬되고, 상기 기준 도전체에 연결되는 상기 스택들 사이의 스택간 수직 도전성 요소들 및 상기 스택간 수직 도전성 요소들을 연결하는 상기 스택들 상부의 연결 요소들을 포함하며, 상기 스택간 수직 도전성 요소들이 상기 스택간 반도체 몸체 요소들 보다 높은 도전성을 갖는 적어도 하나의 기준 라인 구조물(reference line structure); 및
상기 도전성 스트립들의 상면을 갖는 계면 영역들에서의 스트링 선택 스위치들 및 상기 도전성 스트립들의 바닥면을 갖는 계면 영역들에서의 기준 선택 스위치들을 구비하는 것을 특징으로 하는 메모리 장치. - 제 1 항에 있어서, 상기 복수의 비트 라인 구조들에 연결되며, 감지 회로들에 연결되는 복수의 글로벌(global) 비트 라인을 포함하는 제1 상부의 도전층을 구비하는 것을 특징으로 하는 메모리 장치.
- 제 1 항에 있어서, 상기 적어도 하나의 기준 라인 구조물에 연결되고, 기준 전압 소스에 연결되는 제2 상부의 도전층을 구비하는 것을 특징으로 하는 메모리 장치.
- 제 1 항에 있어서, 상기 기준 도전체는 N+ 도핑된 반도체 물질을 포함하고, 상기 적어도 하나의 기준 라인 구조물의 상기 연결 요소들은 N+ 도핑된 반도체 물질을 포함하는 것을 특징으로 하는 메모리 장치.
- 제 1 항에 있어서, 상기 적어도 하나의 기준 라인 구조물의 상기 스택간 수직 도전성 요소들은 N+ 도핑된 반도체 물질을 포함하는 것을 특징으로 하는 메모리 장치.
- 제 1 항에 있어서, 상기 적어도 하나의 기준 라인 구조물 내의 상기 스택간 수직 도전성 요소들은 상기 비트 라인 구조물들 내의 상기 스택간 반도체 몸체 요소들 보다 큰 단면 면적을 가지는 것을 특징으로 하는 메모리 장치.
- 제 1 항에 있어서,
상기 중간면들(WLs) 내의 워드 라인들의 세트들을 연결하는 연결 요소들; 및
상기 연결 요소들 내의 랜딩 영역들(landing areas)에 연결되는 층간 연결체들을 더 구비하며, 상기 연결 요소들은 하부의 중간면들 연장 부위 내의 랜딩 영역들에 연결되는 층간 도전체들이 통과하는 개구들을 포함하는 것을 특징으로 하는 메모리 장치. - 제 7 항에 있어서,
상기 바닥면(GSL) 내의 접지 선택 라인들의 세트들을 연결하는 연결 요소들; 및
상기 바닥면의 상기 연결 요소들 내의 랜딩 영역들에 연결되는 층간 연결체들을 더 구비하며, 상기 층간 연결체들은 상기 중간면들(WLs) 내의 상기 연결 요소들 내의 상기 개구들을 통해 연장되는 것을 특징으로 하는 메모리 장치. - 제 7 항에 있어서, 상기 비트 라인 구조물들 내의 연결 요소들과 상기 적어도 하나의 기준 라인 구조물 내의 적어도 연결 요소의 그룹은 상기 중간면들(WLs) 내의 워드 라인들의 제1 세트 및 상기 중간면들(WLs) 내의 워드 라인들의 제2 세트 상부에 직교하여 정렬되며, 상기 제2 세트는 상기 제1 세트에 인접하고, 상기 제1 세트를 위한 층간 연결체들은 상기 그룹 내의 비트 라인들에 평행한 상기 그룹의 측부 상에 정렬되고, 상기 제2 세트를 위한 층간 연결체들은 상기 그룹의 동일한 측부 상에 정렬되는 것을 특징으로 하는 메모리 장치.
- 제 7 항에 있어서, 상기 비트 라인 구조물들 내의 연결 요소들과 상기 적어도 하나의 기준 라인 구조 내의 적어도 연결 요소의 그룹은 상기 중간면들(WLs) 내의 워드 라인들의 제1 세트 및 상기 중간면들(WLs) 내의 워드 라인의 제2 세트 상부에 직교하여 정렬되며, 상기 제2 세트는 상기 제1 세트에 인접하고, 상기 제1 세트를 위한 층간 연결체들은 상기 그룹 내의 비트 라인들에 평행한 상기 그룹의 측부 상에 정렬되고, 상기 제2 세트를 위한 층간 연결체들은 상기 그룹의 대향하는 측부 상에 정렬되는 것을 특징으로 하는 메모리 장치.
- 제 1 항에 있어서,
상기 중간면들(WLs) 내의 워드 라인들의 세트들을 연결하는 연결 요소들 및
상기 연결 요소들 내의 랜딩 영역들에 연결되는 층간 연결체들을 포함하는 블록들을 더 구비하며, 인접하는 블록들 내의 상기 워드 라인들의 단부들은 상기 연결 요소들을 통해 연결되고, 상기 연결 요소들은 하부의 중간면들 연장 부위 내의 랜딩 영역들에 연결되는 층간 연결체들이 통과하는 개구들을 포함하며,
상기 인접하는 블록들 내의 워드 라인들에 평행한 인접하는 블록들의 적어도 일 측부 상에 배치되는 측벽 실리사이드 형성물들을 더 구비하는 것을 특징으로 하는 메모리 장치. - 제 1 항에 있어서,
상기 복수의 도전성 스트립들의 스택들 내의 인접하는 스택들의 쌍들을 더 구비하며, 전하 저장 구조물들이 상기 중간면들(WLs) 내의 워드 라인들과 상기 비트 라인 구조물들 내의 상기 스택간 반도체 몸체 요소들의 측부 표면들 사이의 크로스-포인트들에서의 계면 영역 내에 배치되고,
상기 인접하는 스택들의 쌍들 내의 상기 중간면들(WLs)의 도전성 스트립들의 제1 측부에 대향하는 상기 워드 라인들의 제2 측부의 측부 표면상에 배치되는 측벽 실리사이드 형성물들을 더 구비하는 것을 특징으로 하는 메모리 장치. - 메모리 장치의 제조 방법에 있어서,
집적 회로 기판 상에 절연 물질에 의해 분리되는 복수의 제1 도전성 물질의 층들을 형성하는 단계;
스택들이 적어도 도전성 스트립들의 바닥면(GSL), 도전성 스트립들의 중간면들(WLs) 및 도전성 스트립들(SSLs)의 상면을 포함하는 복수의 도전성 스트립들의 스택들을 정의하도록 상기 복수의 층들을 식각하는 단계;
상기 복수의 스택들 내의 도전성 스트립들의 측부 표면들 상에 상기 복수의 도전성 스트립들의 측부 표면들에 접촉하는 메모리 층을 형성하는 단계;
상기 복수의 스택들 상의 상기 메모리 층 상부에 상기 메모리 층에 컨포멀한 표면을 갖는 제2 도전성 물질의 층을 형성하는 단계; 및
복수의 비트 라인 구조물들, 적어도 하나의 기준 라인 구조물 및 기준 도전체(CS)를 정의하도록 상기 제2 도전성 물질의 층을 식각하는 단계를 포함하며,
상기 비트 라인 구조물들은 상기 복수의 스택들 상부에 직교하여 정렬되고, 상기 스택들에 컨포멀한 표면들을 가지며, 상기 기준 도전체에 전기적으로 연통되는 상기 스택들 사이의 스택간 반도체 몸체 요소들 및 상기 스택간 반도체 몸체 요소들을 연결하는 상기 스택들 상부의 연결 요소들을 구비하고,
상기 적어도 하나의 기준 도전체 구조물은 상기 복수의 스택들 상부에 직교하여 정렬되며, 상기 기준 도전체에 전기적으로 연통되는 상기 스택들 사이의 스택간 수직 도전성 요소들 및 상기 스택간 수직 도전성 요소들을 연결하는 상기 스택들 상부의 연결 요소들을 구비하고,
상기 기준 도전체(CS)는 상기 도전성 스트립들의 바닥면과 상기 집적 회로 기판 사이의 레벨 내에 배치되는 것을 특징으로 하는 방법. - 제 13 항에 있어서, 상기 복수의 비트 라인 구조물들 내의 상기 연결 요소들, 상기 기준 도전체 및 상기 적어도 하나의 기준 라인 구조물의 상기 연결 요소들 상에 제1 에너지 레벨로 N+ 도핑 물질을 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 13 항에 있어서, 상기 복수의 비트 라인 구조물들, 상기 기준 도전체 및 상기 적어도 하나의 기준 라인 구조물 내의 상기 연결 요소들 상에 제1 에너지 레벨로 N+ 도핑 물질을 주입하는 단계; 및
상기 적어도 하나의 기준 도전성 라인 구조물의 스택간 수직 도전성 요소들 상에 제2 에너지 레벨로 N+ 도핑 물질을 주입하는 단계를 포함하며,
상기 제2 에너지 레벨이 상기 제1 에너지 레벨 보다 큰 것을 특징으로 하는 방법. - 제 13 항에 있어서, 상기 적어도 하나의 기준 라인 구조물 내의 스택간 수직 도전성 요소들은 상기 비트 라인 구조물들 내의 상기 스택간 반도체 몸체 요소들 보다 큰 단면 면적을 가지는 것을 특징으로 하는 방법.
- 제 13 항에 있어서, 상기 복수의 층들을 식각하는 단계는 상기 중간면들(WLs) 내의 워드 라인들의 세트들을 연결하는 연결 요소들을 형성하는 단계를 구비하며,
상기 연결 요소들 내에 개구들을 형성하는 단계; 및
상기 연결 요소들 내의 랜딩 영역들에 연결되는 층간 연결체들을 형성하는 단계를 더 포함하고, 하부의 중간면들 내의 랜딩 영역들에 연결되는 상기 층간 연결체들은 상기 연결 요소들 내의 상기 개구들을 통해 연장되는 것을 특징으로 하는 방법. - 제 17 항에 있어서, 상기 복수의 층들을 식각하는 단계는 상기 바닥면(GSL) 내의 접지 선택 라인들의 세트들을 연결하는 연결 요소들을 형성하는 단계를 구비하고, 상기 바닥면 내의 상기 연결 요소들 내의 랜딩 영역들에 연결되는 층간 연결체들을 형성하는 단계를 더 포함하며, 상기 층간 연결체들은 상기 중간면들(WLs) 내의 상기 연결 요소들 내의 상기 개구들을 통해 연장되는 것을 특징으로 하는 방법.
- 제 17 항에 있어서, 상기 비트 라인 구조물 내의 연결 요소들과 상기 적어도 하나의 기준 라인 구조물 내의 적어도 연결 요소의 그룹은 상기 중간면들(WLs) 내의 워드 라인들의 제1 세트와 상기 중간면들(WLs) 내의 워드 라인들의 제2 세트 상부에 직교하여 정렬되며, 상기 제2 세트는 상기 제1 세트에 인접하고, 상기 제1 세트를 위한 층간 연결체들은 상기 그룹 내의 상기 비트 라인들에 평행한 상기 그룹의 측부 상에 정렬되고, 상기 제2 세트를 위한 층간 연결체들은 상기 그룹의 동일한 측부 상에 정렬되는 것을 특징으로 하는 방법.
- 제 17 항에 있어서, 상기 비트 라인 구조물들 내의 연결 요소들과 상기 적어도 하나의 기준 라인 구조물 내의 적어도 연결 요소의 그룹은 상기 중간면들(WLs) 내의 워드 라인들의 제1 세트와 상기 중간면들(WLs) 내의 워드 라인들의 제2 세트 상부에 직교하여 정렬되며, 상기 제2 세트는 상기 제1 세트에 인접하고, 상기 제1 세트를 위한 층간 연결체들은 상기 그룹 내의 상기 비트 라인들에 평행한 상기 그룹의 측부 상에 정렬되고, 상기 제2 세트를 위한 층간 연결체들은 상기 그룹의 대향하는 측부 상에 정렬되는 것을 특징으로 하는 방법.
- 제 13 항에 있어서,
상기 중간면들(WLs) 내의 워드 라인들의 세트들을 연결하는 연결 요소들과 상기 연결 요소들 내의 랜딩 영역들에 연결되는 층간 연결체들을 포함하는 블록들을 형성하는 단계를 더 포함하며, 인접하는 블록들 내의 워드 라인들의 단부들이 상기 연결 요소들을 통해 연결되고, 상기 연결 요소들은 하부의 중간면들 연장 부위 내의 랜딩 영역들에 연결되는 층간 연결체들이 통과하는 개구들을 구비하며,
상기 인접하는 블록들 내의 워드 라인들에 평행한 인접하는 블록들의 적어도 일 측부 상에 측벽 실리사이드 형성물들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법. - 제 13 항에 있어서,
상기 복수의 도전성 스트립들의 스택들 내의 인접하는 스택들의 쌍들을 형성하는 단계를 더 포함하며, 전하 저장 구조물들이 상기 중간면들(WLs) 내의 워드 라인들의 제1 측부와 상기 복수의 비트 라인 구조물들 내의 상기 스택간 반도체 몸체 요소들의 측부 표면들 사이의 크로스-포인트들에서의 계면 영역들 내에 배치되고,
상기 인접하는 스택들의 쌍들 내의 상기 도전성 스트립들의 중간면들(WLs) 내의 제1 측부에 대향하는 워드 라인들의 제2 측부의 측부 표면들 상에 측벽 실리사이드 형성물들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법. - 제 13 항에 있어서, 상기 복수의 비트 라인 구조물들에 연결되고, 감지 회로들에 연결되는 복수의 글로벌 비트 라인들을 구비하는 제1 상부의 도전층들을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 13 항에 있어서, 상기 적어도 하나의 기준 라인 구조물에 연결되고, 기준 전압 소스에 연결되는 제2 상부의 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 메모리 셀들의 낸드(NAND) 스트링들의 어레이를 포함하는 메모리 장치에 있어서,
집적 회로 기판;
절연 물질에 의해 분리되고, 적어도 도전성 스트립들의 바닥면(GSL), 도전성 스트립들의 중간면들(WLs) 및 도전성 스트립들(SSLs)의 상면들 포함하는 복수의 도전성 스트립들의 스택들;
상기 복수의 스택들 상부에 직교하여 정렬되고, 상기 스택들에 컨포멀한 표면들을 가지며, 상기 스택들 사이의 스택간 반도체 몸체 요소들 및 상기 스택간 반도체 몸체 요소들을 연결하는 상기 스택들 상부의 연결 요소들을 구비하는 복수의 비트 라인 구조물들;
상기 스택들 내의 상기 도전성 스트립들과 상기 복수의 비트 라인 구조물들의 스택간 반도체 몸체 요소들의 측부 표면들 사이의 크로스-포인트들에서의 계면 영역들 내의 전하 저장 구조물들;
상기 복수의 스택들 상부에 직교하여 정렬되고, 상기 스택들 사이의 스택간 수직 도전성 요소들 및 상기 스택간 수직 도전성 요소들을 연결하는 상기 스택들 상부의 연결 요소들을 구비하는 적어도 하나의 기준 라인 구조물; 및
상기 도전성 스트립들의 적어도 하나의 제2 측부에 대향하는 상기 스택들 내의 도전성 스트립들의 적어도 하나의 측부의 측부 표면들 상에 배치되는 측벽 실리사이드 형성물들을 포함하며, 상기 제2 측부의 측부 표면들 상에 상기 전하 저장 구조물들이 형성되는 것을 특징으로 하는 메모리 장치. - 제 25 항에 있어서,
상기 중간면들(WLs) 내의 워드 라인들의 세트들을 연결하는 연결 요소들 및 상기 연결 요소들 내의 랜딩 영역들에 연결되는 층간 연결체들을 구비하는 블록들을 더 포함하며, 인접하는 블록들 내의 워드 라인들의 단부들이 상기 연결 요소들을 통해 연결되고, 상기 연결 요소들은 하부의 중간면들 연장 부위 내의 랜딩 영역들에 연결되는 층간 연결체들이 통과하는 개구들을 구비하며,
상기 인접하는 블록들 내의 워드 라인들에 평행한 인접하는 블록들의 적어도일 측부 상에 배치되는 측벽 실리사이드 형성물들을 더 포함하는 것을 특징으로 하는 메모리 장치. - 제 25 항에 있어서,
상기 복수의 도전성 스트립들의 스택들 내의 인접하는 스택들의 쌍들을 더 포함하며, 전하 저장 구조물들이 상기 중간면들(WLs) 내의 워드 라인들의 제1 측부와 상기 복수의 비트 라인 구조물들 내의 스택간 반도체 몸체 요소들의 측부 표면들 사이의 크로스-포인트들에서의 계면 영역들 내에 배치되고,
상기 인접하는 스택들의 쌍들 내의 도전성 스트립들의 중간면들(WLs)의 제1 측부에 대향하는 워드 라인들의 제2 측부의 측부 표면들 상에 배치되는 측벽 실리사이드 형성물들을 더 포함하는 것을 특징으로 하는 메모리 장치. - 제 25 항에 있어서, 상기 비트 라인 구조물들 내의 연결 요소들과 상기 적어도 하나의 기준 라인 구조물 내의 적어도 연결 요소의 그룹은 상기 중간면들(WLs) 내의 워드 라인들의 제1 세트와 상기 중간면들(WLs) 내의 워드 라인들의 제2 세트 상부에 직교하여 정렬되며, 상기 제2 세트는 상기 제1 세트에 인접하고, 상기 제1 세트를 위한 층간 연결체들은 상기 그룹 내의 비트 라인들에 평행한 상기 그룹의 측부 상에 정렬되고, 상기 제2 세트를 위한 층간 연결체들은 상기 그룹의 동일한 측부 상에 정렬되는 것을 특징으로 하는 메모리 장치.
- 제 25 항에 있어서, 상기 비트 라인 구조물들 내의 연결 요소들과 상기 적어도 하나의 기준 라인 구조물 내의 적어도 연결 요소의 그룹은 상기 중간면들(WLs) 내의 워드 라인들의 제1 세트와 상기 중간면들(WLs) 내의 워드 라인들의 제2 세트 상부에 직교하여 정렬되며, 상기 제2 세트는 상기 제1 세트에 인접하고, 상기 제1 세트를 위한 층간 연결체들은 상기 그룹 내의 비트 라인들에 평행한 상기 그룹의 측부 상에 정렬되고, 상기 제2 세트를 위한 층간 연결체들은 상기 그룹의 대향하는 측부 상에 정렬되는 것을 특징으로 하는 메모리 장치.
- 메모리 장치의 제조 방법에 있어서,
집적 회로 기판 상에 절연 물질에 의해 분리되는 복수의 제1 도전성 물질의 층들을 형성하는 단계;
적어도 도전성 스트립들의 바닥면(GSL), 도전성 스트립들의 중간면들(WLs) 및 도전성 스트립들(SSLs)의 상면을 포함하는 복수의 도전성 스트립들의 스택들을 정의하도록 상기 복수의 층들을 식각하는 단계;
상기 복수의 스택들의 측부 표면들 상에, 상기 복수의 도전성 스트립들의 측부 표면들에 접촉되는 메모리 층을 형성하는 단계;
상기 복수의 스택들 상의 상기 메모리 층 상부에 상기 메모리 층에 컨포멀한 표면을 갖는 제2 도전성 물질의 층을 형성하는 단계;
복수의 비트라인 구조물들과 적어도 하나의 기준 라인 구조물을 정의하도록 상기 제2 도전성 물질의 층을 식각하는 단계를 포함하며,
상기 비트 라인 구조물들은 상기 복수의 스택들 상부에 직교하여 정렬되고 상기 스택들에 컨포멀한 표면들을 가지며, 상기 스택들 사이의 스택간 반도체 몸체 요소들 및 상기 스택간 반도체 몸체 요소들을 연결하는 상기 스택들 상부의 연결 요소들을 구비하고,
상기 적어도 하나의 기준 라인 구조물은 상기 복수의 스택들 상부에 직교하여 정렬되며, 상기 스택들 사이의 스택간 수직 도전성 요소들 및 상기 스택간 수직 도전성 요소들을 연결하는 상기 스택들 상부의 연결 요소들을 구비하며,
상기 도전성 스트립들의 적어도 하나의 제2 측부에 대향하는 상기 스택들 내의 도전성 스트립들의 적어도 하나의 측부 표면들 상에 측벽 실리사이드 형성물들을 형성하는 단계를 포함하고, 상기 메모리 층이 성기 제2 측부의 측부 표면들 상에 형성되는 것을 특징으로 하는 방법. - 제 30 항에 있어서,
상기 중간면들(WLs) 내의 워드 라인들의 세트들을 연결하는 연결 요소들 및 상기 연결 요소들에 연결되는 층간 연결체들을 구비하는 블록들을 형성하는 단계를 더 포함하며, 인접하는 블록들 내의 워드 라인들의 단부들이 상기 연결 요소들을 통해 연결되고, 상기 연결 요소들은 하부의 중간면들 연장 부위 내의 랜딩 영역들에 연결되는 층간 연결체들이 통과하는 개구들을 구비하며,
상기 인접하는 블록들 내의 워드 라인들에 평행한 인접하는 블록들의 적어도 하나의 측부 상에 측벽 실리사이드 형성물들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법. - 제 30 항에 있어서,
상기 복수의 도전성 스트립들의 스택들 내의 인접하는 스택들의 쌍들을 형성하는 단계를 더 포함하며, 전하 저장 구조물들이 상기 중간면들(WLs) 내의 워드 라인들의 제1 측부와 상기 복수의 비트 라인 구조물들 내의 상기 스택간 반도체 몸체 요소들의 측부 표면들 사이의 크로스-포인트들에서의 계면 영역들 내에 배치되고,
상기 인접하는 스택들의 쌍들 내의 도전성 스트립들의 중간면들(WLs) 내의 제1 측부에 대향하는 워드 라인들의 제2 측부의 측부 표면들 상에 측벽 실리사이드 형성물들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법. - 제 30 항에 있어서, 상기 비트 라인 구조물들 내의 연결 요소들과 상기 적어도 하나의 기준 라인 구조물들 내의 적어도 연결 요소의 그룹이 상기 중간면들(WLs) 내의 워드 라인들의 제1 세트와 상기 중간면들(WLs) 내의 워드 라인들의 제2 세트 상부에 직교하여 정렬되며, 상기 제2 세트는 상기 제1 세트에 인접하고, 상기 제1 세트를 위한 층간 연결체들은 상기 그룹 내의 비트 라인들에 평행한 상기 그룹의 측부 상에 정렬되고, 상기 제2 세트를 위한 층간 연결체들은 상기 그룹의 동일한 측부 상에 정렬되는 것을 특징으로 하는 방법.
- 제 30 항에 있어서, 상기 비트 라인 구조물들 내의 연결 요소들과 상기 적어도 하나의 기준 라인 구조물들 내의 적어도 연결 요소의 그룹이 상기 중간면들(WLs) 내의 워드 라인들의 제1 세트와 상기 중간면들(WLs) 내의 워드 라인들의 제2 세트 상부에 직교하여 정렬되며, 상기 제2 세트는 상기 제1 세트에 인접하고, 상기 제1 세트를 위한 층간 연결체들은 상기 그룹 내의 비트 라인들에 평행한 상기 그룹의 측부 상에 정렬되고, 상기 제2 세트를 위한 층간 연결체들은 상기 그룹의 대향하는 측부 상에 정렬되는 것을 특징으로 하는 방법.
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