JP7110531B1 - ３ｄ仮想グラウンドメモリおよび３ｄ仮想グラウンドメモリの製造方法 - Google Patents

３ｄ仮想グラウンドメモリおよび３ｄ仮想グラウンドメモリの製造方法 Download PDF

Info

Publication number
JP7110531B1
JP7110531B1 JP2021101523A JP2021101523A JP7110531B1 JP 7110531 B1 JP7110531 B1 JP 7110531B1 JP 2021101523 A JP2021101523 A JP 2021101523A JP 2021101523 A JP2021101523 A JP 2021101523A JP 7110531 B1 JP7110531 B1 JP 7110531B1
Authority
JP
Japan
Prior art keywords
conductive
insulating
pillars
layer
stack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021101523A
Other languages
English (en)
Other versions
JP2022163671A (ja
Inventor
ライ アー－クン
ルン シャン－ラン
Original Assignee
旺宏電子股▲ふん▼有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股▲ふん▼有限公司 filed Critical 旺宏電子股▲ふん▼有限公司
Application granted granted Critical
Publication of JP7110531B1 publication Critical patent/JP7110531B1/ja
Publication of JP2022163671A publication Critical patent/JP2022163671A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Vehicle Body Suspensions (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

【課題】３Ｄ ＡＮＤアーキテクチャ及び３Ｄ ＮＯＲアーキテクチャデバイスを含む３Ｄメモリの実装のための構造体及び製造方法を提供する。【解決手段】メモリデバイスが、垂直メモリ構造体内に実装され、垂直メモリ構造体は、交互の層の絶縁材料及びワードライン材料の積層体を備え、一連の交互の導電ピラー１０２‐１～１０２‐９及び絶縁ピラー１０１‐１～１０１‐８が積層体を通るように配置される。データストレージ構造体は、絶縁ピラーとワードライン材料の層との交点におけるワードライン材料の層の内表面に配置される。半導体チャネル材料は、絶縁ピラーとワードライン材料の層との交点において、絶縁ピラーとデータストレージ構造体の間に配置される。半導体チャネル材料は、絶縁ピラーの外表面の周りに延在し、両側にある隣接する導電ピラーに接触して、ソース／ドレイン端子を提供する。【選択図】図１

Description

本発明は、３Ｄメモリに関し、３Ｄ ＡＮＤアーキテクチャおよび３Ｄ ＮＯＲアーキテクチャデバイスを含む３Ｄメモリの実装のための構造体および製造方法を含む。
集積回路内のデバイスの限界寸法が一般のメモリセル技術の限界に向かい縮小するにつれて、設計者らは複数面のメモリセルを積層する技術に注視して、より大きなストレージ容量を達成し、ビット当たりコストをより低くすることを達成してきた。
ＡＮＤアーキテクチャおよびＮＯＲアーキテクチャのフラッシュメモリは、高速アプリケーションのためのランダムアクセスメモリである。しかしながら、このようなデバイスの実装は、密度の制約を受けてきた。ＮＡＮＤアーキテクチャについては、３次元積層型ＮＡＮＤフラッシュメモリを用いて、高密度が達成されている。しかしながら、ＮＡＮＤアーキテクチャメモリにおいてランダムアクセスがないことは、いくつかの適用にとって好適ではなく、あるいは望ましくない。
高密度、ランダムアクセスおよび高速処理速度を有する３次元積層集積回路メモリのための技術を提供することが望ましい。
フラッシュメモリを含む、ＡＮＤアーキテクチャおよびＮＯＲアーキテクチャメモリのために好適な３Ｄメモリ技術について説明する。発明の概要セクションには、明細書への導入のために本技術の代表的な態様が記載されている。
垂直メモリ構造体を用いるメモリデバイスが実装され、垂直メモリ構造体は、絶縁材料およびワードライン材料の交互の層の積層体を備え、積層体は、メモリブロックを形成すべく積層体を通るように配置された複数連の交互の導電ピラーおよび絶縁ピラーを有する。特定の一連は少なくとも、第１の導電ピラーと、第１の導電ピラーに隣接する第１の絶縁ピラーと、第１の絶縁ピラーに隣接する第２の導電ピラーとを含む。データストレージ構造体が、第１の絶縁ピラーとワードライン材料の層の交点において、ワードライン材料の層の内表面に配置される。半導体チャネル材料が、第１の絶縁ピラーと、ワードライン材料の層との交点において、第１の絶縁ピラーとデータストレージ構造体との間に配置される。半導体チャネル材料が、第１の絶縁ピラーの外表面の周りに延在し、第１の導電ピラーおよび第２の導電ピラーに接触して、ソース／ドレイン端子を提供する。メモリ構造体の実施形態において、第１の絶縁ピラーの外表面は、それが、ワードライン材料の層に平行な面において、直線に対し湾曲または屈曲されているという意味において弧状である。
いくつかの実施形態において、半導体チャネル材料は、絶縁体ピラーの外表面沿いに不連続であってよい。また、いくつかの実施形態において、第１の絶縁ピラーに隣接するワードライン材料の層の内表面は、第１の絶縁ピラーに隣接する絶縁材料の層の内表面に対しリセスされて、絶縁材料の層間のリセスを形成しており、半導体チャネル材料およびデータストレージ構造体は、リセス内に配置されている。
積層体の上に導電ストリップが重なり、導電ストリップは、導電ストリップを通る複数の垂直チャネルトランジスタのためのピラー選択またはビットライン選択ラインとして機能してよい。垂直チャネルトランジスタは、一連の交互の導電ピラーおよび絶縁ピラーにおけるそれぞれの導電ピラーに接触する。複数のビットライン導体が、垂直チャネルトランジスタの上の層に配置されてよく、複数のビットライン導体が複数の垂直チャネルトランジスタのうちのそれぞれの垂直チャネルトランジスタへのコンタクトを有する。
複数連における導電ピラーがアレイに配置されてよく、アレイは、アレイの複数の個別のサブアレイを含む。それぞれの個別のサブアレイは、複数連のうちの少なくとも一連を含んでよい。構造体はさらに、積層体の上のピラー選択層に配置された複数の導電ストリップを備えてよく、複数の導電ストリップは、アレイのそれぞれの個別のサブアレイのために、複数の導電ストリップのうちの対応する導電ストリップを含み、且つ、アレイのそれぞれの個別のサブアレイのために、個別のサブアレイにおけるそれぞれの導電ピラーに接触する、対応する導電ストリップを通る垂直トランジスタのための複数の垂直チャネル構造体を含む。
いくつかの実施形態において、構造体は、複数連の交互の導電ピラーおよび絶縁ピラー沿いに間隔を置いて配置された絶縁体が充填されたスロットであって、複数の導電ストリップを含むピラー選択層を通って、および積層体を通って延在するスロットを含んでよい。スロットは、いわゆるゲート置き換え手順を用いる製造プロセスで用いられてよく、充填前にスロットを通して犠牲材料にアクセスする。充填されたスロットは、複数連の交互の導電ピラーおよび絶縁ピラーに対し直交する方向に細長くてよい。
垂直メモリ構造体は、積層体の下方に導電層を含んでよく、複数連の交互の導電ピラーおよび絶縁ピラーにおける導電ピラーは、導電層に接続され、いくつかの実施形態において、当該接続はＰＮ接合を含んでよい。いくつかの実施形態において、導体が充填されたスロットは、複数連の交互の導電ピラーおよび絶縁ピラー沿いに間隔を置いて配置され、積層体を通って延在し、積層体の下層の導電層に接触し、導体が充填されたスロットは、複数連の交互の導電ピラーおよび絶縁ピラーに対し直交する方向に細長い。
また、垂直メモリ構造体であって、絶縁材料およびワードライン材料の交互の層の積層体と、積層体を通って配置された複数の個別の連の交互の導電ピラーおよび絶縁ピラーであって、複数の個別の連における導電ピラーはアレイに、および、アレイの複数の個別のサブアレイに配置され、それぞれの個別のサブアレイは、複数連のうちの少なくとも１つの個別の連を含み、複数の個別の連におけるそれぞれ個別の連は少なくとも、第１の導電ピラーと、第１の導電ピラーに隣接する第１の絶縁ピラーと、第１の絶縁ピラーに隣接する第２の導電ピラーとを含む、複数の個別の連の交互の導電ピラーおよび絶縁ピラーと、複数の個別の連における絶縁ピラーとワードライン材料の層との交点における、ワードライン材料の層の内表面に配置されたデータストレージ構造体と、複数の個別の連における絶縁ピラーと、複数の個別の連における絶縁ピラーとワードライン材料の層との交点におけるデータストレージ構造体との間の半導体チャネル材料であって、半導体チャネル材料は、複数の個別の連における絶縁ピラーの外表面の周りに延在し、且つ、複数の個別の連の両側の隣接する導電ピラーと接触する、半導体チャネル材料と、積層体の上のピラー選択層に配置された複数の導電ストリップであって、複数の導電ストリップは、アレイのそれぞれ個別のサブアレイのために、複数の導電ストリップのうちの対応する導電ストリップを含み、且つ、アレイのそれぞれ個別のサブアレイのために、対応する導電ストリップを通して個別のサブアレイにおける対応する導電ピラーに接触する複数の垂直チャネル構造体を含む、複数の導電ストリップと、積層体の上のピラー選択層の上に配置された複数のビットライン導体であって、各ビットライン導体は、個別のサブアレイの各々における複数の垂直チャネルトランジスタのうちの１つの垂直チャネルトランジスタへのコンタクトを有する、複数のビットライン導体と、を備える、垂直メモリ構造体について説明されている。
３Ｄメモリ構造体の実施形態の製造方法についても説明されている。
本明細書に説明されるような３Ｄメモリ構造体を含む集積回路メモリデバイスについて説明されている。
本明細書で説明されるメモリ構造体以外の構造体においても使用可能な様々な独特の集積回路構造体が、製造方法と共に記載されている。
図面、詳細な説明およびその後に続く特許請求の範囲を確認することで、本技術の他の態様および利点が理解されるであろう。
本明細書に説明される、一実施形態に係る複数連の交互の導電ピラーおよび絶縁ピラーを備える３Ｄメモリブロックの上面図である。
製造プロセスのあるステージにおける絶縁材料および犠牲材料の交互の層の積層体の断面図である。
製造プロセスの、あるステージにおける第１の開口部のアレイを備えた積層体の断面図である。 製造プロセスの、あるステージにおける第１の開口部のアレイを備えた積層体の３Ｄ斜視図である。
積層体の第１の開口部内に、メモリ材料およびチャネルライナーを形成した後の積層体の断面図である。 積層体の第１の開口部内に、メモリ材料およびチャネルライナーを形成した後の積層体の３Ｄ斜視図である。
第１の開口部を絶縁体で充填した後の積層体の断面図である。
代替的な実施形態における積層体の断面図であり、積層体の下の最下層がｐ型半導体等の導体である。
第１の開口部の間に配置された第２の開口部のアレイを含み、積層体を通る一連の交互の第１の開口部および第２の開口部を形成した、積層体の断面図である。 第１の開口部の間に配置された第２の開口部のアレイを含み、積層体を通る一連の交互第１の開口部および第２の開口部を形成した、積層体の３Ｄ斜視図である。
図６ＡのＡ－Ａ線沿いの断面図である。
図６ＡのＢ－Ｂ線沿いの断面図である。
製造のより後のステージにおける複数の層を重ねた図６Ａの構造体と同様の構造体のＡ－Ａ線沿いの断面図である。
製造のより後のステージにおける複数の層を重ねた図６Ａの構造体と同様の構造体のＢ－Ｂ線沿いの断面図である。
図１０の構造体と同様の構造体において、垂直ビットライン選択トランジスタのための開口部を形成した後の積層体の断面図である。 図１０の構造体と同様の構造体において、垂直ビットライン選択トランジスタのための開口部を形成した後の積層体の３Ｄ斜視図である。
より後の製造ステージ後の図１１Ａの構造体と同様の構造体のＡ－Ａ線上の断面図である。
図１１Ａと同様の構造体のＢ－Ｂ線上の積層体の断面図である。
代替的な実施形態における図１１Ａと同様の構造体のＢ－Ｂ線上の積層体の断面図であり、積層体の下の下層がｐ型半導体等の導体である。
垂直トランジスタのためのコンタクトパッドを形成した後の、図１１Ａの構造体と同様の構造体のＡ－Ａ線上の積層体の断面図である。
垂直トランジスタのためのコンタクトパッドを形成した後の、図１１Ａの構造体と同様の構造体のＢ－Ｂ線上の積層体の断面図である。
犠牲材料と置き換えるために用いられるスロットを形成した後の、図１５の構造体を有する一実施形態の積層体の上面図である。 犠牲材料と置き換えるために用いられるスロットを形成した後の、図１５の構造体を有する一実施形態の積層体の３Ｄ斜視図である。
犠牲材料をワードライン材料で置き換えた後の、図１６Ａの構造体と同様の構造体を持つ積層体のＡ－Ａ線上の断面図である。
犠牲材料をワードライン材料で置き換えた後の、図１６Ａの構造体と同様の構造体を持つ積層体のＢ－Ｂ線上の断面図である。
犠牲材料と置き換えるために用いられるスロットを充填した後の、図１６Ａの構造体を有する一実施形態の積層体の上面図である。
ピラー選択層を通るスロットを形成した後の、図１９の構造体を有する一実施形態の積層体の上面図である。 ピラー選択層を通るスロットを形成した後の、図１９の構造体を有する一実施形態の積層体の３Ｄ斜視図である。
代替的な配置における、ピラー選択層を通るスロットを形成した後の、図１９の構造体を有する一実施形態の積層体の上面図である。
図２１の積層体と同様の、一実施形態の積層体のＢ‐Ｂ線上の積層体の断面図である。
重なるビットライン構造体を形成した後の、図２１の構造体を有する一実施形態の積層体の上面図である。 重なるビットライン構造体を形成した後の、図２１の構造体を有する一実施形態の積層体の３Ｄ斜視図である。
図２３Ａの構造体と同様の構造体から構成される積層体のＡ－Ａ線上の断面図である。
図２３Ａの構造体と同様の構造体から構成される積層体のＢ－Ｂ線上の断面図である。
図２～２５に表される方法と同様の製造方法のフローチャートである。
第２の開口部のアレイを含む積層体の上面図であり、積層体は、第１の開口部の間に第２の開口部のアレイが配置されて、積層体を通る複数連の交互の第１の開口部および第２の開口部が形成されており、図６Ａの積層体と同様であるが、図６Ａは第２の開口部を充填する導体材料がない。
図２７の構造体と同様の構造体から構成される積層体のＡ－Ａ線上の断面図である。
図２７構造体と同様の構造体から構成される積層体のＢ－Ｂ線上の断面図である。
犠牲材料を除去した後の、図２９の構造体と同様の構造体から構成される積層体のＢ－Ｂ線上の断面図である。
犠牲材料を除去することで残された空隙を、ワードライン材料で充填した後の、図３０の構造体と同様の構造体から構成される積層体のＢ－Ｂ線上の断面図である。
図３１の構造体と同様の構造体であり、開いた開口部にシールを形成した後の積層体のＢ－Ｂ線上の断面図である。
交互に積層体を通る絶縁ピラーと導電ピラーを含む、図３２の積層体と同様の積層体の上面図である。
図３３の構造体と同様の構造体から構成される積層体のＡ－Ａ線上の断面図である。
図３３の構造体と同様の構造体から構成される積層体のＢ－Ｂ線上の断面図である。
ピラー選択層材料を形成した後の、図３３の構造体と同様の構造体から構成される積層体のＡ－Ａ線上の断面図である。
ピラー選択層材料を形成した後の、図３３の構造体と同様の構造体から構成される積層体のＢ－Ｂ線上の断面図である。
導電ピラー上に、ピラー選択トランジスタのための垂直チャネル構造体を形成した後の積層体の上面図である。
図３８の構造体と同様の構造体から構成される積層体のＡ－Ａ線上の断面図である。
図３８の構造体と同様の構造体から構成される積層体のＢ－Ｂ線上の断面図である。
ピラー選択層を貫通するスロットを形成した後の、図３８の構造体を有する一実施形態の積層体の上面図である。
重なるビットラインを形成した後の、図４１の構造体を有する一実施形態の積層体の上面図である。
図２７－４２で表される製造方法と同様の製造方法のフローチャートである。
別の製造方法による、犠牲材料をエッチングしてリセスを形成した後の、図３Ａと同様の断面図である。
図４４のリセス内にメモリ構造体および半導体チャネル材料を形成した後の、構造体の断面図である。
図４５に図示された開口部を絶縁材料で充填して、絶縁ピラーを形成したものを示す。
図４６の絶縁ピラー間に、導電ピラーを形成したものを示す。
図４７の構造体と同様の、構造体上にピラー選択層を形成するのに用いる材料の形成を示す。
ピラー選択トランジスタのための垂直チャネル構造体を形成し、犠牲材料を置き換え、および上を覆うビットライン構造体を形成した後の構造体のＢ－Ｂ線上の断面図である。
図４４－４９で表わされる方法と同様の代替的な製造方法のフローチャートである。
別の製造方法による、絶縁キャップを形成した後の、図１３Ｂの構造体と同様の構造体のＡ－Ａ線上の断面図である。 別の製造方法による、絶縁キャップを形成した後の、図１３Ｂの構造体と同様の構造体のＢ－Ｂ線上の断面図である。
一実施形態の積層体の上面図であり、積層体は、ピラー選択層にカットを形成し、犠牲材料と導電材料の置き換えに用いられるべきスロットを充填した後の図５１および図５２の構造体を有する。
重なるビットライン構造体を形成した後の、図５３の構造体の上面図である。
図５１－５４Ａで表わされる方法と同様の代替的な製造方法のフローチャートである。
上記したように製造可能な３Ｄメモリアレイの概略図である。
上述のように製造可能な３Ｄメモリアレイの概略図であり、下方のソースライン導体を含む。
仮想グラウンド３Ｄメモリアレイを含む集積回路メモリの簡略ブロックダイアグラムであり、その様々な実施形態について本明細書に説明されている。
図１－図５７を参照しつつ、本技術の実施形態に関する詳細な説明を記載する。
説明される技術は、３Ｄメモリデバイスを実装するために用いられてよい構造体および製造方法を含み、図５５および図５６に図示されるような回路概略図の形態を有してよい３Ｄメモリデバイスが含まれる。
図５５を参照すると、概略図のそれぞれの薄片の複数の個別のサブアレイを含む３Ｄメモリアレイが示されている。この例においては、各サブアレイがＢＬ１からＢＬ５の１セットのビットラインに、共通のビットライン選択ラインにより制御されるビットライン選択トランジスタにより接続されている。故に、この例において、図５６の概略図は、ビットライン選択ラインＢＬＴ１からＢＬＴＮによって選択された３Ｄブロックの垂直薄片で構成されたＮ個の個別のサブアレイを示す。
図５５の概略図においては、それぞれの個別のサブアレイは、垂直方向の破線（例えば６２２２、６２２４）で模式的に示された絶縁／チャネルピラーと交互になった、一連の導電ピラー６２１０、６２１１、６２１２、６２１３、６２１４で構成される。本明細書において詳細に説明されるように、半導体チャネルおよびメモリ要素は、ワードライン層（例えば、ＷＬ１からＷＬ８）と、絶縁／チャネルピラーとの交点において、絶縁／チャネルピラーの外表面の周りに配置される。半導体チャネルは、対向する両側における導電ピラーと接触して、積層体６２５１等のような積層メモリセルトランジスタを形成する。ビットライン選択ラインＢＬＴＮにより制御される導電ピラー選択トランジスタ６２５０は、個別のサブアレイを形成する垂直導電ピラーを、積層体の上を覆う対応するビットラインに接続する。
図５５に示されるようなメモリアレイは、仮想グラウンド構成で操作されてよく、仮想グラウンド構成では、ビットラインＢＬ１からＢＬ５は、メモリセルの積層体におけるメモリセルのソース側導体およびドレイン側導体として選択的に用いられる。つまり、ビットラインＢＬ２およびビットラインＢＬ２に結合された導電ピラー６２１１は、導電ピラー６２１１および６２１２間では、積層体６２５１のメモリセルのソース側導体として用いられてよく、またその左側にある導電ピラー６２１０および６２１１間では、積層体のメモリセルのドレイン側導体として用いられてよい。また図５５の回路は、我々の関連の２０１９年４月２５日に出願された、同一発明者らによる発明の名称「縦型ソース構造体およびドレイン構造体を有する３Ｄ ＮＯＲメモリ」の米国特許出願第１６／３９４，３６３号（発明時および現在においても本出願人により同じく所有される米国特許第１０，９１０，３９３号）に記載されるように実装されてもよく、当該出願は、参照により本明細書に完全に記載されているかのように組み込まれる。
図５６は、図５５のメモリアレイ構造体と同様の、別のメモリアレイ構造体（同様のコンポーネントについては再度説明しない）の回路概略図を示すが、下層のソースライン導体６３３０が追加されている点が異なる。ソースライン導体６３３０は、ＰＮ接合（例えば６３３２、６３３３）を通して導電ピラー（例えば６２１１）に接続されている。このように、本明細書に説明される消去操作等のいくつかのメモリ操作において、下層のソースライン導体６３３０を用いてバイアス電圧を導電ピラーに印加してよい一方で、読み取り操作およびプログラム操作等の他のメモリ操作中には、ソースライン導体６３３０は、導電ピラーから分離される。
図５５および図５６の概略図で表わされ得るメモリアレイを実装するための集積回路メモリ構造体が、複数のプロセスで製造されてよく、このようなプロセスのうちの一部は、図１から図５４Ｂを参照して理解され得る。
図１は、一実施形態に係る中間の製造ステージにおける、複数連の交互の導電ピラーおよび絶縁ピラーを有する３Ｄメモリブロック１０５のサブアセンブリの上面図である。ブロック１０５は、絶縁材料およびワードライン材料の交互の層で構成される積層体を有する。図示されたブロック１０５には、積層体を貫通して配置された、４連の交互の導電ピラー（この例においては、１０２‐１～１０２‐９）および絶縁ピラー（１０１‐１～１０１‐８）が存在する。絶縁ピラーはシリンダ形状を有してよく、用いられる製造プロセスの制限範囲内の垂直方向の側壁を有する。シリンダ形状は、円または楕円のシリンダであってよく、または、用いられる製造方法およびレイアウトパターンに適した他の形状であってもよい。本明細書で説明される実施形態においては、一連における絶縁ピラーは、ワードライン材料の層と平行な面において弧状の外表面を有する。同様に、導電ピラーは、用いられる製造プロセスの制限範囲内の垂直方向の側壁を有するシリンダ形状を有してよい。シリンダ形状は、円または楕円のシリンダであってよく、または、用いられる製造方法およびレイアウトパターンに適した他の形状であってもよい。示された実施形態において、導電ピラーは、行方向またはＸ方向である複数連の方向と位置合わせされた長軸を有する楕円柱である。
もちろん、特定の実施形態においては、非常に多数の交互の導電ピラーおよび絶縁ピラーが存在してよい。半導体チャネル材料およびメモリ要素（１０３‐１から１０３‐８）が、積層体の少なくともワードライン層との交点において、絶縁ピラー（１０１‐１から１０１‐８）の各々の外表面の周りに配置される。これにより、ワードラインのレベルにおいて絶縁ピラーと交差する、両側の隣接する導電ピラー上にソース／ドレイン端子を有するメモリセル構造体が形成されることをもたらす。
図１に示される通り、複数の個別の連における特定の個別の連は、Ｎ＋１個の導電ピラー（この例では、１０２‐１から１０２‐９）を含み、この図面中、Ｎは８に等しく、Ｎ個の絶縁ピラー（１０１‐１から１０１‐８）であり、これにより、当該特定の個別の連は、Ｎ個のメモリセルの積層体を含む。
図２は、３Ｄメモリブロックの製造プロセスにおける初期ステージのサブアセンブリを示す。図２は、絶縁材料および犠牲材料の交互の層の積層体を含むブロックを形成した結果を示し、犠牲材料は、製造プロセスの後のステージで、ワードライン材料と置き換えられる。この例において、絶縁材料の交互の層は参照番号２０５から２０９で識別され、犠牲材料の交互の層は参照番号２１１から２１５で識別される。絶縁材料は、例えば酸化シリコンまたは他の好適な絶縁体を用いて実装されてよい一方で、犠牲材料は、窒化シリコン、シリコンゲルマニウム化合物、または、絶縁材料を除去することなくワードライン材料で置き換えるために、高度選択的エッチングケミストリを用いてエッチング可能な他の材料を用いて実装されてよい。この例において、ハードマスク層２１０が積層体の上部に形成され、ハードマスク層は後のパターニングステージ中に用いられる。
図３Ａは、ハードマスクを用いて開口部のアレイのパターンを画定し、且つ、絶縁ピラーを形成するために用いられるべき開口部３５１、３６１を積層体を通るようにエッチングした後である、より後のステージにおけるサブアセンブリを示す。図３Ｂは、開口部３５１、３６１を含む、積層体を貫通する開口部のアレイ１１０に用いられてよいレイアウト（代表）を示す斜視図である。
図４Ａは、行方向またはＸ方向における断面図であり、少なくともワードラインのレベルにおいて、メモリ構造体を堆積することを含む一続きのステップの後の、より後のステージにおけるサブアセンブリを示す。この例において、メモリ構造体は、開口部３５１、３６１の側壁に裏打ちされるマルチレイヤ誘電体電荷蓄積構造体４１１、４２１である。例示のマルチレイヤ誘電体電荷蓄積構造体は、いわゆるＳＯＮＯＳ技術およびバンドギャップエンジニアードＳＯＮＯＳ技術を用いて実装されてよく、そこでは、メモリ構造体は、誘電体トンネリング層、誘電体電荷トラップ層および誘電体遮断層を含む。いくつかの実施形態において、トンネリング層は、酸化シリコンおよび窒化シリコンの１または複数の薄膜を用いて実装されてよい。誘電体電荷トラップ層は、窒化シリコンまたは他の材料を用いて実装されてよい。誘電体遮断層は、酸化シリコンまたは酸化シリコンよりも高い誘電率を有し得る他の絶縁体を含む１または複数の層を用いて実装されてよい。時に、これらの誘電体電荷トラップ構造体は、ＯＮＯ、ＯＮＯＮＯ、ＯＮＯＮＯＮＯ等の省略形指示子を用いて呼ばれる。他の実施形態においては、強誘電体メモリ構造体が用いられてよい。強誘電体メモリ構造体は、酸化ハフニウム等の強誘電体材料を含んでよく、例えば、シリコンがドーピングされた酸化ハフニウム、アルミニウムがドーピングされた酸化ハフニウム、イットリウムがドーピングされた酸化ハフニウム、ガドリウムがドーピングされた酸化ハフニウム、ランタンがドーピングされた酸化ハフニウム、ジルコニウムがドーピングされた酸化ハフニウム、または他の材料が含まれる。
また、半導体チャネル層４１２、４２２が、マルチレイヤ誘電体電荷蓄積構造体４１１、４２１の上に形成される。
当該構造体を形成するためのプロセスは、最初に、マルチレイヤ誘電体電荷蓄積構造体のブランケット堆積を行った後、マルチレイヤ誘電体電荷蓄積構造体の上に、半導体チャネル材料のブランケット堆積を行うことが含まれてよい。その後に、例えば、反応性イオンエッチケミストリを用いる異方性スペーサエッチングが適用され、開口部の底部から、および、積層体の上部から材料が除去されて、図４Ａに示される側壁の構造体が残される。図４Ｂは、図３Ｂの斜視図と同様の３Ｄ斜視図であり、マルチレイヤ電荷蓄積構造体および半導体チャネル層が裏打ちされた開口部（例えば、４２２、４２１で裏打ちされた開口部３６１）を示す。
図５Ａは、開口部３５１、３６１に、酸化シリコン等の絶縁体を充填するプロセスを実行し、表面を同じレベルにすべく化学機械研磨等の平坦化ステップを実行した後の構造体を示す。図５Ａに示されるように、絶縁ピラー５１０が開口部３５１、３６１内に形成される。
図５Ｂは、代替的な実施形態の下層の導電層を有する構造体を示す。図５Ｂ中、下層の導電層は、積層体の下に配置されたソースライン導体５２０５である。同様の構造体には、図５Ａ中の同一の参照番号が用いられている。この代替的な実施形態のより詳細な説明については、後述される。
図６Ａは、一実施形態に係る、中間製造ステージにおける第２の開口部のアレイをエッチングした後の３Ｄメモリブロック１０５の上面図であり、ここでは、導体材料が堆積されて、導電ピラー（例えば６０１、６０２、６０３、６０４）を形成し、複数連の交互の導電ピラーおよび絶縁ピラー（例えば５１０）が形成される。一実施形態において、導電ピラーは、Ｎ＋型ポリシリコンを、第２の開口部のアレイに堆積した後、化学機械研磨等の平坦化ステップを行うことで形成されてよい。
例示の実施形態においては、行方向に延びる４連の交互の導電ピラーおよび絶縁ピラーが存在する。後述する高密度構成のために、複数連の各々は、行方向において隣接する行からオフセットされている。上記した通り、絶縁ピラーは、半導体チャネル層およびメモリ構造体層を含む。導電ピラーは、隣接する絶縁ピラー（複数を含む）上の半導体チャネル層と接触し、接触位置において、ワードライン層との交点におけるメモリセルのソース／ドレイン端子を形成する。
図６Ｂは、導電ピラー（例えば６０４）を形成するための、絶縁ピラー（例えば５１０）間に配置された開口部のアレイを示す積層体の３Ｄ斜視図である。
図７は、図６Ａの構造体の行方向またはＸ方向におけるＡ－Ａ線上に見た構造体の断面図である。見てわかる通り、導電ピラー６０１、６０２、６０３が、絶縁ピラーと交互に配置されている。断面は、行の中心線上で取られているので、絶縁ピラーの外表面の周りに延在する半導体チャネル層およびメモリ構造体層はこの実施形態の断面図において交わっていない。
図８は、図６Ａの構造体を列方向またはＹ方向においてＢ－Ｂ線上に見た断面図である。見てわかる通り、絶縁ピラー５１０は、列沿いの別個の行に配置されている。列沿いの中間行は、導電ピラー６０４を含む。犠牲材料２１１－２１５の層において、犠牲材料は、犠牲材料が置き換えられ後に形成されるべきワードラインの位置において、絶縁ピラーおよび導電ピラーの周りに延在する。
図９は、ピラー選択トランジスタ構造体の形成に用いられるべき絶縁体の層１０１１、犠牲材料の層１０２０、および絶縁体の層１０１２を積層体の最上部の上方に形成した後のより後のステージにおける図７のようなＡ－Ａ線上の断面図である。この位置における組み合わせた層は、積層体上のピラー選択層として称される。
図１０は、図９と同一ステージにおける、図７のＢ－Ｂ線上に見た断面図であり、ピラー選択トランジスタのレベルに、絶縁体の層１０１１、犠牲材料の層１０２０および絶縁材料の層１０１２を形成した後である。犠牲材料１０２０および絶縁体１０１１は、積層体の犠牲材料および絶縁材料の交互の層で用いられるものと同一材料であってよい。
図１１Ａは、一実施形態に係る中間製造ステージにおける３Ｄメモリブロック１０５の上面図であり、導電ピラー上のピラー選択トランジスタを実装するために用いられる構造体を形成した後である。図１１Ａのレイアウトにおいて見られるように、コンタクトパッド１１０１、１１０２、１１０３、１１０４が、ピラー選択トランジスタの垂直チャネル構造体の上部に形成されており、ピラー選択トランジスタは、導電ピラーの上部に配置されている。図１１Ｂは、コンタクトパッドのアレイが積層体の上部で露出されている状態を示す３Ｄ斜視図である。
図１２は、より後のステージにおける図１１Ａに示される構造体の行方向におけるＡ－Ａ線上の断面図である。ピラー選択トランジスタを形成するために要するステップには、図１１Ｂに示されるような導電ピラーの上方の開口部のアレイをエッチングすることが含まれ、当該開口部は、導電ピラー、例えば６０１、６０２、６０３の上部を露出させる。その後、酸化シリコン等のゲート酸化物材料の層（例えば１２１１）およびポリシリコン等のチャネル材料の層（例えば１２１２）が、当該材料のブランケット堆積等を行い、その後に、異方性スペーサエッチングを行って、構造体の上部における開口部の底面から材料を除去することで、開口部の面に配置される。ゲート酸化物材料およびチャネル材料の形成後、開口部は、酸化シリコン、他の絶縁体または他の好適な材料で充填される。その後、エッチングバックプロセスが適用されてよく、開口部の上部から材料を除去して、上表面にリセスを残す。その後、Ｎ＋ポリシリコン等の導電ポリシリコンまたは他の導体が堆積されて、および平坦化されてコンタクトパッド１１０１、１１０２、１１０３が形成されてよい。この手順により、対応する導電ピラーおよびコンタクトパッドの箇所にソース／ドレイン端子を有し、且つ、導電ピラーとコンタクトパッドとの間に延びる垂直チャネルを有するピラー選択トランジスタ構造体が形成されることをもたらす。犠牲材料層１０２０は、さらに後述するワードライン材料で置き換えられる。
図１３Ａは、図１１Ａに示される構造体の列方向におけるＢ－Ｂ線上の断面図である。見てわかるように、隣接する行において、導電ピラー６０４は、アレイの行において絶縁ピラー５１０間に配置されている。ピラー選択トランジスタ（例えば１２１０）のための構造体が、導電ピラー６０４の上に配置される。これらは、絶縁ピラー５１０の上には、配置されない。
図１３Ｂは、代替的な実施形態の図１１Ａに示される構造体の列方向におけるＢ－Ｂ線上の断面図であり、そこでは、ｐ型導体層等のソースライン導体５２０５が、積層体の下方に配置されている。構造体において、導電ピラー６０４はｎ型またはＮ＋型ポリシリコンであってよく、ソースライン導体５２０５は、半導体基板におけるｐ型拡散または他のｐ型半導体ボディであってよい。これにより、これらの交差箇所に、図５６に示される接合部６３３２等のＰＮ接合１３０１の形成をもたらす。
図１４および図１５は、それぞれ図１２および１３Ａの構造体にピラー選択トランジスタ１２１０、１２２０、１２３０の上にキャップ層１４１０を形成した後の、Ａ－Ａ線およびＢ－Ｂ線上の断面図である。キャップ層１４１０は、後のプロセスステップのためのハードマスクまたは他のタイプの保護として機能し得る酸化シリコンまたは他の材料の層であってよい。
図１６Ａは、一実施形態に係る中間製造ステージにおける３Ｄメモリブロック１０５の上面図（キャップ層１４１０は透明）であり、犠牲材料の置き換えに用いられるべき、積層体を貫通するスロット１６０１、１６０２を形成した後である。図１６Ｂは、キャップ層１４１０を通して、積層体の上部に露出されたスロットを有するアレイを示す３Ｄ斜視図である。
この例において、スロット１６０１、１６０２は、行方向沿いに、８つの絶縁ピラーの間隔を置いて配置され、複数連の交互の導電ピラーおよび絶縁ピラーわたり列方向に延在する。間隔の長さは、例えばパラメータＭで定義されてよく、絶縁ピラーのカウント数で指定される間隔の長さは、２Ｍに等しい。パラメータＭは、任意の正の整数であってよく、１、２、３、４を含む。示される例においては、Ｍ＝３である。この例において、列方向におけるスロットの長さは、約４行に等しい。ここでも、列方向におけるスロットの長さは、特定の実施形態により選択されてよい。
図１７および図１８は、図１６Ａの構造体をＡ－Ａ線およびＢ－Ｂ線上でそれぞれ示す断面図であり、ピラー選択トランジスタの層におけるワードライン層の犠牲材料を、ワードライン材料と置き換えた結果を示す。
犠牲材料の置き換えは、層２０５－２１０および１０１１、１０１２における絶縁材料を残しつつ、スロット１６０１、１６０２を通して、ワードライン層（すなわち、犠牲材料２１１－２１５の層）における、およびピラー選択層における露出された犠牲材料を除去するエッチングプロセスを適用することで実現されてよい。次に、ワードライン材料が、犠牲材料の除去により残された空隙に堆積される。故に、図１７および図１８に示されるように、ワードライン層（２１１１‐２１１５）およびピラー選択ゲート層（１８１５）は、垂直導電ピラーの網目模様と同様の網目模様で示される。ワードラインおよびピラー選択ゲートの材料（この例においては、実質的にタングステン）は、上記したような垂直導電ピラーに用いられる材料（上記したＮ＋ポリシリコン）と同じでなくてよい。
いくつかの実施形態において、ワードライン材料を堆積する前に、例えば、二酸化ケイ素よりも誘電率の高い、または、交互の層２０５－２０９に用いられる絶縁材料よりも誘電率の高い高誘電率ライナ（２１５１）が空隙に堆積されてよい。この高誘電率ライナー２１５１は、絶縁ピラーを裏打ちする誘電体電荷トラップメモリ構造体の遮断層として、または遮断層の一部として機能し得る、酸化アルミニウム、酸化ハフニウム、または酸化ジルコニウムまたは、他のｈｉｇｈ－ｋ（ｈｉｇｈ Ｋは、誘電率Ｋが７より大きいことを意味する）材料を含んでよい。これは、一連における導電ピラーと、ワードライン材料の層におけるワードライン材料との間のｈｉｇｈ‐ｋ誘電体をもたらす。ｈｉｇｈ－ｋ材料はまた、ワードライン層（例えば２１１１）を、導電ピラー（例えば６０４）から電気的に分離させる。また、他の実施形態においては、このようにして、例えば、窒化シリコンを含む電荷トラップ層およびｈｉｇｈ－ｋ酸化アルミニウム、酸化ハフニウムまたは酸化ジルコニウム等の絶縁体の１または複数の層を含む遮断層等の誘電体電荷トラップメモリ構造体の追加の材料が堆積されてよい。この場合、絶縁ピラーに用いられるべき開口部を形成した後、ゲート置き換えプロセス中に堆積されないメモリストレージ構造体の部分のみが、開口部の側壁に適用される必要がある。いくつかの実施形態において、ワードライン材料は、最初に窒化チタンのライナーまたは他の好適な接着／バリアライナーを空隙に堆積し（オプションで上記のライナーを覆う）、その後、スロットを通してタングステンを堆積することで形成される。材料を空隙に堆積した後、次にタングステン／窒化チタン材料がスロットからエッチングバックされ、アレイのその領域におけるワードライン層とピラー選択層との間の導電経路を壊す。
図１９は、スロットを絶縁材料で充填した後の上面図を示す。この実施形態において、エッチングバックの後、スロットは、絶縁体１７０１、１７０２で充填される。
図２０Ａは、積層体の上部のワードライン層で停止する浅いトレンチを形成する、ピラー選択ゲート層を通るカット２０１０を形成した後の上面図を示す。図２０Ｂは、上記のようなメモリアレイの個別のサブアレイを選択するために用いられる、個別のピラー選択ゲート（ビットライントランジスタＢＬＴラインとも呼ばれる）を形成するためのこの浅いカット２０１０を示す３Ｄ斜視図である。図２０Ａに示される例においては、カット２０１０は、複数連の交互の絶縁ピラーおよび導電ピラー間に配置される。
図２１は、カット２０１０の代替的な位置を持つサブアセンブリを示し、ここでは、カットは一連のダミー絶縁ピラーおよび導電ピラーの上に重ねて配置されている。図２１のアプローチは、カット間のエッジ沿いのピラーの構造体におけるばらつきを低減するように、ピラーのアレイを持つ積層体を形成することを可能にしてよく、それらは、より密なアレイレイアウトを可能にする。
図２２は、図２１の列方向におけるＢ－Ｂ線上の断面図であり、カット２０１０は、複数の導電ストリップ内にピラー選択ゲート層１８１５を分離する間隙を形成し、ここでは、複数の導電ストリップのうちの対応する導電ストリップが、アレイのそれぞれの個別のサブアレイのために形成される。その結果、それぞれの個別のサブアレイのための対応する導電ストリップを通る複数の垂直チャネル構造体が、それぞれの個別のサブアレイにおける導電ピラーに接触する。
図２３Ａは、上を覆うビットライン（例えば２２０１、２２０２、２２０４、２２０６）を形成するためのプロセスの後の、構造体の上面図である。このプロセスには、ピラー選択トランジスタコンタクトパッド上への層間誘電体２３１０の堆積、層間誘電体２３１０を通るビットラインコンタクトプラグの形成、およびその後のビットラインの層における金属の形成およびパターニングで、ビットラインを形成することが含まれてよい。ビットラインは、それぞれの個別のサブアレイにおいて最大１つの垂直導体構造体と接触するように構成されている。故に、ビットライン２２０１は、カット２０１０の上方にあるサブアレイの上部における垂直導体構造体２２０３と接触し、カット２０１０の上方にある絶縁ピラー２２０７およびカット２０１０の下方にある絶縁ピラー２２０５から、カット２０１０の下方にある下部における垂直絶縁ピラー２２０５の下方の垂直導体構造体（不図示）まで横断する。また、ビットライン２２０２は、カット２０１０の上方の垂直導体構造体２２１３およびカット２０１０の下方の垂直導体構造体２２１５と接触する。図２３Ｂは、ビットラインを形成した後の構造体の３Ｄ斜視図である。この例において、ビットラインは、一連の交互の導電ピラーおよび絶縁ピラーが形成される行方向に対し直交する列方向に配置される。
図２４は、ビットラインを形成した後の図２３Ａの平面図のＡ－Ａ線上の断面図である。見てわかるように、ビットラインコンタクト２３０２、２３０４、２３０６が、垂直トランジスタ構造体（例えば、ピラー選択トランジスタ１２１０、１２２０、１２３０）のコンタクトパッドと、上を覆うビットライン（２２０２、２２０４、２２０６）との間に形成される。
図２５は、図２３Ａの構造体のＢ－Ｂ線上の断面図であり、それぞれの個別のサブアレイのための個別のピラー選択ゲート構造体を形成する間隙またはカット２０１０を示す。図示されていないが、いくつかの実施形態において、カット２０１０は、アレイのアクティブ導電ピラーのためのピラー選択トランジスタが形成されたピラー選択トランジスタ構造体を通るようにカットされてよい。
ピラー選択層における間隙またはカット２０１０のレイアウトは、アレイの個別のサブアレイの配置に対応する。カット２０１０は、それぞれの個別のサブアレイが一連のみの交互の導電ピラーおよび絶縁ピラーを含む場合、各行の間に画定されてよい。カット２０１０は、それぞれの個別のサブアレイが、二連の交互の導電ピラーおよび絶縁ピラーを含む場合、対の行間に画定されてよい。間隙間の間隔は、任意の数に設定されてよい。例えば、パラメータＰを用いて、それぞれの個別のサブアレイにおける交互の導電ピラーおよび絶縁ピラーの連の数２Ｐを定義してよい。Ｐは、１、２、３のような任意の整数であってよい。それぞれの個別のサブアレイにおけるより多数連の交互の導電ピラーおよび絶縁ピラーは、十分な数の接触を作成するために、ピラーの密度に対しより高い密度のビットラインを必要とし得る。
図２６は、図２から図２５に関し上記したような製造プロセスのフローチャートである。フローチャートに示されるように、手順は、基板上に犠牲材料および絶縁材料の交互の層の積層体の形成（２７０１）で開始する。基板は、いくつかの場合において、メモリデバイスの周辺回路を実装するために用いられてよい、積層体に隣接し且つ積層体の下にあるロジック回路を含む集積回路基板を含んでよい。積層体を形成した後、選択されたパターンで開口部をエッチングし、開口部に、マルチレイヤ誘電体電荷蓄積構造体の１または複数の層等、データストレージ構造体の材料を裏打ちし、その後、データストレージ構造体の材料に、半導体チャネル材料を裏打ちすることで、積層体を貫通する絶縁ピラーのアレイが形成される（２７０２）。フローチャートの次で、絶縁層と犠牲層の積層体を含むブロックの形成をもたらす、パターンに配置された積層体を通る導電ピラーのアレイが形成され、ブロックでは、複数連の行方向に延在する交互の絶縁ピラーおよび導電ピラーが積層体を通って延在する（２７０３）。
フローチャートの次で、方法は、積層体の上にピラー選択トランジスタを形成するために用いられる犠牲層を形成することを含み、犠牲層はその上方および下方の絶縁層により分離される（２７０４）。積層体の上に犠牲層を通る複数の開口部が形成され、開口部は導電ピラーと位置合わせされる。開口部は、半導体チャネル材料と対応する導電ピラーとの接触をもたらすように、その側壁にゲート誘電体および半導体チャネル材料が裏打ちされる（２７０５）。また、コンタクトパッドが、開口部の上に形成されてよく、コンタクトパッドは半導体チャネル材料と接触し、対応する導電ピラーからコンタクトパッドまでの電流フロー経路をもたらす。
図２６の実施形態においては、複数のスロットが積層体を通り、積層体上の犠牲層を通るようにエッチングされる。スロットは、例えば、行方向における一連の８つの絶縁ピラーと９つの導電ピラーのセットごとの間隔で配置され、複数連、例えば、４連または８連にわたる列方向に延びる。スロットは、積層体内の、および、積層体の上の犠牲材料の層内の、犠牲材料を露出させる（２７０６）。犠牲材料を露出させた後、犠牲材料は、スロットを通して除去され、このブロックで実装されるメモリアレイのためのワードラインおよびピラー選択ラインの位置に空隙を残す（２７０７）。その後、犠牲材料の除去により残った空隙に、タングステン等のワードライン材料が堆積される。いくつかの実施形態において、ワードライン材料の堆積には、ワードラインと絶縁ピラーとの交点における高誘電率絶縁体のライナーの形成、または、１または複数のマルチレイヤ電荷蓄積構造体の層の形成が先行してよい（２７０８）。この実施形態においては、ワードライン材料の堆積の後、余剰材料がスロットの内部から除去され、スロットは絶縁体で充填される（２７０９）。
その後、ビットライン構造体および他のバックエンドラインオペレーションが実行されて、デバイスが完成されてよい（２７１０）。
一般に、図２６は、絶縁材料およびワードライン材料の交互の層の積層体を含むブロックを形成し、アレイに配置され、積層体を貫通する交互の導電ピラーおよび絶縁ピラーの複数の個別の連を形成することを含む、垂直メモリ構造体を製造する方法の一例を示す。また、製造方法は、絶縁ピラーとワードライン材料の層との交点におけるワードライン材料の層の内表面に配置されるデータストレージ構造体を形成することを含む。方法はまた、絶縁ピラーとワードライン材料の層との交点における、絶縁ピラーとデータストレージ構造体との間の半導体チャネル材料を形成することも含む。半導体チャネル材料は、絶縁ピラーの弧状の外表面の周りに延在する弧状の層であってよく、半導体チャネル材料は、接触位置にソース／ドレイン端子を確立するオーミック接触等の態様で、両側にある隣接する導電ピラーに接触する。また、方法は、積層体の上のピラー選択層に、複数の導電ストリップを形成することをもたらす。複数の導電ストリップは、アレイのそれぞれの個別のサブアレイに対し、個別のサブアレイの複数の垂直チャネル構造体のためのゲートとして機能する対応する導電ストリップを含む。さらに、方法は、積層体の上のピラー選択層の上に、ビットライン導体を形成することを含む。本明細書に説明される実施形態においては、各ビットライン導体は、積層体におけるアレイの個別のサブアレイの各々における１つの垂直チャネルトランジスタへのコンタクトを有する。
メモリアレイを実装するための集積回路メモリ構造体が、図５５および図５６の概略図により表わされてよく、それはまた複数のプロセスで製造されてよく、このようなプロセスのうちの一部は、図２７および図４２を参照して理解され得る。図２７－図４２は、犠牲材料の置き換えにスロットが用いられない代替的な実施形態の製造プロセスにおけるステージを示す。この製造プロセスは、図６Ａで説明したように進行し、図６Ａでは、複数連に配置された導電ピラーの形成に用いられるべき開口部のアレイが形成される。従って、図２７は、開口部が導体材料で充填されない点を除き、図６Ａと同様である。
図２７は、第２の開口部（例えば２６０１、２６０２、２６０３、２６０４）のアレイをエッチングした後の、中間製造ステージにおける一実施形態の３Ｄメモリブロックの上面図であり、ここでは、導体材料がより後のステージで堆積されて、複数連の交互の導電ピラーおよび絶縁ピラー（例えば、２６１０、２６１１、２６１２、２６１３）の導電ピラーが形成される。
図２８は、図２７の構造体の行方向またはＸ方向におけるＡ－Ａ線上に見た構造体の断面図である。見てわかる通り、開口部２６０１、２６０２、２６０３が、絶縁ピラー２６１２、２６１３と交互に配置されている。断面は、行の中心線上に取られているので、絶縁ピラーの外表面の周りに延在する半導体チャネル層およびメモリ構造体層はこの実施形態の断面図において交わっていない。
図２９は、図２７の構造体を列方向またはＹ方向においてＢ－Ｂ線上に見た断面図である。見てわかる通り、絶縁ピラー２６１０、２６１１は、列沿いの別個の行に配置されている。列沿いの中間行は、開口部２６０４を含む。犠牲材料３１１－３１５の層において、犠牲材料は、犠牲材料が置き換えられ後に形成されるべきワードラインの位置において、絶縁ピラーおよび導電ピラーの開口部の周りに延在する。
図３０は、導電ピラーの形成に用いられるべき開口部（例えば２６０４）を通して、犠牲材料を除去する手順が実行された後の図２９に示される断面図のサブアセンブリを示す。この実施形態のために、シリコンゲルマニウム等の犠牲材料を用いることが好ましくてよく、シリコンゲルマニウムは、窒化シリコンを用いるいくつかの実施形態よりも、選択的エッチングにより、絶縁ピラー間からより容易に除去されてよい。見てわかるように、犠牲材料の除去は、絶縁体層間に空隙（例えば２６２０）が形成されることをもたらし、そこに、ワードライン材料が堆積されてよい。この実施形態において、一連の交互の絶縁ピラーおよび導電ピラー沿いに間隔を置いて追加のスロットを配置することはオプションであり、いくつかの実施形態においては、アレイレイアウトの密度を向上させるべく、それは省略されてよい。図示の通り、絶縁ピラー（例えば２６１０）の外表面の周りに延在する、データストレージ構造体の材料またはいくつかの実施形態においては、マルチレイヤデータストレージ構造体の材料の一部が空隙内で露出される。
図３１は、図３０の構造体の、窒化チタンライナーとタングステンフィル等のワードライン材料で空隙を充填するプロセスを実行して、ワードライン層３０１１－３０１５を形成した後のその後のサブアセンブリを示す。上記の通り、いくつかの実施形態において、空隙の充填は、高誘電率絶縁膜または他の誘電膜の堆積を含んでよく、これらは、完成品のデータストレージ構造体の一部として機能し得る。この手順は、当該材料を堆積した後、当該材料をエッチングバックして、開口部を再度開く（例えば、２６０４）ことを含む。
図３２は、窒化チタン／タングステンフィルにリセスを形成する手順を実行し、その後、ワードライン構造体を、開口部２６０４に形成されるべき導電ピラーから分離させるために、リセス内に酸化物または他の絶縁体の側壁（例えば、３０２５）を形成した後の、図３１の構造体と同様の構造体を示す。これは、開口部２６０４に酸化シリコンまたは他の好適な材料を充填した後、充填物を異方性エッチングバックすることで実現されてよい。その結果、半導体チャネル層（４１２、４２２）は、露出され、積層体の上部において突出してよい。
図３３は、図３１に示される開口部を、ｎ型ポリシリコン等の導体材料で充填して、開口部の位置に導電ピラー（例えば３２０１、３２０２、３２０３、３２０４）を形成し、その後に、上面を滑らかにするための平坦化ステップを行った後にもたらされる構造体の上面図である。
図３４は、図３３の構造体の行方向またはＸ方向におけるＡ－Ａ線上に見た構造体の断面図である。見てわかる通り、導電ピラー（例えば３２０１、３２０２、３２０３）が、絶縁ピラー２６１２、２６１３と交互に配置されている。断面は、行の中心線上に取られているので、絶縁ピラーの外表面の周りに延在する半導体チャネル層およびメモリ構造体層はこの実施形態の断面図において交わっていない。
図３５は、図３３の構造体を列方向またはＹ方向においてＢ－Ｂ線上に見た断面図である。見てわかる通り、絶縁ピラー２６１０、２６１１は、列沿いの別個の行に配置されている。列沿いの中間行は、導電ピラー３２０４を含む。ワードライン層３０１１－３０１５は、絶縁ピラーおよびワードライン材料の位置における絶縁体側壁（例えば３０２５）によって分離される導電ピラーの周りに延在する。導電ピラー３２０４は、絶縁体側壁３０２５によって、ワードライン層３０１１－３０１５から絶縁される。しかしながら、導電ピラー３２０４は物理的に半導体チャネル層４１２、４２２に接続される。
図３６は、構造体のピラー選択層に、ピラー選択トランジスタの形成に用いられるべき材料を形成した後の、図３４の構造体の行方向におけるＡ－Ａ線上の断面図である。例示の材料は、酸化シリコンまたは層間絶縁体として好適な他の材料等の絶縁体１０１１の層、タングステンまたは他の好適なワードライン材料等のワードライン材料３５２０の層、および絶縁体１０１１の層と同一材料であってよい絶縁体１０１２の最上層を含む。これらの層は、複数連の交互の導電ピラー（例えば３２０１、３２０２、３２０３）および絶縁ピラー（例えば２６１２、２６１３）が形成された積層体の最上部の上にブランケット堆積で堆積されてよい。
図３７は、図３５と同様の列方向におけるＢ－Ｂ線上の断面図である。図３７はまた、ピラー選択トランジスタの形成に用いられるべき、構造体のピラー選択層における材料を示す。例示の材料は、酸化シリコンまたは層間絶縁体として好適な他の材料等の絶縁体１０１１の層、タングステンまたは他の好適なワードライン材料等のワードライン材料３５２０の層、および絶縁体１０１１の層と同一材料であってよい絶縁体１０１２の最上層を含む。この図において見てわかるように、絶縁ピラー（２６１０、２６１１）は、ワードライン層３０１１－３０１５に接触する、絶縁ピラーの弧状の外表面の周りに延在するメモリ構造体（例えば、マルチレイヤ誘電体電荷蓄積層４１１、４２１）および半導体チャネル層４１２、４２２で裏打ちされる。また、ワードライン層３０１１－３０１５は、絶縁体側壁３０２５（例えば酸化物側壁）により、垂直導電ピラー（例えば３２０４）から分離されている。
図３８は、対応する導電ピラー（例えば３２０１、３２０２、３２０３、３２０４）の上のピラー選択層に形成される垂直ピラー選択トランジスタの上部コンタクトパッド（例えば３７０１、３７０２、３７０３、３７０４）を示す積層体の上面図である。この例示において、ワードライン材料の層３５２０は、交互の導電ピラーおよび絶縁ピラーが図示されるように透明である。
図３９は、対応する導電ピラーの上部へ延在する開口部の形成を含むプロセスの後の、図３８の構造体の行方向におけるＡ－Ａ線上の断面図である。この後に、ゲート酸化物材料および半導体チャネル材料の堆積、および側壁を形成する反応性イオンエッチングまたは他の異方性エッチングプロセスが続き、側壁上にゲート酸化物材料および半導体チャネル材料が残る。その後、開口部の残りの体積は、二酸化ケイ素等の絶縁体で充填され、平坦化される。上部にリセスを形成するためのエッチングバックが行われ、その後にリセスは、Ｎ＋ポリシリコン等の導電ポリシリコンまたは他の好適な導体で充填され、化学機械研磨またはその以外のもので平坦化され、垂直ピラー選択トランジスタの上部にランディングパッドが形成される。図３９で見てわかるように、対応する垂直導電ピラー３２０１、３２０２、３２０３のためのピラー選択トランジスタ３８０１、３８０２、３８０３が形成される。各垂直ピラー選択トランジスタは、ピラー選択ゲートとして用いられるべき、ワードライン材料（３５２０）の層と接触するゲート酸化物層（例えば３７２３）を含む。また、各垂直ピラー選択トランジスタは、絶縁体の周りに延在し、垂直導電ピラー（例えば３２０３）と、コンタクトパッド（例えば３７０３）との間に延在するトランジスタチャネルを提供する半導体チャネル層（例えば３７１３）を含む。
図４０は、図３８の列方向におけるＢ－Ｂ線上に見た構造体の断面図である。見てわかるように、この例においては、コンタクトパッド３７０４を有する垂直ピラー選択トランジスタ３８０４が、垂直導電ピラー３２０４上に配置される。垂直ピラー選択トランジスタ３８０４は、導電ピラー３２０４およびコンタクトパッド３７０４の間で延在するゲート酸化物層３７２４および半導体チャネル層３７１４を含む。
図４１は、積層体の上部のワードライン層の前で停止する浅いトレンチを形成する、ピラー選択ゲート層を通るカット４０１０を形成した後の上面図を示す。カット４０１０は、個別のピラー選択ゲート（ビットライントランジスタＢＬＴゲートとも称される）を形成するために用いられ、それは上述のメモリアレイの個別のサブアレイを選択するために用いられる。図４１に示される例においては、カット４０１０は、一連のダミー絶縁ピラーおよび導電ピラーの上に配置される。上の図２１を参照されたい。
この結果、それぞれの個別のサブアレイのための個別のピラー選択ゲートにより制御される複数の垂直チャネルトランジスタがもたらされる。
図４２は、上を覆うビットラインを形成した後の図４１の構造体の上面図である。構造体は、垂直ピラー選択トランジスタのコンタクトパッドの上に層間誘電体を実行した後、垂直ピラー選択トランジスタのコンタクトパッドに接触するビットラインコンタクト開口部のアレイをエッチングすることを含む手順により形成されてよい。その後、金属層が堆積され、パターニングされて、アレイのビットライン（例えば４２０１、４２０２、４２０４、４２０６）を形成する。
各ビットラインは、それぞれの個別のサブアレイにおいて、１つの垂直ピラー選択トランジスタと接触する。例えば、ビットライン４２０１は、カット４０１０の上方にある個別のサブアレイにおける導電ピラー４２１１のためのピラー選択トランジスタ、および、カットの下方にある異なる個別のサブアレイの別の導電ピラー（不図示）のためのピラー選択トランジスタと接触する。ビットライン４２０２は、カット４０１０の上方にある個別のサブアレイの導電ピラー４２１２のためのピラー選択トランジスタ、および、カット４０１０の下方にある個別のサブアレイの導電ピラー４２１４のためのピラー選択トランジスタと接触する。
図４３は、図２７から図４２に関し上記したような製造プロセスのフローチャートである。フローチャートに示されるように、手順は、基板上に犠牲材料および絶縁材料の交互の層の積層体の形成（４３０１）で開始する。基板は、いくつかの場合において、メモリデバイスの周辺回路を実装するために用いられてよい、積層体に隣接し且つ積層体の下にあるロジック回路を含む集積回路基板を含んでよい。積層体を形成した後、選択されたパターンで開口部（第１の開口部）をエッチングし、開口部に、マルチレイヤ誘電体電荷蓄積構造体の１または複数の層等、データストレージ構造体の材料を裏打ちし、その後、データストレージ構造体の材料に、半導体チャネル材料を裏打ちすることで、積層体を貫通する絶縁ピラーのアレイが形成される（４３０２）。
この手順において、絶縁ピラーのアレイを形成した後、開口部のアレイが積層体を貫通して形成され、複数連の絶縁ピラーおよび開口部（第２の開口部）が形成され、第２の開口部はプロセスの後で、導電ピラーを形成するために用いられる（４３０３）。開口部の形成の後、開口部を通して露出した犠牲材料を除去するための手順が用いられる（４３０４）。これは、図２６を参照して上記した手順とは区別され、ここでは、置き換えプロセスのために用いられるスロットは必要ではなく、より高密度のアレイレイアウトを可能にする。
犠牲材料の除去により残された空隙にワードライン材料を堆積（４３０５）させた後、開口部は再度開かれ、ワードライン材料がエッチングバックされて、側壁上にリセスを形成し、絶縁材料が堆積され、その後、リセスの外部にある絶縁材料を除去可能な反応性イオンエッチングプロセスが続く。反応性イオンエッチングプロセスは、開口部により露出された、絶縁ピラーを囲む半導体チャネル材料の面上の任意の酸化物も除去してよい（４３０６）。次に、開口部が導電材料で充填されて、導電ピラーが形成される（４３０７）。
その後、積層体は、例えば化学機械研磨を用いて平坦化された後、絶縁材料、導体材料および絶縁材料を含むピラー選択層が積層体上に形成されてよい（４３０８）。その後、導電ピラーと位置合わせされたピラー選択層を通る開口部を形成することを含む、垂直ピラー選択トランジスタの形成に用いられる手順が行われる（４３０９）。その後、開口部は、側壁にゲート酸化物およびチャネル材料で裏打ちされ、その後に絶縁体で充填される。絶縁体がエッチングバックされ、コンタクトパッドが、垂直ピラー選択トランジスタの上部に形成される（４３１０）。次に、上述のように、ピラー選択層がエッチングされて、個別のサブアレイのためのピラー選択ゲートが画定される（４３１１）。最後に、ビットライン構造体および他のバックエンドラインの手順が実行されて、デバイスが完成する（４３１２）。
一般に、図４３は、絶縁材料およびワードライン材料の交互の層の積層体を含むブロックを形成し、アレイに配置され、積層体を貫通する交互の導電ピラーおよび絶縁ピラーの複数の個別の連を形成することを含む、垂直メモリ構造体を製造する方法の別の例を示す。また、製造方法は、絶縁ピラーとワードライン材料の層との交点におけるワードライン材料の層の内表面に配置されるデータストレージ構造体を形成することを含む。方法はまた、絶縁ピラーとワードライン材料の層との交点における、絶縁ピラーとデータストレージ構造体との間の半導体チャネル材料を形成することも含む。半導体チャネル材料は、絶縁ピラーの弧状の外表面の周りに延在する弧状の層であってよく、半導体チャネル材料は、接触位置にソース／ドレイン端子を確立する態様で、両側にある隣接する導電ピラーに接触する。また、方法は、積層体の上のピラー選択層に、複数の導電ストリップを形成することをもたらす。複数の導電ストリップは、アレイのそれぞれの個別のサブアレイのために、個別のサブアレイの複数の垂直チャネル構造体のためのゲートとして機能する対応する導電ストリップを含む。さらに、方法は、積層体の上のピラー選択層の上に、ビットライン導体を形成することを含む。本明細書に説明される実施形態においては、各ビットライン導体は、積層体におけるアレイの個別のサブアレイの各々における１つの垂直チャネルトランジスタへのコンタクトを有する。
メモリアレイを実装するための集積回路メモリ構造体が、図５５および図５６中の概略図により表わされてよく、それはまた複数のプロセスで製造されてよく、このようなプロセスのうちの一部は、図４４から図５０を参照して理解され得る。図４４－図５０は、代替的な実施形態の製造プロセスにおけるステージを示し、そこでは、半導体チャネル材料が垂直方向において不連続的であり、これが、アレイにおける漏電経路を壊す。この製造プロセスは、絶縁ピラーの形成に用いられるべき開口部のアレイが形成される図３Ａを参照して上で説明したステージと同様に進行する。
図４４は、図３Ａより後のプロセス中のあるステージにおけるサブアセンブリを示し、絶縁ピラーに使用されるべき開口部４４０１、４４０２を形成し、犠牲層（３１１から３１５）のエッチングバックが行われて、浅いリセス（例えば４４１１、４４１２）が形成された後である。犠牲材料および窒化シリコンの実施形態のためのリセスを形成する好適な方策は、Ｈ３ＰＯ４の溶液または時間選択的反応性イオンエッチングを用いることが含まれてよい。リセスは、犠牲層の側壁（例えば３１４ｓ）が、隣接する絶縁層の側壁（例えば、２０９ｓ、２０８ｓ）と比べてリセスされた、メモリセルのチャネル材料を形成するための凹みキャビティを提供する。
図４５は、酸化シリコンの層およびポリシリコン等の半導体チャネル材料の層を堆積させた後、異方性エッチングで、リセス間にある半導体チャネル材料を除去した後の、製造プロセスのステージにおけるサブアセンブリを示す。これにより、開口部の外面の周りに弧状に延在する、酸化シリコン（例えば４５１０、４５１２）の層により犠牲層から分離された、閉じ込められた半導体チャネル（例えば、４５１１、４５１３）が各レベルのリセス内に残る。故に、半導体チャネル材料は、絶縁体層にわたり、領域（例えば４５２０）において不連続であり、構造体の異なるレベルにおけるメモリセル間の潜在的な漏電経路を破壊する。
酸化シリコンの層（例えば４５１０、４５１２）は、マルチレイヤ誘電体電荷トラップ構造体のトンネリング層等のデータストレージ構造体の一部であってよい。また、いくつかの実施形態においては、マルチレイヤ誘電体電荷トラップ構造体の追加の層は、酸化シリコンの層の前に堆積されてもよい。上記の通り、マルチレイヤ誘電体電荷トラップ構造体のバランスは、犠牲材料を置き換える手順の間に堆積されて、構造体の絶縁ピラーとワードライン層との交点における閉じ込められた弧状領域にデータストレージ構造体が形成されてよい。
図４６は、後続のステージを示す列方向における断面図であり、開口部に絶縁材料を充填させ、化学機械研磨等の平坦化プロセスを実行して、絶縁ピラー４６０１、４６０２を形成した後である。
図４７は、上記の図６Ａに示される平面図の列方向におけるＢ－Ｂ線上の断面図であり、導電ピラーを形成するために用いられる開口部のアレイを形成し、当該開口部をＮ＋ポリシリコン等の導体で充填した後である。開口部を充填した後、化学機械研磨等の平坦化ステップが行われる。
図４８は、図１０と同様のより後のステージのＢ－Ｂ線上の断面図であり、ピラー選択トランジスタ構造体の形成に用いられるべき絶縁体の層１０１１、犠牲材料の層１０２０および絶縁体の層１０１２を積層体の最上部に形成した後である。この位置における組み合わせた層は、積層体上のピラー選択層として称される。犠牲材料１０２０および絶縁体１０１１は、積層体の交互の犠牲層および絶縁体層で用いられるものと同一材料であってよい。
図４９は、図１０から図２３Ｂを参照して上述したステップを実行した後の製造ステージにおけるサブアセンブリのビットラインに対し直交する断面図であり、垂直導電ピラー６０４を、上を覆うビットライン４９１０に接続するための垂直トランジスタ構造体４９０１を示す。これらのステップには、上述したように、一連の交互の絶縁体ピラーおよび導電ピラーに沿って間隔を空けて配置されたスロットを用いて、犠牲層を、上述したような積層体のワードライン層およびピラー選択層におけるタングステン等のワードライン材料４９１１、５１２０で置き換えることを含む。この実施形態において、犠牲材料のワードライン材料４９１１、５１２０との置き換えには、誘電体電荷蓄積構造体、例えば窒化シリコンを含む電荷トラップ層、および酸化アルミニウムまたは他の高誘電率誘電体を含む遮断層等のデータストレージ構造体の残部の堆積が含まれる。上述のように、トンネリング層（例えば、図４５の酸化シリコンの層４５１０）は、上記の通り絶縁体ピラーを囲む半導体チャネル材料を形成する前に堆積されてよい。他の実施形態においては、トンネリング層（例えば酸化シリコンの層４５１０）および電荷トラップ層は、図４５のステージで堆積されてもよく、犠牲材料の置き換えステージにおいては、遮断層のみが堆積されるべきものとされてもよい。故に、垂直トランジスタ構造体４９０１等の垂直ピラー選択トランジスタ構造体が形成される。垂直ピラー選択トランジスタ構造体は、コア４９０４を囲み且つ絶縁するゲート酸化物層４９０２および半導体チャネル層４９０３を含む。また、コンタクトパッド４９０５が形成され、コンタクトパッド４９０５から下層の導電ピラー６０４への電流経路が確立される。
また、層間誘電体４９２０、４９２１がピラー選択層構造体の上に形成され、複数のビットライン（例えばビットライン４９１０）が層間誘電体の上に形成される。見てわかるように、ビットラインコンタクト４９０８が、垂直トランジスタ構造体（４９０１）のコンタクトパッド４９０５と、上を覆うビットライン４９１０との間に形成される。この実施形態の構造体はまた、絶縁体が充填されたスロット（不図示）を含んでもよく、この場合、スロットは、上述のように、一連の交互の絶縁体ピラーおよび導電ピラーに沿って間隔を空けて配置され、犠牲材料をワードライン材料で置き換えるために用いられる手順の間に犠牲材料にアクセスするために用いられる。もちろん、上記した技術を含め犠牲材料にアクセスするために他の技術が用いられてもよく、上記した技術においては、導電ピラーの形成に用いられる開口部を用いて積層体の犠牲材料にアクセスする。
この実施形態において、絶縁体ピラーの外表面の周りに閉じ込められたリング内に半導体チャネルを形成した結果、絶縁体ピラーの側壁上の半導体チャネル材料の全領域は、ワードラインによって制御される構造体が形成可能である。
図５０は、図２から図２５に関し上記したような製造プロセスが図４４から図４９のプロセスに従い修正されたフローチャートである。フローチャートに示されるように、手順は、基板上に犠牲材料および絶縁材料の交互の層の積層体の形成（５００１）で開始する。基板は、いくつかの場合において、メモリデバイスの周辺回路を実装するために用いられてよい、積層体に隣接し且つ積層体の下にあるロジック回路を含む集積回路基板を含んでよい。また、積層体は、図５６に示されるような実施形態においては、ソース側導体を含む層等の導電材料の層の上に形成されてよい。積層体を形成した後、絶縁ピラーのための開口部のアレイが、選択されたパターンで開口部をエッチングすることで、積層体を通るように形成される（５００２）。次に、プロセスは、犠牲層の側壁におけるリセスをエッチングして、リセスを、少なくとも部分的に、上述したような酸化シリコンの層等のデータストレージ構造体で、およびチャネル材料で裏打ちする（５００３）ことを含む。この後、開口部内を、異方性エッチングを用いてエッチングして、リセスの外部のチャネル材料を除去し、その結果、チャネル材料は犠牲材料の層の間で不連続となる。その後、開口部を絶縁材料で充填する（５００４）。フローチャートの次で、絶縁層と犠牲層の積層体を含むブロックの形成をもたらす、パターンに配置された積層体を通る導電ピラーのアレイが形成され、複数連の行方向に延在する交互の絶縁ピラーおよび導電ピラーが積層体を通って延びる（５００５）。
フローチャートの次で、方法は、積層体の上にピラー選択トランジスタを形成するために用いられる犠牲層を形成することを含み、犠牲層はその上方および下方の絶縁層により分離される（５００６）。積層体の上に犠牲層を通る複数の開口部が形成され、開口部は対応する導電ピラーと位置合わせされる。開口部は、半導体チャネル材料の対応する導電ピラーとの接触をもたらするように、その側壁にゲート誘電体および半導体チャネル材料が裏打ちされる（５００７）。また、コンタクトパッドが、垂直トランジスタの上部に形成されてよく、コンタクトパッドは半導体チャネル材料と接触し、対応する導電ピラーからコンタクトパッドまでの電流フロー経路をもたらす。
図５０の実施形態においては、複数のスロットが積層体を通り、積層体上の犠牲層を通るようにエッチングされる。スロットは、例えば、行方向における一連の８つの絶縁ピラーと９つの導電ピラーのセットごとの間隔で配置され、複数連、例えば、４連または８連にわたる列方向に延びる。スロットは、積層体内の、および、積層体の上の犠牲材料の層内の、犠牲材料を露出させる（５００８）。犠牲材料を露出させた後、犠牲材料は、スロットを通して除去され、このブロックで実装されるメモリアレイのためのワードラインおよびピラー選択ラインの位置に空隙を残す（５００９）。その後、犠牲材料の除去により残った空隙に、タングステン等のワードライン材料が堆積される。いくつかの実施形態において、ワードライン材料の堆積には、ワードラインと絶縁ピラーとの交点において形成されるべき高誘電率絶縁体のライナーの形成、または、１または複数のマルチレイヤ電荷蓄積構造体の層の形成が先行してよい（５０１０）。この実施形態においては、ワードライン材料の堆積の後、余剰材料がスロットの内部から除去され、スロットは絶縁体で充填される（５０１１）。
その後、ビットライン構造体および他のバックエンドラインオペレーションが実行されて、デバイスが完成されてよい（５０１２）。
図５０の方法は、一連の導電ピラーおよび絶縁ピラーに沿った間隔に配置されたスロットを用いる犠牲材料の除去の技術に基づく。他の実施形態においては、犠牲材料は、図４３に関し上述したような導電ピラーのための開口部を用いて、除去されてよい。
一般に、図５０は、絶縁材料およびワードライン材料の交互の層の積層体を含むブロックを形成し、アレイに配置され、積層体を貫通する交互の導電ピラーおよび絶縁ピラーの複数の個別の連を形成することを含む、垂直メモリ構造体を製造する方法の別の例を示す。また、製造方法は、絶縁ピラーとワードライン材料の層との交点におけるワードライン材料の層の内表面に配置されるデータストレージ構造体を形成することを含む。方法はまた、絶縁ピラーとワードライン材料の層との交点における、絶縁ピラーとデータストレージ構造体との間の半導体チャネル材料を形成することも含む。半導体チャネル材料は、絶縁ピラーの弧状の外表面の周りに延在する弧状の層であってよく、半導体チャネル材料は、接触位置にソース／ドレイン端子を確立する態様で、両側にある隣接する導電ピラーに接触する。また、方法は、積層体の上のピラー選択層に、複数の導電ストリップを形成することをもたらす。複数の導電ストリップは、アレイのそれぞれの個別のサブアレイのための、個別のサブアレイの複数の垂直チャネル構造体のためのゲートとして機能する対応する導電ストリップを含む。さらに、方法は、積層体の上のピラー選択層の上に、ビットライン導体を形成することを含む。本明細書に説明される実施形態においては、各ビットライン導体は、積層体のアレイの個別のサブアレイの各々における１つの垂直チャネルトランジスタへのコンタクトを有する。
図５５および図５６の概略図で表わされ得るメモリアレイを実装するための集積回路メモリ構造体が、複数のプロセスで製造されてよく、このようなプロセスのうちの一部は、図５１から５４Ａを参照して理解され得る。図５１から５４Ａは、下層のソース側導体を有する図５６に示されるような回路をもたらす一実施形態の製造プロセスにおけるステージを示す。このソース側導体は、例えば、この下層の導体を通して垂直導電ピラーに電圧を印加することで、メモリセルのブロックを消去するメモリ操作で用いられてよい。上述の通り、この製造プロセスは、図５Ｂおよび１３Ｂに関し上述したようなステージに進み、そこでは、積層体は、わずかにドーピングされてよいＰ型導電層、または、これもまたわずかにドーピングされてよいＰ型導電ライン等のソースライン導体５２０５の上部に形成される。構造体において、導電ピラー６０４はＮ＋型ポリシリコン等のｎ型半導体であってよく、ソースライン導体５２０５は、半導体基板のｐ型拡散または他のｐ型半導体であってよい。これにより、これらの交差箇所に、図５６に示される接合部６３３２等のＰＮ接合１３０１の形成をもたらす。
図１３Ｂは、代替的な実施形態の図１１Ａに示される構造体の列方向におけるＢ－Ｂ線上の断面図であり、そこでは、ｐ型導体層等のソースライン導体５２０５が、積層体の下方に配置されている。構造体において、導電ピラー６０４はｎ型またはＮ＋型ポリシリコンであってよく、ソースライン導体５２０５は、半導体基板におけるｐ型拡散または他のｐ型半導体であってよい。これにより、これらの交差箇所に、図５６に示される接合部６３３２等のＰＮ接合１３０１の形成をもたらす。
図５１および図５２（図１４および図１５と同様）は、図１２および１３Ｂの構造体を示すそれぞれＡ－Ａ線およびＢ－Ｂ線上の断面図であり、ピラー選択トランジスタ１２１０、１２２０、１２３０および１３１０の上にキャップ層１４１０を形成した後である。キャップ層１４１０は、後のプロセスステップのための動作ハードマスクまたは他のタイプの保護として機能し得る酸化シリコンまたは他の材料の層であってよい。上述の通り、ＰＮ接合（例えば５１１０、１３０１）が、ｎ型ポリシリコンおよびソースライン導体５２０５を含んでよい垂直導電ピラー（例えば６６０１、６６０２、６６０３、６０４）のコンタクト位置に形成される。他の実施形態において、ＰＮ接合は他のやり方で実装されてよく、または、ソースライン導体からバイアス回路への電流経路沿いの他の位置に配置されてよく、バイアス回路はメモリ操作中に、バイアス電圧の印加およびソースライン導体の接続のフロートに用いられてよい。
図５３は、上述のような犠牲材料とワードライン材料との置き換えのために用いられるべき、積層体を貫通するスロットを形成した後の、中間製造ステージにおける一実施形態の３Ｄメモリブロック１０５の上面図（ピラー選択層は透明）である。例えば、図１６Ａおよび図１６Ｂから図２１までおよびその対応する上述した説明箇所を参照されたい。本実施形態においては、スロットは導体材料で充填され、導体で充填されたスロット５３０１、５３０２が形成され、スロットは、下層のソースライン導体５２０５または導体に接続される。図５２の実施形態によれば、導体が充填されたスロット５３０１、５３０２をバイアス回路に接続するために、導体が充填されたスロット５３０１、５３０２から、ビットラインの形成に用いられる金属層まで、または、積層体の上の別のパターンニングされた導電層まで、層間誘電体を通る層間コンタクトが形成される。
図５４Ａは、図２３Ａと同様の、上を覆うビットライン（例えば２２０１、２２０２、２２０４、２２０６）を形成するプロセスの後の構造体の上面図であり、導体が充填されたスロット５３０１、５３０２に接続された上を覆うソースラインバイアスライン５５０１、５５０２が追加されている。このプロセスには、ピラー選択トランジスタコンタクトパッドの上に層間誘電体を堆積すること、導体が充填されたスロットまでの層間誘電体を通るビットラインコンタクトプラグおよびコンタクトを形成すること、並びに、その後にビットラインおよびソースライン導体を形成するための上を覆うパターニングされた導体層における金属を形成することおよびパターニングすることが含まれてよい。ビットラインは、それぞれの個別のサブアレイにおいて最大１つの垂直導体構造体と接触するように構成されている。故に、ビットライン２２０２は、サブアレイの上部で、カット２０１０の上方にある垂直導体構造体２２１３と接触し、下部でカット２０１０の下方にある垂直導体構造体２２１５と接触する。
図５４Ｂは、図２から図２５に関し上記したような製造プロセスを、図５１から５４Ａにより修正したフローチャートである。フローチャートに示されるように、手順は、基板上のｐ型半導体層または複数のｐ型半導体ラインに、犠牲材料および絶縁材料の交互の層の積層体を形成することで開始する（５４０１）。基板は、いくつかの場合において、メモリデバイスの周辺回路を実装するために用いられてよい、積層体に隣接し且つ積層体の下にあるロジック回路を含む集積回路基板を含んでよい。積層体を形成した後、選択されたパターンで開口部をエッチングし、開口部に、マルチレイヤ誘電体電荷蓄積構造体の１または複数の層等、データストレージ構造体の材料を裏打ちし、その後、データストレージ構造体の材料に、半導体チャネル材料を裏打ちすることで、積層体を貫通する絶縁ピラーのアレイが形成される（５４０２）。フローチャートの次で、絶縁層と犠牲層の積層体を含むブロックの形成をもたらす、パターンに配置された積層体を通る導電ピラーのアレイが形成され、複数連の行方向に延在する交互の絶縁ピラーおよび導電ピラーが積層体を通って延びる（５４０３）。この実施形態において、導電ピラーは、対応するＰＮ接合において、下層のソースライン導体（複数可）に接触する。
フローチャートの次で、方法は、積層体の上にピラー選択トランジスタを形成するために用いられる犠牲層を形成することを含み、犠牲層はその上方および下方の絶縁層により分離される（５４０４）。積層体の上に犠牲層を通る複数の開口部が形成され、開口部は導電ピラーと位置合わせされる。開口部は、半導体チャネル材料の対応する導電ピラーとの接触をもたらすように、その側壁にゲート誘電体および半導体チャネル材料が裏打ちされる（５４０５）。また、コンタクトパッドが、開口部の上に形成され、コンタクトパッドは半導体チャネル材料と接触し、対応する導電ピラーからコンタクトパッドまでの電流フロー経路をもたらしてよい。
図５４Ｂの実施形態においては、複数のスロットが積層体を通り、積層体上の犠牲層を通るようにエッチングされる。スロットは、例えば、行方向における一連の８つの絶縁ピラーと９つの導電ピラーのセットごとの間隔で配置され、複数連、例えば、４連または８連にわたる列方向に延びる。スロットは、積層体内の、および、積層体の上の犠牲材料の層内の、犠牲材料を露出させる（５４０６）。犠牲材料を露出させた後、犠牲材料は、スロットを通して除去され、このブロックで実装されるメモリアレイのためのワードラインおよびピラー選択ラインの位置に空隙を残す（５４０７）。その後、犠牲材料の除去により残った空隙に、タングステン等のワードライン材料が堆積される。いくつかの実施形態において、ワードライン材料の堆積には、ワードラインと絶縁ピラーとの交点における高誘電率絶縁体のライナーの形成、または、１または複数のマルチレイヤ電荷蓄積構造体の層の形成が先行してよい（５４０８）。ワードライン材料の堆積の後、余剰材料がスロットの内部から除去され、ワードライン材料の側壁は酸化されるか、または絶縁体で裏打ちされる。この実施形態において、その後、スロットはタングステンまたはポリシリコン等の導体で充填される（５４０９）。
その後、垂直ピラー選択トランジスタのコンタクトパッドに接触するビットライン構造体および導体が充填されたスロットに接触するソースラインバイアスライン構造体が形成され、他のバックエンドラインオペレーションが実行されて、デバイスが完成されてよい（５４１０）。
一般に、図５４Ｂは、ソースラインバイアス導体の上に、絶縁材料およびワードライン材料の交互の層の積層体を含むブロックを形成し、アレイに配置され、積層体を貫通する交互の導電ピラーおよび絶縁ピラーの複数の個別の連を形成することを含む、垂直メモリ構造体を製造する方法の一例を示す。また、製造方法は、絶縁ピラーとワードライン材料の層との交点におけるワードライン材料の層の内表面に配置されるデータストレージ構造体を形成することを含む。方法はまた、絶縁ピラーとワードライン材料の層との交点における、絶縁ピラーとデータストレージ構造体との間の半導体チャネル材料を形成することも含む。半導体チャネル材料は、絶縁ピラーの弧状の外表面の周りに延在する弧状の層であってよく、半導体チャネル材料は、接触位置にソース／ドレイン端子を確立する態様で、両側にある隣接する導電ピラーに接触する。また、方法は、積層体の上のピラー選択層に、複数の導電ストリップを形成することをもたらす。複数の導電ストリップは、アレイのそれぞれの個別のサブアレイのための、個別のサブアレイの複数の垂直チャネル構造体のためのゲートとして機能する対応する導電ストリップを含む。さらに、方法は、積層体の上のピラー選択層の上に、ビットライン導体を形成することを含む。本明細書に説明される実施形態においては、各ビットライン導体は、積層体のアレイの個別のサブアレイの各々における１つの垂直チャネルトランジスタへのコンタクトを有する。
図５４Ｂの方法は、一連の導電ピラーおよび絶縁ピラーに沿った間隔に配置されたスロットを用いる犠牲材料の除去の技術に基づく。他の実施形態においては、犠牲材料は、図４３に関し上述したような導電ピラーのための開口部を用いて、除去されてよい。また、他の実施形態においては、プロセスは、絶縁体ピラーの外表面にある半導体チャネル材料が、図５０に関し上述したように閉じ込められ得る手順を含んでよい。
上述の図５５および５６は、本明細書に説明したように実装されてよいＡＮＤフラッシュアーキテクチャまたはＮＯＲフラッシュアーキテクチャメモリデバイスのための３Ｄ仮想グラウンドメモリの回路概略図である。
図５７は、集積回路の簡略ブロックダイアグラムであり、様々な実施形態において、集積回路は、単一のチップ上またはマルチチップパッケージに実装されてよい。集積回路５７００は、本明細書に説明された３Ｄ仮想グラウンドメモリアレイ５７６０を含む。
メモリデバイスは、ビットライン復号器５７５０（およびいくつかの実施形態において、ブロック消去オペレーションのためのソースライン導体）を含んでよい。また、メモリデバイスは、メモリ操作のために、バイアス電圧を、ビットラインに印加するためのビットライン５７５５に接続された回路５７５２を含む。また、いくつかの実施形態において、回路５７５２は、図５４Ａを参照して説明したソースライン導体にバイアス電圧を印加するための回路を含んでよい。回路５７５２は、読み取り、消去およびプログラミングメモリ操作のために、メモリアレイにおけるメモリセルおよびメモリセルのブロックを選択するよう構成されてよい。当該メモリアレイ構造体以外の回路は、周辺回路と称される。周辺回路は仮想グラウンドメモリアーキテクチャのために構成されてよく、周辺回路は、メモリ操作中に、複数のビットラインのうち、少なくともいくつかのビットラインを選択的にソース側導体として、およびドレイン側導体として操作させるための回路を含む。上記の通り、アレイ５７６０は、周辺回路の一部または全部に重ねられてよい。
上記のように、ビットライントランジスタＢＬＴ（本明細書でピラー選択トランジスタとも称される）およびワードライン復号器５７６３は、個別のサブアレイにおけるメモリセルに適用された読み取、消去およびプログラミング操作のために、複数のワードライン５７６４に結合される。ＢＬＴおよびワードライン復号器５７６３への並びにビットライン復号器５７５０へのアドレスがバス５７６５上で供給される。この例においては、ブロック５７６６中のセンスアンプおよびデータイン構造体は、データバス５７６７を介してビットライン復号器５７５０に結合されている。データは、データインライン５７７１を介して、集積回路５７００の入／出力ポートから、または、集積回路５７００の内部または外部にある他のデータソースから、ブロック５７６６内のデータイン構造体へと供給される。
例示の実施形態において、汎用プロセッサ若しくは特定用途回路、または、プログラマブル抵抗セルアレイによりサポートされるシステムオンチップ機能を提供するモジュールの組み合わせ等の他の回路５７７４が集積回路に含まれる。データは、データアウトライン５７７２を介して、ブロック５７６６内のセンスアンプから、集積回路５７００上の入／出力ポートへと、または、集積回路５７００の内部若しくは外部にある他のデータ宛先へと供給される。
例えば、読み取り、消去およびプログラムメモリ操作用に構成されたバイアス構成ステートマシンを用いて実装されたコントローラ５７６９が、プログラム、消去および読み取り電圧等の、ブロック５７６８内の電圧供給を通して生成または供給されるバイアス構成供給電圧の印加を制御する。
コントローラは、当該技術分野で知られる特殊ロジック回路を用いて実装されてよい。代替的な実施形態においては、コントローラは、同一集積回路上で実装され得る汎用プロセッサを含む。当該プロセッサは、デバイスの動作を制御するコンピュータプログラムを実行する。さらに他の実施形態において、特殊ロジック回路と汎用プロセッサの組み合わせが、コントローラの実装に用いられてよい。
コントローラは、以下の表に記載されたバイアス電圧の印加を含む、読み取り、プログラミング、および消去操作を制御するためのロジックを含んでよい。表１は、図５５に示されるように構成された、垂直方向に不連続または連続のチャネル材料の、３Ｄ仮想グラウンドアレイのためのバイアス電圧を含む。表２は、図５６に示されるように構成された、ピラーの垂直方向において連続するチャネル材料を持つ３Ｄ仮想グラウンドアレイのためのバイアス電圧を含む。
Figure 0007110531000002
Figure 0007110531000003
製造プロセスの実施形態を示す複数のフローチャートが本明細書に説明された。すべての本明細書に記載されたフローチャートについて、ステップの多くは組み合わされて、並行して実行されて、または、異なるシーケンスで実行されても、達成される機能に影響がないようにできることが理解されるであろう。いくつかの場合において、読み手は、特定の他の変更が併せてなされる場合に限り、ステップを入れ替えても同一結果が達成されることを理解するであろう。他の場合においては、読み手は、特定の他の条件が満たされる場合に限り、ステップを入れ替えても同一結果が達成されることを理解するであろう。さらに、本明細書のフローチャートは、本技術の理解に関する一部のステップのみを示していることが理解され、且つ、他の機能を実現するための多数の追加のステップが、示されたフローチャートの前、後、間に行われてよいことが理解されるであろう。
本明細書に説明された製造方法は、垂直メモリ構造体を製造する方法の例を含み、当該方法は、
絶縁材料およびワードライン材料の交互の層の積層体を含むブロックを形成する段階と、
積層体を通る複数の個別の連の交互の導電ピラーおよび絶縁ピラーを形成する段階であって、複数の個別の連における導電ピラーは、アレイに、およびアレイの複数の個別のサブアレイに配置され、それぞれの個別のサブアレイは複数連のうちの少なくとも１つの連を含む、段階と、
複数の個別の連における絶縁ピラーとワードライン材料の層との交点において、ワードライン材料の層の内表面に配置されたデータストレージ構造体を形成する段階と、
複数の個別の連における絶縁ピラーとワードライン材料の層との交点において、複数の個別の連の絶縁ピラーと、データストレージ構造体との間の半導体チャネル材料を形成する段階であって、半導体チャネル材料は、複数の個別の連における絶縁ピラーの外表面の周りに延在し、且つ、複数の個別の連の両側の隣接する導電ピラーに接触する、段階と、
積層体の上のピラー選択層に、複数の導電ストリップを形成する段階であって、導電ストリップは、アレイのそれぞれの個別のサブアレイのために、複数の導電ストリップのうちの対応する導電ストリップを含み、且つ、アレイのそれぞれの個別のサブアレイのために、個別のサブアレイにおけるそれぞれの導電ピラーに接触する、対応する導電ストリップを通る複数の垂直チャネル構造体を含む、段階と、
積層体の上のピラー選択層の上に配置された複数のビットライン導体を形成する段階であって、各ビットライン導体は、個別のサブアレイの各々における複数の垂直チャネルトランジスタにおける１つの垂直チャネルトランジスタへのコンタクトを有する、段階と、を備える。
半導体チャネル材料が、第１の絶縁ピラーの外表面に沿い弧状の層である製造方法の例が記載される。
ブロックを形成する段階が、犠牲材料および絶縁材料の交互の層の積層体を形成する段階と、犠牲材料をワードライン材料で置き換える段階を含む、製造方法の例が記載される。
ブロックを形成する段階が、犠牲材料および絶縁体材料の交互の層の積層体を形成し、積層体を貫通する複数の第１の開口部をエッチングし、第１の開口部にデータストレージ構造体の材料を裏打ちし、データストレージ構造体の材料に半導体チャネル材料を裏打ちし、第１の開口部に絶縁材料を充填して絶縁ピラーを形成する段階と、積層体を貫通する複数の第２の開口部をエッチングし、第２の開口部に導電材料を充填して導電ピラーを形成する段階と、積層体の上に、絶縁材料により積層体から分離され、絶縁材料で覆われる犠牲層を形成する段階と、積層体の上に、犠牲層を通る、導電ピラーと位置合わせされた複数の第３の開口部を形成し、複数の第３の開口部に、対応する導電ピラーと電流フロー接触するゲート誘電体および半導体チャネル構造体の層を形成する段階と、積層体および積層体の上の犠牲層を通るスロットをエッチングする段階であって、スロットは、行方向にＸ個のメンバを有する導電ピラーのセット間に配置され、複数の行におけるＹ個の行にまたがる第２の方向に延在し、スロットは、積層体における犠牲材料を露出させる、段階と、スロットを通して露出された犠牲材料を除去して、積層体における犠牲材料の層および積層体の上の犠牲材料の層の場所に空隙を形成する段階と、空隙にワードライン材料を堆積させて、積層体におけるワードライン材料の層および積層体の上の導電材料の層を形成する段階と、を有する製造方法の例が記載される（ゲートの置き換えのためにスロットを用いる）。
ブロックを形成する段階が、犠牲材料および絶縁材料の交互の層の積層体を形成する段階と、積層体を貫通する複数の第１の開口部をエッチングし、第１の開口部にデータストレージ構造体の材料を裏打ちし、データストレージ構造体の材料に半導体チャネル材料を裏打ちし、第１の開口部に絶縁材料を充填して絶縁ピラーを形成する段階と、積層体を通る複数の第２の開口部をエッチングする段階と、第２の開口部を通して露出された犠牲材料を除去して、積層体における犠牲材料の層の代わりに空隙を形成する段階と、空隙にワードライン材料を堆積させて、積層体にワードライン材料の層を形成する段階と、第２の開口部に露出されたワードライン材料の層の側壁に絶縁体を形成する段階と、第２の開口部に絶縁材料をエッチングバックして、隣接する第１の開口部における絶縁ピラーを裏打ちする半導体チャネル材料を露出させる段階と、再度開かれた第２の開口部に導電材料を充填して導電ピラーを形成する段階と、積層体の上に、絶縁材料により積層体から分離され、絶縁材料により覆われる導電層を形成する段階と、導電層を通る、導電ピラーと位置合わせされた複数の第３の開口部を積層体の上に形成し、複数の第３の開口部に、対応する導電ピラーと電流フロー接触するゲート誘電体および半導体チャネル構造体の層を形成する段階と、積層体の上の導電材料の層をエッチングして、複数の導電ストリップを画定する段階と、を含む、製造方法の例が記載される。
ブロックを形成する段階が、犠牲材料および絶縁材料の交互の層の積層体を形成する段階と、積層体を貫通する複数の第１の開口部をエッチングする段階と、エッチングして露出された犠牲材料の層の側壁を、絶縁材料の層の露出された側壁に対してリセスさせ、リセス内のリセスされた側壁にデータストレージ構造体の材料を裏打ちする段階と、データストレージ構造体の材料に半導体チャネル材料を裏打ちする段階と、開口部を絶縁材料で充填して絶縁ピラーを形成する段階と、を含む製造方法の例が記載される。
半導体チャネル材料が犠牲材料の層間で不連続になるように、開口部を充填する前に、開口部の半導体チャネル材料をエッチングする段階を備える製造方法の例が記載されている。積層体を通る複数の第２の開口部をエッチングし、開口部を導電材料で充填して導電ピラーを形成する段階と、積層体の上に、絶縁材料により積層体から分離され、且つ絶縁材料で覆われる犠牲層を形成する段階と、導電ピラーと位置合わせされた、犠牲層を通る複数の第３の開口部を積層体の上に形成し、複数の第３の開口部に、対応する導電ピラーと電流フロー接触するゲート誘電体および半導体チャネル構造体の層を形成する段階と、積層体および積層体の上の犠牲層を通るスロットをエッチングする段階であって、スロットは、行方向にＸ個のメンバを有する導電ピラーのセット間に配置され、複数の行におけるＹ個の行にまたがる第２の方向に延在し、スロットは、積層体における犠牲材料を露出させる、段階と、スロットを通して露出された犠牲材料を除去して、積層体における犠牲材料の層および積層体の上の犠牲材料の層の場所に空隙を形成する段階と、空隙にワードライン材料を堆積して、積層体におけるワードライン材料の層および積層体の上の導電材料の層を形成する段階と、積層体の上の導電材料の層をエッチングして、複数の導電ストリップを画定する段階と、を備える製造方法の例が記載される。
積層体の下に導電層を形成する段階を備え、複数の個別の連の交互の導電ピラーおよび絶縁ピラーにおける導電ピラーは、ＰＮ接合により導電層に接続される、製造方法の例が記載される。
複数連の交互の導電ピラーおよび絶縁ピラーの方向に間隔をおいて導体が充填されたスロットを形成する段階であって、導体が充填されたスロットは積層体を通って延在し積層体の下方の導電層に接触し、導電が充填されたスロットは、複数連の交互の導電ピラーおよび絶縁ピラーに対し直交する方向に細長い、段階を備える、製造方法の例が記載される。
導電ピラーはｎ型半導体を有し、積層体の下方の導電層はｐ型半導体を有する、製造方法の例が記載される。ブロックにおける導電ピラーが、行方向に延在する、および列方向に延在する複数の行および複数の列に配置され、絶縁ピラーは、行における隣接する導電ピラー間に配置され、導電ストリップは、積層体の上の導電材料の層における、導電ピラーの行間の、エッチングカットにより隣接する導電ストリップから分離され、導電ストリップが画定される、製造方法の例が記載される。ブロックは、個別のサブアレイ間に導電ピラーのダミー行を含み、導電ストリップは、導電ピラーのダミー行の上の積層体の上の導電材料の層のエッチングカットにより、隣接する導電ストリップから分離されて、導電ストリップが画定される、製造方法の例が記載される。ワードライン材料の層が、絶縁ピラーに隣接する、絶縁材料の隣接層の側面に対しリセスされた側面を有し、絶縁材料の層間にリセスを形成し、半導体チャネル材料およびデータストレージ構造体がリセス内に配置される、製造方法の例が記載される。
複数のワードライン材料の層、複数の導電ストリップおよび複数のビットラインが、仮想グラウンドメモリアーキテクチャに配置される、製造方法の例が記載される。
データストレージ構造体が、マルチレイヤ電荷トラップ構造体を有する、製造方法の例が記載される。
積層体におけるワードライン材料の層上に、第２の絶縁材料の裏打ちを形成する段階であって、第２の絶縁材料は、積層体における複数の絶縁体材料の層の絶縁体材料より高誘電率を有する、段階を備える製造方法の例が記載される。
高密度および高容量ストレージのために好適な３Ｄメモリ構造体がもたらされる。構造体の実施形態に係る特徴は、ソース／ドレインコンタクトに用いられる垂直導体ピラーの長軸が、行方向において、一連のピラーと位置合わせされることを含む。実施形態は、ダミーの絶縁ピラーおよび導電ピラーの行の上に位置合わせされたビットライン選択ラインの間にカットを含む。
実施形態において、ソース／ドレインコンタクトに用いられる垂直導電ピラーは、ｈｉｇｈ‐ｋ誘電体材料（誘電率Ｋは７より大きい）によりワードライン材料から分離される。
実施形態において、チャネルは、垂直軸またはＺ軸方向に不連続である。
実施形態において、ソース／ドレインコンタクトに用いられる垂直導体ピラーの、一連の方向に対し直交する方向における幅は、絶縁ピラーの幅よりも小さい。
本発明は、好ましい実施形態および上述の例に関し開示されているが、これらの例は、限定的な意味ではなく、例示的な意味を意図していることを理解されたい。当業者には、本発明の精神および以降の特許請求の範囲に属する修正例および組み合わせが容易に想起されることを想定している。

Claims (23)

  1. 垂直メモリ構造体であって、
    絶縁材料およびワードライン材料の交互の層の積層体と、
    前記積層体を通って配置された一連の交互の導電ピラーおよび絶縁ピラーであって、前記一連は少なくとも、第１の導電ピラーと、前記第１の導電ピラーに隣接する第１の絶縁ピラーと、前記第１の絶縁ピラーに隣接する第２の導電ピラーとを含み、前記第１の絶縁ピラーの外表面は、前記ワードライン材料の層と平行な面において弧状である、一連の交互の導電ピラーおよび絶縁ピラーと、
    前記第１の絶縁ピラーと前記ワードライン材料の層との交点における、前記ワードライン材料の層の内表面に配置されたデータストレージ構造体と、
    前記第１の絶縁ピラーと前記ワードライン材料の層との前記交点における、前記第１の絶縁ピラーと前記データストレージ構造体との間の半導体チャネル材料であって、前記半導体チャネル材料は、前記第１の絶縁ピラーの前記外表面の周りに延在し、且つ、前記第１の導電ピラーおよび前記第２の導電ピラーと接触する、半導体チャネル材料と、を備える、垂直メモリ構造体。
  2. 前記第１の絶縁ピラーに隣接する前記ワードライン材料の層の前記内表面は、前記第１の絶縁ピラーに隣接する前記絶縁材料の層の内表面に対しリセスされて、前記絶縁材料の層間のリセスを形成しており、前記半導体チャネル材料および前記データストレージ構造体は、前記リセス内に配置されている、請求項１に記載の垂直メモリ構造体。
  3. 前記リセスに配置された前記半導体チャネル材料は、前記絶縁材料の層にわたり垂直方向において不連続である、請求項２に記載の垂直メモリ構造体。
  4. 前記一連は、前記第２の導電ピラーに隣接する第２の絶縁ピラーと、前記第２の絶縁ピラーに隣接する第３の導電ピラーとを含み、
    前記垂直メモリ構造体はさらに、
    前記第２の絶縁ピラーと前記ワードライン材料の層との交点における前記ワードライン材料の層の内表面に配置されたデータストレージ構造体と、
    前記第２の絶縁ピラーと前記ワードライン材料の層との前記交点における、前記第２の絶縁ピラーと前記データストレージ構造体との間の半導体チャネル材料であって、前記半導体チャネル材料は、前記第２の絶縁ピラーの外表面の周りに延在して、前記第２の導電ピラーと接触し、且つ、前記第３の導電ピラーと接触する、半導体チャネル材料と、を備える、請求項１から３のいずれか一項に記載の垂直メモリ構造体。
  5. 前記積層体に重なる導電ストリップと、
    前記一連の交互の導電ピラーおよび絶縁ピラーにおけるそれぞれの導電ピラーに接触する、前記導電ストリップを通る複数の垂直チャネルトランジスタと、
    前記垂直チャネルトランジスタの上の層に配置された複数のビットライン導体であって、前記複数のビットライン導体が前記複数の垂直チャネルトランジスタのうちのそれぞれの垂直チャネルトランジスタへのコンタクトを有する、複数のビットライン導体と、を備える、請求項１から４のいずれか一項に記載の垂直メモリ構造体。
  6. 前記積層体を通るように配置された複数連の交互の導電ピラーおよび絶縁ピラーを備え、前記複数連における前記導電ピラーは、アレイに配置され、前記複数連は、先に述べた前記一連を含む、請求項１から５のいずれか一項に記載の垂直メモリ構造体。
  7. 前記アレイにおける前記複数連は、前記アレイの複数の個別のサブアレイに配置され、それぞれの個別のサブアレイは、前記複数連における少なくとも一連を含み、前記垂直メモリ構造体はさらに、
    前記積層体の上のピラー選択層に配置された複数の導電ストリップを備え、前記複数の導電ストリップは、前記アレイのそれぞれの個別のサブアレイのために、前記複数の導電ストリップのうちの対応する導電ストリップを含み、且つ、前記アレイのそれぞれの個別のサブアレイのために、前記個別のサブアレイにおけるそれぞれの導電ピラーに接触する、前記対応する導電ストリップを通る複数の垂直チャネル構造体を含む、複数の導電ストリップと、
    前記積層体の上の前記ピラー選択層の上に配置された複数のビットライン導体であって、各ビットライン導体は、前記個別のサブアレイの各々における複数の垂直チャネルトランジスタのうちの１つの垂直チャネルトランジスタへのコンタクトを有する、複数のビットライン導体と、を備える、請求項６に記載の垂直メモリ構造体。
  8. 前記積層体の下方の導電層であって、前記複数連の交互の導電ピラーおよび絶縁ピラーのうちの前記導電ピラーは、ＰＮ接合を通して前記導電層に接続される、導電層と、
    前記複数連の交互の導電ピラーおよび絶縁ピラー沿いに間隔をおいて配置され、且つ、前記積層体を通って延在し前記積層体の下方の前記導電層に接触する導体が充填されたスロットであって、前記導体が充填されたスロットは、前記複数連の交互の導電ピラーおよび絶縁ピラーに対し直交する方向に細長い、導体が充填されたスロットと、を備える、請求項７に記載の垂直メモリ構造体。
  9. 前記導電ピラーはｎ型半導体を含み、前記積層体の下方の前記導電層はｐ型半導体を含む、請求項８に記載の垂直メモリ構造体。
  10. 前記積層体を通るように配置された複数連の交互の導電ピラーおよび絶縁ピラーを備え、前記複数連における前記導電ピラーは、アレイに配置され、前記複数連は、先に述べた前記一連を含み、前記アレイにおける前記複数連は、前記アレイの複数の個別のサブアレイに配置され、それぞれの個別のサブアレイは、前記複数連における少なくとも一連を含み、前記垂直メモリ構造体はさらに、
    前記積層体の上のピラー選択層に配置された、間隙によって分離された複数の導電ストリップであって、前記複数の導電ストリップは、前記アレイのそれぞれの個別のサブアレイのために、前記複数の導電ストリップのうちの対応する導電ストリップを含み、且つ、前記アレイのそれぞれの個別のサブアレイのために、前記個別のサブアレイにおけるそれぞれの導電ピラーに接触する、前記対応する導電ストリップを通る複数の垂直チャネル構造体を含む、複数の導電ストリップと、
    前記積層体を通るように配置された複数の交互のダミー導電ピラーおよびダミー絶縁ピラーであって、前記複数の交互のダミー導電ピラーおよびダミー絶縁ピラーは、前記複数の導電ストリップにおける前記導電ストリップを分離する間隙と位置合わせされたラインに配置されている、複数の交互のダミー導電ピラーおよびダミー絶縁ピラーと、
    前記積層体の上の前記ピラー選択層の上に配置された複数のビットライン導体であって、各ビットライン導体は、前記個別のサブアレイの各々における複数の垂直チャネルトランジスタのうちの１つの垂直チャネルトランジスタへのコンタクトを有する、複数のビットライン導体と、を備える、請求項１に記載の垂直メモリ構造体。
  11. 前記複数の交互のダミー導電ピラーおよびダミー絶縁ピラー、並びに、前記複数連の交互の導電ピラーおよび絶縁ピラーは、規則的なアレイに配置される、請求項１０に記載の垂直メモリ構造体。
  12. 前記ワードライン材料の層、前記複数の導電ストリップおよび前記複数のビットライン導体は、仮想グラウンドメモリアーキテクチャに配置される、請求項７に記載の垂直メモリ構造体。
  13. 前記絶縁ピラーと前記データストレージ構造体との間の前記半導体チャネル材料は、前記積層体における前記ワードライン材料の層間で不連続である、請求項１から１２のいずれか一項に記載の垂直メモリ構造体。
  14. 垂直メモリ構造体であって、
    絶縁材料およびワードライン材料の交互の層の積層体と、
    前記積層体を通るように配置された複数の個別の連の交互のシリンダ状の導電ピラーおよびシリンダ状の絶縁ピラーであって、前記複数の個別の連における前記導電ピラーはアレイに、および、前記アレイの複数の個別のサブアレイに配置され、それぞれの個別のサブアレイは、複数の前記連のうちの少なくとも１つの個別の連を含み、複数の前記連におけるそれぞれ個別の連は少なくとも、第１の導電ピラーと、前記第１の導電ピラーに隣接する第１の絶縁ピラーと、前記第１の絶縁ピラーに隣接する第２の導電ピラーとを含む、複数の個別の連の交互のシリンダ状の導電ピラーおよびシリンダ状の絶縁ピラーと、
    前記複数の個別の連における前記絶縁ピラーと前記ワードライン材料の層との交点における、前記ワードライン材料の層の内表面に配置されたデータストレージ構造体と、
    前記複数の個別の連における前記絶縁ピラーと前記ワードライン材料の層との前記交点における、前記複数の個別の連における前記絶縁ピラーと前記データストレージ構造体との間の半導体チャネル材料であって、前記半導体チャネル材料は、前記複数の個別の連における前記絶縁ピラーの外表面の周りに延在し、且つ、前記複数の個別の連の両側の隣接する導電ピラーと接触する、半導体チャネル材料と、
    前記積層体の上のピラー選択層に配置された複数の導電ストリップであって、前記複数の導電ストリップは、前記アレイのそれぞれ個別のサブアレイのために、前記複数の導電ストリップのうちの対応する導電ストリップを含み、且つ、前記アレイのそれぞれ個別のサブアレイのために、前記個別のサブアレイにおける対応する導電ピラーに接触する、前記対応する導電ストリップを通る複数の垂直チャネル構造体を含む、複数の導電ストリップと、
    前記積層体の上の前記ピラー選択層の上に配置された複数のビットライン導体であって、各ビットライン導体は、前記個別のサブアレイの各々における複数の垂直チャネルトランジスタのうちの１つの垂直チャネルトランジスタへのコンタクトを有する、複数のビットライン導体と、を備える、垂直メモリ構造体。
  15. 前記絶縁ピラーの前記外表面は、前記ワードライン材料の層と平行な面において弧状である、請求項１４に記載の垂直メモリ構造体。
  16. 前記絶縁ピラーに隣接する前記ワードライン材料の層の前記内表面は、前記絶縁ピラーに隣接する前記絶縁材料の層の内表面に対しリセスされて、前記絶縁材料の層間のリセスを形成しており、前記半導体チャネル材料および前記データストレージ構造体は、前記リセス内に配置されている、請求項１４または１５に記載の垂直メモリ構造体。
  17. 前記リセスに配置された前記半導体チャネル材料は、前記絶縁材料の層にわたり垂直方向において不連続である、請求項１６に記載の垂直メモリ構造体。
  18. 前記積層体の下方の導電層であって、前記複数の個別の連の交互の導電ピラーおよび絶縁ピラーのうちの前記導電ピラーは、ＰＮ接合を通して前記導電層に接続される、導電層と、
    前記複数の個別の連の交互の導電ピラーおよび絶縁ピラー沿いに間隔をおいて配置され、且つ、前記積層体を通って延在し前記積層体の下方の前記導電層に接触する導体が充填されたスロットであって、前記導体が充填されたスロットは、前記複数の個別の連の交互の導電ピラーおよび絶縁ピラーに対し直交する方向に細長い、導体が充填されたスロットと、を備える、請求項１４に記載の垂直メモリ構造体。
  19. 前記導電ピラーは、ｎ型半導体を含み、前記積層体の下方の前記導電層はｐ型半導体を含む、請求項１８に記載の垂直メモリ構造体。
  20. 前記複数の導電ストリップは、前記積層体の上の前記ピラー選択層における間隙によって分離されており、前記垂直メモリ構造体は、
    積層体を通るように配置された複数の交互のダミー導電ピラーおよびダミー絶縁ピラーを備え、前記複数の交互のダミー導電ピラーおよびダミー絶縁ピラーは、前記複数の導電ストリップにおける前記導電ストリップを分離する前記間隙に位置合わせされたラインに配置される、請求項１４から１９のいずれか一項に記載の垂直メモリ構造体。
  21. 前記ワードライン材料の層、前記複数の導電ストリップおよび前記複数のビットライン導体は、仮想グラウンドメモリアーキテクチャに配置され、前記複数のビットライン導体における前記ビットライン導体の少なくとも一部を、メモリ操作中に選択的にソース側導体として、および、ドレイン側導体として操作する周辺回路を含む、請求項１４から２０のいずれか一項に記載の垂直メモリ構造体。
  22. 前記絶縁ピラーと前記データストレージ構造体との間の半導体チャネル材料は、前記積層体における前記ワードライン材料の層間で不連続である、請求項１４から２１のいずれか一項に記載の垂直メモリ構造体。
  23. 前記複数の個別の連における特定の連は、Ｎ＋１個の導電ピラーおよびＮ個の絶縁ピラーを含み、これにより、前記特定の連は、Ｎ個のメモリセルの積層体を含む、請求項１４から２２のいずれか一項に記載の垂直メモリ構造体。
JP2021101523A 2021-04-14 2021-06-18 ３ｄ仮想グラウンドメモリおよび３ｄ仮想グラウンドメモリの製造方法 Active JP7110531B1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/230,114 US11916011B2 (en) 2021-04-14 2021-04-14 3D virtual ground memory and manufacturing methods for same
US17/230,114 2021-04-14

Publications (2)

Publication Number Publication Date
JP7110531B1 true JP7110531B1 (ja) 2022-08-02
JP2022163671A JP2022163671A (ja) 2022-10-26

Family

ID=82693699

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021101523A Active JP7110531B1 (ja) 2021-04-14 2021-06-18 ３ｄ仮想グラウンドメモリおよび３ｄ仮想グラウンドメモリの製造方法

Country Status (5)

Country Link
US (2) US11916011B2 (ja)
JP (1) JP7110531B1 (ja)
KR (1) KR102617862B1 (ja)
CN (1) CN115206990A (ja)
TW (1) TWI783576B (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011165815A (ja) * 2010-02-08 2011-08-25 Toshiba Corp 不揮発性半導体記憶装置
JP2013008712A (ja) * 2011-06-22 2013-01-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP2015228484A (ja) * 2014-05-21 2015-12-17 マクロニクス インターナショナル カンパニー リミテッド ３ｄ独立二重ゲートフラッシュメモリ
US20190198668A1 (en) * 2017-12-22 2019-06-27 Micron Technology, Inc. Assemblies Having Conductive Structures Along Pillars of Semiconductor Material, and Methods of Forming Integrated Circuitry

Family Cites Families (118)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2619663C3 (de) 1976-05-04 1982-07-22 Siemens AG, 1000 Berlin und 8000 München Feldeffekttransistor, Verfahren zu seinem Betrieb und Verwendung als schneller Schalter sowie in einer integrierten Schaltung
US4987090A (en) 1987-07-02 1991-01-22 Integrated Device Technology, Inc. Static ram cell with trench pull-down transistors and buried-layer ground plate
JP3073645B2 (ja) 1993-12-27 2000-08-07 株式会社東芝 不揮発性半導体記憶装置およびその動作方法
US6107882A (en) 1997-12-11 2000-08-22 Lucent Technologies Inc. Amplifier having improved common mode voltage range
US5963803A (en) 1998-02-02 1999-10-05 Advanced Micro Devices, Inc. Method of making N-channel and P-channel IGFETs with different gate thicknesses and spacer widths
US6960499B2 (en) 1998-02-24 2005-11-01 Texas Instruments Incorporated Dual-counterdoped channel field effect transistor and method
US6124729A (en) 1998-02-27 2000-09-26 Micron Technology, Inc. Field programmable logic arrays with vertical transistors
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6888750B2 (en) 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
US6313486B1 (en) 2000-06-15 2001-11-06 Board Of Regents, The University Of Texas System Floating gate transistor having buried strained silicon germanium channel layer
KR100821456B1 (ko) 2000-08-14 2008-04-11 샌디스크 쓰리디 엘엘씨 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법
US6829598B2 (en) 2000-10-02 2004-12-07 Texas Instruments Incorporated Method and apparatus for modeling a neural synapse function by utilizing a single conventional MOSFET
US6593624B2 (en) 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
US6703661B2 (en) 2001-12-27 2004-03-09 Ching-Yuan Wu Contactless NOR-type memory array and its fabrication methods
US7081377B2 (en) 2002-06-27 2006-07-25 Sandisk 3D Llc Three-dimensional memory
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
JP4620943B2 (ja) 2003-10-16 2011-01-26 キヤノン株式会社 積和演算回路及びその方法
DE20321085U1 (de) 2003-10-23 2005-12-29 Commissariat à l'Energie Atomique Phasenwechselspeicher, Phasenwechselspeicheranordnung, Phasenwechselspeicherzelle, 2D-Phasenwechselspeicherzellen-Array, 3D-Phasenwechselspeicherzellen-Array und Elektronikbaustein
US7057216B2 (en) 2003-10-31 2006-06-06 International Business Machines Corporation High mobility heterojunction complementary field effect transistors and methods thereof
US6906940B1 (en) 2004-02-12 2005-06-14 Macronix International Co., Ltd. Plane decoding method and device for three dimensional memories
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US20050287793A1 (en) 2004-06-29 2005-12-29 Micron Technology, Inc. Diffusion barrier process for routing polysilicon contacts to a metallization layer
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
US7646041B2 (en) 2006-12-04 2010-01-12 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical channels, methods of operating, and methods of fabricating the same
WO2008126365A1 (ja) 2007-03-29 2008-10-23 Panasonic Corporation 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR20090079694A (ko) 2008-01-18 2009-07-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20100007229A (ko) 2008-07-11 2010-01-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20080091416A (ko) 2008-08-14 2008-10-13 김성동 3차원 반도체 장치, 그 제조 방법 및 동작 방법
US8860124B2 (en) 2009-01-15 2014-10-14 Macronix International Co., Ltd. Depletion-mode charge-trapping flash device
JP5462490B2 (ja) 2009-01-19 2014-04-02 株式会社日立製作所 半導体記憶装置
JP5317742B2 (ja) 2009-02-06 2013-10-16 株式会社東芝 半導体装置
US8203187B2 (en) 2009-03-03 2012-06-19 Macronix International Co., Ltd. 3D memory array arranged for FN tunneling program and erase
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
US8541832B2 (en) 2009-07-23 2013-09-24 Samsung Electronics Co., Ltd. Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same
KR101028994B1 (ko) 2009-09-07 2011-04-12 주식회사 하이닉스반도체 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법
JP2011065693A (ja) 2009-09-16 2011-03-31 Toshiba Corp 不揮発性半導体記憶装置
US8154128B2 (en) 2009-10-14 2012-04-10 Macronix International Co., Ltd. 3D integrated circuit layer interconnect
US8275728B2 (en) 2009-11-05 2012-09-25 The United States Of America As Represented By The Secretary Of The Air Force Neuromorphic computer
US8311965B2 (en) 2009-11-18 2012-11-13 International Business Machines Corporation Area efficient neuromorphic circuits using field effect transistors (FET) and variable resistance material
SG10201700467UA (en) 2010-02-07 2017-02-27 Zeno Semiconductor Inc Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method
US8331127B2 (en) 2010-05-24 2012-12-11 Macronix International Co., Ltd. Nonvolatile memory device having a transistor connected in parallel with a resistance switching device
US8547720B2 (en) 2010-06-08 2013-10-01 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with efficient decoding of vertical bit lines and word lines
US8237213B2 (en) 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
US20120044742A1 (en) 2010-08-20 2012-02-23 Micron Technology, Inc. Variable resistance memory array architecture
KR101800438B1 (ko) 2010-11-05 2017-11-23 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8432719B2 (en) 2011-01-18 2013-04-30 Macronix International Co., Ltd. Three-dimensional stacked and-type flash memory structure and methods of manufacturing and operating the same hydride
US8630114B2 (en) 2011-01-19 2014-01-14 Macronix International Co., Ltd. Memory architecture of 3D NOR array
US8759895B2 (en) 2011-02-25 2014-06-24 Micron Technology, Inc. Semiconductor charge storage apparatus and methods
JP5722180B2 (ja) 2011-09-26 2015-05-20 株式会社日立製作所 不揮発性記憶装置
US9698185B2 (en) 2011-10-13 2017-07-04 Omnivision Technologies, Inc. Partial buried channel transfer device for image sensors
KR101965709B1 (ko) 2011-10-18 2019-08-14 삼성전자주식회사 3차원 반도체 메모리 장치
US9082656B2 (en) 2011-11-11 2015-07-14 Macronix International Co., Ltd. NAND flash with non-trapping switch transistors
US9430735B1 (en) 2012-02-23 2016-08-30 Micron Technology, Inc. Neural network in a memory device
US8981445B2 (en) 2012-02-28 2015-03-17 Texas Instruments Incorporated Analog floating-gate memory with N-channel and P-channel MOS transistors
JP5998521B2 (ja) 2012-02-28 2016-09-28 セイコーエプソン株式会社 不揮発性半導体メモリー及び不揮発性半導体メモリーの製造方法
JP2014053056A (ja) 2012-09-06 2014-03-20 Toshiba Corp 半導体記憶装置
US9019771B2 (en) 2012-10-26 2015-04-28 Macronix International Co., Ltd. Dielectric charge trapping memory cells with redundancy
US20140149773A1 (en) 2012-11-29 2014-05-29 Agency For Science, Technology And Research Latch circuit and data processing system
WO2014089795A1 (zh) 2012-12-13 2014-06-19 中国科学院微电子研究所 一种垂直沟道型三维半导体存储器件及其制备方法
KR20140113024A (ko) 2013-03-15 2014-09-24 에스케이하이닉스 주식회사 저항 변화 메모리 장치 및 그 구동방법
KR102179899B1 (ko) 2013-08-05 2020-11-18 삼성전자주식회사 뉴로모픽 시스템 및 그 구현 방법
CN105612617B (zh) 2013-10-11 2018-08-24 夏普株式会社 半导体装置
KR102139944B1 (ko) 2013-11-26 2020-08-03 삼성전자주식회사 3차원 반도체 메모리 장치
US9698156B2 (en) 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
US9147468B1 (en) 2014-05-21 2015-09-29 Macronix International Co., Ltd. Multiple-bit-per-cell, independent double gate, vertical channel memory
US9397110B2 (en) 2014-05-21 2016-07-19 Macronix International Co., Ltd. 3D independent double gate flash memory
US9520485B2 (en) 2014-05-21 2016-12-13 Macronix International Co., Ltd. 3D independent double gate flash memory on bounded conductor layer
KR102134607B1 (ko) * 2014-06-05 2020-07-17 매크로닉스 인터내셔널 컴퍼니 리미티드 3차원 수직 채널 낸드 내의 스트링 선택 라인/접지 선택 라인 게이트 산화물
KR102211222B1 (ko) * 2014-06-09 2021-02-03 매크로닉스 인터내셔널 컴퍼니 리미티드 계단형 서브스택 층간 커넥터들을 갖는 3차원 적층형 집적 회로 장치
US9177966B1 (en) 2014-07-08 2015-11-03 Sandisk Technologies Inc. Three dimensional NAND devices with air gap or low-k core
KR20160018921A (ko) 2014-08-07 2016-02-18 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9412749B1 (en) 2014-09-19 2016-08-09 Sandisk Technologies Llc Three dimensional memory device having well contact pillar and method of making thereof
US9536969B2 (en) 2014-09-23 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned split gate flash memory
US9431099B2 (en) 2014-11-11 2016-08-30 Snu R&Db Foundation Neuromorphic device with excitatory and inhibitory functionalities
US9356074B1 (en) 2014-11-17 2016-05-31 Sandisk Technologies Inc. Memory array having divided apart bit lines and partially divided bit line selector switches
US9589979B2 (en) 2014-11-19 2017-03-07 Macronix International Co., Ltd. Vertical and 3D memory devices and methods of manufacturing the same
KR20160073847A (ko) 2014-12-17 2016-06-27 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9524980B2 (en) 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
US9379129B1 (en) 2015-04-13 2016-06-28 Macronix International Co., Ltd. Assist gate structures for three-dimensional (3D) vertical gate array memory structure
KR20160122531A (ko) 2015-04-14 2016-10-24 에스케이하이닉스 주식회사 전자 장치
US9934463B2 (en) 2015-05-15 2018-04-03 Arizona Board Of Regents On Behalf Of Arizona State University Neuromorphic computational system(s) using resistive synaptic devices
KR101701250B1 (ko) 2015-08-03 2017-02-01 서울대학교산학협력단 딥 빌리프 네트워크를 위한 복수 레이어가 적층된 뉴런 어레이 및 뉴런 어레이 동작 방법
US9589982B1 (en) 2015-09-15 2017-03-07 Macronix International Co., Ltd. Structure and method of operation for improved gate capacity for 3D NOR flash memory
KR102461082B1 (ko) 2015-09-22 2022-11-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9401371B1 (en) 2015-09-24 2016-07-26 Macronix International Co., Ltd. Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
US10115732B2 (en) 2016-02-22 2018-10-30 Sandisk Technologies Llc Three dimensional memory device containing discrete silicon nitride charge storage regions
KR102505695B1 (ko) 2016-03-18 2023-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 사용한 시스템
KR20170115146A (ko) 2016-04-04 2017-10-17 삼성전자주식회사 반도체 메모리 장치
JP2017195275A (ja) 2016-04-20 2017-10-26 東芝メモリ株式会社 半導体記憶装置およびその製造方法
KR102508532B1 (ko) 2016-05-02 2023-03-09 삼성전자주식회사 감지 증폭기 및 이를 포함하는 메모리 장치
US10090318B2 (en) 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
KR20180073161A (ko) 2016-12-22 2018-07-02 삼성전자주식회사 수직형 메모리 장치
US10403637B2 (en) 2017-01-20 2019-09-03 Macronix International Co., Ltd. Discrete charge trapping elements for 3D NAND architecture
US10374013B2 (en) * 2017-03-30 2019-08-06 Sandisk Technologies Llc Methods and apparatus for three-dimensional nonvolatile memory
US10043819B1 (en) 2017-05-17 2018-08-07 Macronix International Co., Ltd. Method for manufacturing 3D NAND memory using gate replacement, and resulting structures
US10777566B2 (en) 2017-11-10 2020-09-15 Macronix International Co., Ltd. 3D array arranged for memory and in-memory sum-of-products operations
US20190244662A1 (en) 2018-02-02 2019-08-08 Macronix International Co., Ltd. Sum-of-products array for neuromorphic computing system
US10719296B2 (en) 2018-01-17 2020-07-21 Macronix International Co., Ltd. Sum-of-products accelerator array
US10242737B1 (en) 2018-02-13 2019-03-26 Macronix International Co., Ltd. Device structure for neuromorphic computing system
US10635398B2 (en) 2018-03-15 2020-04-28 Macronix International Co., Ltd. Voltage sensing type of matrix multiplication method for neuromorphic computing system
JP2019165089A (ja) 2018-03-19 2019-09-26 東芝メモリ株式会社 半導体装置
US10381376B1 (en) 2018-06-07 2019-08-13 Sandisk Technologies Llc Three-dimensional flat NAND memory device including concave word lines and method of making the same
JP7070190B2 (ja) 2018-07-18 2022-05-18 株式会社デンソー ニューラルネットワーク回路
JP2020047848A (ja) 2018-09-20 2020-03-26 キオクシア株式会社 半導体メモリ
US11018151B2 (en) 2018-09-26 2021-05-25 Sandisk Technologies Llc Three-dimensional flat NAND memory device including wavy word lines and method of making the same
US10916560B2 (en) 2019-01-14 2021-02-09 Macronix International Co., Ltd. Crenellated charge storage structures for 3D NAND
US11069704B2 (en) 2019-04-09 2021-07-20 Macronix International Co., Ltd. 3D NOR memory having vertical gate structures
US10910393B2 (en) 2019-04-25 2021-02-02 Macronix International Co., Ltd. 3D NOR memory having vertical source and drain structures
US11195847B2 (en) 2019-05-15 2021-12-07 Macronix International Co., Ltd. Memory device and method for forming the same
TWI738202B (zh) 2019-06-03 2021-09-01 旺宏電子股份有限公司 三維快閃記憶體及其陣列佈局
KR20210000208A (ko) 2019-06-24 2021-01-04 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20210391354A1 (en) * 2020-06-15 2021-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device
KR20220000581A (ko) * 2020-06-26 2022-01-04 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011165815A (ja) * 2010-02-08 2011-08-25 Toshiba Corp 不揮発性半導体記憶装置
JP2013008712A (ja) * 2011-06-22 2013-01-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP2015228484A (ja) * 2014-05-21 2015-12-17 マクロニクス インターナショナル カンパニー リミテッド ３ｄ独立二重ゲートフラッシュメモリ
US20190198668A1 (en) * 2017-12-22 2019-06-27 Micron Technology, Inc. Assemblies Having Conductive Structures Along Pillars of Semiconductor Material, and Methods of Forming Integrated Circuitry

Also Published As

Publication number Publication date
US20220336347A1 (en) 2022-10-20
KR20220142314A (ko) 2022-10-21
TW202240866A (zh) 2022-10-16
TWI783576B (zh) 2022-11-11
US20240153869A1 (en) 2024-05-09
CN115206990A (zh) 2022-10-18
JP2022163671A (ja) 2022-10-26
KR102617862B1 (ko) 2023-12-27
US11916011B2 (en) 2024-02-27

Similar Documents

Publication Publication Date Title
US10910397B2 (en) Through array contact structure of three- dimensional memory device
TWI452678B (zh) 半導體記憶裝置
US9018047B2 (en) 3D NAND flash memory
US8203187B2 (en) 3D memory array arranged for FN tunneling program and erase
US8203177B2 (en) Flash memory device with an array of gate columns penetrating through a cell stack
US8829646B2 (en) Integrated circuit 3D memory array and manufacturing method
CN112133701A (zh) 三维半导体存储器件
KR101995910B1 (ko) 3차원 플래시 메모리
CN112534576B (zh) 用于三维存储设备中的中心阶梯结构的底部选择栅极触点
US11737274B2 (en) Curved channel 3D memory device
CN111799277A (zh) 具有垂直栅极结构的存储装置
JP2011165972A (ja) 不揮発性半導体記憶装置
CN113629061A (zh) Nor型存储器件及其制造方法及包括存储器件的电子设备
CN112909015A (zh) Nor型存储器件及其制造方法及包括存储器件的电子设备
JP7110531B1 (ja) ３ｄ仮想グラウンドメモリおよび３ｄ仮想グラウンドメモリの製造方法
KR102612197B1 (ko) 반도체 장치
US8178916B2 (en) Nonvolatile semiconductor storage device
CN114284285B (zh) 一种nor型半导体存储器件及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210618

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220621

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220629

R150 Certificate of patent or registration of utility model

Ref document number: 7110531

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150