KR102617862B1 - 3차원 가상 접지 메모리 및 그 제조 방법들 - Google Patents

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Abstract

메모리 장치들은 수직 메모리 구조 내에 구현되며, 절연체 물질 및 워드 라인 물질의 교번되는 층들의 스택과 스택을 통해 배치되는 교번되는 도전성 필라들 및 절연 필라들의 시리즈들을 포함한다. 데이터 저장 구조들은 상기 절연 필라들 및 상기 워드 라인 물질의 층들의 교차점들에서 상기 워드 라인 물질의 층들의 내측 표면들 상에 배치된다. 반도체 채널 물질은 상기 절연 필라들과 상기 워드 라인 물질의 층들의 교차점들에서 상기 절연 필라들 및 상기 데이터 저장 구조들 사이에 배치된다. 상기 반도체 채널 물질은 상기 절연 필라들의 외측 표면 주위로 연장되고, 소스/드레인 단자들을 제공하기 위해 양 측부들 상에서 인접하는 도전성 필라들과 접촉한다.

Description

3차원 가상 접지 메모리 및 그 제조 방법들{3D VIRTUAL GROUND MEMORY AND MANUFACTURING METHODS FOR SAME}
본 발명은 3차원(3D) 메모리에 관한 것으로서, 3차원(3D) 메모리의 구현을 위한 구조들 및 제조 방법들을 포함하며, 3D NAND 아키텍처(architecture) 및 3D NOR 아키텍처 장치들을 포함한다.
집적 회로들 내의 장치들의 임계 치수들이 통상적인 메모리 셀 기술들의 한계까지 축소되고 있기 때문에, 설계자들은 보다 큰 저장 용량을 구현하고, 보다 낮은 비트 당 비용을 구현하기 위해 다층 면들의 메모리 셀들을 적층하기 위한 기술을 찾고 있다.
NAND 아키텍처 및 NOR 아키텍처 플래시 메모리는 고속 응용들을 위한 랜덤 액세스 메모리들이다. 그러나, 이러한 장치들의 구현은 밀도에서 한계가 있었다. NAND 아키텍처를 위해, 3차원으로 적층된 NAND 플래시 메모리를 이용하여 높은 밀도가 구현된다. 그러나 NAND 아키텍처 메모리 내에 랜덤 액세스의 부족은 이를 일부 응용들에 대해서는 적합하지 않거나 바람직하지 않게 만들게 된다.
보다 높은 밀도, 랜덤 액세스 및 빠른 동작 속도를 가지는 3차원으로 적층된 집적 회로 메모리를 위한 기술을 제공하는 것이 바람직하다.
따라서, 플래시 메모리를 포함하여 NAND 아키텍처(architecture) 및 NOR 아키텍처 메모리에 적합할 수 있는 3D 메모리 기술이 설명된다. 상기 기술의 대표적인 측면들은 본문에 대한 도입의 목적으로 "요약" 부분에 설시된다.
본 발명에 따르면, 메모리 장치들은 메모리 블록을 형성하기 위해 스택을 통해 배치되는 교번되는 도전성 필라들 및 절연 필라들의 복수의 시리즈들을 가지는 절연체 물질 및 워드 라인 물질의 교번되는 층들의 스택을 포함하는 수직 메모리 구조를 이용하여 구현된다. 정해진 시리즈들은 적어도 제1 도전성 필라, 상기 제1 도전성 필라에 인접하는 제1 절연 필라 및 상기 제1 절연 필라에 인접하는 제2 도전성 필라를 포함한다. 데이터 저장 구조들은 상기 제1 절연 필라 및 상기 워드 라인 물질의 층들의 교차점들에서 상기 워드 라인 물질의 층들의 내측 표면들 상에 배치된다. 반도체 채널 물질은 상기 제1 절연 필라와 상기 워드 라인 물질의 층들의 교차점들에서 상기 제1 절연 필라 및 상기 데이터 저장 구조들 사이에 배치된다. 상기 반도체 채널 물질은 상기 제1 절연 필라의 외측 표면 주위로 연장되고, 소스/드레인 단자들을 제공하기 위해 상기 제1 도전성 필라 및 상기 제2 도전성 필라에 접촉된다. 상기 메모리 구조들의 실시예들에서, 상기 제1 절연 필라의 외측 표면은 상기 워드 라인 물질의 층들에 평행한 평면 내에서 직선에 반대되는 경우와 같이 굴곡되거나 구부러지는 의미에서 아치 형상이다.
일부 실시예들에서, 상기 반도체 채널 물질은 상기 절연체 필라들의 외측 표면을 따라 불연속이 될 수 있다. 또한, 일부 실시예들에서, 상기 제1 절연 필라에 인접하는 상기 워드 라인 물질의 층들의 내측 표면들은 상기 제1 절연 필라에 인접하는 상기 절연 물질의 층들의 내측 표면들에 대해 리세스되고, 상기 절연 물질의 층들 사이에 리세스들이 형성되며, 상기 반도체 채널 물질 및 상기 데이터 저장 구조들이 상기 리세스들 내에 배치된다.
상기 스택 상부에 놓이는 도전성 스트립은 상기 도전성 스트립을 통한 복수의 수직 채널 트랜지스터들을 위한 필라 선택 또는 비트 라인 선택 라인으로 기능할 수 있다. 상기 수직 채널 트랜지스터들은 교번되는 도전성 필라들 및 절연 필라들의 시리즈들 내의 각각의 도전성 필라들에 접촉된다. 복수의 비트 라인 도전체들은 상기 수직 채널 트랜지스터들 상부의 층 내에 배치되며, 상기 복수의 수직 채널 트랜지스터들 내의 각각의 수직 채널 트랜지스터들에 접촉된다.
상기 복수의 시리즈들 내의 상기 도전성 필라들은 상기 어레이의 복수의 별개의 서브어레이들을 포함하는 어레이로 배열될 수 있다. 각각의 별개의 서브어레이는 상기 복수의 시리즈들 내의 적어도 하나의 시리즈들을 포함할 수 있다. 상기 구조는 상기 스택 상부의 필라 선택층 내에 배치되는 복수의 도전성 스트립들을 포함할 수 있고, 상기 어레이의 각각의 별개의 서브어레이에 대해 상기 복수의 도전성 스트립들의 대응되는 도전성 스트립을 포함하며, 상기 어레이의 각각의 별개의 서브어레이에 대해 상기 대응되는 도전성 스트립을 통해 상기 별개의 서브어레이 내의 각각의 도전성 필라들에 접촉되는 수직 트랜지스터들을 위한 복수의 수직 채널 구조들을 포함한다.
일부 실시예들에서, 상기 구조는 상기 교번되는 도전성 필라들 및 절연 필라들의 복수의 시리즈들을 따른 간격으로 배치되고, 상기 복수의 도전성 스트립들을 포함하는 상기 필라 선택층을 통해서와 상기 스택을 통해서 연장되는 도전체로 채워진 슬롯들을 포함할 수 있다. 상기 슬롯들은 채우기 이전에 상기 슬롯들을 통해 희생 물질에 접근하는 이른바 게이트 대체 절차들을 이용하는 제조 공정들에 활용될 수 있다. 상기 채워진 슬롯들은 상기 교번되는 도전성 필라들 및 절연 필라들의 복수의 시리즈들에 직교하는 방향으로 연장될 수 있다.
상기 수직 메모리 구조는 상기 스택 아래의 도전층을 포함할 수 있고, 여기서 상기 교번되는 도전성 필라들 및 절연 필라들의 복수의 시리즈들 내의 상기 도전성 필라들은 상기 도전층에 연결되며, 상기 연결은 일부 실시예들에서 PN 접합을 포함할 수 있다. 일부 실시예들에서, 도전체로 채워진 슬롯들은 상기 교번되는 도전성 필라들 및 절연 필라들의 복수의 시리즈들을 따른 간격들로 배치되고, 상기 스택 아래의 상기 도전층에 접촉되도록 상기 스택을 통해 연장되며, 상기 채워진 슬롯들은 상기 교번되는 도전성 필라들 및 절연 필라들의 복수의 시리즈들에 직교하는 방향으로 연장된다.
또한, 수직 메모리 구조가 설명되며, 절연체 물질 및 워드 라인 물질의 교번되는 층들의 스택을 포함하고; 상기 스택을 통해 배치되는 교번되는 도전성 필라들 및 절연 필라들의 복수의 별개의 시리즈들을 포함하며, 상기 복수의 별개의 시리즈들 내의 상기 도전성 필라들은 어레이 및 상기 어레이의 복수의 별개의 서브어레이들로 배열되고, 각각의 별개의 서브어레이는 상기 복수의 시리즈들 내의 적어도 하나의 별개의 시리즈들을 포함하며, 상기 복수의 별개의 시리즈들 내의 각각의 별개의 시리즈들은 적어도 제1 도전성 필라, 상기 제1 도전성 필라에 인접하는 제1 절연 필라 및 상기 제1 절연 필라에 인접하는 제2 도전성 필라를 포함하고; 상기 복수의 별개의 시리즈들 내의 상기 절연 필라들 및 상기 워드 라인 물질의 층들의 교차점들에서 상기 워드 라인 물질의 층들의 내측 표면들 상에 배치되는 데이터 저장 구조들을 포함하며; 상기 복수의 별개의 시리즈들 내의 상기 절연 필라들과 상기 워드 라인 물질의 층들의 교차점들에서 상기 복수의 별개의 시리즈들 내의 상기 절연 필라들 및 상기 데이터 저장 구조들 사이에 반도체 채널 물질을 포함하고, 상기 반도체 채널 물질은 상기 복수의 별개의 시리즈들 내의 상기 절연 필라들의 외측 표면들 주위로 연장되며, 상기 복수의 별개의 시리즈들의 양 측부들 상에서 인접하는 도전성 필라들에 접촉되고; 상기 스택 상부의 필라 선택층 내에 배치되는 복수의 도전성 스트립들을 포함하고, 상기 어레이의 각각의 별개의 서브어레이에 대해 상기 복수의 도전성 스트립들의 대응되는 도전성 스트립을 포함하며, 상기 어레이의 각각의 별개의 서브어레이에 대해 상기 대응되는 도전성 스트립을 통해 상기 별개의 서브어레이들 내의 각각의 도전성 필라들과 접촉하는 복수의 수직 채널 구조들을 포함하고; 상기 대응되는 도전성 스트립을 통해 상기 별개의 서브어레이 내의 각각의 도전성 필라들에 접촉되는 복수의 수직 채널 구조들을 포함하며; 상기 스택 상부의 상기 필라 선택층 상부에 배치되는 복수의 비트 라인 도전체들을 포함하고, 각각의 비트 라인 도전체는 각각의 상기 별개의 서브어레이들 내의 상기 복수의 수직 채널 트랜지스터들 내의 하나의 수직 채널 트랜지스터에 접촉된다.
상기 3D 메모리 구조들의 실시예들을 위한 제조 방법들도 설명된다.
여기에 설명하는 바와 같은 3D 메모리 구조들을 포함하는 집적 회로 메모리 장치가 설시된다.
여기에 설명되는 메모리 구조들 이외의 구조들에 이용될 수 있는 다양한 고유 집적 회로 구조들이 제조 방법들과 함께 설명된다.
본 발명의 다른 측면들과 이점들은 다음의 도면들, 발명의 상세한 설명 및 특허 청구 범위의 검토를 통해 알 수 있을 것이다.
본 발명의 실시예들에 따르면, 보다 높은 밀도, 랜덤 액세스 및 빠른 동작 속도를 가지는 3차원으로 적층된 집적 회로 메모리를 위한 기술이 제공되며, NAND 아키텍처 및 NOR 아키텍처 메모리에 적합할 수 있는 3D 메모리 기술이 제공된다.
도 1은 여기에 설명되는 바와 같은 교번되는 도전성 필라들 및 절연 필라들의 복수의 시리즈들을 포함하는 3D 메모리 블록의 실시예의 상면도이다.
도 2는 제조 공정의 단계에서 절연 물질 및 희생 물질의 교번되는 층들의 스택의 단면도이다.
도 3a 및 도 3b는 각기 제조 공정의 단계에서 제1 홀들의 어레이를 구비하는 스택의 단면도 및 3D 사시도이다.
도 4a 및 도 4b는 각기 상기 스택 내의 상기 제1 홀들 내에 메모리 물질 및 채널 라이너들을 형성한 이후의 스택의 단면도 및 3D 사시도이다.
도 5a는 상기 제1 홀들을 절연체로 채운 이후의 상기 스택의 단면도이다.
도 5b는 상기 스택 아래의 바닥층이 p형 반도체와 같은 도전체인 선택적인 실시예에서 상기 스택의 단면도이다.
도 6a 및 도 6b는 각기 스택을 통해 교번되는 제1 홀들 및 제2 홀들의 시리즈들을 형성하기 위해 상기 제1 홀들 사이에 배치되는 제2 홀들의 어레이를 포함하는 스택의 단면도 및 3D 사시도이다.
도 7은 도 6a의 A-A 라인 상의 단면도이다.
도 8은 도 6a의 B-B 라인 상의 단면도이다.
도 9는 위에 놓이는 층들을 제조하는 이후의 단계에서 도 6a의 경우와 같은 구조의 A-A 라인 상의 단면도이다.
도 10은 위에 놓이는 층들을 제조하는 이후의 단계에서 도 6a의 경우와 같은 구조의 B-B 라인 상의 단면도이다.
도 11a 및 도 11b는 각기 도 10의 경우와 같은 구조 내의 수직 비트 라인 선택 트랜지스터들을 위한 홀들의 형성 이후의 스택의 단면도 및 3D 사시도이다.
도 12 이후의 제조 단계 후의 도 11a의 경우와 같은 구조의 A-A 라인 상의 단면도이다.
도 13a는 도 11a의 경우와 같은 구조의 B-B 라인 상에서의 상기 스택의 단면도이다.
도 13b는 상기 스택 아래의 바닥층이 p형 반도체와 같은 도전체인 선택적인 실시예에서 도 11a의 경우와 같은 구조의 B-B 라인 상에서의 상기 스택의 단면도이다.
도 14는 수직 트랜지스터들을 위한 콘택 패드의 형성 이후의 도 11a의 경우와 같은 구조의 A-A 라인 상에서의 상기 스택의 단면도이다.
도 15는 수직 트랜지스터들을 위한 콘택 패드의 형성 이후의 도 11a의 경우와 같은 구조의 B-B 라인 상에서의 상기 스택의 단면도이다.
도 16a 및 도 16b는 각기 희생 물질의 대체를 위해 이용되는 슬롯들의 형성 이후의 도 15의 구조를 가지는 스택의 실시예의 상면도 및 3D 사시도이다.
도 17은 워드 라인 물질로의 희생 물질의 대체 이후의 도 16a의 경우와 같은 구조의 A-A 라인 상에서의 상기 스택의 단면도이다.
도 18은 워드 라인 물질로의 희생 물질의 대체 이후의 도 16a의 경우와 같은 구조의 B-B 라인 상에서의 상기 스택의 단면도이다.
도 19는 희생 물질의 대체를 위해 이용되는 상기 슬롯들을 채운 이후의 도 16a의 구조를 가지는 스택의 실시예의 상면도이다.
도 20a 및 도 20b는 각기 필라 선택층을 통한 슬롯들의 형성 이후의 도 19의 구조를 가지는 스택의 실시예의 상면도 및 3D 사시도이다.
도 21은 선택적인 배치에서 필라 선택층을 통한 슬롯들의 형성 이후의 도 19의 구조를 가지는 스택의 실시예의 상면도이다.
도 22는 도 21의 경우와 같은 스택의 실시예의 B-B 라인 상에서의 상기 스택의 단면도이다.
도 23a 및 도 23b는 각기 위에 놓이는 비트 라인 구조들의 형성 이후의 도 21의 구조를 가지는 스택의 실시예의 상면도 및 3D 사시도이다.
도 24는 도 23a의 경우와 같은 구조의 A-A 라인 상에서의 상기 스택의 단면도이다.
도 25는 도 23a의 경우와 같은 구조의 B-B 라인 상에서의 상기 스택의 단면도이다.
도 26은 도 2 내지 도 25에 나타내는 경우들과 같은 제조 방법의 흐름도이다.
도 27은 상기 제2 홀들을 채우는 도전성 물질 없이 도 6a의 경우와 같이 상기 스택을 통해 교번되는 제1 홀들 및 제2 홀들의 시리즈들을 형성하기 위해 상기 제1 홀들 사이에 배치되는 제2 홀들의 어레이를 포함하는 스택의 상면도이다.
도 28은 도 27의 경우와 같은 구조의 A-A 라인 상에서의 상기 스택의 단면도이다.
도 29는 도 27의 경우와 같은 구조의 B-B 라인 상에서의 상기 스택의 단면도이다.
도 30은 희생 물질의 제거 이후의 도 29의 경우와 같은 구조의 B-B 라인 상에서의 상기 스택의 단면도이다.
도 31은 상기 희생 물질의 제거에 의해 남아 있는 보이드들을 워드 라인 물질로 채운 이후의 도 30의 경우와 같은 B-B 라인 상에서의 상기 스택의 단면도이다.
도 32는 개방된 홀들 내에 실을 형성한 이후의 도 31의 경우와 같은 구조의 B-B 라인 상에서의 상기 스택의 단면도이다.
도 33은 도 32의 경우와 같이 상기 스택을 통해 교번되는 절연 필라들 및 도전성 필라들을 포함하는 스택의 상면도이다.
도 34는 도 33의 경우와 같은 구조의 A-A 라인 상에서의 상기 스택의 단면도이다.
도 35는 도 33의 경우와 같은 구조의 B-B 라인 상에서의 상기 스택의 단면도이다.
도 36은 필라 선택층 물질들의 형성 이후의 도 33의 경우와 같은 구조의 A-A 라인 상에서의 상기 스택의 단면도이다.
도 37은 필라 선택층 물질들의 형성 이후의 도 33의 경우와 같은 구조의 B-B 라인 상에서의 상기 스택의 단면도이다.
도 38은 도전성 필라 상에 필라 선택 트랜지스터들을 위한 수직 채널 구조들을 형성한 후의 스택의 상면도이다.
도 39는 도 38의 경우와 같은 구조의 A-A 라인 상에서의 상기 스택의 단면도이다.
도 40은 도 38의 경우와 같은 구조의 B-B 라인 상에서의 상기 스택의 단면도이다.
도 41은 필라 선택층을 통한 슬롯들의 형성 이후의 도 38의 구조를 가지는 스택의 실시예의 상면도이다.
도 42 위에 놓인 비트 라인들의 형성 이후의 도 41의 구조를 가지는 스택의 실시예의 상면도이다.
도 43은 도 27 내지 도 42에 나타내는 경우들과 같은 제조 방법의 흐름도이다.
도 44는 다른 제조 방법에 따라 리세스들을 형성하기 위해 상기 희생 물질을 식각한 이후의 도 3a의 경우와 같은 단면도이다.
도 45는 도 44의 리세스들 내부에 메모리 구조들 및 반도체 채널 물질을 형성한 이후의 상기 구조의 단면도이다.
도 46은 절연 필라들을 형성하기 위해 도 45에 도시한 홀들을 절연 물질로 채우는 단계를 예시한다.
도 47은 도 46의 절연 필라들 사이에서의 도전성 필라들의 형성을 예시한다.
도 48은 도 47의 경우와 같은 구조상에 필라 선택층을 형성하는 데 이용되는 물질들의 형성을 예시한다.
도 49는 필라 선택 트랜지스터들을 위한 수직 채널 구조들의 형성, 상기 희생 물질의 대체 및 위에 놓인 비트 라인 구조들의 형성 이후의 상기 구조의 B-B 라인 상의 단면도이다.
도 50은 도 44 내지 도 49에 의해 나타내는 경우들과 같은 선택적인 제조 방법의 흐름도이다.
도 51 및 도 52는 각기 다른 제조 방법에 따라 절연 캡의 형성 이후의 도 13b의 경우와 같은 구조의 A-A 라인 및 B-B 라인 상의 단면도들이다.
도 53은 필라 선택층 내에 컷을 형성하는 단계, 희생 물질의 대체를 위해 이용되는 슬롯들을 도전성 물질로 채우는 단계 이후의 도 51 및 도 52의 구조를 가지는 스택의 실시예의 상면도이다.
도 54a는 위에 놓이는 비트 라인 구조들의 형성 이후의 도 53의 구조의 상면도이다.
도 54b는 도 51 내지 도 54a에 나타내는 경우들과 같은 선택적인 제조 방법의 흐름도이다.
도 55는 상술한 바와 같이 제조될 수 있는 경우와 같은 3D 메모리 어레이의 개략적인 도면이다.
도 56은 하부 소스 라인 도전체를 포함하는 상술한 바와 같이 제조될 수 있는 경우와 같은 3D 메모리 어레이의 개략적인 도면이다.
도 57은 여기에 설명되는 다양한 실시예들의 수직 접지 3D 메모리 어레이를 포함하는 집적 회로 메모리의 단순화된 블록도이다.
본 발명의 기술에 따른 실시예들의 상세한 설명은 도 1 내지 도 57을 참조하여 이하에 제공된다.
설시되는 기술들은 도 55 및 도 56에 도시한 바와 같이 개략적인 회로 형태를 가질 수 있는 3차원(3D) 메모리 장치들을 포함하는 3D 메모리 장치들을 구현하기 위해 이용될 수 있는 구조들 및 제조 방법들을 포함한다.
도 55를 참조하면, 3D 메모리 어레이는 개략적인 도면의 해당 슬라이스(slice)들 내에 복수의 별개의 서브어레이들을 포함하는 것으로 예시된다. 각 서브어레이는 이러한 예에서 공통 비트 라인 선택 라인에 의해 제어되는 비트 라인 선택 트랜지스터들에 의해 비트 라인들(BL1 내지 BL5)의 세트에 연결된다. 이에 따라, 도 56의 개략도는 이러한 예에서 상기 비트 라인 선택 라인들(BLT1 내지 BLTN)에 의해 선택되는 3D 블록의 수직 슬라이스들로 구성되는 숫자 N의 별개의 서브어레이들을 예시한다.
도 55의 개략도에서, 각각의 별개의 서브어레이는 수직 파선들(예를 들어, 6222, 6224)로 개략적으로 나타낸 절연/채널 필라(pillar)들로 교번되는 도전성 필라들(6210, 6211, 6212, 6213, 6214)의 시리즈로 구성된다. 여기에 상세하게 설명되는 바와 같이, 반도체 채널들 및 메모리 요소들은 워드 라인층들(예를 들어, WL1 내지 WL8) 및 상기 절연/채널 필라들의 교차점들에서 상기 절연/채널 필라들의 외측 표면들 주위에 배치된다. 상기 반도체 채널들은 스택(stack)(6251)과 같은 적층 메모리 셀 트랜지스터들을 형성하도록 대향하는 측부들 상에서 상기 도전성 필라들과 접촉된다. 상기 비트 라인 선택 라인(BLTN)에 의해 제어되는 도전성 필라 선택 트랜지스터들(6250)은 상기 별개의 서브어레이를 형성하는 수직 도전성 필라들을 상기 스택 위에 놓이는 대응되는 비트 라인들에 연결한다.
도 55에 도시한 바와 같은 메모리 어레이는 상기 비트 라인들(BL1 내지 BL5)이 상기 메모리 셀들의 스택들 내의 상기 메모리 셀들을 위한 소스측 도전체들 및 드레인측 도전체들로서 선택적으로 활용되는 가상 접지(virtual ground) 구성으로 동작될 수 있다. 따라서, 상기 비트 라인(BL2) 및 비트 라인(BL2)에 연결되는 도전성 필라(6211)는 도전성 필라(6211, 6212) 사이에서 상기 스택(6251) 내의 메모리 셀들을 위한 소스측 도전체로 사용될 수 있으며, 도전성 필라들(6210, 6211) 사이에서 좌측으로 상기 스택 내의 메모리 셀들을 위한 드레인측 도전체로도 사용될 수 있다. 또한, 도 55의 회로는 동일한 발명자들에 의해 발명되었고 동일한 출원인에게 귀속되며, 그 전체 개시 사항들이 여기에 참조로 설시되는, 2019년 4월 25일에 출원된 본 발명자들의 관련 출원인 미국 특허 출원 제16/394,363호(발명의 명칭: "수직 소스 및 드레인 구조들을 가지는 3차원 메모리(3D NOR MEMORY HAVING VERTICAL SOURCE AND DRAIN STRUCTURES"))(미국 특허 제10,910,393호)에 기재되어 있는 바와 같이 구현될 수 있다.
도 56은 도 55의 경우와 동일하지만(동일한 구성 요소들은 다시 설명되지 않음), 아래에 놓인 소스 라인 도전체(6330)의 부가를 구비하는 다른 메모리 어레이 구조를 위한 개략적인 회로도를 예시한다. 상기 소스 라인 도전체(6330)는 PN 접합(예를 들어, 6332, 6333)을 통해 상기 도전성 필라들(예를 들어, 6211)에 연결된다. 이러한 방식에서, 상기 아래에 놓인 소스 라인 도전체(6330)는 여기에 설명되는 소거 동작과 같은 일부 메모리 동작들에서 바이어스 전압들을 상기 도전성 필라들에 인가하는 데 사용될 수 있지만, 독취 및 프로그램 동작들과 같은 다른 메모리 동작들 동안에는 상기 도전성 필라들로부터 분리된다.
이와 같은 메모리 어레이들을 구현하기 위한 집적 회로 메모리 구조들은 도 55 및 56에서 개략적인 도면들로 나타내어질 수 있고, 수많은 공정들로 제조될 수 있으며, 이러한 공정들의 일부는 도 1 내지 도 54b를 참조하여 이해될 수 있다.
도 1은 교번되는 도전성 필라들 및 절연 필라들의 복수의 시리즈들을 포함하는 중간 제조 단계에서의 3D 메모리 블록(105)의 서브어셈블리의 실시예의 상면도이다. 상기 블록(105)은 절연체 물질 및 워드 라인 물질의 교번되는 층들의 스택을 포함한다. 예시한 블록(105)에서, 상기 스택을 통해 배치되는 교번되는 도전성 필라들(이러한 예에서 102-1 내지 102-9) 및 절연 필라들(101-1 내지 101-8)의 네 개의 시리즈들이 존재한다. 상기 절연 필라들은 이용되는 제조 공정들의 한계들 내에서 수직인 측벽들을 가지는 실린더 형상을 가질 수 있다. 상기 실린더 형상은 제조 방법 및 활용되는 레이아웃 패턴에 맞게 원형이나 타원형 실린더, 또는 다른 형상이 될 수 있다. 여기에 설시되는 실시예들에서, 상기 시리즈들 내의 절연 필라들은 워드 라인 물질의 층들에 평행한 평면 내에서 아치 형상의 외측 표면을 가진다. 마찬가지로, 상기 도전성 필라들은 이용되는 제조 공정들의 한계들 내에서 수직은 측벽들을 가지는 실린더 형상을 가질 수 있다. 상기 실린더 형상은 상기 제조 방법 및 활용되는 레이아웃 패턴들에 적합하게 원형이나 타원형 실린더, 또는 다른 형상이 될 수 있다. 예시한 실시예들에서, 상기 도전성 필라들은 로우(row) 방향 또는 X 방향인 상기 시리즈들의 방향과 정렬되는 장축들을 가지는 타원형의 실린더 칼럼(column)들이다.
물론, 정해진 실시예에서 매우 많은 숫자의 교번되는 도전성 필라들 및 절연 필라들이 존재할 수 있다. 반도체 채널 물질과 메모리 요소(103-1 내지 103-8)는 적어도 상기 스택 내의 워드 라인 층들의 교차점에서 각각의 상기 절연 필라들(101-1 내지 101-8)의 외측 표면들 주위에 배치된다. 이는 각각의 측부 상의 인접하는 도전성 필라들 상에 소스/드레인 단자들을 가지는 상기 워드 라인들의 레벨에서 상기 절연 필라들과 교차되는 메모리 셀 구조들의 형성을 가져온다.
도 1에 예시한 바와 같이, 상기 복수의 별개의 시리즈들 내의 정해진 별개의 시리즈들은 N+1의 숫자의 도전성 필라들(이러한 예에서 102-1 내지 102-9)을 포함하고, 여기서 N은 상기 도면에서 8과 동일하며, N의 숫자의 절연 필라들(101-1 내지 101-8)이 있으므로, 상기 정해진 별개의 시리즈들이 N의 메모리 셀들의 스택들을 포함한다.
도 2는 3D 메모리 블록을 위한 제조 공정에서의 조기의 단계에서 서브어셈블리를 예시한다. 도 2는 절연체 물질 및 희생 물질의 교번되는 층들의 스택을 포함하는 블록을 형성하는 결과들을 도시하며, 희생 물질은 상기 제조 공정에서 이후에 워드 라인 물질로 대체된다. 이러한 예에서, 상기 절연체 물질의 교번되는 층들은 참조 부호 205 내지 209로 확인되며, 상기 희생 물질의 교번되는 층들은 참조 부호 211 내지 215로 확인된다. 상기 절연체 물질은 예를 들면, 실리콘 산화물 또는 다른 적합한 절연체를 사용하여 구현될 수 있는 반면, 상기 희생 물질은 실리콘 질화물, 실리콘 게르마늄 화합물 또는 상기 절연체 물질의 제거 없이 워드 라인 물질로의 대체의 목적으로 매우 선택적인 식각 화학을 이용하여 식각될 수 있는 다른 적합한 물질을 사용하여 구현될 수 있다. 이러한 예에서, 하드 마스크층(210)이 상기 스택의 상단 상에 형성되며, 이후의 패터닝 단계들 동안에 사용된다.
도 3a는 홀들의 어레이를 위한 패턴을 정의하기 위해 상기 하드 마스크를 이용하는 단계 및 상기 절연 필라들을 형성하기 위해 사용되는 상기 스택을 통해 홀들(351, 361)을 식각하는 단계 이후의 나중의 단계에서의 서브어셈블리를 예시한다. 도 3b는 홀들(351, 361)을 포함하여 상기 스택을 통한 홀들의 어레이(110)를 위해 이용될 수 있는 레이아웃(대표적인)을 도시하는 사시도이다.
도 4a는 로우 방향 또는 X 방향으로의 단면도이며, 적어도 상기 워드 라인들의 레벨들에서 상기 메모리 구조를 증착하는 단계를 포함하는 연속하는 단계들 이후의 나중의 단계에서의 서브어셈블리를 예시한다. 이러한 예에서, 상기 메모리 구조는 상기 홀들(351, 361)의 측벽들에 라이닝(lining)되는 다층의 유전 전하 저장 구조(411, 421)이다. 예시적인 다층의 유전 전하 저장 구조들은 이른바 SONOS 기술 및 밴드 갭 조절된 SONOS 기술을 이용하여 구현될 수 있으며, 여기서 상기 메모리 구조는 유전 터닐링층(tunneling layer), 유전 전하 트래핑층(charge trapping layer) 및 유전 차단층(blocking layer)을 포함한다. 상기 터닐링층은 일부 실시예들에서 실리콘 산화물 및 실리콘 질화물의 하나 또는 그 이상의 박막들을 사용하여 구현될 수 있다. 상기 유전 전하 트래핑층은 실리콘 질화물 또는 다른 물질들을 사용하여 구현될 수 있다. 상기 차단층은 실리콘 산화물 또는 실리콘 산화물보다 높은 유전 상수를 가질 수 있는 다른 절연체들을 포함하는 하나 또는 그 이상의 층들을 이용하여 구현될 수 있다. 이들 유전 전하 트래핑 구조들은 때때로 ONO, ONONO, ONONONO 등과 같은 축약된 표기를 사용하여 언급된다. 다른 실시예들에서, 강유전체 메모리 구조들이 사용될 수 있다. 상기 강유전체 메모리 구조들은, 예를 들면 실리콘 도핑된 하프늄 산화물, 알루미늄 도핑된 하프늄 산화물, 이트륨 도핑된 하프늄 산화물, 가돌리늄 도핑된 하프늄 산화물, 란타늄 도핑된 하프늄 산화물, 지르코늄 도핑된 하프늄 산화물, 또는 다른 물질들을 포함하는 하프늄 산화물과 같은 강유전체 물질을 포함할 수 있다. 또한, 반도체 채널층(412, 422)이 상기 다층 유전 전하 저장 구조(411, 421) 상부에 형성된다.
상기 구조를 형성하기 위한 공정은 상기 다층 유전 전하 저장 구조 상부의 상기 반도체 채널 물질의 블랭킷 증착(blanket deposition)이 수반되는 상기 다층 유전 전하 저장 구조의 블랭킷 증착을 먼저 수행하는 단계를 포함할 수 있다. 이후에, 예를 들면, 반응성 이온 식각 화학을 이용한 이방성 스페이서 식각이 도 4a에 예시한 측벽 구조물들을 남기면서 상기 홀의 바닥으로부터와 상기 스택의 상단으로부터 물질을 제거하도록 적용된다. 도 4b는 상기 다층 전하 저장 구조 및 상기 반도체 채널층으로 라이닝된 홀들(예를 들어, 422, 421로 라이닝된 홀(361))을 도시하는 도 3b의 경우와 동일한 3D 사시도이다.
도 5a는 상기 홀들(351, 361)을 실리콘 산화물과 같은 절연체로 채우는 공정 및 표면을 평평하게 하는 화학적 기계적 연마와 같은 평탄화 단계를 수행한 이후의 구조를 예시한다. 도 5a에 도시한 바와 같이, 절연 필라들(510)이 상기 홀들(351, 361) 내에 형성된다.
도 5b는 아래에 놓이는 도전층을 가지는 선택적인 실시예에서의 구조를 예시한다. 도 5b에서, 상기 아래에 놓이는 도전층은 상기 스택 아래에 배치되는 소스 라인 도전체(5205)이다. 도 5a에서와 동일한 참조 부호들이 유사한 구조들에 대해 사용된다. 이러한 선택적인 실시예의 보다 세부적인 사항들은 다음에 설명된다.
도 6a는 교번되는 도전성 필라들 및 절연 필라들의 복수의 시리즈들(예를 들어, 510)을 형성하는 상기 도전성 필라들(예를 들어, 601, 602, 603, 604)을 형성하기 위해 도전성 물질이 내부에 증착되는 제2 홀들의 어레이를 식각한 이후의 중간 제조 단계에서의 3D 메모리 블록(105)의 실시예의 상면도이다. 일 실시예에서, 상기 도전성 필라들은 화학적 기계적 연마와 같은 평탄화 단계를 수반하여 N+형 폴리실리콘을 상기 제2 홀들의 어레이 내로 증착하여 형성될 수 있다.
예시한 실시예에서, 상기 로우 방향으로 연장되는 교번되는 도전성 필라들 및 절연 필라들의 네 개의 시리즈들이 존재한다. 각각의 상기 시리즈들은 다음에 논의되는 바와 같이 고밀도의 구성을 위해 인접하는 로우들로부터 상기 로우 방향으로 오프셋(offset)된다. 상술한 바와 같이, 상기 절연 필라들은 반도체 채널층 및 메모리 구조층들을 포함한다. 상기 도전성 필라들은 상기 인접하는 절연 필라 또는 필라들 상에서 상기 반도체 채널층에 접촉되며, 상기 워드 라인 층들과의 교차점들에서의 상기 메모리 셀들을 위한 콘택들에서 소스/드레인 단자들을 형성한다.
도 6b는 상기 도전성 필라들(예를 들어, 604)의 형성을 위해 상기 절연 필라들(예를 들어, 510) 사이에 배치되는 상기 홀들의 어레이를 도시하는 상기 스택의 3D 사시도이다.
도 7은 A-A 라인 상에서 상기 로우 또는 X 방향으로 자른 도 6a의 구조의 단면도이다. 도시한 바와 같이, 상기 도전성 필라들(601, 602, 603)은 절연 필라들과 함께 교번되는 방식으로 배치된다. 상기 단면이 상기 로우의 중심선 상에서 취해지기 때문에, 상기 절연 필라들의 외측 표면들 주위로 연장되는 상기 반도체 채널층 및 상기 메모리 구조층들은 이러한 실시예를 위해 이와 같은 단면에서 교차되지 않는다.
도 8은 B-B 라인 상에서 칼럼 또는 Y 방향으로 자른 도 6a의 구조의 단면도이다. 도시한 바와 같이, 절연 필라들(510)은 상기 칼럼을 따라 분리된 로우들 내에 배치된다. 상기 칼럼을 따른 중간 로우는 상기 도전성 필라들(604)을 포함한다. 희생 물질의 층들(211-215)에서, 상기 희생 물질은 상기 희생 물질의 대체 후에 형성되는 워드 라인들의 위치들에서 상기 절연 필라들 및 상기 도전성 필라들 주위로 연장된다.
도 9는 필라 선택 트랜지스터 구조들의 형성을 위해 사용되는 상기 스택의 상단 상부의 절연체의 층(1011), 희생 물질의 층(1020) 및 상기 절연체의 층(1012)의 형성 후의 이후의 단계에서 상기 A-A 라인 상의 도 7과 같은 단면도이다. 결합 시에, 이러한 위치의 층들은 상기 스택 상부의 필라 선택 층들로 지칭된다.
도 10은 상기 필라 선택 트랜지스터들의 레벨에서 상기 절연체층(1011), 상기 희생 물질의 층(1020) 및 절연체 물질의 층(1012)의 형성 후의 도 7의 B-B 라인을 따라 자른 도 9와 동일한 단계에서의 단면도이다. 상기 희생 물질(1020) 및 상기 절연체(1011)는 상기 스택 내의 희생 물질 및 절연체 물질의 교번되는 층들에 사용되는 물질들과 동일할 수 있다.
도 11a는 상기 도전성 필라들 상부에 필라 선택 트랜지스터들을 구현하기 위해 사용되는 구조들의 형성 후의 중간 제조 단계에서의 3D 메모리 블록(105)의 실시예의 상면도이다. 도 11a의 레이아웃에 도시한 바와 같이, 콘택 패드들(1101, 1102, 1103, 1104)은 상기 필라 선택 트랜지스터들의 수직 채널 구조들의 상단 상에 형성되며, 결국 상기 도전성 필라들의 상단 상에 배치된다. 도 11b는 상기 스택의 상단에서 노출되는 상기 콘택 패드들의 어레이를 도시하는 3D 사시도이다.
도 12는 이후의 단계에서 도 11a에 도시한 구조의 상기 로우 방향으로의 상기 A-A 라인 상의 단면도이다. 상기 필라 선택 트랜지스터들을 형성하기 위해 수행되는 단계들은 도 11b예시한 바와 같이 상기 도전성 필라들 상부의 홀들의 어레이를 식각하는 단계를 포함하며, 여기서 상기 홀들은 상기 도전성 필라들, 예를 들어 601, 602, 603의 상단을 노출시킨다. 이후에, 실리콘 산화물과 같은 게이트 산화물 물질의 층(예를 들어, 1211) 및 폴리실리콘과 같은 채널 물질의 층(예를 들어, 1212)이 상기 구조의 상단 내의 상기 홀들의 바닥으로부터 물질을 제거하기 위한 이방성 스페이서 식각이 수반되는 상기 물질들의 블랭킷 증착을 수행하는 바와 같이 상기 홀들의 측부들 상에 증착된다. 상기 게이트 산화물 물질 및 채널 물질의 형성 후, 상기 홀들은 실리콘 산화물, 다른 절연체 또는 다른 적합한 물질로 채워진다. 이후에, 에치 백(etch back) 공정이 상부 표면 내에 리세스(recess)를 남기면서 상기 홀들의 상단으로부터 물질을 제거하기 위해 적용될 수 있다. 이후에, 콘택 패드들(1101, 1102, 1103)을 형성하도록 N+ 폴리실리콘과 같은 도전성 폴리실리콘 또는 다른 도전체가 증착될 수 있고, 평탄화될 수 있다. 이러한 절차는 대응되는 도전성 필라들 및 콘택 패드들에서 소스/드레인 단자들을 가지며, 상기 도전성 필라들 및 상기 콘택 패드들 사이에 연장되는 수직 채널들을 가지는 소스/드레인 단자들을 가지는 필라 선택 트랜지스터 구조들의 형성을 가져온다. 상기 희생 물질층(1020)은 다음에 상세하게 설명되는 바와 같이 워드 라인 물질로 대체된다.
도 13a는 도 11a에 도시한 구조의 칼럼 방향으로의 상기 B-B 라인 상의 단면도이다. 도시한 바와 같이, 상기 도전성 필라(604)는 인접하는 로우들 내의 절연 필라들(510) 사이에서 상기 어레이의 로우 내에 배치된다. 상기 필라 선택 트랜지스터들(예를 들어, 1210)을 위한 구조들은 상기 도전성 필라들(604) 상부에 배치된다. 이들은 상기 절연 필라들(510) 상부에는 배치되지 않는다.
도 13b는 p형 도전층과 같은 소스 라인 도전체(5205)가 상기 스택 아래에 배치되는 선택적인 실시예를 위해 도 11a에 도시한 구조의 칼럼 방향으로의 상기 B-B 라인 상의 단면도이다. 상기 구조에서, 상기 도전성 필라들(604)은 n형 또는 N+형 폴리실리콘이 될 수 있고, 상기 소스 라인 도전체(5205)는 반도체 기판 또는 다른 p형 반도체 몸체 내의 p형 확산이 될 수 있다. 이는 이들의 교차에서 도 56에 도시한 접합(6332)과 같은 PN 접합(1301)의 형성을 가져온다.
도 14 및 도 15는 각기 상기 필라 선택 트랜지스터들(1210, 1220, 1230) 상부의 캡층(cap layer)(1410)의 형성 이후의 도 12 및 도 13a의 구조를 예시하는 상기 A-A 라인 및 B-B 라인 상의 단면도들이다. 상기 캡층(1410)은 이후의 공정 단계들을 위한 하드 마스크 또는 다른 유형의 보호로 기능할 수 있는 실리콘 산화물이나 다른 물질의 층이 될 수 있다.
도 16a는 상기 희생 물질의 대체를 위한 목적으로 사용되는 상기 스택을 통한 슬롯들(1601, 1602)의 형성 이후의 중간 제조 단계에서의 3D 메모리 블록(105)의 실시예의 상면도(투명한 캡층(1410))이다. 도 16b는 상기 캡층(1410)을 통해 상기 스택의 상단에서 노출되는 상기 슬롯들을 가지는 어레이를 도시하는 3D 사시도이다.
이러한 예에서, 상기 슬롯들(1601, 1602)은 상기 로우 방향을 따라 여덟 개의 절연 필라들의 간격들로 배치되고, 교번되는 도전성 필라들 및 절연 필라들의 시리즈들을 위해 상기 칼럼 방향으로 교차되게 연장된다. 상기 간격들의 길이는, 예를 들면 파라미터 M으로 정의될 수 있으며, 여기서 절연 필라들의 숫자의 계산에 의해 특정되는 상기 간격들의 길이는 2M과 같다. 상기 파라미터 M은 일, 이, 삼, 사 등을 포함하는 임의의 양의 정수가 될 수 있다. 예시한 실시예에서는 M＝3이다. 이러한 예에서 상기 칼럼 방향으로의 상기 슬롯들의 길이는 대략 네 개의 로우들과 동일하다. 다시 말하면, 칼럼 방향으로의 상기 슬롯들의 길이는 특정 실시예들에 따라 선택될 수 있다.
도 17 및 도 18은 각기 상기 워드 라인 층들 내에서와 상기 필라 선택 트랜지스터들의 층에서 워드 라인 물질로 상기 희생 물질을 대체한 결과들을 도시하며, 도 16a의 구조를 예시하는 상기 A-A 라인 및 B-B 라인 상의 단면도들이다.
상기 희생 물질의 대체는 층들(205-210 및 1011, 1012) 내에 상기 절연체 물질을 남기면서, 상기 슬롯들(1601, 1602)을 통해 상기 워드 라인 층들 및 상기 필라 선택층 내의 상기 노출된 희생 물질(즉, 상기 희생 물질의 층들(211-215))을 제거하는 식각 공정을 적용하여 이루어질 수 있다. 다음에, 상기 워드 라인 물질이 상기 희생 물질의 제거에 의해 남아있는 보이드(void)들 내에 증착된다. 따라서 도 17 및 도 18에 예시한 바와 같이, 상기 워드 라인 층들(2111-2115) 및 필라 선택 게이트층(1815)은 상기 수직 도전성 필라들의 경우와 같이 십자로 해칭되어 표시된다. 상기 워드 라인들 및 상기 필라 선택 게이트들의 물질(이러한 예에서는 실질적으로 텅스텐)이 앞서 논의한 바와 같은 상기 수직 도전성 필라(상술한 바와 같이 N+ 폴리실리콘) 내에 사용되는 경우와 동일하지 않은 점에 유의한다.
일부 실시예들에서, 워드 라인 물질을 증착하기 이전에, 고유전 상수의 라이너(liner)(2151)가 상기 보이드들 내에 증착될 수 있으며, 산화실리콘보다 높거나, 예를 들면 상기 교번되는 층들(205-209) 내에 사용되는 상기 절연체 물질보다 높은 유전 상수를 가진다. 이러한 고유전 상수의 라이너(2151)는 상기 차단층으로 기능하거나, 상기 절연 필라들을 라이닝하는 상기 유전 전하 트래핑 메모리 구조의 차단층의 일부로서 기능하는 알루미늄 산화물, 하프늄 산화물이나 지르코늄 산화물 또는 다른 하이(high)-K(여기서, 하이-K는 유전 상수 K가 7보다 큰 것을 의미한다) 물질을 포함할 수 있다. 이는 상기 시리즈들 내의 도전성 필라들 및 상기 워드 라인 물질의 층들 내의 워드 라인 물질 사이에 하이-K 유전체가 있는 결과로 된다. 또한, 상기 하이-K 물질은 상기 도전성 필라들(예를 들어, 604)로부터 상기 워드 라인 층들(예를 들어, 2111)을 전기적으로 절연시킨다. 또한, 다른 실시예들에서, 상기 전하 트래핑 메모리 구조의 추가적인 물질들이 이러한 방식으로 증착될 수 있으며, 이와 같은 전하 트래핑층은, 예를 들면 실리콘 질화물을 포함하고, 상기 차단층은 하이-K 알루미늄 산화물, 하프늄 산화물 또는 지르코늄 산화물과 같은 절연체의 하나 또는 그 이상의 층들을 포함한다. 이 경우, 상기 절연 필라들을 위해 사용되는 상기 홀들의 형성 후, 상기 게이트 대체 공정 동안에 증착되지 않은 상기 메모리 저장 구조의 부분들만이 상기 개구들의 측벽들 상에 적용될 필요가 있다. 일부 실시예들에서, 상기 워드 라인 물질은 티타늄 질화물의 라이너 또는 다른 적합한 접착/배리어 라이너를 상기 보이드들(선택적으로 앞서 언급한 라이너들을 덮는) 내로 먼저 증착하고, 후속하여 상기 슬롯들을 통해 텅스텐을 증착하여 형성된다. 상기 보이드들 내에 상기 물질을 증착한 후, 상기 텅스텐/티타늄 질화물 물질은 이후에 상기 어레이의 영역 내의 상기 워드 라인 층들 및 상기 필라 선택층 사이의 도전성 경로들을 차단하도록 상기 슬롯들의 외부로 에치 백된다.
도 19는 상기 슬롯들을 절연체 물질로 채운 이후의 상면도를 예시한다. 상기 에치 백 후, 이러한 실시예에서 상기 슬롯들은 절연체(1701, 1702)로 채워진다.
도 20a는 상기 필라 선택 게이트층을 통해 컷(cut)(2010)을 형성하여 상기 스택의 워드 라인층의 상단에서 정지되는 쉘로우 트렌치(shallow trench)를 형성한 후의 상면도를 예시한다. 도 20b는 상기 메모리 어레이 앞서 논의한 바와 같은 별개의 서브어레이들을 선택하는 데 이용되는 상기 별개의 필라 선택 게이트들(비트 라인 트랜지스터(BLT) 라인들이라고도 호칭됨)을 형성하기 위한 쉘로우 컷(2010)을 예시하는 3D 사시도이다. 도 20a에 예시한 예에서, 상기 컷(2010)은 교번되는 절연 필라들 및 도전성 필라들의 시리즈들 사이에 배치된다.
도 21은 더미(dummy) 절연 필라들 및 도전성 필라들의 시리즈들 상부에 배치되는 상기 컷(2010)의 선택적인 위치 결정을 구비하는 서브어셈블리를 예시한다. 도 21의 접근 방식은 상기 컷들 사이의 에지들을 따른 상기 필라들의 구조의 변화를 감소시키는 방식으로 상기 필라들의 어레이를 구비하는 상기 스택의 형성을 가능하게 할 수 있으며, 이들은 보다 치밀한 어레이 레이아웃을 가능하게 한다.
도 22는 상기 필라 선택 게이트층(1815)을 복수의 도전성 스트립들 내로 분리시키는 갭(gap)을 형성하는 상기 컷(2010)을 예시하는 도 21의 B-B 라인 상의 칼럼 방향으로의 단면도이며, 여기서 상기 복수의 도전성 스트립들의 대응되는 도전성 스트립은 상기 어레이의 각각의 별개의 서브어레이에 대해 형성된다. 그 결과, 각각의 별개의 서브어레이를 위한 상기 대응되는 도전성 스트립을 통한 복수의 수직 채널 구조들이 상기 별개의 서브어레이 내의 도전성 필라들에 접촉된다.
도 23a는 상부에 놓인 비트 라인들(예를 들어, 2201, 2202, 2204, 2206)을 형성하기 위한 공정 후의 구조의 상면도이다. 이러한 공정은 상기 필라 선택 트랜지스터 콘택 패드 상부의 층간 유전체(2310)의 증착, 상기 층간 유전체(2310)를 통한 비트 라인 콘택 플러그들의 형성, 그리고 이후의 상기 비트 라인들을 형성하기 위한 상기 비트 라인들의 층들에서의 금속의 형성과 패터닝을 포함할 수 있다. 상기 비트 라인들은 이들이 각각의 별개의 서브어레이 내의 많아야 하나의 수직 도전체 구조와 접촉하도록 구성된다. 따라서, 상기 비트 라인(2201)은 상기 컷(2010) 상부에서 상기 서브어레이 내의 수직 도전체 구조(2203)에 접촉되고, 상기 컷(2010) 아래의 바닥에서 상기 수직 절연 필라(2205) 아래의 수직 도전체 구조(도시되지 않음)까지 상기 컷(2010)과 절연 필라(2205) 상부 및 상기 컷(2010) 아래의 상기 절연 필라(2207)를 가로지른다. 또한, 상기 비트 라인(2202)은 상기 컷(2010) 상부의 상기 수직 도전체 구조(2213) 및 상기 컷(2010) 아래의 상기 수직 도전체 구조(2215)에 접촉된다. 도 23b는 상기 비트 라인들의 형성 후의 구조의 3D 사시도이다. 상기 비트 라인들은 이러한 예에서 상기 교번되는 도전성 필라들 및 절연 필라들의 시리즈들이 형성되는 상기 로우 방향에 직교하는 상기 칼럼 방향으로 배열된다.
도 24는 상기 비트 라인들의 형성 후의 도 23a의 평면도의 A-A 라인 상의 단면도이다. 도시한 바와 같이, 비트 라인 콘택들(2302, 2304, 2306)은 상기 수직 트랜지스터 구조들(예를 들어, 필라 선택 트랜지스터들(1210, 1220, 1230))의 상기 콘택 패드들 및 상기 위에 놓인 비트 라인들(2202, 2204, 2206) 사이에 형성된다.
도 25는 도 23a의 구조의 B-B 라인 상의 단면도이며, 각각의 별개의 서브어레이를 위한 상기 별개의 필라 선택 게이트 구조들을 형성하는 상기 갭 또는 컷(2010)을 예시한다. 비록 도시되지 않지만, 상기 컷(2010)은 일부 실시예들에서 상기 어레이 내의 액티브 도전성 필라들을 위한 상기 필라 선택 트랜지스터들을 구비하여 형성되는 필라 선택 트랜지스터 구조를 통해 절개될 수 있다.
상기 필라 선택층 내의 상기 갭 또는 컷들(2010)의 레이아웃은 상기 어레이 내의 상기 별개의 서브어레이들의 배열에 대응된다. 상기 컷(2010)은 각각의 로우 사이에 정의될 수 있으며, 이 경우에 각각의 별개의 서브어레이는 하나만의 교번되는 도전성 필라들 및 절연 필라들의 시리즈들을 포함한다. 상기 컷(2010)은 로우들의 쌍들 사이에 정의될 수 있으며, 여기서 각각의 별개의 서브어레이는 교번되는 도전성 필라들 및 절연 필라들의 두 개의 시리즈들을 포함한다. 상기 갭들 사이의 간격은 임의의 숫자로 설정될 수 있다. 예를 들면, 상기 파리미터 P가 각각의 별개의 서브어레이 내에 2P의 숫자의 교번되는 도전성 필라들 및 절연 필라들의 시리즈들을 정의하도록 이용될 수 있으며, 여기서 P는 일, 이, 삼 등과 같은 임의의 정수가 될 수 있다. 각각의 별개의 서브어레이 내에 많은 숫자의 교번되는 도전성 필라들 및 절연 필라들의 시리즈들이 충분한 숫자의 콘택들을 만들기 위해 상기 필라들의 밀도에 대해 보다 높은 밀도의 비트 라인들을 요구할 수 있다.
도 26은 도 2 내지 도 25와 함께 앞서 논의한 바와 같은 제조 공정의 흐름도이다. 상기 흐름도에 예시한 바와 같이, 상기 절차는 기판(2701) 상에 희생 물질 및 절연체 물질의 교번되는 층들의 스택을 형성하는 단계로 시작된다. 상기 기판은 상기 스택에 인접하며, 일부 경우들에서 상기 메모리 장치를 위한 주변 회로부를 구현하기 위해 이용될 수 있는 상기 스택 아래의 로직 회로들을 구비하는 집적 회로 기판을 포함할 수 있다. 상기 스택을 형성한 후, 절연 필라들의 어레이가 선택된 패턴으로 홀들을 식각하여 상기 스택을 통해 형성되고, 다층 유전 전하 저장 구조의 하나 또는 그 이상의 층들과 같은 상기 데이터 저장 구조의 물질로 상기 홀들이 라이닝되며, 이후에 상기 데이터 저장 구조의 물질이 반도체 채널 물질(2702)로 라이닝된다. 다음으로 상기 흐름도에서, 도전성 필라들의 어레이가 절연층들 및 희생층들의 스택을 포함하는 블록의 형성을 가져오는 패턴으로 배열되는 상기 스택을 통해 형성되며, 여기서 교번되는 절연 필라들 및 도전성 필라들의 로우 방향으로 연장되는 복수의 시리즈들이 상기 스택(2703)을 통해 연장된다.
다음으로 상기 흐름도에서, 상기 방법은 필라 선택 트랜지스터들(2704)을 형성하기 위해 이용되는 희생층의 상부 및 하부에서 절연층들에 의해 분리되는 상기 스택 상부에 상기 희생층을 형성하는 단계를 포함한다. 복수의 홀들이 상기 스택 상부에 상기 희생층을 통해 형성되며, 상기 도전성 필라들과 정렬된다. 상기 홀들은 대응되는 도전성 필라들(2705)과 접촉되는 상기 반도체 채널 물질을 가져오는 방식으로 상기 측벽들 상에서 상기 게이트 유전체 및 반도체 채널 물질로 라이닝된다. 또한, 콘택 패드들이 상기 홀들의 상단들 상에 형성될 수 있으며, 상기 콘택 패드들은 상기 대응되는 도전성 필라로부터 상기 콘택 패드까지의 전류 흐름 경로를 제공하도록 상기 반도체 채널 물질에 접촉된다.
도 26의 실시예에서, 복수의 슬롯들이 상기 스택을 통해서와 상기 스택 상부의 상기 희생층을 통해서 식각된다. 상기 슬롯들은, 예를 들면 상기 시리즈들 내의 여덟 개의 절연 필라들 및 아홉 개의 도전성 필라들의 매 세트 사이에 상기 로우 방향으로의 간격들로 배열되며, 복수의 시리즈들에 걸쳐, 예를 들면 네 개 또는 여덟 개의 시리즈들에 걸쳐 상기 칼럼 방향으로 연장된다. 상기 슬롯들은 상기 스택 내의 상기 희생 물질 및 상기 스택(2706) 상부의 상기 희생 물질의 층을 노출시킨다. 상기 희생 물질을 노출시킨 후, 상기 희생 물질은 상기 슬롯들을 통해 제거되며, 이러한 블록(2707) 내에 구현되는 상기 메모리 어레이를 위한 워드 라인들 및 상기 필라 선택 라인들의 위치들에 보이드들을 남긴다. 이후에, 텅스텐과 같은 워드 라인 물질이 상기 희생 물질의 제거에 의해 남아있는 상기 보이드들 내에 증착된다. 일부 실시예들에서, 상기 워드 라인 물질의 증착에서 고유전 상수의 절연체의 라이너의 형성 또는, 상기 워드 라인들 및 상기 절연 필라들(2708)의 교차점에 형성되는 상기 다층 전하 저장 구조의 하나 또는 그 이상의 층들이 선행된다. 상기 워드 라인 물질의 증착 후, 과잉의 물질이 상기 슬롯들 내부로부터 제거되며, 이러한 실시예에서 상기 슬롯들은 절연체(2709)로 채워진다.
이후에, 비트 라인 구조들 및 라인의 다른 백 엔드(back end)가 상기 장치(2710)를 완성하기 위해 수행될 수 있다.
대체로, 도 26은 절연체 물질 및 워드 라인 물질의 교번되는 층들의 스택을 포함하는 블록을 형성하는 단계 및 어레이로 배열되는 교번되는 도전성 필라들 및 절연 필라들의 복수의 별개의 시리즈들을 형성하고 상기 스택을 관통시키는 단계를 포함하는 수직 메모리 구조를 제조하기 위한 방법의 예를 예시한다. 또한, 상기 제조 방법은 상기 절연 필라들 및 상기 워드 라인 물질의 층들의 교차점들에서 상기 워드 라인 물질의 층들의 내측 표면들 상에 배치되는 데이터 저장 구조들을 형성하는 단계를 포함한다. 또한, 상기 방법은 상기 절연 필라들과 워드 라인 물질의 층들의 교차점들에서 상기 절연 필라들 및 상기 데이터 저장 구조들 사이에 반도체 채널 물질을 형성하는 단계를 포함한다. 상기 반도체 채널 물질은 상기 절연 필라들의 아치 형상의 외측 표면 주위로 연장되는 아치 형상의 층이 될 수 있으며, 콘택들에서 소스/드레인 단자들을 구현하는 오믹 콘택(ohmic contact)과 같은 방식으로 양측 상에서 인접하는 도전성 필라들에 접촉된다. 또한, 상기 방법은 상기 스택 상부의 필라 선택층 내에 복수의 도전성 스트립들을 형성하는 단계를 구비한다. 상기 복수의 도전성 스트립들은 상기 어레이의 각각의 별개의 서브어레이에 대하여 상기 별개의 서브어레이를 위한 복수의 수직 채널 구조들에 대한 게이트로 기능하는 대응되는 도전성 스트립을 포함한다. 또한, 상기 방법은 상기 스택 상부의 상기 필라 선택층 상부에 비트 라인 도전체들을 형성하는 단계를 포함한다. 여기에 설시되는 실시예들에서, 각각의 비트 라인 도전체는 상기 스택 내의 상기 어레이의 각각의 상기 별개의 서브어레이들 내의 하나의 수직 채널 트랜지스터와 접촉된다.
메모리 어레이들을 구현하기 위한 집적 회로 메모리 구조들은 도 55 및 도 56에서의 개략적인 도면들로 나타내어질 수 있으며, 또한 수많은 공정들로 제조될 수 있고, 이러한 공정들의 일부는 도 27 내지 도 42를 참조하여 이해될 수 있다. 도 27 내지 도 42는 선택적인 실시예에 대한 제조 공정의 단계들을 예시하며, 여기서 슬롯들이 상기 희생 물질의 대체를 위해 사용되지 않는다. 이러한 제조 공정은 도 6a에서 앞서 논의한 바와 같이 수행되며, 여기서 상기 홀들의 어레이는 상기 복수의 시리즈들로 배치되는 도전성 필라들의 형성을 위해 이용되도록 형성된다. 도 27은 이에 따라 상기 홀들이 도전성 물질로 채워지지 않는 점을 제외하면 도 6a와 동일하다.
도 27은 제2 홀들(예를 들어, 2601, 2602, 2603, 2604)의 어레이를 식각한 후의 중간 제조 단계에서의 3D 메모리 블록의 실시예의 상면도이며, 여기서 도전성 물질이 교번되는 도전성 필라들 및 절연 필라들(예를 들어, 2610, 2611, 2612, 2613)의 복수의 시리즈들의 도전성 필라들을 형성하기 위해 이후의 단계에서 증착된다.
도 28은 A-A 라인 상에서 상기 로우 또는 X 방향으로 자른 도 27의 구조의 단면도이다. 도시한 바와 같이, 상기 홀들(2601, 2602, 2603)은 절연 필라들(2612, 2613)과 교번되는 방식으로 배치된다. 상기 단면도가 상기 로우의 중심선을 따라 취해지기 때문에, 상기 절연 필라들의 외측 표면들 주위로 연장되는 상기 반도체 채널층 및 상기 메모리 구조층들은 이러한 실시예에 대해 이와 같은 단면에서 교차되지 않는다.
도 29는 B-B 라인 상에서 칼럼 또는 Y 방향으로 자른 도 27의 구조의 단면도이다. 도시한 바와 같이, 절연 필라들(2610, 2611)은 상기 칼럼을 따라 별도의 로우들로 배치된다. 상기 칼럼을 따른 중간 로우는 상기 홀(2604)을 포함한다. 상기 희생 물질의 층들(311-315)에서, 상기 희생 물질은 상기 희생 물질의 대체 이후에 형성되는 워드 라인들의 위치들에서 상기 절연 필라들 및 상기 도전성 필라들을 위한 홀들 주위로 연장된다.
도 30은 상기 도전성 필라들을 형성하기 위해 이용되는 상기 홀들(예를 들어, 2604)을 통해 상기 희생 물질을 제거하기 위해 수행되는 절차 이후의 도 29에 도시한 단면도 내의 서브어셈블리를 예시한다. 이러한 실시예를 위해, 일부 실시예들에서 실리콘 질화물을 이용하는 경우보다 선택적인 식각에 의해 상기 절연 필라들 사이에서 보다 용이하게 제거될 수 있는 실리콘 게르마늄과 같은 희생 물질을 사용하는 것이 바람직할 수 있다. 도시한 바와 같이, 상기 희생 물질의 제거는 상기 절연체 층들 사이에 워드 라인 물질이 증착될 수 있는 보이드들(예를 들어, 2620)의 형성을 가져온다. 이러한 실시예에서, 상기 교번되는 절연 필라들 및 도전성 필라들의 시리즈들을 따른 간격들로 배치되는 추가적인 슬롯들은 선택적이며, 일부 실시예들에서 상기 어레이 레이아웃의 밀도를 향상시키기 위해 생략될 수 있다. 예시한 바와 같이, 상기 절연 필라들(예를 들어, 2610)의 외측 표면들 주위로 연장되는 상기 데이터 저장 구조의 물질 또는 일부 실시예들에서의 상기 다층 데이터 저장 구조의 물질이 상기 보이드들 내에 노출된다.
도 31은 워드 라인 층들(3011-3015)을 형성하도록 상기 보이드들을 텅스텐으로 채워진 티타늄 질화물 라이너와 같은 티타늄 질화물과 같은 워드 라인 물질로 채우는 공정을 수행한 이후의 도 30의 구조에 후속하는 서브어셈블리를 예시한다. 앞서 언급한 바와 같이 일부 실시예들에서, 상기 보이드들을 채우는 과정은 완성된 제품에서 상기 데이터 저장 구조의 일부로 기능할 수 있는 고유전 상수의 절연체 막 또는 다른 유전체 막들의 증착을 포함할 수 있다. 이러한 절차는 상기 물질을 증착하는 단계 및 이후에 상기 홀들(예를 들어, 2604)을 다시 개방시키기 위해 상기 물질을 에치 백하는 단계를 수반한다.
도 32는 상기 홀(2604) 내에 형성되는 상기 도전성 필라로부터 상기 워드 라인 구조들을 분리시키기 위한 목적으로 티타늄 질화물/텅스텐이 채워진 리세스들을 형성하고, 이후에 상기 리세스들 내에 산화물 또는 다른 절연체 측벽(예를 들어, 3025)을 형성하는 절차를 수행한 이후의 도 31의 경우와 같은 구조를 예시한다. 이는 상기 홀(2604)을 실리콘 산화물 또는 다른 적합한 물질로 채우고, 이후에 채워진 물질을 이방성으로 에치 백하여 구현될 수 있다. 그 결과, 상기 반도체 채널 층들(412, 422)이 노출되며, 상기 스택의 상단에 돌출될 수 있다.
도 33은 상단 표면을 부드럽게 하는 평탄화 단계를 수반하여, 상기 홀들 대신에 도전성 필라들(예를 들어, 3201, 3202, 3203, 3204)을 형성하기 위해 도 31에 예시한 홀들을 n형 폴리실리콘과 같은 도전성 물질로 채운 이후의 결과적인 구조의 상면도이다.
도 34는 A-A 라인 상에서 상기 로우 또는 X 방향으로 취한 도 33의 구조의 단면도이다. 도시한 바와 같이, 상기 도전성 필라들(예를 들어, 3201, 3202, 3203)은 절연 필라들(2612, 2613)과 교번되는 방식으로 배치된다. 상기 단면이 상기 로우의 중심선을 따라 취해지기 때문에, 상기 절연 필라들의 외측 표면들 주위로 연장되는 상기 반도체 채널층 및 상기 메모리 구조층들은 이러한 실시예에 대한 이와 같은 단면 내에서 교차되지 않는다.
도 35는 상기 B-B 라인 상에서 칼럼 또는 Y 방향으로 취한 도 33의 구조의 단면도이다. 도시한 바와 같이, 절연 필라들(2610, 2611)은 상기 칼럼을 따라 분리되는 로우들로 배치된다. 상기 칼럼을 따른 중간의 로우는 상기 도전성 필라(3204)를 포함한다. 상기 워드 라인 층들(3011-3015)은 워드 라인 물질의 위치들에서 상기 절연체 측벽(예를 들어, 3025)에 의해 분리되는 바와 같이 상기 절연 필라들 및 상기 도전성 필라들 주위로 연장된다. 상기 도전성 필라(3204)는 상기 절연체 측벽(3025)에 의해 상기 워드 라인 층들(3011-3015)로부터 분리된다. 그러나 도전성 필라(3204)는 반도체 채널층(412, 422)에 물리적으로 연결된다.
도 36은 상기 필라 선택 트랜지스터들의 형성에 사용되는 구조의 필라 선택층에서 물질들의 형성 이후의 도 34의 구조의 A-A 라인 상에서 상기 로우 방향으로의 단면도이다. 예시한 물질들은 실리콘 산화물 또는 층간 절연체로서 적합한 다른 물질과 같은 절연체의 층(1011), 텅스텐 또는 다른 적합한 워드 라인 물질과 같은 워드 라인 물질의 층(3520), 그리고 절연체의 층(1011)과 동일한 물질이 될 수 있는 절연체의 상단층(1012)을 포함한다. 이들 층들은 상기 교번되는 도전성 필라들(예를 들어, 3201, 3202, 3203) 및 절연 필라들(예를 들어, 2612, 2613)의 복수의 시리즈들이 형성되는 상기 스택의 상단 상부에 블랭킷 증착으로 증착된다.
도 37은 도 35와 같이 상기 B-B 라인 상의 상기 칼럼 방향으로의 단면도이다. 도 37은 상기 필라 선택 트랜지스터들의 형성에 이용되는 상기 구조의 필라 선택층에서의 물질들을 예시한다. 예시된 물질들은 실리콘 산화물 또는 층간 절연체로 적합한 다른 물질과 같은 절연체의 층(1011), 텅스텐 또는 다른 적합한 워드 라인 물질과 같은 워드 라인 물질의 층(3520), 그리고 절연체의 층(1011)과 동일한 물질이 될 수 있는 절연체의 상단층(1012)을 포함한다. 이러한 도면에 도시한 바와 같이, 상기 절연 필라들(2610, 2611)은 메모리 구조(예를 들어, 다층 유전 전하 저장층(411, 421)) 그리고 상기 워드 라인 층들(3011-3015)에 접촉되는 상기 아치 형상의 절연 필라들의 외측 표면들 주위로 연장되는 반도체 채널층(412, 422)으로 라이닝된다. 또한, 상기 워드 라인 층들(3011-3015)은 상기 절연체 측벽(3025)(예를 들어, 산화물 측벽들)에 의해 상기 수직 도전성 필라들(예를 들어, 3204)로부터 분리된다.
도 38은 대응되는 도전성 필라들(예를 들어, 3201, 3202, 3203, 3204) 상부의 필라 선택층에 형성되는 수직 필라 선택 트랜지스터들의 상단 콘택 패드들(예를 들어, 3701, 3702, 3703, 3704)을 예시하는 상기 스택의 상면도이다. 이러한 예시에서, 상기 워드 라인 물질의 층(3520)은 상기 교번되는 도전성 필라들 및 절연 필라들이 도시되도록 투명하다.
도 39는 상기 대응되는 도전성 필라들의 상단까지 연장되는 홀들의 형성을 포함하는 공정 이후의 도 38의 구조에 대한 A-A 라인 상에서의 상기 로우 방향으로의 단면도이다. 이는 측벽들 상에 상기 게이트 산화물 물질 및 반도체 채널 물질을 남기면서 상기 측벽들을 형성하는 반응성 이온 식각 또는 다른 이방성 식각 공정에 수반되는 게이트 산화물 물질 및 반도체 채널 물질의 증착을 수반한다. 이후에, 상기 홀의 나머지 체적은 산화실리콘과 같은 절연체로 채워지고, 평탄화된다. 에치 백이 상기 상단 내에 리세스를 형성하도록 수행되며, 이는 이후에 N+ 폴리실리콘과 같은 도전성 폴리실리콘 또는 다른 적합한 도전체로 채워지고, 화학적 기계적 연마에 의해 평탄화되거나, 그렇지 않으면 상기 수직 필라 선택 트랜지스터들의 상단 상에 랜딩 패드(landing pad)들이 형성된다. 도 39에 도시한 바와 같이, 필라 선택 트랜지스터들(3801, 3802, 3803)은 대응되는 수직 도전성 필라들(3201, 3202, 3203)에 대해 형성된다. 각각의 수직 필라 선택 트랜지스터는 상기 필라 선택 게이트로 이용되는 상기 워드 라인 물질의 층(3520)에 접촉되는 게이트 산화물층(예를 들어, 3723)을 포함한다. 또한, 각각의 수직 필라 선택 트랜지스터는 상기 절연체 주위로 연장되고, 상기 수직 도전성 필라(예를 들어, 3203) 및 상기 콘택 패드(예를 들어, 3703) 사이에 트랜지스터 채널을 제공하는 반도체 채널층(예를 들어, 3713)을 포함한다.
도 40은 상기 칼럼 방향으로 상기 B-B 라인 상에서 취한 도 38의 구조의 단면도이다. 도시한 바와 같이, 상기 콘택 패드(3704)을 가지는 수직 필라 선택 트랜지스터(3804)는 이러한 예에서 상기 수직 도전성 필라(3204) 상에 배치된다. 상기 수직 필라 선택 트랜지스터(3804)는 상기 도전성 필라(3204) 및 상기 콘택 패드(3704) 사이로 연장되는 게이트 산화물층(3724) 및 반도체 채널층(3714)을 포함한다.
도 41은 상기 필라 선택 게이트층을 통해 컷(4010)을 형성하여 상기 스택의 상단 워드 라인층 이전에 중단되는 쉘로우 트렌치를 형성한 이후의 상면도를 예시한다. 상기 컷(4010)은 앞서 논의한 바와 같이 상기 메모리 어레이의 별개의 서브어레이들을 선택하는 데 사용되는 상기 별개의 필라 선택 게이트들(비트 라인 트랜지스터(BLT) 게이트들로도 호칭됨)을 형성하기 위해 이용된다. 도 41에 예시한 예에서, 상기 컷(4010)은 더미 절연 필라들 및 도전성 필라들의 시리즈 상부에 배치된다. 앞서의 도 21을 참조하기 바란다.
그 결과, 복수의 수직 채널 트랜지스터들이 각각의 별개의 서브어레이에 대한 별개의 필라 선택 게이트에 의해 제어되게 제공된다.
도 42는 위에 놓이는 비트 라인들의 형성 후의 도 41의 구조의 상면도이다. 상기 구조는 상기 수직 필라 선택 트랜지스터들의 콘택 패드들에 접촉되는 비트 라인의 어레이 콘택 홀들을 식각하는 단계가 후속되는 상기 수직 필라 선택 트랜지스터들의 콘택 패드들 상부에 층간 유전체를 형성하는 단계를 수반하는 절차에 의해 형성될 수 있다. 이후에, 금속층이 증착되고, 상기 어레이(예를 들어, 4201, 4202, 4204, 4206)를 위한 비트 라인들을 형성하기 위해 패터닝된다.
각각의 비트 라인은 각각의 별개의 서브어레이 내의 하나의 수직 필라 선택 트랜지스터와 접촉한다. 예를 들면, 비트 라인(4201)은 상기 컷(4010) 상부에서 별개의 서브어레이 내의 도전성 필라(4211)에 대한 필라 선택 트랜지스터 및 다른 별개의 서브어레이를 위한 상기 컷(도시되지 않음) 아래의 다른 도전성 필라에 대한 상기 필라 선택 트랜지스터에 접촉된다. 비트 라인(4202)은 상기 컷(4010) 상부의 상기 별개의 서브어레이를 위한 도전성 필라(4212)에 대한 상기 필라 선택 트랜지스터 및 상기 컷(4010) 아래의 별개의 서브어레이를 위한 도전성 필라(4214)에 대한 상기 필라 선택 트랜지스터에 접촉된다.
도 43은 도 27 내지 도 42와 함께 앞서 논의한 바와 같은 제조 공정의 흐름도이다. 상기 흐름도에 예시한 바와 같이, 상기 절차는 기판(4301) 상에 희생 물질 및 절연체 물질의 교번되는 층들의 스택을 형성하는 단계로 시작된다. 상기 기판은 상기 스택에 인접하고, 상기 스택 아래에 위치하며, 일부 경우들에서 상기 메모리 장치를 위한 주변 회로부로 이용될 수 있는 로직 회로들을 구비하는 집적 회로 기판을 포함할 수 있다. 상기 스택을 형성한 후, 절연 필라들의 어레이가 상기 스택을 통해 선택되는 패턴으로 홀들(제1 홀들)을 식각하여 형성되고, 상기 홀들은 다층 유전 전하 저장 구조의 하나 또는 그 이상의 층들과 같은 상기 데이터 저장 구조의 물질러 라이닝되며, 이후에 상기 데이터 저장 구조의 물질이 반도체 채널 물질(4302)로 라이닝된다.
이러한 절차에서, 상기 절연 필라들의 어레이를 형성한 후, 홀들의 어레이가 상기 공정(4303)에서 이후에 도전성 필라들을 형성하는 데 이용되는 절연 필라들 및 홀들(제2 홀들)의 복수의 시리즈들을 형성하기 위해 상기 스택을 통해 형성된다. 상기 홀들의 형성 후, 절차는 상기 홀들(4304)을 통해 노출되는 상기 희생 물질을 제거하는 데 이용된다. 이는 상기 대체 공정을 위해 이용되는 슬롯들이 요구되지 않는 점에서 도 26을 참조하여 설명한 절차와 다르며, 보다 높은 밀도의 어레이 레이아웃을 가능하게 한다.
상기 희생 물질(4305)의 제거에 의해 남아있는 상기 보이드들 내에 상기 워드 라인 물질을 증착한 후, 상기 홀들이 다시 개방된다. 상기 워드 라인 물질은 상기 측벽들 상에 리세스들을 형성하도록 에치 백되며, 상기 리세스 외측의 절연체 물질을 제거할 수 있는 반응성 이온 식각 공정이 수반되어 절연 물질이 증착된다. 또한, 상기 반응성 이온 식각 공정은 상기 홀들(4306)을 통해 노출되는 상기 절연 필라들을 둘러싸는 상기 반도체 채널 물질의 측부들 상의 임의의 산화물을 제거할 수 있다. 다음에, 상기 홀들이 상기 도전성 필라들(4307)을 형성하기 위해 도전성 물질로 채워진다.
상기 스택은 이후에 예를 들면, 화학적 기계적 연마를 이용하여 평탄화될 수 있고, 절연 물질, 도전성 물질 및 절연 물질을 포함하는 필라 선택 층들이 상기 스택(4308) 상부에 형성된다. 이후에, 상기 수직 필라 선택 트랜지스터들을 형성하기 위해 이용되는 절차는 상기 도전성 필라들(4309)과 정렬되는 상기 필라 선택층을 통해 홀들을 형성하는 단계를 포함한다. 이후에, 상기 홀들은 상기 측벽들 상에서 게이트 산화물 및 채널 물질로 라이닝되며, 이후에 절연체로 채워진다. 상기 절연체는 에치백 되고, 콘택 패드들이 상기 수직 필라 선택 트랜지스터들(4310)의 상단 상에 형성된다. 다음에, 상기 필라 선택층들이 앞서 논의한 바와 같이 별개의 서브어레이들(4311)에 대한 필라 선택 게이트들을 정의하도록 식각된다. 마지막으로, 비트 라인 구조들 및 라인의 다른 백 엔드 절차들이 상기 장치(4312)를 완성하도록 수행된다.
대체로, 도 43은 절연체 물질 및 워드 라인 물질의 교번되는 층들의 스택을 포함하는 블록을 형성하는 단계 그리고 어레이로 정렬되는 교번되는 도전성 필라들 및 절연 필라들의 복수의 별개의 시리즈들을 형성하고 상기 스택을 통해 패터닝하는 단계를 포함하는 수직 메모리 구조를 제조하기 위한 방법의 다른 예를 예시한다. 또한, 상기 제조 방법은 상기 절연 필라들 및 상기 워드 라인 물질의 층들의 교차점들에서 워드 라인 물질의 층들의 내측 표면들 상에 배치되는 데이터 저장 구조들을 형성하는 단계를 포함한다. 또한, 상기 방법은 상기 절연 필라들과 워드 라인 물질의 층들의 교차점들에서 상기 절연 필라들 및 상기 데이터 저장 구조들 사이에 반도체 채널 물질을 형성하는 단계를 포함한다. 상기 반도체 채널 물질은 상기 절연 필라들의 아치 형상의 외측 표면 주위로 연장되고, 콘택들에서 소스/드레인 단자들을 구현하는 방식으로 양 측부들 상에서 인접하는 도전성 필라들과 접촉되는 아치 형상의 층이 될 수 있다. 또한, 상기 방법은 상기 스택 상부의 필라 선택층 내에 복수의 도전성 스트립들을 형성하는 결과를 가져온다. 상기 복수의 도전성 스트립들은 상기 어레이의 각각의 별개의 서브어레이에 대해 상기 별개의 서브어레이를 위한 복수의 수직 채널 구조들에 대한 게이트로서 기능하는 대응되는 도전성 스트립을 포함한다. 또한, 상기 방법은 상기 스택 상부의 상기 필라 선택층 상부에 비트 라인 도전체들을 형성하는 단계를 포함한다. 여기에 설시되는 실시예들에서, 각각의 비트 라인 도전체는 상기 스택 내의 상기 어레이의 각각의 상기 별개의 서브어레이들 내의 하나의 수직 채널 트랜지스터에 접촉한다.
메모리 어레이들을 구현하기 위한 집적 회로 메모리 구조들은 도 55 및 도 56에서 개략적인 도면들로 나타내어질 수 있으며, 또한 수많은 공정들로 제조될 수 있고, 이러한 공정들의 일부는 도 44 내지 도 50을 참조하여 이해될 수 있다. 도 44 내지 도 50은 선택적인 실시예의 제조 공정에서의 단계들을 예시하며, 여기서 상기 반도체 채널 물질은 상기 수직 방향으로 불연속적이고, 이는 상기 어레이 내에서 전류 누설 경로들을 차단한다. 이러한 제조 공정은 앞서 논의한 바와 같이 도 3a를 참조하여 설명한 경우와 동일한 단계로 진행되며, 여기서 상기 홀들의 어레이가 절연 필라들의 형성을 위해 이용되도록 형성된다.
도 44는 절연 필라들을 위해 이용되는 홀들(4401, 4402)의 형성 후의 도 3a 이후의 공정 단계에서의 서브어셈블리를 예시하며, 상기 희생층들(311 내지 315)의 에치 백이 쉘로우 리세스들(예를 들어, 4411, 4412)을 형성하기 위해 수행된다. 상기 희생 물질 및 실리콘 질화물의 실시예들에 대한 리세스들을 형성하기 위한 적합한 레시피들은 H3PO4의 용액을 이용하는 것이나 시기적절한 선택적인 반응성 이온 식각을 포함할 수 있다. 상기 리세스들은 상기 메모리 셀들의 채널 물질의 형성을 위해 상기 희생층들의 측벽들(예를 들어, 314s)이 상기 인접하는 절연층들의 측벽들(예를 들어, 209s, 208s)에 대해 리세스되는 오목한 캐비티들을 제공한다.
도 45는 상기 리세스들 사이의 반도체 채널 물질을 제거하기 위한 이방성 식각이 수반되는 실리콘 산화물의 층 및 폴리실리콘과 같은 반도체 채널 물질의 층을 증착한 이후의 상기 제조 공정의 단계에서의 서브어셈블리를 예시한다. 이는 상기 리세스들 내에서 상기 홀들의 외측 주위에 아치 형상으로 연장되는 각 레벨에서 실리콘 산화물의 층(예를 들어, 4510, 4512)에 의해 상기 희생층과 분리되는 한정된 반도체 채널들(예를 들어, 4511, 4513)을 남긴다. 따라서, 상기 반도체 채널 물질은 상기 절연체 층들에 걸친 영역들(예를 들어, 4520) 내에서 불연속으로 되며, 상기 구조의 다른 레벨들에서 상기 메모리 셀들 사이의 잠재적인 전류 누설 경로들을 차단한다.
실리콘 산화물의 층(예를 들어, 4510, 4512)은 상기 다층 유전 전하 트래핑 구조의 터널링층과 같이 상기 데이터 저장 구조의 일부가 될 수 있다. 또한, 상기 다층 유전 전하 트래핑 구조의 추가적인 층들이 일부 실시예들에서 실리콘 산화물의 층 이전에 증착될 수 있다. 앞서 논의한 바와 같이, 상기 다층 유전 전하 트래핑 구조의 나머지는 상기 구조 내의 상기 워드 라인 층들과 상기 절연 필라들의 교차점들에서 한정된 아치 형상의 영역들 내에 상기 데이터 저장 구조들을 형성하기 위해 상기 희생 물질을 대체하는 절차 동안에 증착될 수 있다.
도 46은 상기 홀들을 절연체 물질로 채우는 단계 및 절연 필라들(4601, 4602)을 형성하기 위해 화학적 기계적 연마와 같은 평탄화 공정을 수행하는 단계 이후의 후속하는 단계를 예시하는 상기 칼럼 방향으로의 단면도이다.
도 47은 상기 도전성 필라들의 형성을 위해 이용되는 홀들의 어레이의 형성 및 상기 홀들을 N+ 폴리실리콘과 같은 도전체로 채우는 단계 이후의 앞서 도 6a에 도시한 바와 같은 평면도의 상기 B-B 라인 상에서 상기 칼럼 방향으로의 단면도이다. 상기 홀들이 채워진 후, 화학적 기계적 연마와 같은 평탄화 단계가 수행된다.
도 48은 필라 선택 트랜지스터 구조들의 형성을 위해 이용되는 상기 스택 상부의 절연체의 층(1011), 희생 물질의 층(1020) 및 절연체의 층(1012)의 형성 이후의 후속 단계에서 상기 B-B 라인 상에서의 도 10과 같은 단면도이다. 결합 시에, 이러한 위치의 층들은 상기 스택 상부의 필라 선택층들로 지칭된다. 상기 희생 물질(1020) 및 상기 절연체(1011)는 상기 스택 내의 교번되는 희생층들 및 절연체 층들로 이용되는 경우에 동일한 물질이 될 수 있다.
도 49는 도 10 내지 도 23b을 참조하여 상술한 바와 같은 단계들을 수행한 이후의 제조의 단계 서브어셈블리 내의 비트 라인에 직교하는 단면도이며, 위에 놓인 비트 라인(4910)에 대한 수직 도전성 필라(604)의 연결을 위한 수직 트랜지스터 구조(4901)를 도시한다. 상기 단계들은 상기 교번되는 절연체 필라들 및 도전성 필라들의 시리즈들을 따른 간격들로 위치하는 슬롯들을 이용하여 앞서 논의한 바와 같이 상기 스택의 워드 라인 층들 내 및 상술한 상기 필라 선택층 내의 텅스텐과 같은 워드 라인 물질(4911, 5120)로의 상기 희생층의 대체를 포함한다. 이러한 실시예에서, 워드 라인 물질(4911, 5120)로의 상기 희생 물질의 대체는 유전 전하 저장 구조, 예를 들어 실리콘 질화물을 포함하는 전하 트래핑 층들, 그리고 알루미늄 산화물 또는 다른 고유전 상수의 유전체를 포함하는 차단층과 같은 상기 데이터 저장 구조의 나머지 부분들의 증착을 포함한다. 앞서 언급한 바와 같이, 상기 터널링층(예를 들어, 도 45의 실리콘 산화물의 층(4510))은 논의한 바와 같이 상기 절연체 필라들을 둘러싸는 상기 반도체 채널 물질의 형성 이전에 증착될 수 있다. 다른 실시예들에서, 상기 터닐링층(예를 들어, 실리콘 산화물의 층(4510)) 및 상기 전하 트래핑층은 도 45의 단계에서 증착될 수 있으며, 상기 희생 물질을 대체하는 단계에서 증착되는 상기 차단층만을 남길 수 있다. 이에 따라, 상기 수직 트랜지스터 구조(4901)와 같은 수직 필라 선택 트랜지스터 구조들이 형성된다. 상기 수직 필라 선택 트랜지스터 구조들은 절연 코어(4904)를 둘러싸는 게이트 산화물층(4902) 및 반도체 채널층(4903)을 포함한다. 또한, 콘택 패드(4905)가 상기 콘택 패드(4905)로부터 상기 아래에 놓인 도전성 필라(604)까지의 전류 경로를 구현하도록 형성된다.
또한, 층간 유전체들(4920, 4921)이 상기 필라 선택 층 구조들 상부에 형성되고, 복수의 비트 라인들(예를 들어, 비트 라인(4910))이 상기 층간 절연체들의 상부에 형성된다. 도시한 바와 같이, 비트 라인 콘택(4908)은 상기 수직 트랜지스터 구조(4901)의 상기 콘택 패드(4905) 및 위에 놓인 비트 라인(4910) 사이에 형성된다. 또한, 상기 구조는 이러한 실시예에서 절연체로 채워진 슬롯들(도시되지 않음)을 포함할 수 있으며, 여기서 상기 슬롯들은 상기 워드 라인 물질로 이들을 대체하는 데 이용되는 절차 동안에 상기 희생 물질에 대한 접근을 위해 활용되며, 앞서 논의한 바와 같이 상기 교번되는 절연체 필라들 및 도전성 필라들의 시리즈들을 따른 간격들로 배치된다. 물론, 상기 도전성 필라들의 형성을 위해 이용되는 상기 홀들이 상기 스택 내의 상기 희생 물질에 대한 접근을 위해 활용되는 앞서 논의한 기술들을 포함하여 상기 희생 물질에 접근하기 위한 다른 기술들도 활용될 수 있다.
상기 절연체 필라들의 외측 표면들 주위의 한정된 링들 내의 상기 반도체 채널의 형성의 결과, 이러한 실시예에서 상기 절연체 필라의 측벽들 상의 반도체 채널 물질의 모든 영역들이 상기 워드 라인들에 의해 제어되는 구조가 형성될 수 있다.
도 50은 도 2 내지 도 25와 함께 앞서 논의한 바와 같지만, 도 44 내지 도 49의 공정들에 따라 변경된 제조 공정의 흐름도이다. 상기 흐름도에 예시한 바와 같이, 상기 절차는 기판(5001) 상에 희생 물질 및 절연체 물질의 교번되는 층들의 스택을 형성하는 단계로 시작된다. 상기 기판은 상기 스택에 인접하고, 상기 스택 아래에 있으며, 일부 경우들에서 상기 메모리 장치를 위한 주변 회로부를 구현하는 데 이용될 수 있는 로직 회로들을 구비하는 집적 회로 기판을 포함할 수 있다. 또한, 상기 스택은 일시예들에서 도 56에 도시한 바와 같이 소스측 도전체들을 포함하는 층과 같은 도전성 물질의 층 상부에 형성될 수 있다. 상기 스택을 형성한 후, 절연 필라들을 위한 홀들의 어레이는 선택된 패턴(5002)으로 홀들을 식각하여 상기 스택을 통해 형성된다. 공정은 이후에 상기 희생층들의 측벽들 내에 리세스들을 식각하는 단계 및 상기 리세스들을 앞서 논의한 바와 같이 실리콘 산화물의 층과 같은 상기 데이터 저장 구조의 적어도 일부와 채널 물질(5003)로 라이닝하는 단계를 포함한다. 이는 상기 홀들을 절연 물질(5004)로 채우는 단계가 후속되어, 상기 채널 물질이 상기 희생 물질의 층들 사이에서 불연속이 되도록 상기 리세스들 외측의 채널 물질을 제거하기 위한 이방성 식각을 이용하여 상기 홀들 내측을 식각하는 단계를 수반한다. 다음으로 상기 흐름도에서, 도전성 필라들의 어레이가 상기 절연층들 및 희생층들의 스택을 포함하는 블록의 형성을 가져오는 패턴으로 배열되는 상기 스택을 통해 형성되며, 여기서 교번되는 절연 필라들 및 도전성 필라들의 로우 방향으로 연장되는 복수의 시리즈들은 상기 스택(5005)을 통해 연장된다.
다음으로 상기 흐름도에서, 상기 방법은 필라 선택 트랜지스터들(5006)을 형성하기 위해 이용되는 희생층의 상부 및 하부의 절연층들에 의해 분리되는 상기 스택 상부에 상기 희생층을 형성하는 단계를 포함한다. 복수의 홀들이 상기 스택 상부의 상기 희생층을 통해 형성되며, 이들은 대응되는 도전성 필라들과 정렬된다. 상기 홀들은 대응되는 도전성 필라들(5007)과 접촉되는 상기 반도체 채널 물질을 가져오는 방식으로 상기 측벽들 상에 상기 게이트 유전체 및 반도체 채널 물질로 라이닝된다. 또한, 콘택 패드들이 상기 수직 트랜지스터들의 상단 상에 형성될 수 있으며, 상기 콘택 패드들은 상기 대응되는 도전성 필라로부터 상기 콘택 패드까지 전휴 흐름 경로를 제공하도록 상기 반도체 채널 물질과 접촉된다.
도 50의 실시예에서, 복수의 슬롯들이 상시 스택을 통해서와 상기 스택 상부의 상기 희생층을 통해서 식각된다. 상기 슬롯들은, 예를 들면 상기 시리즈들 내의 여덟 개의 절연 필라들 및 아홉 개의 도전성 필라들의 매 세트 사이에서 상기 로우 방향으로 간격들로 배열되며, 복수의 시리즈들, 예를 들면 네 개 또는 여덟 개의 시리즈들에 걸쳐 상기 칼럼 방향으로 연장된다. 상기 슬롯들은 상기 스택 내 및 상기 스택(5008) 상부의 상기 희생 물질의 층 내의 상기 희생 물질을 노출시킨다. 상기 희생 물질을 노출시킨 후, 상기 희생 물질은 상기 슬롯들을 통해 제거되며, 이러한 블록(5009) 내에 구현되는 메모리 어레이를 위한 워드 라인들 및 상기 필라 선택 라인들의 위치들에 보이드가 남게 된다. 이후에, 텅스텐과 같은 워드 라인 물질이 상기 희생 물질의 제거에 의해 남아 있는 상기 보이드들 내에 증착된다. 일부 실시예들에서, 상기 워드 라인 물질의 증착은 고유전 상수의 절연체의 라이너의 형성, 또는 상기 워드 라인들 및 상기 절연 필라들(5010)의 교차점들에 형성되는 상기 다층 전하 저장 구조의 하나 또는 그 이상의 층들 보다 선행된다. 상기 워드 라인 물질의 증착 후, 과잉의 물질은 상기 슬롯들의 내측우로부터 제거되며, 상기 슬롯들은 이러한 실시예에서 절연체(5011)로 채워진다.
이후에, 비트 라인 구조들 및 다른 라인 동작들의 백 엔드가 상기 장치(5012)를 완성하도록 수행될 수 있다.
도 50의 방법은 상기 도전성 필라들 및 절연 필라들의 시리즈들을 따른 간격들로 배치되는 슬롯들을 이용하는 희생 물질의 제거를 위한 기술을 기반으로 한다. 다른 실시예들에서, 상기 희생 물질은 도 43과 함께 앞서 논의한 바와 같이 상기 도전성 필라들을 위한 상기 홀들을 이용하여 제거될 수 있다.
대체로, 도 50은 절연체 물질 및 워드 라인 물질의 교번되는 층들의 스택을 포함하는 블록을 형성하는 단계, 그리고 어레이로 배열되고, 상기 스택을 관통하는 교번되는 도전성 필라들 및 절연 필라들의 복수의 별개의 시리즈들을 형성하는 단계를 포함하는 수직 메모리 구조를 제조하기 위한 방법의 다른 예를 예시한다. 또한, 상기 제조 방법은 상기 절연 필라들 및 워드 라인 물질의 층들의 교차점들에서 상기 워드 라인 물질의 층들의 내측 표면들 상에 배치되는 데이터 저장 구조들을 형성하는 단계를 포함한다. 또한, 상기 방법은 상기 절연 필라들과 워드 라인 물질의 층들의 교차점들에서 상기 절연 필라들 및 상기 데이터 저장 구조들 사이에 반도체 채널 물질을 형성하는 단계를 포함한다. 상기 반도체 채널 물질은 상기 절연 필라들의 아치 형상의 외측 표면 주위로 연장되고, 콘택들에서 소스/드레인 단자들을 구현하는 방식으로 양 측부들 상에서 인접하는 도전성 필라들과 접촉하는 아치 형상의 층이 될 수 있다. 또한, 상기 방법은 상기 스택 상부의 필라 선택층 내에 복수의 도전성 스트립들을 형성하는 단계를 구비한다. 상기 복수의 도전성 스트립들은 상기 어레이의 각각의 별개의 서브어레이에 대하여, 상기 별개의 서브어레이를 위한 복수의 수직 채널 구조들에 대한 게이트로 기능하는 대응되는 도전성 스트립을 포함한다. 또한, 상기 방법은 상기 스택 상부의 상기 필라 선택층 상부에 비트 라인 도전체들을 형성하는 단계를 포함한다. 여기에 설시되는 실시예들에서, 각각의 비트 라인 도전체는 상기 스택 내의 상기 어레이의 각각의 상기 별개의 서브어레이들 내의 하나의 수직 채널 트랜지스터에 접촉된다.
도 55 및 도 56에서 개략적인 도면들로 나타낼 수 있는 바와 같은 메모리 어레이들을 구현하기 위한 집적 회로 메모리 구조들은 수많은 공정들로 제조될 수 있으며, 이러한 공정들의 일부는 도 51 내지 도 54a를 참조하여 이해될 수 있다. 도 51 내지 도 54a는 도 56에 도시한 바와 같은 아래에 놓인 소스측 도전체를 구비하는 회로를 형성하는 실시예를 위한 제조 공정들에서의 단계들을 예시한다. 이러한 소스측 도전체는, 예를 들면 상기 아래에 놓인 도전체를 통해 상기 수직 도전성 필라들에 전압을 인가하여 메모리 셀들의 블록을 소거하는 메모리 동작에 이용될 수 있다. 이러한 제조 공정은 앞서 논의한 바와 같이 도 5b 및 도 13b를 참조하여 설명한 경우와 같은 단계에 선행하며, 여기서 상기 스택은 낮은 농도로 도핑될 수 있는 p형 도전층, 또는 낮은 농도로 도핑될 수 있는 p형 도전성 라인들과 같은 소스 라인 도전체(5205)의 상단에 형성된다. 상기 구조에서, 상기 도전성 필라들(604)은 N+형 폴리실리콘과 같은 n형 반도체가 될 수 있고, 상기 소스 라인 도전체(5205)는 반도체 기판 내의 p형 확산, 또는 다른 p형 반도체가 될 수 있다. 이는 이들의 교차점에서 도 56에 도시한 접합(6332)과 같은 PN 접합(1301)의 형성을 가져온다.
도 13b는 p형 도전체층와 같은 소스 라인 도전체(5205)가 상기 스택 아래에 배치되는 선택적인 실시예를 위한 도 11a에 도시한 구조의 칼럼 방향으로의 B-B 라인 상의 단면도이다. 상기 구조에서, 상기 도전성 필라들(604)은 n형 또는 N+형 폴리실리콘이 될 수 있고, 상기 소스 라인 도전체(5205)는 반도체 기판 내의 p형 확산, 또는 다른 p형 반도체가 될 수 있다. 이는 이들의 교차점들에서 도 56에 도시한 접합(6332)과 같은 PN 접합(1301)의 형성을 가져온다.
도 51 및 도 52(도 14 및 도 15와 유사한)는 각기 A-A 라인 및 B-B 라인 상의 단면도들이며, 상기 필라 선택 트랜지스터들(1210, 1220, 1230, 1310) 상부의 캡층(1410)의 형성 이후의 도 12 및 도 13b의 구조를 예시한다. 상기 캡층(1410)은 후속하는 공정 단계들을 위해 하드 마스크 또는 다른 유형의 보호로 기능할 수 있는 실리콘 산화물 또는 다른 물질의 층이 될 수 있다. 상술한 바와 같이, PN 집합들(예를 들어, 5110, 1301)이 n형 폴리실리콘을 포함할 수 있는 상기 수직 도전성 필라들(예를 들어, 6601, 6602, 6603, 604) 및 상기 소스 라인 도전체(5205)의 교차점들에 형성된다. 다른 실시예들에서, 상기 PN 집합들은 다른 방식들로 구현될 수 있거나, 메모리 동작들 동안에 바이어스 전압들을 인가하고, 상기 소스 라인 도전체의 접속들을 플로팅시키기 위해 이용되는 바이어스 회로부까지의 상기 소스 라인 도전체의 전류 경로를 따라 다른 위치들에 배치될 수 있다.
도 53은 앞서 논의한 바와 같은 워드 라인 물질로의 상기 희생 물질의 대체를 위한 목적으로 이용되는 상기 스택을 통한 슬롯들의 형성 이후의 중간 제조 단계에서 3D 메모리 블록(105)의 실시예의 상면도(투명한 필라 선택층)이다. 예를 들어 도 16a 및 도 16b 내지 도 21과 앞서의 대응되는 설명들을 참조하기 바란다. 본 실시예에서, 상기 슬롯들은 상기 아래에 놓인 소스 라인 도전체(5205) 또는 도전체들에 연결되는 도전체로 채워진 슬롯들(5301, 5302)을 형성하기 위해 도전성 물질로 채워진다. 도 52의 실시예에 따르면, 층간 콘택들이 바이어스 회로부에 대한 상기 도전체로 채워진 슬롯들(5301, 5302)의 연결을 위해 상기 도전체로 채워진 슬롯들(5301, 5302)로부터 상기 비트 라인들을 형성하기 위해 사용되는 금속층까지, 또는 상기 스택 상부의 다른 패터닝된 도전체층까지 상기 층간 유전체들을 통해 형성된다.
도 54a는 도 23a과 같이 위에 놓인 비트 라인들(예를 들어, 2201, 2202, 2204, 2206)을 형성하는 공정 이후의 도전체로 채워진 슬롯들(5301, 5302)에 연결되는 위에 놓인 소스 라인 바이어스 라인들(5501, 5502)을 추가로 구비하는 구조의 상면도이다. 이러한 공정은 상기 필라 선택 트랜지스터 콘택 패드들 상부의 층간 유전체의 증착, 층간 유전체들을 통한 비트 라인 콘택 플러그들 및 상기 도전체로 채워진 슬롯들에 대한 콘택들의 형성, 그리고 이후의 상기 비트 라인들 및 상기 소스 라인 도전체를 형성하기 위한 상기 위에 놓인 패터닝된 도전체층 또는 층들에서의 금속의 형성과 패터닝을 포함할 수 있다. 상기 비트 라인들은 이들이 각각의 별개의 서브어레이 내의 많아야 하나의 수직 도전체 구조와 접촉하도록 구성된다. 따라서, 상기 비트 라인(2202)은 상기 컷(2010) 상부의 상단에서 상기 서브어레이 내의 수직 도전체 구조(2213) 및 상기 컷(2010) 하부의 하단에서 수직 도전체 구조(2215)와 접촉한다.
도 54b는 도 51 내지 도 54a에서 변경된 경우에서의 같은 도 2 내지 도 25와 함께 앞서 논의한 바와 같은 제조 공정의 흐름도이다. 상기 흐름도에 예시한 바와 같이, 상기 절차는 기판(5401) 상의 p형 반도체층, 또는 복수의 p형 반도체 라인들 상에 희생 물질 및 절연체 물질의 교번되는 층들의 스택을 형성하는 단계로 시작된다. 상기 기판은 상기 스택에 인접하고, 상기 스택 아래이며, 일부 경우들에서 상기 메모리 장치를 위한 주변 회로부로 이용될 수 있는 로직 회로들을 구비하는 집적 회로 기판을 포함할 수 있다. 상기 스택을 형성한 후, 절연 필라들의 어레이가 선택되는 패턴으로 홀들을 식각하여 상기 스택을 통해 형성되고, 상기 홀들이 다층 유전 전하 저장 구조의 하나 또는 그 이상의 층들과 같은 상기 데이터 저장 구조의 물질로 라이닝되며, 이후에 상기 데이터 저장 구조의 물질이 반도체 채널 물질(5402)로 라이닝된다. 다음으로 상기 흐름도에서, 도전성 필라들의 어레이가 상기 절연층들 및 희생층들의 스택을 포함하는 블록의 형성을 가져오는 패턴으로 배열되는 상기 스택을 통해 형성되며, 여기서 교번되는 절연 필라들 및 도전성 필라들의 로우 방향으로 연장되는 복수의 시리즈들이 상기 스택(5403)을 통해 연장된다. 이러한 실시예에서, 상기 도전성 필라들은 대응되는 PN 접합들에서 상기 아래에 놓인 소스 라인 도전체 또는 도전체들과 접촉한다.
다음으로 상기 흐름도에서, 상기 방법은 희생층의 상부 및 하부의 절연층들에 의해 분리되고, 필라 선택 트랜지스터들(5404)을 형성하기 위해 이용되는 상기 희생층을 상기 스택 상부에 형성하는 단계를 포함한다. 복수의 홀들이 상기 스택 상부의 상기 희생층을 통해 형성되며, 이들은 상기 도전성 필라들과 정렬된다. 상기 홀들은 대응되는 도전성 필라들(5405)과 접촉하는 상기 반도체 채널 물질을 가져오는 방식으로 측벽들 상에서 상기 게이트 유전체 및 반도체 채널 물질로 라이닝된다. 또한, 콘택 패드들이 상기 홀들의 상단 상에 형성될 수 있으며, 상기 콘택 패드들은 상기 대응되는 도전성 필라로부터 상기 콘택 패드까지 전류 흐름 경로를 제공하기 위해 상기 반도체 채널 물질과 접촉된다.
도 54b의 실시예에서, 복수의 슬롯들은 상기 스택을 통해서와 상기 스택 상부의 상기 희생층을 통해 식각된다. 상기 슬롯들은, 예를 들면 상기 시리즈들 내의 여덟 개의 절연 필라들 및 아홉 개의 도전성 필라들의 모든 세트 사이에서 상기 로우 방향으로의 간격들로 배열되고, 복수의 시리즈들에 걸치는, 예를 들면 네 개 또는 여덟 개의 시리즈들에 걸치는 상기 칼럼 방향으로 연장된다. 상기 슬롯들은 상기 스택 내의 상기 희생 물질 및 상기 스택(5406) 상부의 상기 희생 물질의 층을 노출시킨다. 상기 희생 물질을 노출시킨 후, 상기 희생 물질은 상기 슬롯들을 통해 제거되며, 이러한 블록(5407) 내에서 구현되는 상기 메모리 어레이를 위한 워드 라인들 및 상기 필라 선택라인들의 위치들에 보이드들을 남긴다. 이후에, 텅스텐과 같은 워드 라인 물질이 상기 희생 물질의 제거에 의해 남아 있는 상기 보이드들 내에 증착된다. 일부 실시예들에서, 상기 워드 라인 물질의 증착은 고유전 상수의 절연체의 라이너의 형성, 또는 상기 워드 라인들 및 상기 절연 필라들(5408)의 교차점에 형성되는 상기 다중 전하 저장 구조의 하나 또는 그 이상의 층들보다 선행된다. 상기 워드 라인 물질의 증착 후, 과잉의 물질이 상기 슬롯들 내부로부터 제거되고, 상기 워드 라인 물질의 측벽들이 산화되거나, 절연체로 라이닝된다. 이후에, 상기 슬롯들은 이러한 실시예에서 텅스텐 또는 폴리실리콘과 같은 도전체(5409)로 채워진다.
이후에, 상기 수직 필라 선택 트랜지스터들의 콘택 패드들에 접촉되는 비트 라인 구조들 및 상기 도전체로 채워진 슬롯들에 접촉되는 소스 라인 바이어스 라인 구조가 형성되며, 라인 동작들의 다른 백 엔드가 상기 장치(5410)의 완성을 위해 수행될 수 있다.
대체로, 도 54b는 소스 라인 바이어스 도전체 상부에 절연체 물질 및 워드 라인 물질의 교번되는 층들의 스택을 포함하는 블록을 형성하는 단계, 그리고 어레이로 배열되는 교번되는 도전성 필라들 및 절연 필라들의 복수의 별개의 시리즈들을 형성하고, 상기 스택을 관통시키는 단계를 포함하는 수직 메모리 구조를 제조하기 위한 방법의 예를 예시한다. 또한, 상기 제조 방법은 상기 절연 필라들 및 상기 워드 라인 물질의 층들의 교차점들에서 상기 워드 라인 물질의 층들의 내측 표면들 상에 배치되는 데이터 저장 구조들을 형성하는 단계를 포함한다. 또한, 상기 방법은 상기 절연 필라들과 워드 라인 물질의 층들의 교차점들에서 상기 절연 필라들 및 상기 데이터 저장 구조들 사이에 반도체 채널 물질을 형성하는 단계를 포함한다. 상기 반도체 채널 물질은 상기 절연 필라들의 아치 형상의 외측 표면 주위로 연장되고, 콘택들에서 소스/드레인 단자들을 구현하는 방식으로 양 측부들 상에서 인접하는 도전성 필라들과 접촉되는 아치 형상의 층이 될 수 있다. 또한, 상기 방법은 상기 스택 상부의 필라 선택층 내에 복수의 도전성 스트립들을 형성하는 단계를 구비한다. 상기 복수의 도전성 스트립들은 상기 어레이의 각각의 별개의 서브어레이에 대해, 상기 별개의 서브어레이를 위한 복수의 수직 채널 구조들에 대한 게이트로 기능하는 대응되는 도전성 스트립을 포함한다. 또한, 상기 방법은 상기 스택 상부의 상기 필라 선택층 상부에 비트 라인 도전체들을 형성하는 단계를 포함한다. 여기에 설시되는 실시예들에서, 각각의 비트 라인 도전체는 상기 스택 내의 상기 어레이의 각각의 상기 별개의 서브어레이들 내의 하나의 수직 채널 트랜지스터와 접촉된다.
도 54b의 방법은 상기 도전성 필라들 및 절연 필라들의 시리즈들을 따른 간격들로 배치되는 슬롯들을 이용하는 희생 물질의 제거를 위한 기술들을 기반으로 한다. 다른 실시예들에서, 상기 희생 물질은 도 43과 함께 앞서 논의한 바와 같이 상기 도전성 필라들을 위한 상기 홀들을 이용하여 제거될 수 있다. 또한, 다른 실시예들에서, 상기 공정은 상기 절연체 필라들의 외측 표면들 상의 상기 반도체 채널 물질이 도 50과 함께 앞서 논의한 바와 같이 한정될 수 있도록 진행되는 절차들을 포함할 수 있다.
도 55 및 도 56은 여기에 설명되는 바와 같은 NAND-플래시 아키텍처(architecture) 또는 NOR-플래시 아키텍처 메모리 장치들을 위한 상술한 바와 같은 3D 가상 접지 메모리의 회로의 개략적인 도면들이다.
도 57은 다양한 실시예들에서 단일 칩, 또는 다중 칩 패키지들 상에 구현될 수 있는 집적 회로의 단순화된 블록도이다. 상기 집적 회로(5700)는 여기에 설명되는 바와 같은 3D 가상 접지 메모리 어레이(5760)를 포함한다.
상기 메모리 장치는 비트 라인 디코더(decoder)(5750)(및 일부 실시예들에서 블록 소거 동작들을 위한 소스 라인 도전체 디코더들)을 포함할 수 있다. 또한, 상기 메모리 장치는 메모리 동작들을 위해 상기 비트 라인들에 바이어스 전압을 인가하도록 상기 비트 라인들(5755)에 연결되는 회로부(5752)를 포함한다. 또한, 일부 실시예들에서, 상기 회로부(5752)는 바이어스 전압들을 도 54a를 참조하여 설명한 상기 소스 라인 도전체들에 인가하기 위한 회로들을 포함할 수 있다. 회로부(5752)는 판독, 소거 및 프로그래밍 메모리 동작들의 목적으로 상기 메모리 어레이 내의 메모리 셀들 및 메모리 셀들의 블록들을 선택하도록 구성될 수 있다. 상기 메모리 어레이 구조들보다는 회로부가 주변 회로부로 지칭된다. 상기 주변 회로부는 상기 가상 접지 메모리 아키텍처를 위해 구성될 수 있으며, 메모리 동작들 동안에 선택적으로 소스측 도전체로서와 드레인측 도전체로서 상기 복수의 비트 라인들 내의 비트 라인들의 적어도 일부를 동작시키기 위한 회로들을 포함한다. 앞서 언급한 바와 같이, 상기 어레이(5760)는 상기 주변 회로부의 일부 또는 모두 상부에 놓일 수 있다.
비트 라인 트랜지스터(BLT)(여기서는 필라 선택 트랜지스터들로도 호칭됨) 및 워드 라인 디코더(5763)는 앞서 논의한 바와 같이 별개의 서브어레이들 내의 메모리 셀들에 적용되는 독취, 소거 및 프로그래밍 동작들을 위해 복수의 워드 라인들(5764)에 연결된다. 어드레스들이 버스(5765) 상에서 상기 BLT 및 워드 라인 디코더(5763) 및 상기 비트 라인 디코더(5750)에 공급된다. 블록(5766) 내의 센스 증폭기(sense amplifier)들 및 데이터 입력(data-in) 구조들은 이러한 예에서 데이터 버스(5767)를 통해 상기 비트 라인 디코더(5750)에 연결된다. 데이터는 데이터 입력 라인(5771)을 통해 상기 집적 회로(5700) 상의 입력/출력 포트들로부터 또는 상기 집적 회로(5700)의 내부나 외부의 다른 데이터 소스들로부터 블록(5766) 데이터 입력 구조들 내의 상기 데이터 입력 구조들로 공급된다.
예시한 실시예에서, 범용 프로세서나 전용 응용 회로부, 또는 프로그램 가능한 저항 셀 어레이에 의해 유지되는 시스템-온-칩 기능을 제공하는 모듈들의 결합과 같은 다른 회로부(5774)가 상기 집적 회로 상에 포함된다. 데이터는 데이터 출력(data-out) 라인(5772)을 통해 블록(5766) 내의 상기 센스 증폭기들로부터 상기 집적 회로(5700) 상의 입력/출력 포트들, 또는 상기 집적 회로(5700) 내부나 외부의 다른 데이터 지정 수신으로 공급된다.
컨트롤러(5769)는, 예를 들면 독취, 소거 및 프로그램 메모리 동작들을 위해 구성되는 바이어스 정렬 상태 기계들을 이용하여 프로그램, 소거 및 독취 전압들과 같은 블록(5768) 내의 공급 전압이나 전압들을 통해 생성되거나 제공되는 바이어스 정렬 공급 전압들의 적용을 제어한다.
상기 컨트롤러는 해당 기술 분야에 알려진 전용 로직 회로부를 이용하여 구현될 수 있다. 선택적인 실시예들에서, 상기 컨트롤러는 동일한 집적 회로 상에 구현될 수 있고 범용 프로세서를 포함하며, 상기 장치의 동작들을 제어하기 위한 컴퓨터 프로그램을 수행한다. 또 다른 실시예들에서, 전용 로직 회로부 및 범용 프로세서의 결합이 상기 컨트롤러의 구현을 위해 활용될 수 있다.
상기 컨트롤러는 다음의 표들에 설시되는 바이어스 전압들의 적용을 포함하여 상기 독취, 프로그램 및 소거 동작들을 제어하기 위한 로직을 포함할 수 있다. 표 1은 도 55에 도시한 바와 같이 상기 수직 방향으로의 불연속적이거나 연속적인 채널 물질을 구비하여 구성되는 3D 가상 접지 어레이들을 위한 바이어스 전압들을 나타낸다. 표 2는 도 56에 도시한 바와 같이 상기 필라들 내의 상기 수직 방향으로의 연속적인 채널 물질을 구비하여 구성되는 3D 가상 접지 어레이들을 위한 바이어스 전압들을 나타낸다.
가상 접지 어레이-도 55
판독 선택됨 선택되지 않음 평가
BLT 온 오프
WL 2∼4V 오프
선택된 N+ 드레인 1∼3V 플로팅
선택된 N+ 소스 0V 플로팅
선택되지 않은 N+ 플로팅 플로팅
프로그램 선택됨 선택되지 않음 평가
BLT 온 오프
WL 8∼13V 오프 핫 캐리어
프로그램
선택된 N+ 드레인 3∼7V 플로팅
선택된 N+ 소스 0V 플로팅
선택되지 않은 N+ 플로팅 플로팅
소거 선택됨 선택되지 않음 평가
BLT 온 오프
WL -10∼15V 음성
-10∼-15V		 -FN
소거
선택된 N+ 드레인 4∼8V 플로팅
선택된 N+ 소스 플로팅 플로팅
선택되지 않은 N+ 플로팅 플로팅
가상 접지 어레이-도 56
판독 선택됨 선택되지 않음 평가
BLT 온 오프
WL 2∼4V 오프
선택된 N+ 드레인 1∼3V 플로팅
선택된 N+ 소스 0V 플로팅
선택되지 않은 N+ 플로팅 플로팅
P형 기판 플로팅 플로팅
프로그램 선택됨 선택되지 않음 평가
BLT 온 오프
WL 8∼13V 오프 핫 캐리어
프로그램
선택된 N+ 드레인 3∼7V 플로팅
선택된 N+ 소스 0V 플로팅
선택되지 않은 N+ 플로팅 플로팅
P형 기판 플로팅 플로팅
소거 선택됨 선택되지 않음 평가
BLT 플로팅 플로팅
WL 0V 0V
선택된 N+ 드레인 플로팅 플로팅
선택된 N+ 소스 플로팅 플로팅
선택되지 않은 N+ 플로팅 플로팅
P형 기판 20V 20V 기판
홀
소거
제조 공정들의 실시예들을 예시하는 많은 흐름도들이 여기에 설명된다. 여기서의 모든 흐름도들로써, 많은 단계들이 구현되는 기능들에 영향을 미치지 않고 결합될 수 있고, 나란히 수행될 수 있거나, 다른 순서로 수행될 수 있는 점이 이해될 것이다. 일부 경우들에서, 통상의 가진 자에게 이해될 수 있는 바와 같이, 단계들의 재배치는 다른 변화들도 역시 이루어지는 경우에만 동일한 결과를 구현할 것이다. 다른 경우들에서, 통상의 가진 자에게 이해될 수 있는 바와 같이, 단계들의 재배치는 특정 조건들이 충족되는 경우에만 구현될 것이다. 또한, 여기서의 흐름도들이 기술의 이해를 위해 적절한 일부 단계들만을 도시하는 점이 이해될 것이며, 다른 기능들을 구현하기 위한 수많은 추가적인 단계들이 도시된 경우들의 이전, 이후 및 그 사이에서 수행될 수 있는 점이 이해될 것이다.
여기서 설명되는 제조 방법들은 수직 메모리 구조를 제조하는 방법의 예들을 포함하며, 상기 방법은,
절연체 물질 및 워드 라인 물질의 교번되는 층들의 스택을 포함하는 블록을 형성하는 단계를 포함하고;
상기 스택을 통해 교번되는 도전성 필라들 및 절연 필라들의 복수의 별개의 시리즈들을 형성하는 단계를 포함하며, 상기 복수의 별개의 시리즈들 내의 상기 도전성 필라들은 어레이로 배열되고, 상기 어레이의 복수의 별개의 서브어레이들, 각각의 별개의 서브어레이는 상기 복수의 시리즈들 내의 적어도 하나의 별개의 시리즈들을 포함하며;
상기 복수의 별개의 시리즈들 및 상기 워드 라인 물질의 층들 내의 상기 절연 필라들의 교차점들에서 상기 워드 라인 물질의 층들의 내측 표면들 상에 데이터 저장 구조들을 형성하는 단계를 포함하며;
상기 워드 라인 물질의 층들로 상기 복수의 별개의 시리즈들 내의 상기 절연 필라들의 교차점들에서 상기 복수의 별개의 시리즈들 내의 상기 절연 필라들 및 상기 데이터 저장 구조들 사이에 반도체 채널 물질을 형성하는 단계를 포함하고, 상기 반도체 채널 물질은 상기 복수의 별개의 시리즈들 내의 상기 절연 필라들의 외측 표면들 주위로 연장되며, 상기 복수의 별개의 시리즈들의 양 측부들 상에서 인접하는 도전성 필라들과 접촉하고;
상기 스택 상부의 필라 선택층 내에 복수의 도전성 스트립들을 형성하는 단계를 포함하며, 상기 스택은 상기 어레이의 각각의 별개의 서브어레이에 대해 상기 복수의 도전성 스트립들의 대응되는 도전성 스트립을 포함하고, 상기 별개의 서브어레이 내의 각각의 도전성 필라들에 접촉되는 상기 대응되는 도전성 스트립을 통해 상기 어레이의 각각의 별개의 서브어레이 복수의 수직 채널 구조들에 대해 포함하며;
상기 스택 상부의 상기 필라 선택층 상에 복수의 비트 라인 도전체들을 형성하는 단계를 포함하고, 각각의 비트 라인 도전체는 각각의 상기 별개의 서브어레이들 내의 상기 복수의 수직 채널 트랜지스터들 내의 하나의 수직 채널 트랜지스터에 접촉된다.
여기에 설명되는 제조 방법들의 예들에서, 상기 반도체 채널 물질은 상기 제1 절연 필라의 외측 표면들을 따라는 아치 형상의 층이다.
여기에 설명되는 제조 방법들의 예들에서, 상기 블록을 형성하는 단계는 희생 물질 및 상기 절연체 물질의 교번되는 층들의 스택을 포함하는 블록을 형성하는 단계, 그리고 상기 희생 물질을 상기 워드 라인 물질로 대체하는 단계를 포함한다.
여기에 설명되는 제조 방법들의 예들에서, 상기 블록을 형성하는 단계는 희생 물질 및 상기 절연체 물질의 교번되는 층들의 스택을 형성하는 단계를 포함하고, 상기 스택을 통해 복수의 제1 홀들을 식각하는 단계를 포함하며, 상기 제1 홀들을 상기 데이터 저장 구조들의 물질로 라이닝하는 단계를 포함하고, 상기 데이터 저장 구조들의 물질을 반도체 채널 물질로 라이닝하는 단계를 포함하며, 상기 절연 필라들을 형성하기 위해 상기 제1 홀들을 절연 물질로 채우는 단계를 포함하고, 상기 스택을 통해 복수의 제2 홀들을 형성하는 단계를 포함하며, 상기 도전성 필라들을 형성하기 위해 상기 제2 홀들을 도전성 물질로 채우는 단계를 포함하고, 상기 스택 상부에 상기 스택으로부터 절연체 물질에 의해 분리되고, 절연체 물질로 덮이는 희생층을 형성하는 단계를 포함하며, 상기 스택 상부의 상기 희생층을 통해 상기 도전성 필라들에 정렬되는 복수의 제3 홀들을 형성하는 단계를 포함하고, 상기 복수의 제3 홀들 내에 상기 대응되는 도전성 필라들과 전류 흐름 접촉하는 게이트 유전체의 층 및 반도체 채널 구조를 형성하는 단계를 포함하며, 상기 스택 상부의 상기 스택 및 상기 희생층을 통해 슬롯들을 식각하는 단계를 포함하고, 여기서 상기 슬롯들은 상기 로우 방향으로 X의 숫자의 구성원들을 가지고 상기 복수의 로우들 내의 Y의 숫자 로우들에 걸쳐 상기 제2 방향으로 연장되는 도전성 필라들의 세트들 사이에 배치되며, 상기 슬롯들은 상기 스택 내의 상기 희생 물질을 노출시키고, 상기 스택 내의 상기 희생 물질의 층 및 상기 스택 상부의 상기 희생 물질의 층 대신에 보이드들을 형성하기 위해 상기 슬롯들을 통해 노출되는 상기 희생 물질을 제거하는 단계를 포함하며, 상기 스택 내의 워드 라인 물질의 층들 및 상기 스택 상부의 도전성 물질의 층을 형성하기 위해(게이트 대체를 위한 슬롯들을 사용함) 상기 보이드들 내에 워드 라인 물질을 증착하는 단계를 포함한다.
여기에 설명되는 제조 방법들의 예들에서, 상기 블록을 형성하는 단계는 희생 물질 및 상기 절연체 물질의 교번되는 층들의 스택을 형성하는 단계를 포함하고, 상기 스택을 통해 복수의 제1 홀들을 식각하는 단계를 포함하며, 상기 제1 홀들을 상기 데이터 저장 구조들의 물질로 라이닝하는 단계를 포함하고, 상기 데이터 저장 구조들의 물질을 반도체 채널 물질로 라이닝하는 단계를 포함하며, 상기 절연 필라들을 형성하기 위해 상기 제1 홀들을 절연 물질로 채우는 단계를 포함하고, 상기 스택을 통해 복수의 제2 홀들을 식긱하는 단계를 포함하며, 상기 스택 내에 상기 희생 물질의 층들 대신에 보이드들을 형성하기 위해 상기 제2 홀들을 통해 노출되는 상기 희생 물질을 제거하는 단계를 포함하고, 상기 스택 내에 워드 라인 물질의 층들을 형성하기 위해 상기 보이드들 내에 워드 라인 물질을 증착하는 단계를 포함하며, 상기 제2 홀들 내에 노출되는 상기 워드 라인 물질의 층들의 측벽들 상에 절연체들을 형성하는 단계를 포함하고, 인접하는 제1 홀들 내에서 상기 절연 필라들을 라이닝하는 상기 반도체 채널 물질을 노출시키기 위해 상기 제2 홀들 내의 절연 물질을 에치 백하는 단계를 포함하며, 상기 도전성 필라들을 형성하기 위해 다시 개방된 제2 홀들을 도전성 물질로 채우는 단계를 포함하고, 상기 스택 상부에 상기 스택으로부터 절연 물질에 의해 분리되고, 절연 물질로 덮이는 도전층을 형성하는 단계를 포함하며, 상기 스택 상부의 상기 도전층을 통해 상기 도전성 필라들과 정렬되는 복수의 제3 홀들을 형성하는 단계를 포함하고, 상기 복수의 제3 홀들 내에 상기 대응되는 도전성 필라들과 전류 흐름 접촉하는 게이트 유전체의 층 및 반도체 채널 구조를 형성하는 단계를 포함하며, 상기 복수의 도전성 스트립들을 정의하기 위해 상기 스택 상부에 상기 도전성 물질의 층을 형성하는 단계를 포함한다.
여기에 설명되는 제조 방법들의 예들에서, 상기 블록을 형성하는 단계는 희생 물질 및 상기 절연체 물질의 교번되는 층들의 스택을 형성하는 단계를 포함하고, 상기 스택을 통해 복수의 제1 홀들을 식각하는 단계를 포함하며, 상기 절연 물질의 층들의 노출된 측벽들에 대해 상기 희생 물질의 층들의 노출된 측벽들 상에 리세스들을 형성하는 단계를 포함하고, 상기 리세스들 내의 상기 리세스된 측벽들을 상기 데이터 저장 구조들의 물질로 라이닝하는 단계를 포함하며, 상기 데이터 저장 구조들의 물질을 반도체 채널 물질로 라이닝하는 단계를 포함하고, 상기 절연 필라들을 형성하기 위해 상기 홀들을 절연 물질로 채우는 단계를 포함한다.
제조 방법들의 예들은 상기 홀들을 채우기 이전에 상기 희생 물질의 층들 사이에서 불연속이 되도록 상기 홀들 내의 상기 반도체 채널 물질을 식긱하는 단계를 포함하는 것으로 설명된다. 제조 방법들의 예들은 상기 스택을 통해 복수의 제2 홀들을 식각하는 단계를 포함하고, 상기 도전성 필라들을 형성하기 위해 상기 홀들을 도전성 물질로 채우는 단계를 포함하며, 상기 스택 상부에 절연 물질에 의해 상기 스택으로부터 분리되고 절연 물질로 덮이는 희생층을 형성하는 단계를 포함하고, 상기 스택 상부의 상기 희생층을 통해 상기 도전성 필라들과 정렬되는 복수의 제3 홀들을 형성하는 단계를 포함하며, 상기 복수의 제3 홀들 내에 상기 대응되는 도전성 필라들과 전류 흐름 접족하는 게이트 유전체의 층 및 반도체 채널 구조를 형성하는 단계를 포함하고, 상기 스택 및 상기 스택 상부의 상기 희생층을 통해 슬롯들을 식각하는 단계를 포함하며, 상기 슬롯들은 상기 로우 방향으로 X의 숫자의 구성원들을 가지고 상기 복수의 로우들 내의 Y의 숫자의 로우들에 걸치는 상기 제2 방향으로 연장되는 도전성 필라들의 세트들 사이에 배치되고, 상기 슬롯들은 상기 스택 내의 상기 희생 물질을 노출시키며, 상기 스택 내의 상기 희생 물질의 층들 및 상기 스택 상부의 상기 희생 물질의 층 대신에 보이드를 형성하기 위해 상기 슬롯들을 통해 노출되는 상기 희생 물질을 제거하는 단계를 포함하고, 상기 스택 내의 워드 라인 물질의 층들 및 상기 스택 상부의 도전성 물질의 층을 형성하기 위해 상기 보이드들 내에 워드 라인 물질을 증착하는 단계를 포함하며, 상기 복수의 도전성 스트립들을 한정하기 위해 상기 스택 상부의 상기 도전성 물질의 층을 식각하는 단계를 포함하는 것으로 설명된다.
제조 방법들의 예들은 상기 스택 아래에 도전층을 형성하는 단계를 포함하는 것으로 설명되며, 여기서 상기 교번되는 도전성 필라들 및 절연 필라들의 복수의 별개의 시리즈들 내의 상기 도전성 필라들은 PN 집합들을 통해 상기 도전층에 접촉된다.
방법들의 예들은 상기 교번되는 도전성 필라들 및 절연 필라들의 복수의 시리즈들을 따른 간격으로 도전체로 채워지고, 상기 스택 아래의 상기 도전층과 접촉하도록 상기 스택을 통해 연장되는 슬롯들을 형성하는 단계를 포함하는 것으로 설명되며, 상기 채워진 슬롯들은 상기 교번되는 도전성 필라들 및 절연 필라들의 복수의 시리즈들에 직교하는 방향으로 연장된다.
설명되는 제조 방법들의 예들에서, 상기 도전성 필라들은 n형 반도체를 포함하고, 상기 스택 아래의 상기 도전층은 p형 반도체를 포함한다. 설명되는 제조 방법들의 예들에서, 상기 블록 내의 상기 도전성 필라들은 로우 방향으로 연장되는 복수의 로우들 및 칼럼들 칼럼 방향으로 연장되는 칼럼들로 배치되며, 상기 절연 필라들은 상기 로우들 내의 인접하는 도전성 필라들 사이에 배치되고, 상기 도전성 스트립들은 상기 도전성 스트립들을 한정하기 위해 도전성 필라들의 로우들 사이에서 상기 스택 상부의 상기 도전성 물질의 층 내의 컷들을 식각하여 인접하는 도전성 스트립들로부터 분리된다. 설명되는 제조 방법들의 예들에서, 상기 블록은 상기 별개의 서브어레이들 사이에 도전성 필라들의 더미 로우들을 포함하고, 상기 도전성 스트립들은 상기 도전성 스트립들을 한정하기 위해 상기 도전성 필라들의 더미 로우들 상부의 상기 스택 상부에서 상기 도전성 물질의 층 내의 컷들을 식각하여 인접하는 도전성 스트립들로부터 분리된다. 설명되는 제조 방법들의 예들에서, 상기 워드 라인 물질의 층들은 인접하는 층들의 측부 표면들에 대해 리세스되는 상기 절연 필라들에 인접하는 측부 표면들을 가지며, 상기 절연 물질의 층들 사이에 리세스들이 형성되며, 상기 반도체 채널 물질 및 상기 데이터 저장 구조들은 상기 리세스들 내에 배치된다.
설명되는 제조 방법들의 예들에서, 상기 워드 라인 물질의 복수의 층들, 상기 복수의 도전성 스트립들 및 상기 복수의 비트 라인들은 가상 접지 메모리 아키텍처 내에 배열된다.
상기 제조 방법들의 예들이 설명되며, 여기서 상기 데이터 저장 구조들은 다층 전하 트래핑 구조들을 포함한다.
상기 제조 방법들의 예들은 상기 스택 내의 상기 워드 라인 물질의 층들 상에 제2 절연체 물질의 라이너를 형성하는 단계를 포함하는 것으로 설명되며, 상기 제2 절연체 물질은 상기 스택 내의 상기 절연체 물질의 복수의 층들의 절연체 물질보다 높은 유전 상수를 가진다.
높은 밀도 및 높은 저장 용량에 적합한 3D 메모리 구조가 제공된다. 상기 구조의 실시예들의 특징들은 소스/드레인 콘택들을 위해 이용되는 수직 도전체 필라들의 세로축이 상기 로우 방향으로 상기 필라들의 시리즈들과 정렬되는 것을 포함한다. 실시예들은 더미 절연 및 도전성 필라들의 로우들 상부에 정렬되는 비트 라인 선택 라인들의 컷들을 포함한다.
실시예들에서, 상기 소스/드레인 콘택들을 위해 이용되는 수직 도전체 필라들은 하이-K 유전 물질들(유전 상수 K가 7보다 큰)에 의해 상기 워드 라인 물질로부터 분리된다.
실시예들에서, 상기 채널은 수직 축 또는 Z-축을 따라 불연속이다.
실시예들에서, 상기 시리즈들의 방향에 직교하는 방향으로 상기 소스/드레인 콘택들로 이용되는 수직 도전체 필라들의 폭은 상기 절연 필라들의 폭보다 작다.
본 발명을 앞서의 상세하게 설시된 바람직한 실시예들과 예들을 참조하여 설명하였지만, 이들 예들이 제한적인 의미보다는 예시적인 것들로 의도되는 점이 이해될 것이다. 변경들과 결합들도 해당 기술 분야의 숙련자에게는 명백해질 것으로 여겨지며, 상기 변경들과 결합들도 본 발명의 사상 및 다음의 특허청구범위의 범주 내에 속할 것이다.

Claims (23)

  1. 수직 메모리 구조에 있어서,
    절연체 물질 및 워드 라인 물질의 교번되는 층들의 스택을 포함하고;
    상기 스택을 통해 배치되는 교번되는 도전성 필라들 및 절연 필라들의 시리즈들을 포함하며, 상기 시리즈들은 적어도 제1 도전성 필라, 상기 제1 도전성 필라에 인접하는 제1 절연 필라 및 상기 제1 절연 필라에 인접하는 제2 도전성 필라를 포함하고, 상기 제1 절연 필라의 외측 표면은 상기 워드 라인 물질의 층들에 평행한 평면 내에서 아치 형상이고;
    상기 제1 절연 필라 및 상기 워드 라인 물질의 층들의 교차점들에서 상기 워드 라인 물질의 층들의 내측 표면들 상에 배치되는 데이터 저장 구조들을 포함하며;
    상기 제1 절연 필라와 상기 워드 라인 물질의 층들의 교차점들에서 상기 제1 절연 필라 및 상기 데이터 저장 구조들 사이에 반도체 채널 물질을 포함하고, 상기 반도체 채널 물질은 상기 제1 절연 필라의 외측 표면 주위로 연장되며, 상기 제1 도전성 필라 및 상기 제2 도전성 필라에 접촉되는 것을 특징으로 하는 수직 메모리 구조.
  2. 제1항에 있어서, 상기 제1 절연 필라에 인접하는 상기 워드 라인 물질의 층들의 내측 표면들은 상기 제1 절연 필라에 인접하는 상기 절연체 물질의 층들의 내측 표면들에 대해 리세스(recess)되고, 상기 절연체 물질의 층들 사이에 리세스들이 형성되며, 상기 반도체 채널 물질 및 상기 데이터 저장 구조들은 상기 리세스들 내에 배치되는 것을 특징으로 하는 수직 메모리 구조.
  3. 제2항에 있어서, 상기 리세스들 내에 배치되는 상기 반도체 채널 물질은 상기 절연체 물질의 층들에 걸치는 수직 방향으로 불연속인 것을 특징으로 하는 수직 메모리 구조.
  4. 제1항에 있어서, 상기 시리즈들은,
    상기 제2 도전성 필라에 인접하는 제2 절연 필라 및 상기 제2 절연 필라에 인접하는 제3 도전성 필라를 포함하고,
    상기 수직 메모리 구조는,
    상기 제2 절연 필라 및 상기 워드 라인 물질의 층들의 교차점들에서 상기 워드 라인 물질의 층들의 내측 표면들 상에 배치되는 데이터 저장 구조들을 더 포함하며;
    상기 제2 절연 필라와 상기 워드 라인 물질의 층들의 교차점들에서 상기 제2 절연 필라 및 상기 데이터 저장 구조들 사이에 반도체 채널 물질을 더 포함하고, 상기 반도체 채널 물질은 상기 제2 도전성 필라에 접촉되고, 상기 제3 도전성 필라에 접촉되도록 상기 제2 절연 필라의 외측 표면 주위로 연장되는 것을 특징으로 하는 수직 메모리 구조.
  5. 제1항에 있어서,
    상기 스택 위에 놓이는 도전성 스트립;
    상기 도전성 스트립을 통해 상기 교번되는 도전성 필라들 및 절연 필라들의 시리즈들 내의 각각의 도전성 필라들과 접촉하는 복수의 수직 채널 트랜지스터들; 및
    상기 수직 채널 트랜지스터들 상부의 층 내에 배치되고, 상기 복수의 수직 채널 트랜지스터들 내의 각각의 수직 채널 트랜지스터들에 대한 콘택들을 구비하는 복수의 비트 라인 도전체들을 포함하는 것을 특징으로 하는 수직 메모리 구조.
  6. 제1항에 있어서, 스택을 통해 배치되는 교번되는 도전성 필라들 및 절연 필라들의 복수의 그룹들을 포함하고, 상기 복수의 그룹들 내의 상기 도전성 필라들은 어레이로 배열되며, 상기 복수의 그룹들은 상기 교번되는 도전성 필라들 및 절연 필라들의 시리즈들을 포함하는 것을 특징으로 하는 수직 메모리 구조.
  7. 제6항에 있어서, 상기 어레이 내의 상기 복수의 그룹들은 상기 어레이의 복수의 별개의 서브어레이들로 배열되고, 각각의 별개의 서브어레이는 상기 복수의 그룹들 내의 적어도 하나의 그룹을 포함하며,
    상기 스택 상부의 필라 선택층 내에 배치되는 복수의 도전성 스트립들을 더 포함하고, 상기 어레이의 각각의 별개의 서브어레이에 대해 상기 복수의 도전성 스트립들의 대응되는 도전성 스트립을 포함하며, 상기 어레이의 각각의 별개의 서브어레이에 대해 상기 대응되는 도전성 스트립을 통해 상기 별개의 서브어레이들 내의 각각의 도전성 필라들과 접촉하는 복수의 수직 채널 구조들을 포함하고;
    상기 스택 상부의 상기 필라 선택층 상부에 배치되는 복수의 비트 라인 도전체들을 더 포함하며, 각각의 비트 라인 도전체는 각각의 상기 별개의 서브어레이들 내의 상기 복수의 수직 채널 트랜지스터들 내의 하나의 수직 채널 트랜지스터에 접촉되는 것을 특징으로 하는 수직 메모리 구조.
  8. 제7항에 있어서,
    상기 스택 아래의 도전층을 포함하고, 상기 교번되는 도전성 필라들 및 절연 필라들의 복수의 그룹들 내의 상기 도전성 필라들은 PN 접합을 통해 상기 도전층에 접촉되며;
    상기 교번되는 도전성 필라들 및 절연 필라들의 복수의 그룹들을 따른 간격들로 배치되고, 상기 스택 아래의 상기 도전층에 접촉되도록 상기 스택을 통해 연장되는 도전체로 채워진 슬롯들을 포함하고, 상기 도전체로 채워진 슬롯들은 상기 교번되는 도전성 필라들 및 절연 필라들의 복수의 그룹들에 직교하는 방향으로 연장되는 것을 특징으로 하는 수직 메모리 구조.
  9. 제8항에 있어서, 상기 도전성 필라들은 n형 반도체를 포함하며, 상기 스택 아래의 상기 도전층은 p형 반도체를 포함하는 것을 특징으로 하는 수직 메모리 구조.
  10. 제1항에 있어서, 스택을 통해 배치되는 교번되는 도전성 필라들 및 절연 필라들의 복수의 그룹들을 포함하고, 상기 복수의 그룹들 내의 상기 도전성 필라들은 어레이로 배열되며, 상기 복수의 그룹들은 상기 교번되는 도전성 필라들 및 절연 필라들의 시리즈들을 포함하고, 상기 어레이 내의 상기 복수의 그룹들은 상기 어레이의 복수의 별개의 서브어레이들로 배열되고, 각각의 별개의 서브어레이는 상기 복수의 그룹들 내의 적어도 하나의 그룹을 포함하며,
    상기 스택 상부의 필라 선택층 내에 배치되는 갭(gap)들에 의해 분리되는 복수의 도전성 스트립들을 더 포함하고, 상기 어레이의 각각의 별개의 서브어레이에 대해 상기 복수의 도전성 스트립들의 대응되는 도전성 스트립을 포함하며, 상기 어레이의 각각의 별개의 서브어레이에 대해 상기 대응되는 도전성 스트립을 통해 상기 별개의 서브어레이들 내의 각각의 도전성 필라들과 접촉하는 복수의 수직 채널 구조들을 포함하고;
    상기 스택을 통해 배치되고, 상기 복수의 도전성 스트립들 내의 상기 도전성 스트립들을 분리시키는 상기 갭들에 정렬되는 라인들로 배열되는 복수의 교번되는 더미 도전성 필라들 및 더미 절연 필라들을 더 포함하며;
    상기 스택 상부의 상기 필라 선택층 상에 배치되는 복수의 비트 라인 도전체들을 더 포함하고, 각각의 비트 라인 도전체는 각각의 상기 별개의 서브어레이들 내의 상기 복수의 수직 채널 트랜지스터들 내의 하나의 수직 채널 트랜지스터에 접촉되는 것을 특징으로 하는 수직 메모리 구조.
  11. 제10항에 있어서, 상기 복수의 교번되는 더미 도전성 필라들 및 더미 절연 필라들과 상기 교번되는 도전성 필라들 및 절연 필라들의 복수의 그룹들은 규칙적인 어레이로 배열되는 것을 특징으로 하는 수직 메모리 구조.
  12. 제7항에 있어서, 상기 워드 라인 물질의 층들, 상기 복수의 도전성 스트립들 및 상기 복수의 비트 라인 도전체들은 가상 접지 메모리 아키텍처(architecture) 내에 배열되는 것을 특징으로 하는 수직 메모리 구조.
  13. 제1항에 있어서, 상기 절연 필라들 및 상기 데이터 저장 구조들 사이의 상기 반도체 채널 물질은 상기 스택 내의 상기 워드 라인 물질의 층들 사이에서 불연속인 것을 특징으로 하는 수직 메모리 구조.
  14. 수직 메모리 구조에 있어서,
    절연체 물질 및 워드 라인 물질의 교번되는 층들의 스택을 포함하고;
    상기 스택을 통해 배치되는 교번되는 실린더형 도전성 필라들 및 실린더형 절연 필라들의 복수의 별개의 시리즈들을 포함하며, 상기 복수의 별개의 시리즈들 내의 상기 도전성 필라들은 어레이 및 상기 어레이의 복수의 별개의 서브어레이들로 배열되고, 각각의 별개의 서브어레이는 상기 복수의 시리즈들 내의 적어도 하나의 별개의 시리즈들을 포함하며, 상기 복수의 별개의 시리즈들 내의 각각의 별개의 시리즈들은 적어도 제1 도전성 필라, 상기 제1 도전성 필라에 인접하는 제1 절연 필라 및 상기 제1 절연 필라에 인접하는 제2 도전성 필라를 포함하고;
    상기 복수의 별개의 시리즈들 내의 상기 절연 필라들 및 상기 워드 라인 물질의 층들의 교차점들에서 상기 워드 라인 물질의 층들의 내측 표면들 상에 배치되는 데이터 저장 구조들을 포함하며;
    상기 복수의 별개의 시리즈들 내의 상기 절연 필라들과 상기 워드 라인 물질의 층들의 교차점들에서 상기 복수의 별개의 시리즈들 내의 상기 절연 필라들 및 상기 데이터 저장 구조들 사이에 반도체 채널 물질을 포함하고, 상기 반도체 채널 물질은 상기 복수의 별개의 시리즈들 내의 상기 절연 필라들의 외측 표면들 주위로 연장되며, 상기 복수의 별개의 시리즈들의 양 측부들 상에서 인접하는 도전성 필라들과 접촉되고;
    상기 스택 상부의 필라 선택층 내에 배치되는 복수의 도전성 스트립들을 포함하며, 상기 어레이의 각각의 별개의 서브어레이에 대해 상기 복수의 도전성 스트립들의 대응되는 도전성 스트립을 포함하고, 상기 어레이의 각각의 별개의 서브어레이에 대해 상기 대응되는 도전성 스트립을 통해 상기 별개의 서브어레이 내의 각각의 도전성 필라들과 접촉되는 복수의 수직 채널 구조들을 포함하며;
    상기 스택 상부의 상기 필라 선택층 상에 배치되는 복수의 비트 라인 도전체들을 포함하고, 각각의 비트 라인 도전체는 각각의 상기 별개의 서브어레이들 내의 상기 복수의 수직 채널 트랜지스터들 내의 하나의 수직 채널 트랜지스터에 접촉되는 것을 특징으로 하는 수직 메모리 구조.
  15. 제14항에 있어서, 상기 절연 필라들의 외측 표면들은 상기 워드 라인 물질의 층들에 평행한 평면들 내에서 아치 형상인 것을 특징으로 하는 수직 메모리 구조.
  16. 제14항에 있어서, 상기 절연 필라들에 인접하는 상기 워드 라인 물질의 층들의 내측 표면들은 상기 절연 필라들에 인접하는 상기 절연체 물질의 층들의 내측 표면들에 대해 리세스되고, 상기 절연체 물질의 층들 사이에 리세스들이 형성되며, 상기 반도체 채널 물질 및 상기 데이터 저장 구조들은 상기 리세스들 내에 배치되는 것을 특징으로 하는 수직 메모리 구조.
  17. 제16항에 있어서, 상기 리세스들 내에 배치되는 상기 반도체 채널 물질은 상기 절연체 물질의 층들에 걸치는 수직 방향으로 불연속인 것을 특징으로 하는 수직 메모리 구조.
  18. 제14항에 있어서,
    상기 스택 아래의 도전층을 포함하고, 상기 교번되는 도전성 필라들 및 절연 필라들의 복수의 별개의 시리즈들 내의 상기 도전성 필라들은 PN 접합을 통해 상기 도전층에 연결되며;
    상기 교번되는 도전성 필라들 및 절연 필라들의 복수의 시리즈들을 따른 간격들로 배치되고, 상기 스택을 통해 상기 스택 아래의 상기 도전층에 접촉되게 연장되는 도전체로 채워진 슬롯들을 포함하며, 상기 도전체로 채워진 슬롯들은 상기 교번되는 도전성 필라들 및 절연 필라들의 복수의 시리즈들에 직교하는 방향으로 연장되는 것을 특징으로 하는 수직 메모리 구조.
  19. 제18항에 있어서, 상기 도전성 필라들은 n형 반도체를 포함하며, 상기 스택 아래의 상기 도전층은 p형 반도체를 포함하는 것을 특징으로 하는 수직 메모리 구조.
  20. 제14항에 있어서, 상기 복수의 도전성 스트립들은 상기 스택 상부의 상기 필라 선택층 내의 갭들에 의해 분리되며,
    상기 스택을 통해 배치되고, 상기 복수의 도전성 스트립들 내의 상기 도전성 스트립들을 분리시키는 상기 갭들과 정렬되는 라인들로 배열되는 복수의 교번되는 더미 도전성 필라들 및 더미 절연 필라들을 포함하는 것을 특징으로 하는 수직 메모리 구조.
  21. 제14항에 있어서, 상기 워드 라인 물질의 층들, 상기 복수의 도전성 스트립들 및 상기 복수의 비트 라인 도전체들은 수직 접지 메모리 아키텍처 내에 배열되고, 메모리 동작들 동안에 선택적으로 소스측 도전체로서 및 드레인측 도전체로서 상기 복수의 비트 라인 도전체들 내의 상기 비트 라인 도전체들의 적어도 일부를 동작시키기 위한 주변 회로들을 포함하는 것을 특징으로 하는 수직 메모리 구조.
  22. 제14항에 있어서, 상기 절연 필라들 및 상기 데이터 저장 구조들 사이의 반도체 채널 물질은 상기 스택 내의 상기 워드 라인 물질의 층들 사이에서 불연속인 것을 특징으로 하는 수직 메모리 구조.
  23. 제14항에 있어서, 상기 복수의 별개의 시리즈들 내의 정해진 별개의 시리즈들은 N+1의 숫자의 도전성 필라들 및 N의 숫자의 절연 필라들을 포함하며, 이에 따라 상기 정해진 별개의 시리즈들은 N의 메모리 셀들의 스택들을 포함하는 것을 특징으로 하는 수직 메모리 구조.
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