CN220476237U - Nor型存储器件 - Google Patents

Abstract

本公开涉及NOR型存储器件。该NOR型存储器件包括：沿竖直方向交替堆叠的至少两个源/漏接触层和至少一个隔离层；竖直延伸穿过所述源/漏接触层和所述隔离层的栅极结构；以及位于所述栅极结构外周的半导体层；其中，分别紧邻所述隔离层上方和下方的两个源/漏接触层被分别连接到两个位线/源极线，并且与所述栅极结构和所述半导体层形成一个存储晶体管。本公开如上所述地提出了一种新型的竖直堆叠的NOR型存储器件结构，其提高了存储阵列的集成密度且结构简单、制造工艺简单易行。

Description

NOR型存储器件

技术领域

本公开涉及集成电路领域，特别是涉及一种NOR型存储器件。

背景技术

目前闪存(flashmemory)分为NOR型和NAND型，其中前者将存储单元并联排列而后者将存储单元串联排列。由于存储单元电路结构的差别，相比于NAND型存储器，较难提高NOR型存储器中存储器件的集成密度。

由此，提出了许多新型设计来尽量提高NOR型存储器中存储单元的集成密度。

实用新型内容

本公开要解决的一个技术问题是提供一种具有新型结构的NOR型存储器件来提高其集成密度，并且制造工艺简单易行。

根据本公开的第一个方面，提供了一种NOR型存储器件，包括：沿竖直方向交替堆叠的至少两个源/漏接触层和至少一个隔离层；竖直延伸穿过所述源/漏接触层和所述隔离层的栅极结构；以及位于所述栅极结构外周的半导体层；其中，分别紧邻所述隔离层上方和下方的两个源/漏接触层被分别连接到两个位线/源极线，并且与所述栅极结构和所述半导体层形成一个存储晶体管。

可选地，沿竖直方向交替堆叠的源/漏接触层和隔离层分别包括h+1个源/漏接触层和h个隔离层，其中h为大于1的自然数；所述栅极结构外周设有半导体层；每个源/漏接触层均连接到各自不同的位线/源极线；以及分别紧邻每个隔离层上方和下方的两个源/漏接触层、所述栅极结构以及位于对应隔离层与所述栅极结构之间的半导体层形成对应的一个存储晶体管，从而形成竖直堆叠的h个存储晶体管。

可选地，所述半导体层设置于栅极结构与所述源/漏接触层和所述隔离层之间，并在栅极结构外周沿竖直方向连续延伸。

可选地，所述半导体层包括沿竖直方向间隔分布的设置于各个隔离层与所述栅极结构之间的半导体子层。

可选地，所述栅极结构接触所述源/漏接触层的侧壁；所述隔离层对应于所述栅极结构的位置设有朝向远离所述栅极结构方向延伸的凹进；以及所述半导体层设置于所述凹进内并接触所述栅极结构和所述隔离层。

可选地，所述NOR型存储器件包括在水平面上排列成n行与m列的多个竖直延伸穿过所述源/漏接触层和所述隔离层的栅极结构，其中，n和m均为大于1的自然数；同一行的各个栅极结构中的部分或全部连接同一字线；同一列的各个栅极结构形成的存储晶体管中的位于同一竖直层级的源/漏接触层中的部分或全部连接同一位线/源极线；以及相邻列的栅极结构形成的存储晶体管中的位于同一竖直层级的源/漏接触层是彼此隔离的。

可选地，同一列的各个栅极结构形成的存储晶体管共用所述源/漏接触层，每列源/漏接触层的一个或两个末端设有用于连接各自的位线/源极线的金属线的接触孔。

可选地，至少一列的栅极结构中包括i个子列的栅极结构，其中，i为大于1的自然数；至少两个相邻的子列的栅极结构在列方向上设有间隔。

可选地，所述i个子列中的每个栅极结构与其在列方向相邻的各个栅极结构具有相同距离；或，所述i个子列中的每个栅极结构与其在行方向相邻的各个栅极结构具有相同距离；或，所述i个子列中的每个栅极结构与其在行方向和列方向上相邻的各个栅极结构都具有相同距离。

可选地，所述源/漏接触层为金属层或多晶硅层，或所述源/漏接触层为包含金属或多晶硅的材料制成的；并且/或者所述隔离层为硅氧化物层或硅氮化物层，或所述隔离层为包含硅氧化物或硅氮化物的材料制成的；并且/或者所述半导体层为多晶硅层，或所述半导体层为包含多晶硅的材料制成的。

由此，本公开提出了一种新型的竖直堆叠的NOR型存储器件结构，其提高了存储阵列的集成密度且结构简单、制造工艺简单易行。

附图说明

通过结合附图对本公开示例性实施方式进行更详细的描述，本公开的上述以及其它目的、特征和优势将变得更加明显，其中，在本公开示例性实施方式中，相同的参考标号通常代表相同部件。

图1A以截面图的方式示出了根据本公开一个实施例的NOR型存储器件的示例性结构，图1B为图1A的NOR型存储器件的去除了层间电介质层后的顶视图。

图2A以截面图的方式示出了根据本公开另一个实施例的NOR型存储器件的示例性结构，图2B为图2A的NOR型存储器件的去除了层间电介质层后的顶视图。

图3A示出了根据本公开一个实施例的NOR型存储器件构成的阵列的平面示意图，图3B示出了沿着图3A中的虚线A-A得到的截面示意图，而图3C示出了沿着图3A中的虚线B-B得到的截面示意图。

图4A示出了根据本公开另一个实施例的NOR型存储器件构成的阵列的平面示意图，图4B示出了沿着图4A中的虚线A2-A2得到的截面示意图，而图4C示出了沿着图4A中的虚线B2-B2得到的截面示意图。

图5A示出了根据本公开又一个实施例的NOR型存储器件构成的阵列的一种示例性平面示意图，图5B示出了根据本公开又一个实施例的NOR型存储器件构成的阵列的另一种示例性平面示意图，图5C示出了沿着图5B中的虚线A3-A3得到的截面示意图，而图5D示出了沿着图5B中的虚线B3-B3得到的截面示意图。

图6示出了根据本公开一个实施例的NOR型存储阵列的电路示意图。

图7示出了根据本公开一个实施例的NOR型存储器对存储阵列进行一种示例性的写操作的电路示意图。

图8示出了根据本公开一个实施例的NOR型存储器对存储阵列进行另一种示例性的写操作的电路示意图。

图9示出了根据本公开一个实施例的NOR型存储器对存储阵列进行一种示例性的读操作的电路示意图。

图10A示出了根据本公开还一个实施例的NOR型存储器件构成的阵列的平面示意图，图10B示出了沿着图10A中的虚线A4-A4得到的截面示意图，而图10C示出了沿着图10A中的虚线B4-B4得到的截面示意图。

图11示出了根据本公开还一个实施例的NOR型存储阵列的电路示意图。

图12A到图12G是示意性地示出根据本公开一个实施例的制造NOR型存储器件的方法中的各步骤的截面图。

图13A到图13I是示意性地示出根据本公开另一个实施例的制造NOR型存储器件的方法中的各步骤的截面图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。

应理解，本文中的术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本公开的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。

此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。

随着半导体工艺的发展，器件的尺寸越来越小，然而目前在平面方向上很难进一步缩小。为此，如前所述，为了提高存储单元的集成密度，本公开转向三维(3D)堆叠技术，提出了一种新型的容易竖直堆叠的NOR型存储器件结构，其能够有效地降低单个存储单元的面积，满足市场上对NOR存储器的大容量、小尺寸的要求。

下面将结合附图来更详细阐述本公开的新型结构及其制造方法。在本文中，在一些实施例中，存储器件可以包括竖直方向上堆叠的一个或更多个存储晶体管。在另一些实施例中，存储器件可以包括在水平面上排列成阵列的多组竖直堆叠的存储晶体管，在这种情况下也可以称为存储阵列，其通常被制作在一个芯片中。通常存储器除了存储阵列之外可能还包括用于读/写该存储阵列的外围电路，该外围电路可以被制作在与存储阵列相同或不同的芯片中。

图1A以截面图的方式示出了根据本公开一个实施例的NOR型存储器件的示例性结构，图1B为图1A的NOR型存储器件的去除了层间电介质层(Inter-Layer Dielectric，ILD)110后的顶视图。

在本公开中，存储器件通常被制作在一个衬底之上，水平面指的是与该衬底主表面平行的表面，而竖直方向指的是与该衬底主表面垂直的方向。图1A的截面图显示存储器件在竖直方向上的堆叠结构。本领域技术人员应当理解，本公开对于用于制作的衬底没有任何限制，该衬底可以是各种衬底，例如单晶硅片、SOC衬底等，而且在一些情况下，在存储器件制作完成后可以去除该衬底。由此，在本公开的一些附图中为了清楚起见省略了衬底。在一些实施例中，衬底与存储器件之间还可以存在一个绝缘层以便隔绝衬底对存储器件的影响。

在一些实施例中，如图1A的截面图所示，NOR型存储器件可以包括竖直堆叠的3个存储晶体管(即第一到第三存储晶体管MT1-MT3)。在一种实现方式中，每个存储晶体管可以用作一个存储单元来存储1比特(bit)的信息。在另一种实现方式中，每个存储晶体管也可以用于存储多于1比特的信息。

具体而言，如图1A所示，NOR型存储器件包括沿竖直方向交替堆叠的源/漏接触层和隔离层，其从下到上依次为第一源/漏接触层101、第一隔离层102、第二源/漏接触层103、第二隔离层104、第三源/漏接触层105、第三隔离层106以及第四源/漏接触层107。当然，源/漏接触层、隔离层的数量都只是为了举例说明，并非对本公开的保护范围的限定。

如图1A和图1B所示，NOR型存储器件还包括竖直延伸穿过各个源/漏接触层和隔离层的栅极结构108、以及覆盖在栅极结构108外周半导体层109。这些源/漏接触层和隔离层包围竖直方向延伸的栅极结构108和半导体层109，并沿着该栅极结构108延伸的方向布设。半导体层109用作各存储晶体管的有源区，包括沟道区、源极区和漏极区，各源/漏接触层用于将各存储晶体管的源极/漏极引出并连接到各自对应的位线/源极线，从而形成沿竖直方向排列的(即源漏电流在竖直方向上流动)的3个存储晶体管。在图1A和图1B所示的实施例中，各个隔离层与栅极结构108之间存在的半导体层109是彼此连续的，覆盖在栅极结构108的侧壁与各个源/漏接触层和隔离层之间。在其他实施例中，各个隔离层与栅极结构108之间存在的半导体层109可以是彼此间隔开的，只覆盖在栅极结构108的侧壁与各个隔离层之间；例如稍后将结合图2详述的。

虽然图1A和图1B中仅用一个图形来表示用作存储晶体管的栅极的栅极结构108，但是应当理解，栅极结构108可以由多层构成，其至少包括用于存储信息的功能层和用于施加电压的导电层。例如，在一些实施例中，该栅极结构108可以从外到内依次包括栅氧化层、电荷俘获层、隔离层和栅金属层。本领域技术人员均理解，该栅极结构108不限于此，而是可以根据存储晶体管的类型来相应地设置。在图1B的平面图中示例性地列出了该栅极结构108的横截面可以为圆形，即该栅极结构108为圆柱形；当然，这只是举例说明，本公开实施例中并不对此作出限定，该栅极结构108的横截面可以为任意形状。应当理解，图1B的平面图中示出的位于栅极结构108与各隔离层之间的半导体层109的形状也仅为示例性的，本公开并不限于此。

在一些实施例中，如图1A和图1B所示，栅极结构108中的栅金属层可以通过位于上方的层间电介质层(ILD)110中的接触孔连接到更上层的字线(Word Line，WL)，各个源/漏接触层可以分别通过位于ILD 110中的阶梯状设置的各自对应的接触孔连接到更上层的位线/源极线BL1-BL4。应当理解，字线以及位线/源极线可以位于ILD 110上方的一个或更多个金属层中，其可以位于相同或不同的金属层中，而在附图中为了清楚起见将更上层的金属层均省略，用ILD 110中的接触孔来指代最终要连接的字线或者位线/源极线。虽然图中未示出，但是在一些实施例中，实际制造的用于位线/源极线BL1-BL4的阶梯状接触孔形成的台阶上可能还有其他构件，例如稍后将在讨论制造工艺时描述的间隔件(spacer)和金属硅化物等。

在如图1A和图1B所示的实施例中，分别紧邻每个隔离层上方和下方的两个源/漏接触层被分别连接到两个位线/源极线，并且与栅极结构108以及位于对应隔离层与栅极结构108之间的半导体层109形成对应的一个存储晶体管。例如，第一存储晶体管MT1包括：连接到位线/源极线BL1的第一源/漏接触层101、连接到位线/源极线BL2的第二源/漏接触层103、栅极结构108、以及半导体层109中的至少位于栅极结构108与第一隔离层102之间的部分；第二存储晶体管MT2包括：连接到位线/源极线BL2的第二源/漏接触层103、连接到位线/源极线BL3的第三源/漏接触层105、栅极结构108、以及半导体层109中的至少位于栅极结构108与第二隔离层104之间的部分；而第三存储晶体管MT3包括：连接到位线/源极线BL3的第三源/漏接触层105、连接到位线/源极线BL4的第四源/漏接触层107、栅极结构108、以及半导体层109中的至少位于栅极结构108与第三隔离层106之间的部分。也就是说，上下相邻的两个存储晶体管共用一个源/漏接触层，并且也共用一个位线/源极线。

由于存储晶体管的上下两端的源/漏区在结构上是相同的，因此存储晶体管的上下两端的源/漏区都是既可作为源区也可作为漏区，上下两层的源/漏接触层都是既可作为源区接触件也可作为漏区接触件，由此各源/漏接触层所连接的位线/源极线BL1-BL4也是既可作为存储晶体管的位线(Bit Line，BL)也可作为源极线(Source Line，SL)，而且由于每相邻的两个存储晶体管共用一个位线/源极线，因此在一些情况下一个存储晶体管的位线/源极线可以同时作为相邻存储晶体管的位线/源极线。也就是说，各个存储晶体管的位线和源极线并非固定，而是根据在实际使用时分别施加的电压来判断。在本文中为了简单方便起见，在附图中没有区分位线和源极线，而是将所有连接到源/漏区的金属线均统称为位线/源极线BL。在实际使用时，任意一张附图中的位线/源极线BL(BL1-BL4)既可以作为源极线使用，也可以作为位线使用；即，任意一张附图中的位线/源极线BL，当其被施加存储晶体管所需的源极电压时，该金属线作为该存储晶体管的源极线，此时该金属线可以被称为源极线；当其被施加存储晶体管所需的漏极电压时，该金属线作为该存储晶体管的位线，此时该金属线可以称为位线。

图1A和图1B仅仅作为示例示出了3个堆叠的存储晶体管的情况，但是可以根据需要堆叠更多或更少的存储晶体管，其共用相同的竖直延伸的栅极结构，只是改变在竖直方向上交替堆叠的源/漏接触层和隔离层的数量并且保证各隔离层与栅极结构之间存在半导体层即可。例如，在一些实施例中，可以仅在竖直方向上堆叠一个存储晶体管，其包括沿竖直方向交替堆叠的两个源/漏接触层和一个隔离层。例如，在另一些实施例中，可以在竖直方向上堆叠放置h个(h为大于1的自然数)存储晶体管；在此情况下，该NOR型存储器件可以包括沿竖直方向交替堆叠的(h+1)个源/漏接触层和h个隔离层，其中每个隔离层与栅极结构之间均存在半导体层，并且该(h+1)个源/漏接触层分别连接到(h+1)个位线/源极线。分别紧邻每个隔离层上方和下方的两个源/漏接触层、栅极结构以及位于对应隔离层与栅极结构之间的半导体层形成对应的一个存储晶体管，从而形成竖直堆叠的h个存储晶体管。

在一些实施例中，本公开所使用的源/漏接触层可以为含有金属(例如钨)或多晶硅的材料制成的，或源/漏接触层为金属或多晶硅制成的。在一些实施例中，本公开所使用的隔离层可以为含有硅氧化物或硅氮化物，或隔离层可以为硅氧化物或硅氮化物制成的。在一些实施例中，本公开所使用的半导体层可以为含有多晶硅的材料制成的，或半导体层可以为多晶硅制成的。在一些实施例中，本公开所使用的字线、位线/源极线等金属线以及相应的接触孔中的任一可以为含有钨的材料制成的，或字线、位线/源极线等金属线以及相应的接触孔中的任一可以为钨制成的。根据本公开的NOR型存储器件的制造工艺的具体示例将在稍后结合附图详细描述。

本领域技术人员均理解，本公开的NOR型存储器件不限于上述结合图1A和图1B描述的具体结构，例如，在一些其他实施例中可以在竖直方向上相邻的存储晶体管之间设置绝缘层，即，在相邻的存储晶体管的源/漏接触层之间设置绝缘层，从而每个存储晶体管均具有两个独立的源/漏接触层而不用共享源/漏接触层，因此如常规的NOR型存储器件那样为每个存储晶体管均引出各自独立的位线和源极线。但是，相比于如此设置绝缘层的结构，根据本公开的图1A和图1B的NOR型存储器件的结构更简单，更易于制造，而且减少了需要的位线和源极线的数量，从而进一步提高了集成密度。

图2A以截面图的方式示出了根据本公开另一个实施例的NOR型存储器件的示例性结构，图2B为图2A的NOR型存储器件的去除了ILD 210后的顶视图。

图2A、图2B与图1A、图1B所示的NOR型存储器件示例性结构的区别主要在于各存储晶体管中的半导体层的布置。具体而言，在图1A、图1B所示的实施例中，在竖直堆叠的各个存储晶体管中，隔离层与栅极结构之间存在的半导体层是彼此连续的，而在图2A、图2B所示的实施例中，在竖直堆叠的各个存储晶体管中，隔离层与栅极结构之间存在的半导体层可以是彼此间隔开的。

例如，如图2A所示，第一存储晶体管MT201中的半导体层209、第二存储晶体管MT202中的半导体层211和第三存储晶体管MT203中的半导体层212均包围栅极结构208，形成各自的有源区，但是彼此之间是间隔开的，均隔着一个源/漏接触层。由于图2A所示的半导体层位于源/漏接触层下方，因此与图1B的顶视图不同，在图2B的顶视图中看不到半导体层。

例如，在如图2A所示的实施例中，各存储晶体管共用的栅极结构208接触各个源/漏接触层201、203、205和207的侧壁，各隔离层202、204或206的侧壁在水平方向上相对于各自上下紧邻的源/漏接触层的侧壁都是凹进的，各半导体层209、211或212接触栅极结构208和各自对应的隔离层202、204或206的侧壁，并位于对应的隔离层202、204或206的侧壁在水平方向上相对于源/漏接触层的侧壁凹进的部分。

相比于图1A和图1B所示的各半导体层彼此连续的示例，将竖直堆叠的各个存储晶体管中的半导体层彼此间隔开能够减少各个存储晶体管之间的相互影响，例如，避免共用同一栅极结构的其他存储晶体管中的沟道漏电等造成的干扰。

应当理解，除了上述讨论的半导体层的布置之外，本公开的图2A和图2B所示的NOR型存储器件的具体构造可以参考本公开其他实施例的附图及其相关讨论，例如可以参考如图1A和图1B所示的实施例中的内容，在此不再赘述。本领域技术人员均理解，本公开并不限于前述的NOR型存储器件的构造，还可以采用其他任何合适的构造。

上面以单组的竖直堆叠的存储晶体管为例详细讨论了根据本公开的NOR型存储器件，而在一些实施例中，通常还在水平面上以阵列方式排列形成多组竖直堆叠的存储晶体管，从而形成三维排列的存储阵列。下面将结合附图来讨论三维排列的一些示例性存储阵列的结构、及其电路和制造工艺等。

图3A示例性地示出了根据本公开一个实施例的NOR型存储阵列的平面示意图，图3B示例性地示出了沿着图3A中的虚线A-A得到的截面示意图，而图3C示例性地示出了沿着图3A中的虚线B-B得到的截面示意图。

如图3A所示，NOR型存储阵列300可以包括在水平面上排列成3行×3列的多个栅极结构308，其中栅极结构308可以具有前述任意实施例中的构造，竖直延伸穿过交替堆叠的源/漏接触层和隔离层，作为竖直堆叠的1个或更多个存储晶体管的栅极。各个存储晶体管的具体构造可以采用图1A-图1B所示的实施例中所述的结构，当然本公开并不限于此。应理解，在图3A的平面图中为了更清楚地展示各行栅极结构与字线WL1-WL3的连接关系，将字线WL1-WL3画成空白的长条矩形框以便能显露出字线下方的栅极结构及其连接字线的接触孔。

本领域技术人员均能理解，本公开图示的行列数均仅仅为示例性的，实际中可以根据需要制作任意n×m的阵列，其中n和m为大于1的自然数。本领域内技术人员可以理解，采用n×m的布局方式只是实现本公开实施例技术方案的方式之一，本公开实施例并不限定于此。同时，本公开所有实施例中所称的“n行”、“m列”仅仅是指多个栅极结构排列成了阵列的形式，而并非限定这些栅极结构必须是采用如图中所示的那样完全呈整齐的阵列排布。阵列中的行和列并非由栅极结构的位置确定，而是由其形成的存储晶体管的连接关系(例如与字线、位线/源极线等的连接关系)等确定。也就是说，本公开各个实施例中全文所称的“列”可以是完全虚拟的概念，其可以是近似于水平面上的水平方向或垂直方向布设的栅极结构，甚至可以是弧形或曲线形状延伸布设的栅极结构，可以基于人为的设置/划分。相似的，本公开各个实施例中全文所称的“行”可以是完全虚拟的概念，其可以是近似于水平面上的水平方向或垂直方向布设的栅极结构，甚至可以是弧形或曲线形状延伸布设的栅极结构，可以基于人为的设置/划分。本公开各个实施例中全文所称存储阵列包含n×m阵列的栅极结构，并不限定每一行所包含的栅极结构的数量都必须相同，也并不限定每一列所包含的栅极结构的数量都必须相同。

如图3A所示的结构中包括了3行的栅极结构308，且3行包括的栅极结构308的数量是相等的，即每行都包括3个栅极结构308；但这只是一种举例说明，并非是对本公开的技术方案的保护范围的限定；本领域内技术人员可以理解，每一行中包括的栅极结构308的数量可以相同，也可以不同。同样的，如图3A所示的结构中包括了3列的栅极结构308，且3列包括的栅极结构308的数量是相等的，即每列都包括3个栅极结构308；但这只是一种举例说明，并非是对本公开的技术方案的保护范围的限定；本领域内技术人员可以理解，每一列中包括的栅极结构308的数量可以相同，也可以不同。当然，如图3A所示的是通过3×3的方式，即n＝3，m＝3；而本领域内技术人员可以理解n和m可以为任意数字，本公开实施例并不对此作出限定。在本公开中，栅极结构308可以具有例如图1A-图1B所示的构造，用作在竖直方向上堆叠放置的一组存储晶体管共用的栅极，该组存储晶体管可以包括h个(h为大于1的自然数)存储晶体管，而存储晶体管指的是具有存储数据功能的晶体管。由此，存储晶体管可以形成n×m×h的三维排列的存储阵列。当然，本领域技术人员应当理解，本公开实施例并不限制每组竖直堆叠的存储晶体管的数量，其可以相同，也可以不同。由于可以在竖直方向上堆叠多个存储晶体管，即多个存储晶体管只占用一个存储晶体管的占地面积(footprint)，因此可以大大提高存储阵列的集成密度。

在一些实施例中，如图3B和图3C的截面图所示，与前面结合图1A-图1B所描述的类似，每个栅极结构308可以形成一组竖直堆叠的存储晶体管(下文中也可称为存储晶体管组)，即，每个栅极结构308与其周围的源/漏接触层301、303、305、307和半导体层309可以形成竖直堆叠的3个存储晶体管(即第一到第三存储晶体管MT301-MT303)。在一种实现方式中，其中每个存储晶体管可以用作一个存储单元来存储1比特(bit)的信息。如图3B和图3C所示的，示例性的示出了每一个存储晶体管组都包括3个竖直堆叠的存储晶体管；当然这只是一种举例说明，并非是对本公开的技术方案的保护范围的限定；本领域内技术人员可以理解，每一个存储晶体管组中包括的存储晶体管的数量可以相同，也可以不同。例如，其中的一个或多个存储晶体管组可以只包括2个存储晶体管(即一部分存储晶体管组中的h＝2)，而其他的存储晶体管组可以包括任意多个存储晶体管(例如另一部分存储晶体管组中的h＝3)；再例如，其中的一个或多个存储晶体管组可以包括4个存储晶体管(即一部分存储晶体管组中的h＝4)，而其他的存储晶体管组可以包括任意多个存储晶体管(例如另一部分存储晶体管组中的h＝3)。

如图3B和图3C所示，每个存储晶体管组可以采用前面图1A-图1B所示的实施例中所述的结构，当然本公开并不限于此。在图3B和图3C中，为了更清楚地展示栅极结构与字线的连接关系，在ILD 310上方画出了金属线作为字线，但是应理解，本公开不限于此，在一些实施方式中，各行的字线WL可以任意分布于ILD 310上方的一个或更多个金属层中。虽然图3B和图3C中未示出，但是应理解，用于各列和各层级的源/漏接触层的各个位线/源极线BL也可以任意分布于ILD 310上方的一个或更多个金属层中。

另外，如图3A和图3C所示的示例中，同一列的3个存储晶体管组共用竖直堆叠的4个源/漏接触层，即第一源/漏接触层301、第二源/漏接触层303、第三源/漏接触层305以及第四源/漏接触层307；也就是说，同一列中设有(h+1)个源/漏接触层，且该(h+1)个源/漏接触层各自沿着列的方向延伸，该列中的所有存储晶体管都由这(h+1)个源/漏接触层作为自己的源/漏接触层。如图3A和图3C所示的，各个存储晶体管的位于竖直方向上同一层级(也可称为同一竖直层级)的源/漏接触层都是连续的。由此可以仅用一个接触孔就能实现同一列的同一层上的所有存储晶体管的源/漏区的电连接，进一步提高了集成密度。其中同一层是指，如图3B所示的，在第1列、第2列、第3列最底部的一个存储晶体管，被称为是同一层；相应的，在第1列、第2列、第3列最顶部的一个存储晶体管，也被称为是同一层；在第1列、第2列、第3列中间的一个存储晶体管，也被称为是同一层。

举例来说，例如可以如图3A和图3C所示地那样在每列的末端制作一个阶梯状接触区320，其中该阶梯状接触区320设有连接各个源/漏接触层的接触孔，该接触孔用于将这4个源/漏接触层分别引出并电连接到4个金属线(即位线/源极线)BL31-BL34。应当理解，本公开实施例并不限于图3A和图3C中示出的用于引出各源/漏接触层的方式，而是可以采用各种方式；例如，在一些可能的实施方式中，可以在阶梯状接触区320中的一个或更多个源/漏接触层上形成用于连接到相应金属线的多于一个接触孔，以便实现更好的电连接效果；在另一些可能的实施方式中，可以在每列的两个末端都制作阶梯状接触区，其中两头的阶梯状接触区都设有将各个源/漏接触层连接到对应的位线/源极线的接触孔，并且同一层级的两头的接触孔都电连接到同一个位线/源极线，以便降低电阻，实现更好的电连接效果。

当然，如图3A和图3C所示的举例说明的例子中，同一列中的h个存储晶体管都共用这(h+1)个源/漏接触层。本领域内技术人员可以理解，可以同一列中的部分存储晶体管共用部分源/漏接触层，部分存储晶体管共用其他的源/漏接触层或设有独立的源/漏接触层。对应的，接触孔的设置也可以根据源/漏接触层的结构来设置，在此不再赘述。

另外，如图3A到图3C所示，同一行的各个栅极结构308连接到同一个字线WL1、WL2或WL3，而如前所述同一列的各个栅极结构308形成的存储晶体管组中位于同一堆叠层级的存储晶体管共用同一个位线/源极线。另外，在相邻列的栅极结构308形成的存储晶体管组之间设置有隔离部330以便隔离不同列中的存储晶体管的源/漏接触层，从而能隔离开用于不同列中的存储晶体管的位线/源极线。也就是说，相邻列的栅极结构形成的存储晶体管中的位于同一竖直层级的源/漏接触层都是彼此隔离的。由此，根据本公开的存储阵列结构，能够仅通过字线和位线就唯一确定一个存储单元；其中一个存储单元为一个存储晶体管。因此，根据本公开的存储阵列的架构简单，大幅降低了设计难度，且提升了可制造性。而且由于不同列的位线之间存在隔离部，因此减少了位线上的漏电以及串扰。

应理解，虽然在本公开的各附图中用不同的填充图案来区别表示竖直堆叠的隔离层、相邻列之间的隔离部以及层间电介质层等绝缘构件，但是在一些可能的实施方式中，这些绝缘构件中的部分或全部可以包括相同的绝缘材料(例如硅氧化物和/或硅氮化物)，或者由相同的绝缘材料构成，其实质可以是相同的材料层，只是可能在不同的制造工艺步骤中形成或者其功能不同。同样的，虽然在本公开的各附图中用不同的填充图案来区别表示接触孔、字线、位线/源极线、源/漏接触层、接触金属以及通孔等导电构件，但是在一些可能的实施方式中，这些导电构件中的部分或全部可以包括相同的导电材料(例如钨)，或者由相同的导电材料构成，其实质可以是相同的材料层，只是其功能不同或者可能在不同的制造工艺步骤中形成。

应理解，为了使图示清楚并突出重点，本公开的截面图中可能有一些构件之间留有空白区域，这并未限定这些地方一定是空的。在一些实现方式中，在实际器件中这些全部或部分空白区域可以填充有电绝缘材料以用来隔离并支撑这些构件。

图4A示出了根据本公开另一个实施例的NOR型存储器件构成的阵列的平面示意图，图4B示出了沿着图4A中的虚线A2-A2得到的截面示意图，而图4C示出了沿着图4A中的虚线B2-B2得到的截面示意图。

图4A到图4C所示的示例性存储阵列与图3A到图3C所示的示例性存储阵列的区别主要在于各存储晶体管中的半导体层的布置。具体而言，在图3A到图3C所示的实施例中，每个存储晶体管组可以采用例如前面图1A-图1B所示的实施例中所述的结构，即在竖直堆叠的各个存储晶体管中，隔离层与栅极结构之间存在的半导体层是彼此连续的；而在图4A到图4C所示的实施例中，每个存储晶体管组可以采用例如前面图2A-图2B所示的实施例中所述的结构，即在竖直堆叠的各个存储晶体管中，隔离层与栅极结构之间存在的半导体层可以是彼此间隔开的，例如图4A到图4C中所示的被源/漏接触层间隔开的半导体层409、411和412。

应当理解，本实施例的存储阵列中的各个存储晶体管组的具体构造并不限于图2A-图2B所示的实施例中所述的结构，还可以采用其他任何合适的构造，只要其将各竖直堆叠的存储晶体管中的半导体层彼此间隔开。

应当理解，除了上述讨论的半导体层的布置之外，本公开的图4A到图4C所示的存储阵列的具体构造可以参考本公开其他实施例的附图及其相关讨论，例如可以参考如图3A到图3C所示的实施例中的内容，在此不再赘述。本领域技术人员均理解，本公开并不限于前述的NOR型存储阵列的构造，还可以采用其他任何合适的构造。

为了更紧密排列存储阵列，进一步提高阵列密度，可以将图3A或图4A中的1列的栅极结构中的部分在行方向上移动一定距离，使得与相邻的栅极结构在列方向与行方向上均有间隔，即，相邻栅极结构之间的间距为斜向上的距离，从而可以缩小列方向和/或行方向上的间隔，进一步减小整个存储阵列的纵向尺寸和/或横向尺寸。例如，可以使至少一列的栅极结构中包括i个子列的栅极结构，其中，i为大于1的自然数；其中至少两个相邻的子列的栅极结构在列方向上设有间隔。也就是说，在行方向上相邻的栅极结构并非如图图3A或图4A那样的在列方向上的位置完全重合，而是错开一定距离。也就是说，可以提出一种改进的存储阵列排列方式，其能够减少整个存储阵列在水平面上排布所占的面积，进一步提高阵列密度。这样的排列方式在一些情况中特别有用。例如，在一些实施例中，尽管可以采用更小尺寸的工艺制程来制作存储阵列，但是栅极结构的尺寸(例如栅极圆孔的直径)无法进一步缩小。例如，在一些实施例中，栅极结构的最小尺寸(包括其宽度(圆孔的直径)与间距)可能达到100nm左右就无法再缩小，而可以采用更小尺寸的制程(例如40nm或28nm制程)来制作存储阵列，也就是说，连接栅极结构的金属线(字线WL)的最小尺寸(包括其宽度和间距)可以到40nm或28nm左右。此时用上述的交错排列的方式可以尽量减少栅极结构阵列所需占用的面积。

下面将结合附图来更清楚呈现这一改进方式。

图5A示出了根据本公开又一个实施例的NOR型存储器件构成的阵列的一种示例性平面示意图。

应理解，图5A主要意图示出各列中的栅极结构在水平面上的排布方式，由此为了清楚起见，图5A中没有示出阶梯状接触区中的位线/源极线，仅用空白圆形表示栅极结构5008，也没有示出其与字线之间的接触孔，空白的栅极结构与空白的字线重叠即表示二者相连。图5A示出的各栅极结构5008形成的存储晶体管组可以采用例如前面结合图1A-图1B、图2A-图2B、图3A-图3C或图4A-图4C的实施例中所述的具体构造，或者这些实施例中的各构造的组合，或者其他任何合适的构造，在此不再赘述，因此也没有示出图5A对应的截面图，其可以参考前述各实施例中所描述的截面图的构造。

如图5A所示，NOR型存储阵列5001包括在水平面上排列成6行×2列的多个栅极结构。本领域技术人员均能理解，如前面关于图3A所述的，本公开图示的行列数以及每行/列包括的栅极结构的数量均仅仅为示例性的，实际中可以根据需要制作任意n×m的阵列，其中n和m为大于1的自然数，也可以根据需要安排每行/列包括的栅极结构的数量。

如图5A所示的，在一些实施例中，可以在1列中设置两个或更多个相邻的子列，每一个子列都可以包括两个或更多个栅极结构；其中，相邻的子列的栅极结构在行方向上交错布置。在一些实施例中，每个子列中的栅极结构是沿列方向排列的，例如在列方向上是对齐的，但是本公开实施例不限于此，也可以在列方向上按其他方式(例如按某个曲线)排列。虽然图5A示例性的示出了1个列中包括2个子列的结构，但是本领域内技术人员可以理解，该示例性的说明并非对本公开实施例的限定；在确保技术实现可能性的基础上，可以在1个列中布置任意多个子列；例如1个列中可以布置3个或更多个子列。

在一种实现方式中，为了更紧密排列存储阵列，可以让图5A中的2个子列中的每个栅极结构5008与其在列方向上相邻的栅极结构5008都具有相同距离，例如该距离可以为工艺或设计的最小列间距。在一种实现方式中，可以让图5A中的2个子列中的每个栅极结构5008与其在行方向上相邻的各个栅极结构5008都具有相同距离，例如该距离可以为工艺或设计的最小行间距。在上述实施例中，最小行间距可以与最小列间距相同，也可以不同。在一种可能的实现方式中，为了更紧密排列存储阵列，可以让每个栅极结构5008与其在列方向或行方向上相邻的各个栅极结构5008都具有相同距离(例如最小间距)。也就是说，栅极结构5008可以按照最紧凑的六边形图案排列，以便进一步提升阵列密度。

如图5A所示，由于连接栅极结构5008的金属线(字线WL)的尺寸可以小于栅极结构5008的尺寸，因此可以将这两个子列中的栅极结构5008各自连接对应的字线WL，且两个字线WL之间相互并排延伸且不产生接触。

另外，在一些实施例中，可以根据栅极结构与字线WL的最小尺寸之比来适当地设计每一列中的子列的数量，以便更优地减少整个存储阵列的尺寸，提升集成密度。例如，在一些实施例中，栅极结构的最小尺寸示例性的可以在100nm左右，其中，该最小尺寸可以是指栅极结构的宽度或栅极结构的间距；其中该栅极结构的宽度可以为圆孔的直径。连接栅极结构的金属线(字线WL)的最小尺寸示例性的可以在28nm左右，该最小尺寸包括了金属线的宽度和相邻金属线之间的间距。可以看出，上述例子中栅极结构与字线WL的最小尺寸之比可以为4：1左右。在上述例子中，栅极结构与字线WL的最小尺寸，可以确定可以在同一列中最多交错布置4个子列，例如下面图5B所示的。当然，上述的栅极结构的最小尺寸、字线WL的最小尺寸，都只是举例说明，并非对本公开实施例的限定。

图5B示出了根据本公开又一个实施例的NOR型存储器件构成的阵列的另一种示例性平面示意图，图5C示出了沿着图5B中的虚线A3-A3得到的截面示意图，而图5D示出了沿着图5B中的虚线B3-B3得到的截面示意图。

在图5B中，示例性的列出了可以在同一列中交错布置4个子列的栅极结构508。示例性的，其中栅极结构508的结构可以参考本公开其他实施例的附图，对应于一个竖直堆叠的存储晶体管组。图5B所示的栅极结构508的构造方式例如可以参考如图1A-图1B、图2A-图2B、图3A-图3C或图4A-图4C中的栅极结构，也可以为其他任何形状或构造的栅极结构。

如图5B所示的，由于在1列中的行方向上存在两个并排放置的栅极结构508，如前面图3A-图3C或图4A-图4C中那样用位于栅极结构508上方的一个金属层作为字线WL会很难错开连接，因此，可以在图3A-图3C或图4A-图4C所示的栅极结构508上方接触的金属层之上再增加一个金属层来作为字线WL。在一种可能的实现方式中，如图5B的平面图以及后续相应的图5C和图5D的截面图所示，在每个栅极结构508上方形成接触金属540，以扩宽栅极结构508的可连接位置，然后在接触金属540上方形成与其电接触的通孔550，并且在通孔550的上层形成与其电接触的金属线(字线WL)。当然，根据需要，前面各实施例中所示的栅极结构上方也可以形成类似于图5B到图5D中的接触金属540和通孔550的连接结构，本公开实施例并不对此作出限定。当然，本公开各个实施例中的字线WL中的部分或全部也可以根据需要采用其他走线方式，而并不限于本公开附图中示出的直线走线方式，而且各字线可以不限于分布在同一金属层中，而是可以根据需要分布在多个金属层中。

在一种可能的实现方式中，为了更紧密排列存储阵列，可以让图5B中的4个子列中的每个栅极结构508与其在列方向或行方向上相邻的各个栅极结构508都具有相同距离(例如最小间距)。也就是说每一列中的栅极结构508可以按照最紧凑的六边形图案排列，以便进一步提升阵列密度。

在一种可能的实现方式中，如图5C和图5D的截面图所示，存储阵列5002中的每个栅极结构508对应形成的存储晶体管组可以包括竖直堆叠的3个存储晶体管(即第一到第三存储晶体管MT51-MT53)，其可以采用前面图2A-图2B或图4B-图4C所示的实施例中的存储晶体管组的具体构造。图5C和图5D的截面图与图4B和图4C的截面图所示的存储晶体管组的结构的主要区别在于：如图5C的A3-A3截面所示的，同一水平位置上可能存在同一列中的多个子列的栅极结构508，且各子列的位于同一堆叠层级上的源/漏接触层是连续的；另外如前所述的，在栅极结构508上方增加接触金属540和通孔550的连接结构来连接字线WL。图5C和图5D的截面图所示的存储晶体管组的其他具体构造均可以参考前面结合图4B和图4C所述的实施例中的内容，在此不再赘述。本领域技术人员均理解，本公开并不限于上述的存储晶体管组的构造，还可以采用具有其他任何构造的存储晶体管组，例如可以采用如图1A-图1B或图3A-图3C所示的实施例中的具体构造，其具有在竖直方向上连续延伸的半导体层。

在一些实施例中，由隔离部530分隔开的各个列可以被称为存储阵列中的各个平面(plane)，每个平面可以包括对应列的栅极结构508形成的存储晶体管组。可以根据实际容量需求，设置任意多个平面(即多个列)。在任意一个平面里，可以根据版图布线需要放置M排栅极结构508(相当于设置M个子列)，其中M≥1，每排可以放置N个栅极结构508，其中N≥1。平面内的任意两个栅极结构508不会连接到同一个字线WL，而平面间的栅极结构508可以通过金属走线引出连接到同一个字线WL。也就是说，同一列中的任意两个栅极结构508不会连接到同一个字线WL，而不同列之间的属于同一行的栅极结构508可以通过金属走线引出连接到同一个字线WL。虽然图中仅示出了在平面的一端设置一个阶梯状接触区520将各个层次的源/漏接触层引出连接到各自位线/源极线，但是还可以在平面的两端均设置阶梯状接触区520，将同一层次的源/漏接触层两端连在一起引出去，从而降低电阻。

应理解，为了使图示清楚并突出重点，图5C和图5D的截面图中有许多构件之间留有空白区域，这并未限定这些地方一定是空的。在一些实现方式中，在实际器件中这些全部或部分空白区域可以填充有电绝缘材料以用来隔离并支撑这些构件。

下面结合图6-9来详细描述如上图1A-图1B、图2A-图2B、图3A-图3C、图4A-图4C、图5A、或图5B-图5D所示的存储阵列的电路结构及其相应的读/写操作。图6-9都是以3×3×3排列的阵列为例进行说明，但应理解，本公开并不限于此。

图6示出了根据本公开一个实施例的存储阵列电路600的示意图。

如图6所示，同一行的存储晶体管的栅极均连接到同一字线WL61、WL62或WL63，而同一列的各个存储晶体管共用各自相同的位线/源极线BL611、BL621、BL631、BL641、或者BL612、BL622、BL632、BL642、或者BL613、BL623、BL633、BL643。如前所述，由于本公开的存储阵列是3维排列的，每一列中的每个存储晶体管组均包括竖直堆叠的3个存储晶体管，因此实际上如图6所示，每一列可包括在竖直方向上排列的3个子列，而且竖直方向上相邻的子列中的存储晶体管共用一个源/漏接触区。当然，图6所示的电路结构只是举例说明，本公开实施例中并不限定图7或图8的写操作、图9的读操作只能应用于如图6所示的电路结构。

图7示出了根据本公开一个实施例的NOR型存储器对图6所示的存储阵列进行写操作的一个示例。图8示出了根据本公开一个实施例的NOR型存储器对图6所示的存储阵列进行写操作的另一个示例。图9示出了根据本公开一个实施例的NOR型存储器对图6所示的存储阵列进行读操作的一个示例。当然，图7或图8示出的写操作的实施例及图9示出的读操作的实施例，两者既可以单独被实施，也可以结合在一起被实施，还可以以独立或结合的方式与本公开的其他的一个或多个实施例一起被实施，本公开实施例并不对此作出限定。在随后的示例性说明中，以图7或图8的写操作的实现方式及图9示出的读操作的实现方式结合在一起被实施来进行示例性的说明，但是本领域内技术人员可以理解，该示例性的说明并非对本公开实施例的限定；其读/写操作部710、810或910可以为只有写操作以实现如图7或图8所示的方案，或只有读操作以实现如图9所示的方案。

需要说明的是，在本公开的所有实施例中，读/写操作部710、810或910的结构可以相同，也可以不同。而虽然其被称为读/写操作部，意味着其可以只用于执行读操作，也可以只用于执行写操作，也可以用于执行读操作和写操作。

以下以一个读/写操作部710、810或910来示例性说明对图6所示的电路图进行写操作、读操作。如图7、图8、图9所示，根据本公开一个实施例的NOR型存储器除了前述各实施例的存储阵列之外还可以包括读/写操作部710、810或910，用于对存储阵列的各个字线和位线施加相应的读/写电压以便实现读/写操作。虽然图7、图8和图9示出的是由同一个操作部710、810或910来实现读/写操作，但是本公开不限于此，在一些实施例中也可以由分开的读操作部和写操作部来分别实现读操作和写操作，或者在一些实施例中也可以由不同的写操作部来分别实现图7和图8的两种示例性写操作。另外，本领域技术人员均能理解，可以有各种电路方式来实现稍后将详述的读/写操作。另外，在一些实施例中，在对存储阵列进行写操作之前还要先进行擦除操作，尽管图中未示出，但是本领域技术人员均能理解，读/写操作部710、810或910还可以采用各种方式对存储阵列中的存储晶体管进行擦除处理。例如，在一些实施例中，可以同时对存储阵列中的所有字线和所有位线分别施加擦除所需的栅极电压和漏极电压，从而同时实现对所有存储晶体管的擦除。应理解，在本公开中，将实现擦除处理后的存储晶体管视为存储数据“1”，而将实现写入处理后的存储晶体管视为存储数据“0”。也就是说，在写操作时对要写入数据“1”的存储晶体管实际上不用进行任何写入操作。

图7示出了同时写入共用同一字线WL61的所有存储晶体管的一个示例性的写操作700。图7在每个存储晶体管的旁边标注了“0”或“1”来表示该存储晶体管要写入的数据。如图7所示，要进行写入操作的字线(和连接到该字线的所有栅极结构)被施加栅极写电压V_GW，而其余字线被施加0V电压。应理解，0V电压仅为示例，在一些实施方式中也可以施加其他不会影响写操作的栅极电压来代替0V电压；无论采用何种方式，本公开的所有实施例中并不限定前述栅极写电压V_GW和前述其余字线的栅极电压的大小，只需要前述栅极写电压V_GW大于用于写操作的栅极电压门限值而前述其余字线的栅极电压小于用于写操作的栅极电压门限值即可。另外，同一字线WL61连接的3个待写入的存储晶体管组的12个位线/源极线BL611、BL621、BL631、BL641、BL612、BL622、BL632、BL642、BL613、BL623、BL633、BL643同时被分别施加源极电压V_SW或位线写电压V_DW。从图7中可以看出，同一存储晶体管组的4个位线/源极线被施加电压以使得其中待写入数据“0”的存储晶体管的两个源/漏区之间存在写电压差(V_DW-V_SW)以便实现写入处理，而待写入数据“1”的存储晶体管的两个源/漏区之间不存在写电压差；也就是说，本公开的所有实施例中并不限定前述源极电压V_SW和前述位线写电压V_DW的大小，只需要两者之间的电压差(V_DW-V_SW)大于用于写操作的漏源电压(V_DS)门限值即可；本公开的所有实施例中也并不限定前述待写入数据“1”的存储晶体管的两个源/漏区上施加的电压的大小，只需要其漏源电压小于用于写操作的漏源电压门限值即可(即不会有足以实现写入的电流流动，由此不会发生写入处理)；示例性的该写入数据“1”的存储晶体管的两个源/漏区之间的电压差可以为0V或接近0V。当然本公开的写操作不限于此，而是可以根据存储晶体管的类型或其他需求来对各个字线和位线/源极线施加合适的电压序列。当然，也可以采用相反的方式，即对于写入数据“1”的存储晶体管的两个源/漏区之间存在大于门限值的写电压差(V_DW-V_SW)以便实现写入处理，而待写入数据“0”的存储晶体管的两个源/漏区之间不存在大于门限值的写电压差。

图8示出了对图6所示的电路图进行的另一种示例性的写操作800，其与图7的写操作700的主要区别在于，一次仅对存储晶体管组中的一个存储晶体管而非全部存储晶体管进行写操作。图8在每个存储晶体管组中的待写入的存储晶体管的旁边标注了“写’0’”。如图8所示，要进行写入操作的字线(和连接到该字线的所有栅极结构)被施加栅极写电压V_GW，而其余字线被施加0V电压。应理解，0V电压仅为示例，在一些实施方式中也可以施加其他不会影响写操作的栅极电压来代替0V电压。另外，同一字线WL61连接的3个待写入的存储晶体管组的12个位线/源极线BL611、BL621、BL631、BL641、BL612、BL622、BL632、BL642、BL613、BL623、BL633、BL643同时被分别施加源极电压V_SW或位线写电压V_DW。从图8中可以看出，对于同一个存储晶体管组，在待写入的存储晶体管的源极以及与该源极同侧(即与其漏极相对的一侧)的所有位线/源极线上施加源极电压V_SW，而在待写入的存储晶体管的漏极以及与该漏极同侧(即与其源极相对的一侧)的所有位线/源极线上施加位线写电压V_DW。换句话说，同一存储晶体管组的4个位线被施加电压以使得其中仅待写入数据“0”的存储晶体管的两个源/漏区之间存在写电压差(V_DW-V_SW)以便实现写入处理，而其余存储晶体管的两个源/漏区之间不存在写电压差，从而不会有足以实现写入的电流流动，不会发生写入处理。当然本公开的写操作不限于此，而是可以根据存储晶体管的类型或其他需求来对各个字线和位线/源极线施加合适的电压序列。当然，也可以采用相反的方式，同一存储晶体管组的4个位线/源极线被施加电压以使得其中仅待写入数据“1”的存储晶体管的两个源/漏区之间存在写电压差(V_DW-V_SW)以便实现写入处理，而其余待写入数据“0”的存储晶体管的两个源/漏区之间不存在写电压差。

图9示出了读取共用同一字线WL61的所有存储晶体管组中的一个存储晶体管的一个示例性的读操作900。图9在待读取的存储晶体管的旁边标注了“读”。如图9所示，要进行读取操作的字线(和连接到该字线的所有栅极结构)被施加栅极读电压V_GR，而其余字线被施加0V电压。应理解，0V电压仅为示例，在一些实施方式中也可以施加其他不会影响读操作的栅极电压来代替0V电压。另外，同一字线WL61连接的3个待读取的存储晶体管组的12个位线BL611、BL621、BL631、BL641、BL612、BL622、BL632、BL642、BL613、BL623、BL633、BL643同时被分别施加源极电压V_SR或位线读电压V_DR。从图9中可以看出，对于同一个存储晶体管组，在待读取的存储晶体管的源极以及与该源极同侧(即与其漏极相对的一侧)的所有位线/源极线上施加源极电压V_SR，而在待读取的存储晶体管的漏极以及与该漏极同侧(即与其源极相对的一侧)的所有位线/源极线上施加位线读电压V_DR。换句话说，同一存储晶体管组的4个位线/源极线被施加电压以使得其中仅待读取的那个存储晶体管的两个源/漏层之间存在读电压差(V_DR-V_SR)以便实现读取处理，而其余存储晶体管的两个源/漏层之间不存在读电压差，从而不会有足以实现读取的电流流动，不会影响读取处理。当然本公开的读操作不限于此，而是可以根据存储晶体管的类型或其他需求来对各个字线和位线/源极线施加合适的电压序列。

利用如上所述的图7或图8、和/或图9示出的写操作700或800、和/或读操作900，可以简单方便快捷地实现本公开各实施例中的存储阵列的写和/或读。也就是说，图6-图9示出的电路结构以及读/写操作中的一个或更多个可以与前面任意实施例中示出的NOR型存储器件结构相结合。

另外，在一些实施例中，为了进一步减小存储阵列的横向尺寸，还可以去除如图3A-图3C、图4A-图4C或图5A-图5D所示的存储阵列中各相邻列之间的隔离部。也就是说，可以提出一种改进的存储阵列排列方式，其能够减少整个存储阵列在水平面上排布所占的面积，进一步提高阵列密度。

图10A示出了根据本公开还一个实施例的NOR型存储器件构成的阵列的平面示意图，图10B示出了沿着图10A中的虚线A4-A4得到的截面示意图，图10C示出了沿着图10A中的虚线B4-B4得到的截面示意图，而图11示例性地示出了图10A-10C所示的存储阵列的电路示意图。

图10A-图10C是在图5A所示的实施例中的存储阵列的基础上去除了各列之间的隔离部，但是应当理解，图10A-图10C所示的这种去除列间隔离部的结构可以与前述任意实施例中的存储阵列结构结合实施，也可以适用于其他存储阵列结构。

由于图10A-图10C的存储阵列1000没有如前述实施例那样在各相邻列之间设置隔离部，因此，各列中的各个存储晶体管组中的各堆叠层级的存储晶体管的源/漏接触层之间没有隔离，无法给各列的存储晶体管单独施加位线或源极线电压。因此，如图10A-图10C所示，存储阵列1000中的所有列共用在阶梯状接触区1020中引出的4个位线BL101-BL104。因此，存储阵列1000不能像前述实施例那样仅通过位线和字线就能唯一确定一个存储晶体管组。由此，在一种可能的实现方式中，如图10B-图10C的截面示意图以及图11的电路示意图所示，各个存储晶体管组的栅极结构并非直接连接到各字线，而是各自通过一个选择晶体管SLT来连接到字线。各选择晶体管SLT的源/漏极之一连接到各个存储晶体管组的栅极，其另一个源/漏极连接到该存储晶体管组所属行的字线WL，其栅极连接到该存储晶体管组所属列的选择线SSL。如图11的电路示意图所示，同一列中的存储晶体管组的选择晶体管的栅极均连接到同一个选择线SSL101或SSL102；在一种实现方式中，可以使被选中的一列的选择线上的电压为高电压，以使得该列的选择晶体管均导通，从而将各行的字线上的电压传导到各行的存储晶体管组的栅极，而未被选中的列的选择线上的电压均为未能使选择晶体管导通的低电压，从而未被选中的各列均无法接收到字线上施加的电压。

在图10A所示的平面示意图中，用虚线框来分别表示各行的字线WL101-WL106以及各列的选择线SSL101-SSL102，通过字线和选择线就可以唯一选定与其重叠处的存储晶体管组。在一种可能的实现方式中，各选择晶体管SLT可以具有与普通MOS晶体管相同的结构。各选择晶体管可以被制作在与存储阵列1000相同或不同的芯片中。例如，各选择晶体管可以被直接制作在各存储晶体管组的栅极结构本体上表面的上方，或者可以被制作在同一芯片中的存储阵列1000的外围区域，或者可以被制作在另一个芯片上并通过各种方式与各存储晶体管组的栅极结构连接在一起。字线和选择晶体管SLT可以以各种结构方式被制作在各种区域中，而并不一定要被制作在存储阵列1000的上方，因此，在图10B和图10C的截面示意图中，将字线及选择晶体管部分用电路符号而非截面示意图来表示。

在一些实施例中，如图10B和图10C的截面图所示，存储阵列1000中的每个存储晶体管组可以包括竖直堆叠的3个存储晶体管(即第一到第三存储晶体管MT101-MT103)，其与前述实施例中的截面图所示的存储晶体管组的结构的主要区别在于，各相邻列之间没有隔离部，从而同一堆叠层级上的相邻列的存储晶体管的源/漏接触层之间没有隔离；其他具体构造均可以参考前面各实施例中的内容，在此不再赘述。本领域技术人员均理解，本公开并不限于上述的存储晶体管组的构造，还可以采用具有其他任何构造的存储晶体管组。

如图10A-图10C所示的存储阵列1000的写操作/读操作可以参考如前面结合图7到图9所述的写操作/读操作的内容，但也可以采用其他合适的写操作/读操作方式，在此不再赘述。

下面分别以图3A-图3C所示的存储阵列以及图4A-图4C所示的存储阵列为例结合附图来详细描述根据本公开的存储器件的制造工艺。应理解，这些制造工艺仅为举例说明，而并非对本公开的限制，这些工艺步骤的顺序也并非受限于附图给出的例子，而是可以根据需要任意调整其前后顺序。应理解，这些制造工艺可以根据需要适当改动以适用于本公开的各种实施例。这些制造工艺既可以用于制造本公开实施例的存储阵列，也可以用于制造其他结构的存储阵列，在此并不对此进行限定。

图12A到图12G是示意性地示出根据本公开一个实施例的制造NOR型存储器件的方法中的各步骤的截面图，其中NOR型存储器件的具体构造对应于图3A-图3C所示的实施例中的构造。如无特别说明，图12A到图12G中的各步骤的截面图对应于图3C的B-B截面图。应理解，图12A到图12G所示的制造工艺也可以适用于本公开其他实施例中描述的存储器件的具体结构，可以根据需要调整交替堆叠的层数、栅极结构在水平面上的排列布置，或者不进行在相邻列之间形成隔离部的工艺步骤。

如图12A所示，首先在衬底313之上交替堆叠多个源/漏接触层和多个隔离层，即，第一源/漏接触层301、第一隔离层302、第二源/漏接触层303、第二隔离层304、第三源/漏接触层305、第三隔离层306以及第四源/漏接触层307。在一些实施方式中，可以通过各种沉积工艺(例如化学气相沉积(CVD))来依次沉积形成这些层。

在一些实施方式中，衬底313可以为硅衬底，例如硅晶圆片(wafer)。为了隔绝衬底对上方形成的器件的影响，还可以在衬底313与第一源/漏接触层301之间形成绝缘材料层314。

如前面实施例中所述，可以根据需要设置交替堆叠的源/漏接触层和隔离层的数量。例如，可以沿竖直方向交替堆叠(h+1)个源/漏接触层和h个隔离层，从而形成竖直堆叠的h个存储晶体管，其中h为大于1的自然数。

在一些实施方式中，各源/漏接触层可以包括多晶硅或者可以是多晶硅层。在一些实施方式中，各隔离层可以包括硅氧化物或者可以是硅氧化物层。在一些实施方式中，各源/漏接触层和各隔离层的厚度可以在10-200nm的范围内(包含端点值)。应理解，本公开并不限于前述的示例性材料和厚度值，而是可以根据需要选择各种合适的材料和厚度。而且各源/漏接触层的材料可以彼此相同，也可以不同，各隔离层的材料也可以彼此相同或不同。各源/漏接触层和隔离层可以为单一材料构成的层，也可以为多种材料形成的复合层。

接着，如图12B所示，形成竖直延伸穿过各源/漏接触层和各隔离层的多个栅极孔315。例如图3A所示的，多个栅极孔315可以在水平面上排列成n×m的阵列，其中n和m为大于1的自然数。应理解，栅极孔315在水平面上的排列方式不限于此，而是可以采用其他合适的排列方式，例如类似于图5A和图5B所例示的那样。应理解，在本公开中，“栅极孔”意指用于形成栅极结构的孔，但是并不限制栅极孔中仅能形成栅极结构，如稍后将描述的，在栅极孔中还可以形成期望的半导体层。

在一些实施方式中，可以通过光刻限定栅极孔315的位置，即，由光刻胶覆盖除栅极孔315要形成的位置以外的区域，露出要形成栅极孔315的区域，然后进行刻蚀处理(例如反应离子刻蚀(RIE))，直到穿通所有的源/漏接触层和隔离层，形成栅极孔315。在一些实施方式中，每个栅极孔315的直径可以在30-300nm之间。

接着，如图12C所示，在栅极孔315中形成半导体层309。

在一些实施方式中，可以在栅极孔中沉积半导体材料，以便连续地覆盖在各源/漏接触层和各隔离层的侧壁上，从而形成彼此连续的半导体层309。如前所述，在每个栅极孔(其中后续将形成有栅极结构)对应的存储晶体管组中，竖直堆叠的三个存储晶体管共用该连续的半导体层309。

在一些实施方式中，可以通过CVD处理来沉积多晶硅材料，去除不期望部位上的多晶硅材料，从而形成半导体层309。沉积半导体层309的厚度可以为存储晶体管的期望的沟道厚度，例如在10-100nm之间。应理解，半导体层309的材料不限于多晶硅，还可以是其他合适的半导体材料。虽然图12C示出在通过栅极孔暴露的绝缘层314的部分上未形成半导体层309，但是本公开不限于此，也可以在通过栅极孔暴露的绝缘层314的所有部位上形成有半导体层309，这通常对于存储晶体管的工作没有影响。

接着，如图12D所示，在栅极孔315中，在半导体层309上形成栅极结构308。

在一些实施方式中，在栅极孔315中，在半导体层309上依次形成栅极结构308包含的各个层，从而形成栅极结构308。例如，栅极结构308可以包括用于存储电荷的ONO(氧化物-氮化物-氧化物)叠层、以及栅电极层。可以在半导体层309上首先生长或沉积隧穿氧化层，然后沉积用于存储电荷的氮化物层，然后再沉积氧化物层，最后再沉积金属(例如钨)或多晶硅以填满栅极孔315，形成栅电极。

接着，如图12E所示，在每列源/漏接触层的一个末端形成台阶，使得所有源/漏接触层都在水平面中露出一部分，例如前面图3A的平面图所示的，方便后续在露出的部分上形成用于连接各自的位线/源极线的金属线的接触孔。

在一些实施方式中，可以通过台阶刻蚀和修剪(trim)处理来形成台阶。应理解，虽然图中未示出，但还可以在每列源/漏接触层的两个末端均形成台阶，以便后续将同一源/漏接触层从两个末端同时引出连接到对应的位线/源极线。

接着，如图12F所示，在各台阶侧壁形成间隔件(spacer)317，并且在各源/漏接触层的露出部分表面形成金属硅化物(silicide)316。

在一些实施方式中，可以通过SAB(Self-Aligned Block，自对准阻挡)处理形成侧壁间隔件317和自对准的金属硅化物(salicide)316。在一些实施方式中，间隔件317可以包括硅氧化物、或硅氮化物、或二者的组合。

接着，如图12G所示，形成层间电介质层310，并在其中打孔再填充金属材料以形成各个接触孔318。

在一些实施方式中，可以通过沉积电绝缘材料并进行化学机械抛光(CMP)来形成平坦的层间电介质层310；然后在层间电介质层310中通过刻蚀形成各个孔，此时各台阶表面和栅金属层成为了刻蚀阻挡层，使得刻蚀停止在这些层的表面，形成所需的各个孔；然后在各孔中沉积金属材料(例如钨)，形成各接触孔318。

本领域技术人员均能理解，后续还要形成连接到各接触孔318的金属层(包括例如字线、位线/源极线等)，在此省略了其工艺过程。

另外，如图3A和图3B所示，在相邻列的栅极结构形成的存储晶体管组之间设置有隔离部以便隔离不同列中的存储晶体管的源/漏接触层，从而能隔离开用于不同列中的存储晶体管的位线/源极线。由此，尽管前面未示出，但是在前述的图12A-图12G中各步骤之后都可以进行沟槽隔离处理来形成相邻列之间的隔离部。例如，在一些实施方式中，可以在相邻列的栅极孔或对应形成的栅极结构之间形成贯穿各个源/漏接触层的沟槽，并且在该沟槽中填充绝缘材料形成隔离部，使得通过相邻列的栅极孔形成的存储晶体管中的各个源/漏接触层是彼此隔离的。该隔离部的构造可以参考图3A和图3B所示的构造，在此不再赘述。

应理解，前面所述各步骤中的工艺仅仅是示例性的，而非限制性的，本公开可以采用其他各种合适的工艺处理来实现各步骤的构造。

应理解，前面示出的工艺步骤的顺序仅仅是示例性的，而非限制性的，本公开可以根据需要调整各工艺步骤的顺序；例如，形成阶梯状接触区的各步骤(如图12E-图12G所示)可以与形成栅极结构及半导体层的各步骤(如图12B-图12D所示)按任意顺序穿插进行，或者都在其之前进行，比如，图12E中的形成台阶的步骤、图12F中的形成间隔件和金属硅化物的步骤或者图12G中的形成ILD层和接触孔的步骤也可以在图12A、图12B、图12C或图12D的步骤之后进行。由于本公开的存储器件的结构简单，制造工艺简单，因此，制造流程可以灵活设置。

图13A到图13I是示意性地示出根据本公开另一个实施例的制造NOR型存储器件的方法中的各步骤的截面图，其中NOR型存储器件的具体构造对应于图4A-图4C所示的实施例中的构造。如无特别说明，图13A到图13I中的各步骤的截面图对应于图4C的B2-B2截面图。应理解，图13A到图13I所示的制造工艺也可以适用于本公开其他实施例中描述的存储器件的具体结构，可以根据需要调整交替堆叠的层数、栅极结构在水平面上的排列布置，或者不进行在相邻列之间形成隔离部的工艺步骤。

由于图4A-图4C所示的实施例中的存储器件构造与图3A-图3C所示的实施例中的存储器件构造的主要区别在于竖直堆叠的各存储晶体管中的半导体层的布置，因此图13A到图13I所示的制造流程与前面结合图12A到图12G所示的制造流程的主要区别在于形成半导体层的步骤，而其他步骤均可以参考前面图12A到图12G中的对应步骤的描述，有些内容不再赘述。

如图13A所示，首先在衬底413之上交替堆叠多个源/漏接触层和多个隔离层，即，第一源/漏接触层401、第一隔离层402、第二源/漏接触层403、第二隔离层404、第三源/漏接触层405、第三隔离层406以及第四源/漏接触层407。在一些实施方式中，可以通过各种沉积工艺(例如化学气相沉积(CVD))来依次沉积形成这些层。

衬底413、其上的绝缘材料层414、各源/漏接触层、以及各隔离层的具体描述可以参考图12A所示的步骤的描述，在此不再赘述。

接着，如图13B所示，形成竖直延伸穿过各源/漏接触层和各隔离层的多个栅极孔415。例如图4A所示的，多个栅极孔415可以在水平面上排列成n×m的阵列，其中n和m为大于1的自然数。应理解，栅极孔415在水平面上的排列方式不限于此，而是可以采用其他合适的排列方式，例如类似于图5A和图5B所例示的那样。

形成栅极孔415的步骤的具体描述可以参考图12B所示的步骤的描述，在此不再赘述。

接着，如图13C所示，选择性刻蚀通过各栅极孔415暴露的各隔离层，使得隔离层的侧壁在水平方向上相对于源/漏接触层的侧壁是凹进的，从而形成如图所示的凹进部419。

在一些实施方式中，可以通过湿法刻蚀来进行该选择性刻蚀处理，例如，仅刻蚀各栅极孔中暴露的隔离层的材料，而不刻蚀各源/漏接触层的材料，或者，对二者的刻蚀选择比高。可以控制湿法刻蚀的时间以控制凹进部419的深度，从而限定后续将形成的沟道厚度，其例如为10-100nm。

接着，如图13D所示，在栅极孔中沉积半导体材料421，以便连续地覆盖在各源/漏接触层和各隔离层的侧壁上。此时，半导体材料421填满了前一步骤形成的各凹进部419。

在一些实施方式中，可以通过CVD处理来沉积多晶硅材料作为半导体材料421。应理解，半导体材料421不限于多晶硅，还可以是其他合适的半导体材料。虽然图13D示出在顶层的源/漏接触层407上以及在通过栅极孔暴露的绝缘层414的部分上未形成半导体材料421，但是本公开不限于此，也可以在源/漏接触层407上以及通过栅极孔暴露的绝缘层414的所有部位上都沉积有半导体材料421，这些部分的半导体材料421也可能在后续步骤中被去除。

接着，如图13E所示，对半导体材料421进行回刻，去除位于各源/漏接触层的侧壁上的半导体材料，留下位于各隔离层的侧壁上的半导体材料以作为彼此间隔开的半导体层409、411和412。

在一些实施方式中，可以通过湿法刻蚀来对半导体材料421进行回刻，并且可能根据需要在湿法刻蚀后对栅极孔415再进行RIE处理，以便形成平坦的孔壁。

接着，如图13F所示，在栅极孔415中，形成栅极结构408，从而栅极结构408接触各源/漏接触层的侧壁以及各半导体层409、411和412。该步骤工艺的具体描述可以参考图12D所示的步骤的描述，在此不再赘述。

接着，如图13G所示，在每列源/漏接触层的一个末端形成台阶，使得所有源/漏接触层都在水平面中露出一部分，例如前面图4A的平面图所示的，方便后续在露出的部分上形成用于连接各自的位线/源极线的金属线的接触孔。该步骤工艺的具体描述可以参考图12E所示的步骤的描述，在此不再赘述。

接着，如图13H所示，在各台阶侧壁形成间隔件417，并且在各源/漏接触层的露出部分表面形成金属硅化物416。该步骤工艺的具体描述可以参考图12F所示的步骤的描述，在此不再赘述。

接着，如图13I所示，形成层间电介质层410，并在其中打孔再填充金属材料以形成各个接触孔418。该步骤工艺的具体描述可以参考图12G所示的步骤的描述，在此不再赘述。

本领域技术人员均能理解，后续还要形成连接到各接触孔418的金属层(包括例如字线、位线/源极线等)，在此省略了其工艺过程。

另外，如图4A和图4B所示，在相邻列的栅极结构形成的存储晶体管组之间设置有隔离部以便隔离不同列中的存储晶体管的源/漏接触层，从而能隔离开用于不同列中的存储晶体管的位线/源极线。由此，尽管前面未示出，但是在前述的图13A-图13I中各步骤之后都可以进行沟槽隔离处理来形成相邻列之间的隔离部。例如，在一些实施方式中，可以在相邻列的栅极孔或对应形成的栅极结构之间形成贯穿各个源/漏接触层的沟槽，并且在该沟槽中填充绝缘材料形成隔离部，使得通过相邻列的栅极孔形成的存储晶体管中的各个源/漏接触层是彼此隔离的。该隔离部的构造可以参考图4A和图4B所示的构造，在此不再赘述。

应理解，前面所述各步骤中的工艺仅仅是示例性的，而非限制性的，本公开可以采用其他各种合适的工艺处理来实现各步骤的构造。

应理解，前面示出的工艺步骤的顺序仅仅是示例性的，而非限制性的，本公开可以根据需要调整各工艺步骤的顺序；例如，形成阶梯状接触区的各步骤(如图13G-图13I所示)可以与形成栅极结构及半导体层的各步骤(如图13B-图13F所示)按任意顺序穿插进行，或者都在其之前进行，比如，图13G中的形成台阶的步骤、图13H中的形成间隔件和金属硅化物的步骤或者图13I中的形成ILD层和接触孔的步骤也可以在图13A、图13B、图13C、图13D、图13E或图13F的步骤之后进行。由于本公开的存储器件的结构简单，制造工艺简单，因此，制造流程可以灵活设置。

另外，如上所述的根据本公开的NOR型存储器件或存储阵列及相应的NOR型存储器可以被应用于各种有存储需求的电子设备，例如，智能手机及其周边电子设备(如蓝牙耳机和可穿戴式设备)、应用物联网的电子设备、车载电子设备等。

本领域技术人员均能理解，可以根据需要对上述的本公开的各个电路结构进行适当改动，这些变动均在本公开的保护范围内。

以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (10)

1.一种NOR型存储器件，其特征在于，包括：

沿竖直方向交替堆叠的至少两个源/漏接触层和至少一个隔离层；

竖直延伸穿过所述源/漏接触层和所述隔离层的栅极结构；以及

位于所述栅极结构外周的半导体层；

其中，分别紧邻所述隔离层上方和下方的两个源/漏接触层被分别连接到两个位线/源极线，并且与所述栅极结构和所述半导体层形成一个存储晶体管。

2.根据权利要求1所述的NOR型存储器件，其特征在于，

沿竖直方向交替堆叠的源/漏接触层和隔离层分别包括h+1个源/漏接触层和h个隔离层，其中h为大于1的自然数；

所述栅极结构外周设有半导体层；

每个源/漏接触层均连接到各自不同的位线/源极线；以及

分别紧邻每个隔离层上方和下方的两个源/漏接触层、所述栅极结构以及位于对应隔离层与所述栅极结构之间的半导体层形成对应的一个存储晶体管，从而形成竖直堆叠的h个存储晶体管。

3.根据权利要求1或2所述的NOR型存储器件，其特征在于，

所述半导体层设置于栅极结构与所述源/漏接触层和所述隔离层之间，并在栅极结构外周沿竖直方向连续延伸。

4.根据权利要求1或2所述的NOR型存储器件，其特征在于，

所述半导体层包括沿竖直方向间隔分布的设置于各个隔离层与所述栅极结构之间的半导体子层。

5.根据权利要求4所述的NOR型存储器件，其特征在于，

所述栅极结构接触所述源/漏接触层的侧壁；

所述隔离层对应于所述栅极结构的位置设有朝向远离所述栅极结构方向延伸的凹进；以及

所述半导体层设置于所述凹进内并接触所述栅极结构和所述隔离层。

6.根据权利要求1或2所述的NOR型存储器件，其特征在于，

所述NOR型存储器件包括在水平面上排列成n行与m列的多个竖直延伸穿过所述源/漏接触层和所述隔离层的栅极结构，其中，n和m均为大于1的自然数；

同一行的各个栅极结构中的部分或全部连接同一个字线；

同一列的各个栅极结构形成的存储晶体管中的位于同一竖直层级的源/漏接触层中的部分或全部连接同一个位线/源极线；以及

相邻列的栅极结构形成的存储晶体管中的位于同一竖直层级的源/漏接触层是彼此隔离的。

7.根据权利要求6所述的NOR型存储器件，其特征在于，

同一列的各个栅极结构形成的存储晶体管共用所述源/漏接触层，每列源/漏接触层的一个或两个末端设有用于连接各自的位线/源极线的金属线的接触孔。

8.根据权利要求6所述的NOR型存储器件，其特征在于，

至少一列的栅极结构中包括i个子列的栅极结构，其中，i为大于1的自然数；

至少两个相邻的子列的栅极结构在列方向上设有间隔。

9.根据权利要求8所述的NOR型存储器件，其特征在于，

所述i个子列中的每个栅极结构与其在列方向相邻的各个栅极结构具有相同距离；

或，

所述i个子列中的每个栅极结构与其在行方向相邻的各个栅极结构具有相同距离；

或，

所述i个子列中的每个栅极结构与其在行方向和列方向上相邻的各个栅极结构都具有相同距离。

10.根据权利要求1所述的NOR型存储器件，其特征在于，

所述源/漏接触层为金属层或多晶硅层，或所述源/漏接触层为包含金属或多晶硅的材料制成的；并且/或者

所述隔离层为硅氧化物层或硅氮化物层，或所述隔离层为包含硅氧化物或硅氮化物的材料制成的；并且/或者

所述半导体层为多晶硅层，或所述半导体层为包含多晶硅的材料制成的。