KR20170018246A - 반도체 소자 - Google Patents
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Abstract
반도체 소자가 개시된다. 기판 상의 선택 라인 및 상기 기판과 상기 선택 라인 사이의 워드 라인들을 포함하는 전극 구조체와, 상기 전극 구조체를 관통하여 상기 기판에 연결되는 수직 기둥들과, 상기 수직 기둥들 상에 차례로 제공되고 상기 수직 기둥들과 전기적으로 연결되는 보조 배선들 및 비트 라인들과, 상기 수직 기둥들과 상기 보조 배선들을 연결하는 하부 콘택들이 제공된다. 상기 선택 라인은 상기 기판의 상면에 평행한 제 1 방향으로 분리된 복수의 선택 라인들을 포함하되, 상기 보조 배선들을 중 하나에 공통적으로 연결되는 상기 하부 콘택들의 중심축들은 그 아래에 배치된 상기 수직 기둥들의 중심축으로부터 상기 제 1 방향과 교차되고 상기 기판의 상면에 평행한 제 2 방향으로 공통적으로 쉬프트된다.
Description
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 수직형 메모리 소자에 관한 것이다.
우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
본 발명은 공정 단순화가 가능하고, 신뢰성이 증가된 반도체 소자를 제공하기 위한 것이다.
상술한 과제를 구현하기 위한 반도체 소자가 개시된다. 기판 상의 선택 라인 및 상기 기판과 상기 선택 라인 사이의 워드 라인들을 포함하는 전극 구조체; 상기 전극 구조체를 관통하여 상기 기판에 연결되는 수직 기둥들; 상기 수직 기둥들 상에 차례로 제공되고 상기 수직 기둥들과 전기적으로 연결되는 보조 배선들 및 비트 라인들; 상기 수직 기둥들과 상기 보조 배선들을 연결하는 하부 콘택들을 포함하고, 상기 보조 배선들을 중 하나에 공통적으로 연결되는 상기 하부 콘택들의 중심축들은 그 아래에 배치된 상기 수직 기둥들의 중심축으로부터 상기 제 1 방향과 교차되고 상기 기판의 상면에 평행한 제 2 방향으로 공통적으로 쉬프트될 수 있다.
상기 선택 라인은 분리 절연막에 의하여 상기 기판의 상면에 평행한 제 1 방향으로 분리된 복수의 선택 라인들을 포함하되, 상기 분리 절연막은 상기 제 1 방향으로 이격된 제 1 분리 절연막 및 제 2 분리 절연막을 포함하고, 상기 제 1 분리 절연막 및 상기 제 2 분리 절연막 중 적어도 하나는 상기 워드 라인들을 상기 제 1 방향으로 분리할 수 있다.
상기 보조 배선들은 상기 제 1 분리 절연막과 오버랩되는 제 1 보조 배선 및 상기 제 2 분리 절연막과 오버랩되는 제 2 보조 배선을 포함하고, 각각 그 아래에 배치되는 상기 수직 기둥들의 중심축을 기준으로, 상기 제 2 보조 배선에 연결되는 상기 하부 콘택들의 중심축들은 상기 제 1 보조 배선에 연결되는 상기 하부 콘택들의 중심축들의 쉬프트 방향과 반대 방향으로 쉬프트될 수 있다.
상기 제 1 분리 절연막 및 상기 제 2 분리 절연막 중 하나는 그 하면이 상기 워드 라인들 중 최상층의 상면보다 높을 수 있다. 상기 수직 기둥들 각각의 상면은 도전 패턴 및 상기 도전 패턴을 둘러싸는 정보 저장막을 포함하고, 상기 하부 콘택들은 상기 정보 저장막과 이격될 수 있다. 상기 보조 배선들 중 적어도 일부는 상기 하부 콘택들이 쉬프트되는 방향으로 돌출된 돌출부를 포함할 수 있다.
상기 분리 절연막은 상기 제 1 방향으로 이격된 제 1 분리 절연막 및 제 2 분리 절연막을 포함하고, 상기 보조 배선들은 상기 제 1 분리 절연막과 오버랩되는 제 1 보조 배선들 및 상기 제 2 분리 절연막과 오버랩되는 제 2 보조 배선들을 포함하고, 상기 제 2 보조 배선들의 돌출부들은 상기 제 1 보조 배선들의 돌출부들과 반대 방향으로 돌출될 수 있다. 상기 분리 절연막은 상기 제 1 방향으로 이격된 복수의 분리 절연막들을 포함하고, 홀수 번째 분리 절연막 상의 보조 배선들의 돌출부들은 짝수 번째 분리 절연막 상의 보조 배선들의 돌출부의 돌출 방향과 반대 방향으로 돌출될 수 있다. 상기 제 2 방향은 상기 제 1 방향과 실질적으로 수직할 수 있다.
상기 반도체 소자는 상기 수직 기둥들이 제공되는 셀 어레이 영역 및 상기 셀 어레이 영역의 적어도 일측에 배치된 주변 회로 영역을 포함하고, 상기 셀 어레이 영역은 평면적 관점에서 그의 중심에 배치된 중심 영역 및 상기 주변 회로 영역에 인접한 에지 영역을 포함하고, 상기 에지 영역 내의 상기 하부 콘택들의 쉬프트된 거리는 상기 중심 영역 내의 상기 하부 콘택들의 쉬프트된 거리보다 클 수 있다.
평면적 관점에서, 상기 보조 배선들의 중심축은 상기 하부 콘택들 상면의 중심으로부터 상기 제 2 방향으로 쉬프트될 수 있다. 상기 하부 콘택들은 상기 제 2 방향을 따라 연장되는 제 1 열 및 상기 제 1 열에 인접한 제 2 열을 포함하고, 상기 제 1 열을 구성하는 하부 콘택들은 상기 제 2 열을 구성하는 하부 콘택들을 기준으로 상기 제 2 방향으로 쉬프트될 수 있다. 상기 제 1 열을 구성하는 하부 콘택들에 연결된 제 1 보조 배선들은 상기 제 2 열을 구성하는 하부 콘택들에 연결된 제 2 보조 배선들보다 길 수 있다. 상기 보조 배선들은 상기 하부 콘택들이 쉬프트되는 방향으로 돌출된 돌출부를 포함하고, 상기 제 2 보조 배선들에 연결된 하부 콘택들의 쉬프트 거리는 상기 제 1 보조 배선들에 연결된 하부 콘택들의 쉬프트 거리보다 클 수 있다. 상기 제 1 보조 배선들의 돌출부들은 상기 제 2 보조 배선들의 돌출부들보다 더 돌출될 수 있다.
상기 하부 콘택들은 상기 제 2 방향을 따라 연장되고 상기 제 1 방향을 따라 배열된 복수의 열들을 포함하고, 상기 보조 배선들은: 상기 분리 절연막을 사이에 두고 이격되며 서로 인접한 홀수 번째 열들 각각의 하부 콘택들을 일대일로 연결하는 제 1 보조 배선; 및 상기 분리 절연막을 사이에 두고 이격되며 서로 인접한 짝수 번째 열들 각각의 하부 콘택들을 일대일로 연결하는 제 2 보조 배선을 포함할 수 있다.
기판 상에 차례로 적층되는 전극들을 포함하고 제 1 분리 절연막을 사이에 두고 제 1 방향으로 이격되는 전극 구조체들; 상기 전극 구조체들을 관통하여 상기 기판에 연결되는 수직 기둥들; 상기 수직 기둥들 상에 차례로 제공되고 상기 수직 기둥들과 전기적으로 연결되는 보조 배선들 및 비트 라인들; 및 상기 수직 기둥들과 상기 보조 배선들을 연결하는 하부 콘택들을 포함하고, 상기 보조 배선들 각각은 상기 제 1 방향으로 이격된 한 쌍의 수직 기둥들을 공통적으로 연결하고, 평면적 관점에서, 상기 보조 배선들 각각의 중심축은 상기 한 쌍의 수직 기둥들의 상면의 중심들로부터 상기 제 1 방향과 교차하는 제 2 방향으로 이격되고, 상기 한 쌍의 수직 기둥들 상의 상기 하부 콘택들의 중심들은 상기 한 쌍의 수직 기둥들의 상면의 중심들로부터 상기 제 2 방향으로 쉬프트될 수 있다.
기판 상에 차례로 적층되는 전극들을 포함하고 제 1 분리 절연막을 사이에 두고 제 1 방향으로 이격되는 전극 구조체들; 상기 전극 구조체들을 관통하여 상기 기판에 연결되는 수직 기둥들; 상기 수직 기둥들 상에 차례로 제공되고 상기 전극 구조체들과 전기적으로 연결되는 보조 배선들 및 비트 라인들; 및 상기 수직 기둥들과 상기 보조 배선들을 연결하는 하부 콘택들을 포함하고, 상기 보조 배선들 각각은 상기 제 1 방향으로 이격된 한 쌍의 하부 콘택들에 공통적으로 연결되고, 상기 제 1 방향과 교차하는 제 2 방향으로 돌출된 돌출부를 포함하고, 상기 하부 콘택들의 중심축은 상기 수직 기둥들의 중심축으로부터 상기 제 2 방향으로 쉬프트될 수 있다.
상기 하부 콘택들은 상기 제 2 방향으로 연장되고 상기 제 1 방향을 따라 배열된 복수의 열들을 포함하고, 각각의 열들 내에서, 이를 구성하는 하부 콘택들의 중심축들은 동일한 방향으로 쉬프트될 수 있다.
상기 전극들은 상기 기판 상의 스트링 선택 라인 및 상기 기판과 상기 스트링 선택 라인 사이의 워드라인들을 포함하고, 상기 반도체 소자는 상기 제 1 분리 절연막과 상기 제 1 방향으로 이격되고 상기 스트링 선택 라인을 상기 제 1 방향으로 분리된 복수의 스트링 선택 라인들로 분리하는 제 2 분리 절연막을 더 포함하고, 상기 제 2 분리 절연막은 그 하면이 상기 워드라인들 중 최상층의 상면보다 높을 수 있다.
상기 수직 전극들은 상기 제 2 분리 절연막을 관통하여 상기 기판에 연결되는 더미 수직 전극들을 포함하고, 상기 더미 수직 전극들과 상기 보조 배선들 사이에는 상기 하부 콘택들이 제공되지 않을 수 있다.
상기 제 1 분리 절연막과 상기 제 2 분리 절연막은 상기 제 1 방향을 따라 교대로 배치되고, 상기 제 1 분리 절연막과 수직적으로 오버랩되는 상기 보조 배선들에 연결되는 상기 하부 콘택들의 중심축은 각각 그 아래에 제공되는 상기 수직 기둥들의 중심축을 기준으로 상기 제 2 방향으로 쉬프트되고, 상기 제 2 분리 절연막과 수직적으로 오버랩되는 상기 보조 배선들에 연결되는 상기 하부 콘택들의 중심축은 각각 그 아래에 제공되는 상기 수직 기둥들의 중심축을 기준으로 상기 제 2 방향과 반대 방향으로 쉬프트될 수 있다.
상기 스트링 선택 라인들 각각에 결합되는 상기 하부 콘택들은 상기 제 2 방향으로 연장되고 상기 제 1 방향을 따라 차례로 배열된 제 1 내지 제 4 열들을 포함할 수 있다.
상기 제 1 열 및 상기 제 2 열을 구성하는 하부 콘택들의 중심축들은 각각 그 아래에 제공되는 상기 수직 기둥들의 중심축을 기준으로 상기 제 2 방향으로 쉬프트되고, 상기 제 3 열 및 상기 제 4열을 구성하는 하부 콘택들의 중심축들은 각각 그 아래에 제공되는 상기 수직 기둥들의 중심축을 기준으로 상기 제 2 방향과 반대 방향으로 쉬프트될 수 있다.
상기 제 1 열 및 상기 제 2 열을 구성하는 하부 콘택들과 연결되는 보조 배선들은 각 하부 콘택들 상으로부터 상기 제 1 분리 절연막 상으로 연장되고, 상기 제 3 열 및 상기 제 4 열을 구성하는 하부 콘택들과 연결되는 보조 배선들은 각 하부 콘택들 상으로부터 상기 제 2 분리 절연막 상으로 연장될 수 있다. 상기 제 2 열 및 상기 제 3 열을 구성하는 하부 콘택들과 연결되는 보조 배선들은 상기 제 1 열 및 상기 제 4 열을 구성하는 하부 콘택들과 연결되는 보조 배선들보다 길 수 있다.
본 발명의 개념에 따르면, 보조 배선의 휘어진 정도가 완화되어 공정의 난이도가 개선될 수 있으며, 보조 배선의 단락이 방지될 수 있어 반도체 소자의 신뢰성이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 3은 도 2의 메모리 블록의 셀 어레이를 나타내는 간략 회로도이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 사시도이다.
도 5a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 5b는 도 5a의 I-I'선에 따른 단면도이다.
도 5c는 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 하부 콘택들의 중심이 그 아래의 수직 기둥들의 중심으로부터 쉬프트된 것을 도시하는 개념도들이다.
도 7은 본 발명의 실시예들에 따른 하부 콘택의 위치에 따른 쉬프트 거리를 설명하기 위한 개념도이다.
도 8a 및 도 8b는 각각 본 발명의 실시예들에 따른 수직 기둥, 하부 콘택, 및 보조 배선의 배치를 설명하기 위한 단면도 및 평면도이다.
도 9a 및 도 9b는 각각 본 발명의 다른 실시예들에 따른 수직 기둥, 하부 콘택, 및 보조 배선의 배치를 설명하기 위한 단면도 및 평면도이다.
도 9c는 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.도 10a은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 10b는 본 발명의 실시예들에 따른 긴 보조 배선 및 짧은 보조 배선과, 각각 그 아래 배치되는 하부 콘택들을 도시하는 평면도이다.
도 11은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 12는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 14a 내지 도 19a는 본 발명의 실시예들에 따른 반도체 소자의 제조 공정을 설명하기 위한 평면도들이다.
도 14b 내지 도 19b는 도 14a 내지 도 19a의 I-I'선에 따른 단면도들이다.
도 20은 본 발명의 실시예들에 따른 정보 저장막을 설명하기 위한 개념도이다.
도 2는 도 1의 메모리 셀 어레이의 예를 나타내는 블록도이다.
도 3은 도 2의 메모리 블록의 셀 어레이를 나타내는 간략 회로도이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 사시도이다.
도 5a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 5b는 도 5a의 I-I'선에 따른 단면도이다.
도 5c는 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 하부 콘택들의 중심이 그 아래의 수직 기둥들의 중심으로부터 쉬프트된 것을 도시하는 개념도들이다.
도 7은 본 발명의 실시예들에 따른 하부 콘택의 위치에 따른 쉬프트 거리를 설명하기 위한 개념도이다.
도 8a 및 도 8b는 각각 본 발명의 실시예들에 따른 수직 기둥, 하부 콘택, 및 보조 배선의 배치를 설명하기 위한 단면도 및 평면도이다.
도 9a 및 도 9b는 각각 본 발명의 다른 실시예들에 따른 수직 기둥, 하부 콘택, 및 보조 배선의 배치를 설명하기 위한 단면도 및 평면도이다.
도 9c는 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.도 10a은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 10b는 본 발명의 실시예들에 따른 긴 보조 배선 및 짧은 보조 배선과, 각각 그 아래 배치되는 하부 콘택들을 도시하는 평면도이다.
도 11은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 12는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 14a 내지 도 19a는 본 발명의 실시예들에 따른 반도체 소자의 제조 공정을 설명하기 위한 평면도들이다.
도 14b 내지 도 19b는 도 14a 내지 도 19a의 I-I'선에 따른 단면도들이다.
도 20은 본 발명의 실시예들에 따른 정보 저장막을 설명하기 위한 개념도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 개념에 따른 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다. 도 1을 참조하면, 본 발명의 실시예들에 따른 메모리 장치(100)는 메모리 셀 어레이(10), 어드레스 디코더(20), 읽기/쓰기 회로(30), 데이터 입출력 회로(40), 및 제어 로직(50)을 포함할 수 있다.
상기 메모리 셀 어레이(10)는 복수 개의 워드 라인들(WL)을 통해 상기 어드레스 디코더(20)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(30)에 연결될 수 있다. 상기 메모리 셀 어레이(10)는 복수 개의 메모리 셀들을 포함한다. 예를 들어, 상기 메모리 셀 어레이(10)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.
상기 어드레스 디코더(20)는 상기 워드 라인들(WL)을 통해 상기 메모리 셀 어레이(10)에 연결될 수 있다. 상기 어드레스 디코더(20)는 상기 제어 로직(50)의 제어에 응답하여 동작하도록 구성된다. 상기 어드레스 디코더(20)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 상기 어드레스 디코더(20)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여, 복수 개의 워드 라인들(WL) 중 대응하는 워드 라인을 선택한다. 또한, 상기 어드레스 디코더(20)는 상기 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스를 상기 읽기/쓰기 회로(30)에 전달한다. 예를 들어, 상기 어드레스 디코더(20)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 수 있다.
상기 읽기/쓰기 회로(30)는 상기 비트 라인들(BL)을 통해 상기 메모리 셀 어레이(10)에 연결되고, 데이터 라인들(D/L)을 통해 상기 데이터 입출력 회로(40)에 연결될 수 있다. 상기 읽기/쓰기 회로(30)는 상기 제어 로직(50)의 제어에 응답하여 동작할 수 있다. 상기 읽기/쓰기 회로(30)는 상기 어드레스 디코더(20)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 상기 읽기/쓰기 회로(30)는 비트 라인(BL)을 선택한다. 예를 들어, 상기 읽기/쓰기 회로(30)는 상기 데이터 입출력 회로(40)로부터 데이터를 수신하고, 수신된 데이터를 상기 메모리 셀 어레이(10)에 기입한다. 상기 읽기/쓰기 회로(30)는 상기 메모리 셀 어레이(10)로부터 데이터를 읽고, 읽어진 데이터를 상기 데이터 입출력 회로(40)에 전달한다. 상기 읽기/쓰기 회로(30)는 상기 메모리 셀 어레이(10)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 상기 메모리 셀 어레이(10)의 제 2 저장 영역에 기입한다. 예를 들면, 상기 읽기/쓰기 회로(30)는 카피-백(copy-back) 동작을 수행하도록 구성될 수 있다.
상기 읽기/쓰기 회로(30)는 페이지 버퍼(또는 페이지 레지스터) 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다. 다른 예로서, 상기 읽기/쓰기 회로(30)는 감지 증폭기, 쓰기 드라이버, 및 열 선택 회로를 포함하는 구성 요소들을 포함할 수 있다.
상기 데이터 입출력 회로(40)는 데이터 라인들(DL)을 통해 상기 읽기/쓰기 회로(30)에 연결될 수 있다. 상기 데이터 입출력 회로(40)는 상기 제어 로직(50)의 제어에 응답하여 동작한다. 상기 데이터 입출력 회로(40)는 외부와 데이터(DATA)를 교환하도록 구성된다. 상기 데이터 입출력 회로(40)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 상기 읽기/쓰기 회로(30)에 전달하도록 구성된다. 상기 데이터 입출력 회로(40)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예를 들어, 상기 데이터 입출력 회로(40)는 데이터 버퍼 등과 같은 구성 요소를 포함할 수 있다.
상기 제어 로직(50)은 상기 어드레스 디코더(20), 상기 읽기/쓰기 회로(30), 및 상기 데이터 입출력 회로(40)에 연결될 수 있다. 상기 제어 로직(50)은 반도체 소자(100)의 동작을 제어하도록 구성된다. 상기 제어 로직(50)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작할 수 있다.
도 2는 도 1의 상기 메모리 셀 어레이(10)의 예를 나타내는 블록도이다. 도 2를 참조하면, 상기 메모리 셀 어레이(10)는 복수 개의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 각 메모리 블록은 3차원 구조(또는 수직 구조)를 가질 수 있다. 예를 들면, 각 메모리 블록은 서로 교차하는 제 1 내지 제 3 방향들(D1-D3)로 연장된 구조물들을 포함할 수 있다. 예를 들면, 각 메모리 블록은 제 3 방향으로 연장된 복수 개의 셀 스트링들을 포함한다.
도 3은 도 2의 메모리 블록의 일부를 나타내는 간략 회로도이다. 도 3을 참조하면, 본 실시예에 따른 반도체 소자는 공통 소오스 라인(CSL), 비트라인들(BL), 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다. 복수개의 셀 스트링들(CSTR)이 비트라인들(BL) 각각에 병렬로 연결된다.
상기 셀 스트링들(CSTR) 각각은 상기 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL) 각각에 접속하는 스트링 선택 트랜지스터(SST), 및 선택 트랜지스터들(GST, SST) 사이의 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST), 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 상기 접지 선택 라인(GSL), 상기 복수개의 워드라인들(WL1 ~ WLn), 및 상기 스트링 선택 라인(SSL)은 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT), 및 상기 스트링 선택 트랜지스터(SST)의 게이트 전극들에 각각 대응될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 사시도이다. 도 5a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 5b는 도 5a의 I-I'선에 따른 단면도이다. 도 5a의 평면도는 이하 설명될 보조 배선과 비트 라인들의 배치를 보다 명확하게 하기 위하여 도 4의 사시도보다 넓은 영역을 도시하였다.
도 4, 도 5a, 및 도 5b를 참조하여, 기판(110)이 제공된다. 상기 기판(110)은 제 1 도전형, 예를 들면 P형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 상기 기판(110) 상에 버퍼 유전막(121)이 제공될 수 있다. 상기 버퍼 유전막(121)은 실리콘 산화막일 수 있다.
상기 버퍼 유전막(121) 상에 전극 구조체들(GL)이 제공될 수 있다. 상기 전극 구조체들(GL)은 제 1 방향(D1)으로 연장할 수 있다. 상기 전극 구조체들(GL)은, 제 1 방향으로 연장하는 분리 트렌치(131)에 의하여, 제 1 방향에 교차하는(예를 들어, 직교하는) 제 2 방향(D2)으로 서로 이격될 수 있다.
상기 전극 구조체들(GL)은 상기 기판(110)의 상면에 수직한 제 3 방향(D3)을 따라 순차적으로 적층된 제 1 내지 제 6 게이트 전극들(G1 ~ G6)을 포함할 수 있다. 상기 제 1 내지 제 6 게이트 전극들(G1 ~ G6) 사이에는 절연 패턴들(125)이 제공될 수 있다. 일 예로, 최하층 게이트 전극인 제 1 게이트 전극(G1)은 접지 선택 트랜지스터의 게이트 전극, 즉, 도 3의 접지 선택 라인(GSL)의 일부일 수 있으며, 최상층 게이트 전극인 제 6 게이트 전극(G6)은 스트링 선택 트랜지스터의 게이트 전극, 즉, 도 3의 스트링 선택 라인(SSL)의 일부일 수 있다. 상기 제 1 게이트 전극(G1)과 상기 제 6 게이트 전극(G6) 사이의 게이트 전극들은 셀 게이트 전극, 즉, 워드 라인들(WL1~WLn)의 일부일 수 있다.
상기 절연 패턴들(125)은 실리콘 산화막일 수 있다. 상기 버퍼 유전막(121)은 절연 패턴들(125)에 비하여 얇을 수 있다. 상기 게이트 전극들(G1 ~ G6)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다. 도면에는 게이트 전극들이 6개인 것을 도시하나, 이에 한정되지 않고 그 이상 또는 그 이하일 수 있다.
상기 전극 구조체들(GL)을 관통하여 상기 기판(110)에 연결되는 수직 기둥들(PL)이 제공될 수 있다. 상기 수직 기둥들(PL)은 상기 전극 구조체들(GL)을 관통하여 상기 기판(110)을 노출하는 수직 홀들(126) 내에 제공될 수 있다. 상기 수직 기둥들(PL) 각각은 상기 수직 홀들(126)의 내부에 배치되는 반도체 패턴(130)을 포함할 수 있다. 상기 반도체 패턴(130)은 MOS 트랜지스터의 채널이 형성되는 영역일 수 있다. 상기 반도체 패턴(130)은 상기 수직 홀들(126)의 하부에 배치되는 제 1 반도체 패턴(132) 및 상기 제 1 반도체 패턴(132) 상에 제공되는 제 2 반도체 패턴(138)을 포함할 수 있다. 일 예로, 상기 제 1 반도체 패턴(132)은 에피택시얼 공정을 통하여 성장된 실리콘층일 수 있다. 일 예로, 상기 제 2 반도체 패턴(138)의 적어도 일부는 폴리 실리콘층일 수 있다. 상기 제 1 반도체 패턴(132)은 상기 기판(110)의 상면과 접할 수 있다. 상기 제 1 반도체 패턴(132)은 상기 제 1 게이트 전극(G1)의 상면보다 높고, 상기 제 2 게이트 전극(G2)의 하면보다 낮은 레벨의 상면을 가질 수 있다. 상기 제 1 반도체 패턴(132)은 상기 제 1 게이트 전극(G1)의 채널이 형성되는 영역일 수 있다. 상기 제 1 반도체 패턴(132)과 상기 제 1 게이트 전극(G1) 사이에 게이트 산화막(GOX)이 제공될 수 있다. 일 예로, 상기 게이트 산화막(GOX)은 실리콘 산화막 또는 실리콘게르마늄 산화막일 수 있다.
다른 실시예에 있어서, 상기 수직 기둥들(PL)은 상기 반도체 패턴(130) 대신 도전층을 포함할 수 있다. 일 예로, 상기 수직 기둥들(PL)은 도전성 물질들(예를 들면, 도핑된 반도체, 금속, 도전성 금속 질화물, 실리사이드, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체) 중의 적어도 하나를 포함할 수 있다.
상기 제 2 반도체 패턴(138)은 상기 제 1 반도체 패턴(132)을 통하여 상기 기판(110)에 전기적으로 연결될 수 있다. 이와는 달리, 상기 제 1 반도체 패턴(132)이 제공되지 않고, 상기 제 2 반도체 패턴(138)이 직접 상기 기판(110)에 연결될 수 있다. 이하, 상기 제 1 반도체 패턴(132)이 제공되는 것을 기준으로 설명되나 이에 한정되지 않는다.
상기 제 2 반도체 패턴(138)은 외측(outer) 패턴(134) 및 내측(inner) 패턴(136)을 포함할 수 있다. 일 예로, 상기 외측 패턴(134) 및 상기 내측 패턴(136) 각각은 폴리 실리콘층일 수 있다. 상기 외측 패턴(134)은 상기 수직 홀들(126)의 측벽 상에 배치될 수 있다. 상기 내측 패턴(136)은 상기 외측 패턴(134)의 내측벽 상에 배치될 수 있다. 상기 내측 패턴(136)은 제 1 반도체 패턴(132)의 상부면과 접촉할 수 있다. 일 예로, 상기 내측 패턴(136)의 하부는 상기 제 1 반도체 패턴(132)의 상부 내로 돌출될 수 있다.
상기 제 2 반도체 패턴(138)은 속이 빈 실린더 형(예를 들면, 마카로니(macaroni)형태)으로, 내부 홀을 가질 수 있다. 상기 제 2 반도체 패턴(138)의 내부 홀들은 충진 절연막(139)으로 채워질 수 있다. 상기 충진 절연막(139)은 실리콘 산화막으로 형성될 수 있다. 상기 제 2 반도체 패턴(138)의 일단 상에 도전 패턴들(128)이 제공될 수 있다. 상기 도전 패턴들(128)은 도핑된 반도체 또는 금속 물질을 포함할 수 있다. 일 예로, 상기 도전 패턴들(128)은 상기 제 2 반도체 패턴(138)과 동일 물질을 포함할 수 있다. 일 예로, 상기 도전 패턴들(128)은 폴리 실리콘층일 수 있다.
상기 제 2 내지 제 6 게이트 전극들(G2 ~ G6)과 상기 반도체 패턴들(130) 사이에, 정보 저장막(DS)이 제공될 수 있다. 이하, 상기 정보 저장막(DS)이 도 20을 참조하여 보다 상세히 설명된다. 도시된 바와 같이, 상기 제 1 게이트 전극(G1)과 상기 제 1 반도체 패턴(132) 사이에는 상기 정보 저장막(DS)이 제공되지 않을 수 있으나, 이와는 달리, 상기 게이트 산화막(GOX)이 제공되지 않고 그 대신 상기 정보 저장막(DS)이 제공될 수 있다.
도 20을 참조하여, 상기 정보 저장막(DS)은 게이트 전극들에 인접한 블로킹 절연막(BCL), 상기 반도체 패턴(130)에 인접한 터널 절연막(TL), 및 이들 사이의 전하 저장막(CL)을 포함할 수 있다. 상기 블로킹 절연막(BCL)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 상기 블로킹 절연막(BCL)은 복수의 박막들로 구성되는 다층막일 수 있다. 상기 블로킹 절연막(BCL)은 제 1 블로킹 절연막 및 제 2 블로킹 절연막을 포함할 수 있다. 예를 들면, 상기 제 1 블로킹 절연막 및 제 2 블로킹 절연막은 알루미늄 산화막 및/또는 하프늄 산화막일 수 있다. 상기 블로킹 절연막(BCL)의 적어도 일부(예를 들어, 상기 제 1 블로킹 절연막)는 상기 절연 패턴들(125)과 상기 반도체 패턴들(130) 사이로 연장할 수 있다. 이와는 달리, 상기 블로킹 절연막(BCL)의 다른 일부(예를 들어, 상기 제 2 블로킹 절연막)는 상기 절연 패턴들(125)과 상기 게이트 전극들(G1 ~ G6) 사이로 연장할 수 있다.
상기 전하 저장막(CL)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 전하 저장막(CL)은 상기 절연 패턴들(125)과 상기 반도체 패턴(130) 사이로 연장할 수 있다. 다른 실시예에서, 상기 전하 저장막(CL)의 적어도 일부는 상기 절연 패턴들(125)과 상기 게이트 전극들(G1-G6) 사이로 연장할 수 있다.
상기 터널 절연막(TL)은 실리콘 산화막을 포함할 수 있다. 상기 터널 절연막(TL)은 고유전막(예를 들어, 하프늄 산화막 또는 알루미늄 산화막)을 더 포함할 수 있다.
다른 실시예들에 있어서, 상기 정보 저장막(DS)은 가변저항 패턴일 수 있다. 가변저항 패턴은 그것의 저항이 변화될 수 있는, 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다. 이하, 상기 정보 저장막(DS)으로 사용되는 가변저항 패턴의 예들이 설명된다.
일 예로, 상기 정보저장막(DS)은 그것에 인접한 전극을 통과하는 전류에 의해 발생하는 열에 의해 그것의 전기적 저항이 변화될 수 있는 물질(예를 들면, 상변화 물질)을 포함할 수 있다. 상변화 물질은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한 가지를 포함할 수 있다. 예를 들면, 상변화 물질은, 텔루리움(Te)은 대략 20 원자 퍼센트 내지 대략 80 원자 퍼센트의 농도를 갖고, 안티몬(Sb)은 대략 5 원자 퍼센트 내지 대략 50 원자 퍼센트의 농도를 갖고, 나머지는 게르마늄(Ge)인 칼코겐 화합물을 포함할 수 있다. 이에 더하여, 상변화 물질은, 불순물로서, N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy 및 La 중의 적어도 한 가지를 포함할 수 있다. 또는, 가변저항 패턴은 GeBiTe, InSb, GeSb 및 GaSb 중의 한가지로 형성될 수도 있다.
다른 예로, 상기 정보저장막(DS)은 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 상기 정보저장막(DS)은 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
또 다른 예로, 상기 정보저장막(DS)은 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 정보저장막(DS)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다.
다시 도 4, 도 5a 및 도 5b를 참조하여, 상기 전극 구조체들(GL) 중 최상층의 전극인 상기 제 6 게이트 전극(G6), 즉, 스트링 선택 라인들(SSL: SSL1, SSL2)을 상기 제 2 방향(D2)으로 분리하는 분리 절연막이 제공될 수 있다. 일 예로, 상기 분리 절연막은 상기 제 6 게이트 전극(G6)뿐 아니라, 상기 제 1 내지 제 5 게이트 전극들(G1-G5)을 상기 제 2 방향(D2)으로 분리하여 상기 전극 구조체들(GL)을 정의하는 분리 절연막(141)일 수 있다. 상기 분리 절연막(141)은 상기 게이트 전극들(G1-G6) 및 상기 게이트 전극들 사이의 상기 절연 패턴들(125)을 관통하여 상기 기판(110)의 상면을 노출하는 상기 분리 트렌치(131) 내에 제공될 수 있다. 상기 분리 절연막(141)은 상기 제 1 방향(D1)으로 연장되는 라인 형상을 가질 수 있다. 일 예로, 상기 분리 절연막(141)은 실리콘 산화물을 포함할 수 있다.
공통 소스 영역들(CSR)이 상기 분리 절연막(141) 아래의 상기 기판(110)의 상부에 제공될 수 있다. 상기 공통 소스 영역들(CSR)은, 서로 이격되어, 제 1 방향(D1)으로 연장할 수 있다. 공통 소스 영역들(CSR)은, 제 1 도전형과 다른 제 2 도전형(예를 들면, N형)을 가질 수 있다.
상기 수직 기둥들(PL) 상에 차례로 보조 배선들(SBL1, SBL2) 및 비트 라인들(BL1, BL2)이 제공될 수 있다. 상기 보조배선들(SBL1, SBL2)은 하부 콘택들(152)을 통하여 상기 수직 기둥들(PL)에 연결될 수 있다. 보다 상세하게, 상기 보조 배선들(SBL1, SBL2)은 상기 수직 기둥들(PL)의 상부에 형성된 도전 패턴들(128)의 상면과 연결될 수 있다. 상기 비트라인들(BL1, BL2)은 상부 콘택들(154)을 통하여 상기 보조배선들(SBL1, SBL2)에 연결될 수 있다.
이하, 도 5a 및 도 5b를 참조하여, 상기 하부 콘택들(152), 상기 보조 배선들(SBL1, SBL2), 및 상기 비트라인들(BL1, BL2)의 배치가 보다 자세히 설명된다.
상기 전극 구조체들(GL)은 서로 인접한 제 1 및 제 2 전극 구조체들(GL1, GL2)을 포함할 수 있다. 상기 제 1 전극 구조체(GL1)의 제 6 게이트 전극(G6)은 제 1 스트링 선택 라인(SSL1)이고, 상기 제 2 전극 구조체(GL2)의 제 6 게이트 전극(G6)은 제 2 스트링 선택 라인(SSL2)으로 명명될 수 있다. 상기 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)은 제 2 방향(D2)을 따라 교번적으로 배치될 수 있다. 선택 라인들 각각에 결합된 수직 기둥들은 제 2 방향(D2)을 따라 순차적으로 배열된 제 1 및 제 2 열에 각각 배치된 제 1 수직 기둥(PL1) 및 제 2 수직 기둥(PL2)을 포함할 수 있다.
보조배선들은 바로 인접한 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2) 각각에 결합된 수직 기둥들(PL1, PL2)을 일 대 일로 연결할 수 있다. 보조배선들은 제 1 보조배선(SBL1)과 제 2 보조배선(SBL2)을 포함할 수 있다. 예를 들어, 제 1 보조배선(SBL1)은 하나의 제 1 스트링 선택 라인(SSL1)의 제 2 수직 기둥(PL2)과 제 2 스트링 선택 라인(SSL2)의 제 1 수직 기둥(PL1)을 연결하고, 제 2 보조배선(SBL2)은 제 2 스트링 선택 라인(SSL2)의 제 2 수직 기둥(PL2)과 다른 제 1 스트링 선택 라인(SSL1)의 제 1 수직 기둥(PL1)을 연결할 수 있다.
상기 보조배선들(SBL1, SBL2)은 하부 콘택들(152)을 통하여, 상기 수직기둥들(PL1, PL2)에 연결될 수 있다. 상기 하부 콘택들(152)은 상기 수직 기둥들(PL1, PL2) 상에 중첩되어 각각 배치될 수 있다. 상기 제 1 보조배선(SBL1)과 상기 제 2 보조배선(SBL2)은 제 2 방향으로 신장할 수 있다. 상기 제 1 보조배선(SBL1)은 제 1 방향으로 돌출된 제 1 돌출부(P1)를 갖고, 상기 제 2 보조배선(SBL2)은 제 1 방향에 반대되는 방향으로 돌출된 제 2 돌출부(P2)를 가질 수 있다. 상기 돌출부들(P1, P2)은 상기 전극 구조체들(GL1, GL2) 사이의 상기 분리 절연막(141) 상으로 연장할 수 있다.
복수개의 제 1 보조배선들(SBL1)은 제 1 방향을 따라 배치될 수 있다. 복수개의 제 2 보조배선들(SBL2)은 제 1 방향을 따라 배치될 수 있다. 상기 제 1 및 제 2 보조배선들(SBL1, SBL2)은 제 2 방향을 따라 교번적으로 배치될 수 있다. 상기 제 1 보조배선들(SBL1)과 상기 제 2 보조배선들(SBL2)은 서로 이웃한 다른 비트라인들에 연결될 수 있다. 예를 들어, 복수개의 제 1 보조배선들(SBL1)은 제 1 비트라인(BL1)에 연결되고, 복수개의 제 2 보조배선들(SBL2)은 제 2 비트라인(BL2)에 연결될 수 있다.
상기 비트라인들(BL1, BL2)은 상부 콘택들(154)을 통하여 상기 보조배선들(SBL1, SBL2)에 연결될 수 있다. 상기 상부 콘택들(154)은 전극 구조체들(GL1, GL2) 사이의 분리 절연막(141) 상에 배치될 수 있다.
도 5a에 도시된 바와 같이, 상기 하부 콘택들(152)은 각각 그 아래에 배치된 상기 수직 기둥들(PL1, PL2)을 기준으로 제 1 방향(D1) 또는 상기 제 1 방향과 반대 방향으로 쉬프트될 수 있다. 상기 하부 콘택들(152)의 쉬프트는 다양한 방법으로 정의될 수 있다. 일 예로, 상기 하부 콘택들(152)의 쉬프트는 이하 설명될 도 6a에 도시된 바와 같이, 평면적 관점에서, 상기 하부 콘택(152) 상면(또는 하면)의 중심(C2)이 그 아래의 수직 기둥(PL)의 상면의 중심(C1)으로부터 소정의 방향으로 이동된 것으로 정의될 수 있다. 다른 예로, 상기 하부 콘택들(152)의 쉬프트는 이하 설명될 도 8a에 도시된 바와 같이, 상기 하부 콘택(152)의 중심축(X2)이 그 아래의 수직 기둥(PL)의 중심축(X1)으로부터 소정의 방향으로 이동된 것으로 정의될 수 있다. 본 명세서에서, 중심축이란, 대상의 길이 방향과 수직한 방향으로의 단면들의 중심들을 이은 가상의 선을 지칭한다.
하나의 보조 배선에 연결된 하부 콘택들은 동일한 방향으로 공통적으로 쉬프트될 수 있다. 일 예로, 상기 제 1 보조배선들(SBL1)에 연결된 하부 콘택들(152)은 제 1 방향(D1)으로 쉬프트될 수 있고, 상기 제 2 보조배선들(SBL2)에 연결된 하부 콘택들(152)은 제 1 방향과 반대방향으로 쉬프트될 수 있다. 즉, 상기 제 1 보조 배선들(SBL1)에 연결된 하부 콘택들(152)의 중심축은 그 아래의 수직 기둥들(PL1, PL2)의 중심축으로부터 상기 제 1 방향(D1)으로 쉬프트되고, 상기 제 2 보조 배선들(SBL2)에 연결된 하부 콘택들(152)의 중심축은 그 아래의 수직 기둥들(PL1, PL2)의 중심축으로부터 상기 제 1 방향과 반대 방향으로 쉬프트될 수 있다. 상기 하부 콘택들(152)의 쉬프트 방향은 상기 돌출부들(P1, P2)의 돌출 방향으로 설명될 수 있다. 일 예로, 제 1 방향으로 돌출된 제 1 돌출부들(P1)을 포함하는 보조 배선(SBL1)에 연결된 하부 콘택들(152)은 상기 제 1 돌출부들(P1)의 돌출 방향으로 쉬프트되고, 제 1 방향과 반대 방향으로 돌출된 제 2 돌출부들(P2)을 포함하는 보조 배선(SBL2)에 연결된 하부 콘택들(152)은 상기 제 2 돌출부들(P2)의 돌출 방향으로 쉬프트될 수 있다.
상기 하부 콘택들(152)이 그 아래의 수직 기둥들(PL1, PL2)을 기준으로 쉬프트됨에 따라, 그 위에 배치되는 보조 배선들(SBL1, SBL2)의 휘어진 정도가 완화될 수 있다. 상기 보조 배선들(SBL1, SBL2)은 제 2 방향을 따라 배열된 복수의 수직 기둥들을 서로 다른 비트 라인들(BL1, BL2)에 연결하기 위한 중간 배선일 수 있다. 제 2 방향을 따라 배열된 복수의 수직 기둥들을 그 위에 배치되고 서로 인접한 복수의 비트 라인들에 연결하기 위하여 상기 보조 배선들(SBL1, SBL2)은 돌출부를 가질 수 있다. 본 발명의 실시예들에 따르면, 상기 하부 콘택들(152)이 쉬프트됨에 따라, 상기 보조 배선들(SBL1, SBL2)의 돌출부들(P1, P2)의 돌출 정도가 완화될 수 있다. 상기 보조 배선들(SBL1, SBL2)이 휘어진 정도가 증가될수록 이를 형성하기 위한 공정의 난이도가 증가되며, 휘어진 부분에서 단락이 발생할 가능성이 높아진다. 본 발명의 실시예들에 따르면, 상기 하부 콘택들(152)의 위치를 쉬프트하여 상기 보조 배선들(SBL1, SBL2)의 휘어진 정도를 완화할 수 있으며, 그에 따라 공정을 단순화할 수 있고 소자의 신뢰성을 증대시킬 수 있다.
도 5c는 본 발명의 실시예들에 따른 반도체 소자의 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 5c를 참조하여, 게이트 전극들(G1-G6)은 분리 절연막(141)에 의하여 제 2 방향으로 분리될 수 있다. 최상층의 게이트 전극(G6)은 상기 분리 절연막(141)에 의하여 수평적으로(제 2 방향으로) 분리된 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)을 포함할 수 있다. 게이트 전극들을 관통하는 복수의 수직 홀들(126)이 제공될 수 있다. 제 2 방향으로 이격된 한 쌍의 수직 홀들(126)은 상기 기판(110) 내에 형성된 리세스 영역을 통하여 연통될 수 있다. 즉, 상기 스트링 선택 라인(SSL)을 관통하는 하나의 수직 홀(126)이 이와 인접하고 상기 접지 선택 라인(GSL)을 관통하는 다른 하나의 수직 홀(126)과 연결될 수 있다. 상기 수직 홀들(126) 내에 수직 기둥들(PL)이 제공될 수 있다. 상기 수직 홀들(126)은 도 14a 및 도 14b를 참조하여 이하 설명될 희생막들(123) 및 절연막들(124)의 형성 이전에 상기 기판(110) 내에 희생막을 형성한 후, 수직 기둥들의 형성 이전에 이를 제거하여 형성할 수 있다.
상기 수직 기둥들(PL)은 상기 수직 홀들(126) 내에 차례로 제공된 정보 저장막(DS) 및 반도체 패턴(130)을 포함할 수 있다. 상기 스트링 선택 라인(SSL)을 관통하는 상기 수직 기둥들(PL) 각각의 일단 상에 비트 라인(BL)과의 연결을 위한 하부 콘택(152), 보조 배선(SBL), 및 상부 콘택(154)이 차례로 제공될 수 있다. 상기 접지 선택 라인(GSL)을 관통하는 상기 수직 기둥들(PL) 각각의 타단은 상기 하부 콘택(152)을 통하여 공통 소스 라인(CSL)과 연결될 수 있다. 도 6a 및 도 6b는 본 발명의 실시예들에 따른 하부 콘택들(152)의 중심이 그 아래의 수직 기둥들(PL)의 중심으로부터 쉬프트된 것을 도시하는 개념도들이다. 도 6a에 도시된 바와 같이, 평면적 관점에서, 상기 하부 콘택(152)의 중심(C2)은 그 아래에 배치된 수직 기둥(PL) 상면의 중심(C1)으로부터 제 1 방향으로 쉬프트될 수 있다. 상기 수직 기둥(PL)의 상면은 도전 패턴(128)의 상면과, 이를 링 형상으로 둘러싸는 정보 저장막(DS)의 상면을 포함할 수 있다. 상기 하부 콘택(152)은 상기 정보 저장막(DS)과 오버랩되지 않을 수 있다. 다른 실시예서, 상기 수직 기둥(PL)의 상면은 정보 저장막(DS)을 포함하지 않을 수 있다. 이 경우, 상기 하부 콘택(152)은 상기 수직 기둥(PL)의 상면과 오버랩되지 않는 부분을 포함할 수 있다.
도 6b에 도시된 바와 같이, 상기 하부 콘택(152)의 쉬프트 방향은 상기 제 1 방향 또는 제 1 방향과 반대 방향에 한정되지 않으며, 상기 제 2 방향에 교차하고 상기 기판(110)의 상면에 평행한 다른 방향일 수 있다. 일 예로, 상기 하부 콘택(152)의 쉬프트 방향은 상기 제 1 방향의 성분과 상기 제 2 방향과 반대 방향(또는 제 2 방향)의 성분의 합일 수 있다.
도 7은 본 발명의 실시예들에 따른 하부 콘택의 위치에 따른 쉬프트 거리를 설명하기 위한 개념도이다.
본 발명의 실시예들에 따른 반도체 소자는 메모리 셀들을 포함하는 셀 어레이 영역(CAR) 및 상기 셀 어레이 영역(CAR)의 적어도 일 측에 배치된 주변 회로 영역(PCR)을 포함할 수 있다. 상기 주변 회로 영역(PCR)은 도 1을 참조하여 설명된 디코더들 및/또는 주변 회로들이 배치되는 영역일 수 있다. 상기 셀 어레이 영역(CAR)은 상기 주변 회로 영역(PCR)에 인접한 에지 영역(ER) 및 상기 셀 어레이 영역(CAR)의 중앙에 배치된 중심 영역(CR)을 포함할 수 있다. 상기 에지 영역(ER)에 배치된 하부 콘택(152)의 쉬프트 거리(d1)는 상기 중심 영역(CR)에 배치된 하부 콘택(152)의 쉬프트 거리(d2)보다 클 수 있다. 상기 셀 어레이 영역(CAR)과 상기 주변 회로 영역(PCR)은 패턴의 밀도 및/또는 구성층들의 차이에 의하여 그 경계에서 응력이 발생되고, 이러한 응력은 상기 수직 기둥들(PL)과 상기 비트라인들(BL)의 전기적 연결을 어렵게 할 수 있다. 그 결과, 상기 중심 영역(CR)에 배치되는 중간 배선들보다 상기 에지 영역(ER)에 배치되는 중간 배선들의 휘어진 정도가 증가될 수 있다. 본 실시예에 따르면, 상기 셀 어레이 영역(CAR)의 위치에 따라 상기 하부 콘택의 쉬프트 거리를 차등하여 영역에 따라 중간 배선들의 휘어진 정도를 차등적으로 완화할 수 있다. 다른 실시예에서, 상기 에지 영역(ER)에 배치된 하부 콘택(152)의 쉬프트 거리(d1)는 상기 중심 영역(CR)에 배치된 하부 콘택(152)의 쉬프트 거리(d2)와 동일하거나 작을 수 있다.
도 8a 및 도 8b는 각각 본 발명의 실시예들에 따른 수직 기둥, 하부 콘택, 및 보조 배선의 배치를 설명하기 위한 단면도 및 평면도이다. 도 8a 및 도 8b를 참조하면, 상술한 바와 같이, 상기 하부 콘택(152)의 중심축(X2)은 상기 수직 기둥(PL)의 중심축(X1)으로부터 쉬프트될 수 있다. 본 실시예들에 따르면, 평면적 관점에서, 상기 보조 배선(SBL)의 중심축(X3)은 상기 하부 콘택(152)의 중심축(X2)과 실질적으로 정렬될 수 있다. 본 명세서에서, 중심축들이 실질적으로 정렬된다는 것은 중심축들이 완전히 일치하는 경우에 한정되지 않는다. 일 예로, 중심축들이 실질적으로 정렬된다는 것은 중심축들이 상기 수직 기둥들(PL) 상면 직경의 약 10% 이내에서 쉬프트된 것을 포함할 수 있다. 마찬가지로, 중심축들이 쉬프트된다는 것은 중심축들이 상기 수직 기둥들(PL) 상면 직경의 약10% 이상 쉬프트된 것을 지칭할 수 있다.
도 9a 및 도 9b는 각각 본 발명의 다른 실시예들에 따른 수직 기둥, 하부 콘택, 및 보조 배선의 배치를 설명하기 위한 단면도 및 평면도이다. 도 9a 및 도 9b를 참조하면, 평면적 관점에서, 상기 보조 배선(SBL)의 중심축(X3)은 상기 하부 콘택(152)의 중심축(X2)으로부터 쉬프트될 수 있다. 상기 보조 배선(SBL)의 중심축(X3)의 쉬프트 방향은, 상기 하부 콘택(152)의 중심축(X2)이 상기 수직 기둥(PL)의 중심축(X1)으로부터 쉬프트된 방향과 실질적으로 동일할 수 있다.
도 9c는 본 발명의 실시예들에 따른 반도체 소자의 단면도이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략될 수 있다. 본 실시예에 있어서, 상기 보조 배선(SBL)과 상기 하부 콘택들(152)은 듀얼 다마신 공정에 의하여 함께 형성되어 상기 보조 배선(SBL)과 상기 하부 콘택들(152) 사이에 경계가 실질적으로 존재하지 않을 수 있다.
도 10a은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
상기 수직 기둥들(PL)은 제 1 방향(D1)을 따라 연장되고 제 2 방향(D2)을 따라 배치된 복수의 열들을 구성할 수 있다. 본 실시예의 경우, 4개의 수직 기둥들(PL)의 열들이 하나의 스트링 선택 라인(SSL1 또는 SSL2)을 관통할 수 있다. 하나의 스트링 선택 라인을 관통하는 수직 기둥들(PL)의 열의 개수는 4개에 한정되지 않으며 다양하게 변경될 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열의 수직 기둥들(PL)은 이에 인접한 다른 하나의 열의 수직 기둥들(PL)을 기준으로 제 1 방향으로 쉬프트될 수 있다. 그에 따라, 하나의 열과 이에 인접한 다른 하나의 열을 포함하는 한 쌍의 열들 내의 수직 기둥들(PL)은 제 1 방향(D1)을 따라 지그재그로 배치될 수 있다. 상기 수직 기둥들(PL) 각각 상에 배치되는 하부 콘택들(152)의 경우도 마찬가지이다. 즉, 하나의 열의 하부 콘택들(152)은 이와 인접한 다른 하나의 열의 하부 콘택들(152)을 기준으로 제 1 방향으로 쉬프트될 수 있다.
이와 같은 상기 수직 기둥들(PL)의 배치 및 상기 하부 콘택들(152)의 배치에 따라, 보조 배선들의 형태도 달라질 수 있다. 일 예로, 상기 분리 절연막(141)을 기준으로 상대적으로 먼 하부 콘택들(152)을 연결하는 보조 배선들(SBL_L)은 상대적으로 가까운 하부 콘택들(152)을 연결하는 보조 배선들(SBL_S)에 비하여 길 수 있다. 하나의 분리 절연막(141)을 따라 긴 보조 배선들(SBL_L)과 짧은 보조 배선들(SBL_S)이 교대로 배치될 수 있다.
상가 보조 배선들(SBL_L, SBL_S) 각각에 한 쌍의 하부 콘택들(152)이 연결될 수 있고, 상기 한 쌍의 하부 콘택들(152)은 제 1 방향 또는 제 1 방향과 반대방향으로 공통적으로 쉬프트될 수 있다. 하나의 분리 절연막(141) 상에 배치된 복수의 보조 배선들에 연결되는 하부 콘택들(152)은 제 1 방향 또는 제 1 방향과 반대 방향으로 공통적으로 쉬프트될 수 있다. 일 예로, 도 10a에 도시된 바와 같이, 제 2 스트링 선택 라인(SSL2)의 좌측에 배치된 분리 절연막(141) 상의 보조 배선들에 연결되는 하부 콘택들(152)은 제 1 방향으로 쉬프트되고, 상기 제 2 스트링 선택 라인(SSL2)의 우측에 배치된 분리 절연막(141) 상의 보조 배선들에 연결되는 하부 콘택들(152)은 제 1 방향과 반대 방향으로 쉬프트될 수 있다.
도 10b는 본 발명의 실시예들에 따른 긴 보조 배선(SBL_L) 및 짧은 보조 배선(SBL_S)과, 각각 그 아래 배치되는 하부 콘택들(152)을 도시하는 평면도이다.
짧은 보조 배선(SBL_S)은 긴 보조 배선(SBL_L)에 비하여 휘어짐에 더 취약할 수 있다. 그에 따라 짧은 보조 배선(SBL_S)은 휘어진 부분에서 단락이 발생할 가능성이 더 클 수 있다. 따라서 도시된 바와 같이 상기 짧은 보조 배선(SBL_S)의 돌출부(P)는 상기 긴 보조 배선(SBL_L)의 돌출부(P)에 비하여 덜 돌출되도록 형성할 필요가 있다. 본 실시예에서, 상기 짧은 보조 배선(SBL_S)과 연결되는 하부 콘택들(152)의 쉬프트 거리(d3)는 상기 긴 보조 배선(SBL_L)에 연결되는 하부 콘택들(152)의 쉬프트 거리(d4)보다 클 수 있다. 그에 따라, 상기 짧은 보조 배선(SBL_S)의 휘어진 정도를 상기 긴 보조 배선(SBL_L)보다 줄일 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 11을 참조하면, 보조 배선들(SBL_L, SBL_S)은 도 5a 및 도 10a의 실시예들과는 달리 돌출부를 포함하지 않는 직선(straight line) 형태일 수 있다. 본 발명의 실시예들에 따르면 상기 하부 콘택들(152)이 상기 수직 기둥들(PL)로부터 쉬프트됨에 따라 보조 배선들의 휘어진 정도가 완화될 수 있으며, 본 실시예와 같이 보조 배선들이 돌출부 없이 직선 형태를 가질 수 있다. 그 외의 구성은 도 10a의 실시예와 동일하다.
도 12는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
본 실시예에 있어서, 전극 구조체들(GL)은 제 1 내지 제 6 게이트 전극들을 관통하여 기판에 연결되는 제 1 분리 절연막들(141)에 의하여 정의되고, 상기 전극 구조체들(GL) 각각은 최상층 전극층인 스트링 선택 라인을 관통하여 제 1 스트링 선택 라인(SSL1)과 제 2 스트링 선택 라인(SSL2)으로 분리하는 스트링 분리 영역(SSL_C)을 포함할 수 있다. 상기 스트링 분리 영역(SSL_C) 내에 제 2 분리 절연막(142)이 제공될 수 있다. 상기 스트링 분리 영역(SSL_C)은 스트링 선택 라인만을 분리하며, 그 아래의 게이트 전극들을 분리하지 않을 수 있다. 즉, 상기 제 2 분리 절연막(142)의 하면은 도 5b의 제 5 게이트 전극(G5)의 상면보다 높고 제 6 게이트 전극(G6)의 하면보다 낮을 수 있다.
다른 관점에서, 본 발명의 실시예들에 따른 분리 절연막은 제 2 방향으로 이격된 제 1 분리 절연막(141)과 제 2 분리 절연막(142)을 포함하고, 상기 제 1 및 제 2 분리 절연막들(141, 142)은 스트링 선택 라인들을 정의할 수 있다. 제 2 방향으로 이격된 분리 절연막들 중 적어도 하나는 워드라인들을 제 2 방향으로 분리하는 분리 절연막일 수 있다. 본 실시예에 따르면, 상기 제 1 분리 절연막(141)은 워드라인들을 제 2 방향으로 분리하는 분리 절연막이고, 상기 제 2 분리 절연막(142)은 스트링 선택 라인들만을 분리하는 분리 절연막일 수 있다. 제 2 방향을 따라, 상기 제 1 분리 절연막(141) 및 상기 제 2 분리 절연막(142)이 교대로 반복하여 배치될 수 있다.
홀수 번째 분리 절연막(일 예로, 제 1 분리 절연막(141)) 상의 보조 배선들의 돌출 방향은 짝수 번째 분리 절연막(일 예로, 제 2 분리 절연막(142)) 상의 보조 배선들의 돌출 방향과 반대 방향으로 돌출될 수 있다. 일 예로, 상기 제 1 분리 절연막(141)과 오버랩되는 보조 배선들은 제 1 방향으로 돌출된 제 1 돌출부(P1)를 포함하고, 상기 제 2 분리 절연막(142)과 오버랩되는 보조 배선들은 제 1 방향과 반대 방향으로 돌출된 제 2 돌출부(P2)를 포함할 수 있다. 상기 분리 절연막들(141, 142)을 기준으로 상대적으로 먼 하부 콘택들(152)을 연결하는 보조 배선들(SBL_L)은 상대적으로 가까운 하부 콘택들(152)을 연결하는 보조 배선들(SBL_S)에 비하여 길 수 있다.
상기 제 2 분리 절연막(142)을 관통하여 제 1 방향으로 분리하고 상기 수직 기둥들(PL)과 실질적으로 동일한 구조를 갖는 더미 수직 기둥들(DPL)이 제공될 수 있다. 상기 더미 수직 기둥들(DPL)은 상기 수직 기둥들(PL)과 동일한 구조를 가지나, 그 위에 보조 배선들과 연결을 위한 하부 콘택들이 제공되지 않는 수직 기둥들일 수 있다. 본 실시예와 같이 상기 제 1 분리 절연막들(141)에 의하여 정의되는 전극 구조체에 9열의 수직 기둥들이 제공되는 경우, 5번째 열의 수직 기둥들은 더미 수직 기둥들(DPL)일 수 있다.
상기 제 2 분리 절연막(142) 또는 상기 더미 수직 기둥들(DPL) 상의 보조 배선들도 상기 제 1 분리 절연막(141) 상의 보조 배선들과 마찬가지로 짧은 보조 배선(SBL_S) 및 긴 보조 배선(SBL_L)을 가질 수 있다. 상기 제 1 분리 절연막(141) 상의 긴 보조 배선과 상기 제 2 분리 절연막(142) 상의 긴 보조 배선은 동일 길이를 가지며, 상기 제 1 분리 절연막(141) 상의 짧은 보조 배선과 상기 제 2 분리 절연막(142) 상의 짧은 보조 배선은 동일 길이를 가질 수 있다. 다른 실시예에서, 상기 제 2 분리 절연막(142) 상의 긴 보조 배선은 상기 제 1 분리 절연막(141) 상의 긴 보조 배선보다 짧고, 상기 제 2 분리 절연막(142) 상의 짧은 보조 배선은 상기 제 1 분리 절연막(141) 상의 짧은 보조 배선보다 짧을 수 있다. 상기 제 2 분리 절연막(142) 상의 긴 보조 배선은 상기 제 1 분리 절연막(141) 상의 짧은 보조 배선보다 길 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
본 실시예에 있어서, 수직 기둥들(PL)은 제 1 방향을 따라 연장하고 제 2 방향을 따라 배열된 복수의 열들로 구성될 수 있다. 홀수 번째 열을 구성하는 수직 기둥들(PL)은 짝수 번째 열을 구성하는 수직 기둥들(PL)을 기준으로 제 1 방향으로 쉬프트될 수 있다. 홀수 번째 열(일 예로, 제 1 열)을 구성하는 수직 기둥들(PL) 각각은 제 1 분리 절연막(141)을 사이에 두고 이격되고 이에 인접한 홀수 번째 열(일 예로, 제 3 열)을 구성하는 수직 기둥들(PL) 각각과 보조 배선(SBL)을 통하여 연결될 수 있다. 이와 마찬가지로, 짝수 번째 열(일 예로, 제 2 열)을 구성하는 수직 기둥들(PL) 각각은 분리 절연막(141)을 사이에 두고 이격되고 이에 인접한 짝수 번째 열(일 예로, 제 4 열)을 구성하는 수직 기둥들(PL) 각각과 보조 배선(SBL)을 통하여 연결될 수 있다. 제 1 방향을 따라 배열된 상기 보조 배선들(SBL) 중 홀수 번째 보조 배선들(SBL) 각각은 그 아래에 배치되는 제 1 분리 절연막(141)을 기준으로 제 2 스트링 선택 라인(SSL2) 상의 부분이 제 1 스트링 선택 라인(SSL1) 상의 부분 보다 길 수 있다. 이와 마찬가지로, 짝수 번째 보조 배선들(SBL) 각각은 그 아래에 배치되는 제 1 분리 절연막(141)을 기준으로 제 1 스트링 선택 라인(SSL1) 상의 부분이 제 2 스트링 선택 라인(SSL2) 상의 부분 보다 길 수 있다. 본 실시예에 있어서, 제 1 방향을 따라 배열된 보조 배선들(SBL)의 길이는 실질적으로 동일할 수 있다.
본 실시예는 상기 제 1 분리 절연막(141) 상에 배치되는 보조 배선들(SBL)뿐 아니라, 스트링 분리 영역 내에 형성된 제 2 분리 절연막(142) 상의 보조 배선들(SBL)에도 동일하게 적용될 수 있다. 또한, 본 실시예는 도 10a, 도 11, 및 도 12의 실시예들에 동일하게 적용될 수 있다.
도 14a 내지 도 19a는 본 발명의 실시예들에 따른 반도체 소자의 제조 공정을 설명하기 위한 평면도들이다. 도 14b 내지 도 19b는 도 14a 내지 도 19a의 I-I'선에 따른 단면도들이다. 이하, 설명의 간소화를 위하여 도 5a 및 도 5b를 참조하여 설명된 실시예를 기준으로 반도체 소자의 제조 공정이 설명되나 다른 실시예들에 따른 반도체 소자들의 제조 공정들도 이로부터 유추될 수 있다.
도 14a 및 도 14b를 참조하여, 기판(110)이 제공된다. 상기 기판(110)은 제 1 도전형, 예를 들면 P형의 도전형을 가질 수 있다. 상기 기판(110) 상에 버퍼 유전막(121)이 형성될 수 있다. 상기 버퍼 유전막(121)은, 예를 들어 실리콘 산화막일 수 있다. 상기 버퍼 유전막(121)은, 예를 들어 열산화 공정에 의하여 형성될 수 있다. 희생막들(123) 및 절연막들(124)이 상기 버퍼 유전막(121) 상에 교대로 적층되어, 제공된다. 최상층의 절연막의 두께는 다른 절연막들의 두께보다 두꺼울 수 있다. 상기 절연막들(124)은, 예를 들어 실리콘 산화막일 수 있다. 상기 희생막들(123)은 상기 버퍼 유전막(121) 및 상기 절연막들(124)에 대하여 습식 식각 특성이 다른 물질을 포함할 수 있다. 상기 희생막들(123)은, 예를 들면 실리콘 질화막, 실리콘 산화질화막, 폴리실리콘막 또는 폴리실리콘게르마늄막을 포함할 수 있다. 상기 희생막들(123) 및 상기 절연막들(124)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다.
도 15a 및 도 15b를 참조하여, 상기 버퍼 유전막(121), 상기 희생막들(123) 및 상기 절연막들(124)을 관통하여, 상기 기판(110)을 노출하는 상기 수직 홀들(126)이 형성될 수 있다. 상기 수직 홀들(126)은 도 5a를 참조하여 설명된 수직 기둥들(PL1, PL2)과 같이 배치될 수 있다.
이하, 수직 기둥들(PL1, PL2)의 형성 방법이 설명된다. 상기 수직 홀들(126)의 각각의 하부에 제 1 반도체 패턴(132)이 형성될 수 있다. 상기 제 1 반도체 패턴(132)은 상기 기판(110)의 상면을 씨드(seed)로 하는 에피택시얼 공정에 의하여 형성될 수 있다. 상기 제 1 반도체 패턴(132)은 상기 희생막들(123) 중 최하층의 상면과 그 다음 층의 하면 사이에 그 상면이 위치하도록 형성될 수 있다. 상기 제 1 반도체 패턴(132)은 실질적으로 단결정인 실리콘층으로 성장될 수 있다. 다른 실시예들에 있어서, 상기 제 1 반도체 패턴(132)의 형성 공정은 생략될 수 있다.
상기 제 1 반도체 패턴(132)이 형성된 수직 홀들(126) 내에 정보 저장막(DS)이 형성될 수 있다. 상기 정보 저장막(DS)은 수직 홀들(126)의 측벽 상에 차례로 형성된 블로킹 절연막, 전하 저장막, 및 터널 절연막을 포함할 수 있다. 블로킹 절연막은 복수의 박막들로 구성되는 다층막일 수 있다. 예를 들면, 블로킹 절연막은 하프늄 산화막, 알루미늄 산화막 및/또는 실리콘 산화막을 포함할 수 있으며, 하프늄 산화막, 알루미늄 산화막 및 실리콘 산화막의 적층 순서는 다양할 수 있다. 전하 저장막이 블로킹 절연막 상에 형성될 수 있다. 전하 저장막은 원자층 증착 방법으로 형성될 수 있다. 전하 저장막은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 터널 절연막이 전하 저장막 상에 형성된다. 예를 들면 터널 절연막은 실리콘 산화막을 포함할 수 있다.
다른 실시예들에 있어서, 상기 정보 저장막(DS)을 구성하는 블로킹 절연막, 전하 저장막, 및 터널 절연막 중 적어도 하나 이상은 본 단계에서 생략될 수 있으며, 이하 도 18a 및 도 18b를 참조하여 설명될 게이트 전극들(G1-G6)의 형성 이전에 형성될 수 있다.
상기 정보 저장막(DS) 상에 스페이서막을 형성한 후, 이를 이방성 식각하여, 상기 수직 홀들(126)의 측벽 상에 스페이서형의 외측 패턴(134)이 형성될 수 있다. 상기 외측 패턴(134)은 반도체 물질로 형성될 수 있다. 일 예로, 상기 외측 패턴(134)은 실리콘을 포함할 수 있다. 상기 외측 패턴(134)은 상기 제 1 반도체 패턴(132)을 노출할 수 있다. 이방성 식각 공정에 의하여, 상기 정보 저장막(DS)의 하부에 제 1 반도체 패턴(132)의 상부면을 노출하는 관통홀이 형성될 수 있고, 상기 제 1 반도체 패턴(132)의 상부에 함몰부가 형성될 수 있다.
상기 외측 패턴(134) 상에 내측 패턴(136)이 형성될 수 있다. 상기 내측 패턴(136)은 상기 외측 패턴(134)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 외측 패턴(134)과 상기 내측 패턴(136)은 화학 기상 증착법으로 형성될 수 있다. 상기 외측 패턴(134)과 상기 내측 패턴(136)의 형성 공정은 적어도 1회 이상의 열처리 공정을 포함할 수 있다.
상기 내측 패턴(136)은 상기 수직 홀들(126)을 완전히 채우지 않도록 형성되어 상기 내측 패턴(136)의 내벽에 의하여 정의된 내부 홀들이 형성될 수 있다. 내부 홀들을 채우는 충진 절연막(139)이 형성될 수 있다. 상기 충진 절연막(139)은 실리콘 산화막으로 형성될 수 있다. 상기 충진 절연막(139)은 예를 들어, BSG, PSG 또는 BPSG일 수 있다. 상기 내측 패턴(136)과 상기 충진 절연막(139)은 차례로 형성된 후 평탄화 공정을 통하여 상기 수직 홀들(126) 내에 한정되도록 형성될 수 있다. 상기 내측 패턴(136) 및 상기 외측 패턴(134)은 제 2 반도체 패턴(138)을 구성하며, 제 2 반도체 패턴(138) 및 제 1 반도체 패턴(132)은 반도체 패턴(130)을 구성할 수 있다. 다른 실시예들에 있어서, 상기 반도체 패턴(130)은 도전성 물질들(예를 들면, 금속, 도전성 금속 질화물, 실리사이드, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체) 중의 적어도 하나를 포함할 수 있다.
상기 반도체 패턴들(130)의 상부가 리세된 후, 리세스 영역 내에 도전 패턴들(128)이 형성될 수 있다. 상기 도전 패턴들(128)은 도핑된 폴리 실리콘 또는 금속일 수 있다. 상기 도전 패턴들(128) 및 상기 반도체 패턴들(130)의 상부에 제 2 도전형의 불순물 이온을 주입하여, 드레인 영역들(미도시)이 형성될 수 있다. 상기 제 2 도전형은 예를 들면 N형일 수 있다.
도 16a 및 도 16b를 참조하여, 상기 희생막들(123), 상기 절연막들(124), 및 상기 버퍼 유전막(121)을 연속적으로 패터닝하여, 제 1 방향으로 연장되고 상기 기판(110)을 노출하는, 분리 트렌치들(131)이 형성된다. 패터닝된 절연막들(124)은 절연 패턴들(125)이 된다. 상기 분리 트렌치들(131)을 형성하는 것은 이방성 식각 공정을 포함할 수 있다.
도 17a 및 도 17b를 참조하여, 상기 분리 트렌치(131)에 노출된 상기 희생막들(123)을 선택적으로 제거하여 게이트 영역(133)을 형성할 수 있다 상기 게이트 영역(133)은 상기 희생막들(123)이 제거된 영역에 해당되고, 상기 수직 기둥들(PL1, PL2) 및 상기 절연 패턴들(125)에 의하여 정의될 수 있다. 상기 희생막들(123)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 희생막들의 제거 공정은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 상기 게이트 영역(133)에 의하여 상기 수직 기둥들(PL1, PL2)의 측벽의 일부분들이 노출된다.
상기 게이트 영역(133)에 의하여 노출된 상기 제 1 반도체 패턴들(132)의 측벽을 산화시켜 게이트 산화막(GOX)을 형성할 수 있다. 일 예로, 상기 게이트 산화막(GOX)은 실리콘 산화막일 수 있다.
도 18a 및 도 18b를 참조하여, 게이트 영역(133)에 도전막이 형성될 수 있다. 상기 도전막은 도핑된 실리콘막, 금속막(예를 들면, 텅스텐), 금속 질화막 또는 금속 실리사이드막 중의 적어도 하나로 형성될 수 있다. 일 예로, 상기 도전막은 원자층증착 방법에 의하여 형성될 수 있다. 상기 도전막이 금속 실리사이드막인 경우, 도전막을 형성하는 것은 폴리실리콘막을 형성하고, 분리 트렌치(131)에 인접한 폴리실리콘막의 일부를 제거하여 폴리실리콘막을 리세스하고, 리세스된 폴리실리콘막 상에 금속막을 형성하고, 금속막을 열처리하고, 그리고 미반응 금속막을 제거하는 것을 포함할 수 있다. 금속 실리사이드막을 위한 금속막은 텅스텐, 티타늄, 코발트, 또는 니켈을 포함할 수 있다.
상기 게이트 영역(133)의 외부(즉, 분리 트렌치(131))에 형성된 도전막이 제거될 수 있다. 이에 따라, 상기 게이트 영역(133) 내에 게이트 전극들(G1 ~ G6)이 형성될 수 있다. 상기 게이트 전극들(G1 ~ G6)은 제 1 방향으로 연장할 수 있다. 전극 구조체들(GL)은 게이트 전극들(G1 ~ G6)을 포함할 수 있다.
상기 분리 트렌치(131)에 형성된 도전막이 제거되어 기판(110)이 노출된 후, 노출된 기판(110)에 제 2 도전형의 불순물 이온이 고농도로 제공되어 공통 소스 영역들(CSR)이 형성될 수 있다.
도 19a 및 도 19b를 참조하여, 분리 트렌치(131)를 채우는 분리 절연막(141)이 형성될 수 있다. 하부 콘택들(152)이 수직 기둥들(PL1, PL2) 상에 중첩되어 형성될 수 있다. 상기 하부 콘택들(152)은 도 5a를 참조하여 설명된 바와 같이 쉬프트되어 형성될 수 있다. 상기 하부 콘택들(152) 상에 보조배선들(SBL1, SBL2)이 형성될 수 있다. 상기 보조배선들(SBL1, SBL2)은 하부 콘택들(152)을 통하여, 바로 인접한 스트링 선택 라인들(SSL1, SSL2) 각각에 결합된 수직 기둥들(PL1, PL2)을 일 대 일로 연결할 수 있다.
도 5a 및 도 5b를 다시 참조하여, 상기 제 1 보조배선(SBL1)과 상기 제 2 보조배선(SBL2) 상에 상부 콘택들(154)이 형성될 수 있다. 상기 상부 콘택들(154) 상에 비트라인들(BL1, BL2)이 형성될 수 있다. 상기 제 1 보조배선(SBL1)과 상기 제 2 보조배선(SBL2)은 각각 상기 상부 콘택들(154)을 통하여, 서로 이웃한 다른 비트라인들에 연결될 수 있다. 상기 제 1 보조배선(SBL1)은 상기 상부 콘택(154)을 통하여 제 1 비트라인(BL1)에 연결될 수 있다. 제 2 보조배선(SBL2)은 상부 콘택(154)을 통하여 제 2 비트라인(BL2)에 연결될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 기판 상의 선택 라인 및 상기 기판과 상기 선택 라인 사이의 워드 라인들을 포함하는 전극 구조체;
상기 전극 구조체를 관통하여 상기 기판에 연결되는 수직 기둥들;
상기 수직 기둥들 상에 차례로 제공되고 상기 수직 기둥들과 전기적으로 연결되는 보조 배선들 및 비트 라인들, 상기 비트 라인들은 제 1 방향으로 연장되고; 및
상기 수직 기둥들과 상기 보조 배선들을 연결하는 하부 콘택들을 포함하고,
상기 보조 배선들을 중 하나에 공통적으로 연결되는 상기 하부 콘택들의 중심축들은 그 아래에 배치된 상기 수직 기둥들의 중심축으로부터 상기 제 1 방향과 교차되고 상기 기판의 상면에 평행한 제 2 방향으로 공통적으로 쉬프트된 반도체 소자. - 제 1 항에 있어서,
상기 선택 라인은 분리 절연막에 의하여 상기 기판의 상면에 평행한 상기 제 1 방향으로 분리된 복수의 선택 라인들을 포함하되,
상기 분리 절연막은 상기 제 1 방향으로 이격되고 서로 인접한 제 1 분리 절연막 및 제 2 분리 절연막을 포함하고,
상기 제 1 분리 절연막 및 상기 제 2 분리 절연막 중 적어도 하나는 상기 워드 라인들을 상기 제 1 방향으로 분리하는 반도체 소자. - 제 2 항에 있어서,
상기 보조 배선들은 상기 제 1 분리 절연막과 오버랩되는 제 1 보조 배선 및 상기 제 2 분리 절연막과 오버랩되는 제 2 보조 배선을 포함하고,
각각 그 아래에 배치되는 상기 수직 기둥들의 중심축을 기준으로, 상기 제 2 보조 배선에 연결되는 상기 하부 콘택들의 중심축들은 상기 제 1 보조 배선에 연결되는 상기 하부 콘택들의 중심축들의 쉬프트 방향과 반대 방향으로 쉬프트된 반도체 소자. - 제 2 항에 있어서,
상기 제 1 분리 절연막 및 상기 제 2 분리 절연막 중 하나는 그 하면이 상기 워드 라인들 중 최상층의 상면보다 높은 반도체 소자. - 제 1 항에 있어서,
상기 수직 기둥들 각각의 상면은 도전 패턴 및 상기 도전 패턴을 둘러싸는 정보 저장막을 포함하고,
상기 하부 콘택들은 상기 정보 저장막과 이격되는 반도체 소자. - 제 2 항에 있어서,
상기 보조 배선들 중 적어도 일부는 상기 하부 콘택들이 쉬프트되는 방향으로 돌출된 돌출부를 포함하는 반도체 소자. - 제 6 항에 있어서,
상기 보조 배선들은 상기 제 1 분리 절연막과 오버랩되는 제 1 보조 배선들 및 상기 제 2 분리 절연막과 오버랩되는 제 2 보조 배선들을 포함하고,
상기 제 2 보조 배선들의 돌출부들은 상기 제 1 보조 배선들의 돌출부들과 반대 방향으로 돌출된 반도체 소자. - 제 6 항에 있어서,
상기 제 1 분리 절연막과 상기 제 2 분리 절연막은 상기 제 1 방향을 따라 교대로 배치되고,
상기 제 1 분리 절연막의 보조 배선들의 돌출부들은 상기 제 2 분리 절연막 의 보조 배선들의 돌출부의 돌출 방향과 반대 방향으로 돌출된 반도체 소자. - 제 1 항에 있어서,
상기 제 2 방향은 상기 제 1 방향과 실질적으로 수직한 반도체 소자. - 제 1 항에 있어서,
상기 반도체 소자는 상기 수직 기둥들이 제공되는 셀 어레이 영역 및 상기 셀 어레이 영역의 적어도 일측에 배치된 주변 회로 영역을 포함하고,
상기 셀 어레이 영역은 평면적 관점에서 그의 중심에 배치된 중심 영역 및 상기 주변 회로 영역에 인접한 에지 영역을 포함하고,
상기 에지 영역 내의 상기 하부 콘택들의 쉬프트된 거리는 상기 중심 영역 내의 상기 하부 콘택들의 쉬프트된 거리보다 큰 반도체 소자. - 제 1 항에 있어서,
평면적 관점에서, 상기 보조 배선들의 중심축은 상기 하부 콘택들 상면의 중심들로부터 상기 제 2 방향으로 쉬프트된 반도체 소자. - 제 1 항에 있어서,
상기 하부 콘택들은 상기 제 2 방향을 따라 연장되는 제 1 열 및 상기 제 1 열에 인접한 제 2 열을 포함하고,
평면적 관점에서, 상기 제 1 열을 구성하는 하부 콘택들은 상기 제 2 열을 구성하는 하부 콘택들을 기준으로 상기 제 2 방향으로 쉬프트된 반도체 소자. - 제 12 항에 있어서,
상기 제 1 열을 구성하는 하부 콘택들에 연결된 제 1 보조 배선들은 상기 제 2 열을 구성하는 하부 콘택들에 연결된 제 2 보조 배선들보다 긴 반도체 소자. - 제 13 항에 있어서,
상기 보조 배선들은 상기 하부 콘택들이 쉬프트되는 방향으로 돌출된 돌출부를 포함하고,
상기 제 2 보조 배선들에 연결된 하부 콘택들의 쉬프트 거리는 상기 제 1 보조 배선들에 연결된 하부 콘택들의 쉬프트 거리보다 큰 반도체 소자. - 제 14 항에 있어서,
상기 제 1 보조 배선들의 돌출부들은 상기 제 2 보조 배선들의 돌출부들보다 더 돌출된 반도체 소자. - 제 1 항에 있어서,
상기 하부 콘택들은 상기 제 2 방향을 따라 연장되고 상기 제 1 방향을 따라 배열된 복수의 열들을 포함하고,
상기 보조 배선들은:
상기 분리 절연막을 사이에 두고 이격되며 서로 인접한 홀수 번째 열들 각각의 하부 콘택들을 일대일로 연결하는 제 1 보조 배선; 및
상기 분리 절연막을 사이에 두고 이격되며 서로 인접한 짝수 번째 열들 각각의 하부 콘택들을 일대일로 연결하는 제 2 보조 배선을 포함하는 반도체 소자. - 기판 상에 차례로 적층되는 전극들을 포함하고 제 1 분리 절연막을 사이에 두고 제 1 방향으로 이격되는 전극 구조체들;
상기 전극 구조체들을 관통하여 상기 기판에 연결되는 수직 기둥들;
상기 수직 기둥들 상에 차례로 제공되고 상기 수직 기둥들과 전기적으로 연결되는 보조 배선들 및 비트 라인들; 및
상기 수직 기둥들과 상기 보조 배선들을 연결하는 하부 콘택들을 포함하고,
상기 보조 배선들 각각은 상기 제 1 방향으로 이격된 한 쌍의 수직 기둥들을 공통적으로 연결하고,
평면적 관점에서, 상기 보조 배선들 각각의 중심축은 상기 한 쌍의 수직 기둥들의 상면의 중심들로부터 상기 제 1 방향과 교차하는 제 2 방향으로 이격되고,
상기 한 쌍의 수직 기둥들 상의 상기 하부 콘택들의 중심들은 상기 한 쌍의 수직 기둥들의 상면의 중심들로부터 상기 제 2 방향으로 쉬프트된 반도체 소자. - 제 17 항에 있어서,
상기 전극 구조체들 각각은 상기 기판 상의 스트링 선택 라인 및 상기 스트링 선택라인과 상기 기판 사이의 워드 라인들을 포함하고,
상기 반도체 소자는 상기 제 1 분리 절연막과 상기 제 1 방향으로 이격되고 상기 스트링 선택 라인을 상기 제 1 방향으로 분리된 복수의 스트링 선택 라인들로 분리하는 제 2 분리 절연막을 더 포함하는 반도체 소자. - 제 18 항에 있어서,
상기 제 2 분리 절연막의 하면은 상기 워드 라인들 중 최상층의 상면보다 높은 반도체 소자. - 제 18 항에 있어서,
상기 보조 배선들은 상기 제 1 분리 절연막과 오버랩되는 제 1 보조 배선 및 상기 제 2 분리 절연막과 오버랩되는 제 2 보조 배선을 포함하고,
각각 그 아래에 배치되는 상기 수직 기둥들의 상면의 중심들을 기준으로, 상기 제 1 보조 배선에 연결되는 상기 하부 콘택들의 중심들은 상기 제 2 방향으로 쉬프트되고, 상기 제 2 보조 배선에 연결되는 상기 하부 콘택들의 중심들은 상기 제 2 방향과 반대 방향으로 쉬프트되는 반도체 소자.
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