KR100881620B1 - 반도체 장치 및 그 형성 방법 - Google Patents

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Abstract

반도체 장치가 제공된다. 이 장치는 반도체 기판 상의 트렌치를 가지는 제 1 층간 절연막 및 제 1 층간 절연막 상의 마스크 패턴, 트렌치에 채워진 제 1 도전 패턴, 마스크 패턴 상의 제 1 도전 패턴을 노출하는 개구부를 가지는 제 2 층간 절연막, 및 개구부에 채워지고 제 1 도전 패턴과 연결되는 제 2 도전 패턴을 포함한다. 마스크 패턴은 상기 제 2 층간 절연막에 대하여 식각 선택비를 갖는다. 트렌치는 상기 마스크 패턴을 관통한다.
금속 배선, 비아 콘택(via contact), 오정렬, 식각 정지막

Description

반도체 장치 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4a 내지 도 4c는 본 발명의 제 2 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 제 3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6a 내지 도 6c는 본 발명의 제 3 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명*
10, 100 : 반도체 기판 20, 110 : 제 1 층간 절연막
30, 120a : 제 3 층간 절연막 32, 124 : 개구부
34, 126 : 비아 콘택
본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 보다 상세하게는 금속 배선을 포함한 반도체 장치 및 그 형성 방법에 관한 것이다.
반도체 장치는 초소형화 및 초경량화되고 있다. 이에 대응하여, 반도체 장치의 집적도가 증가하고 있다. 반도체 장치의 고집적화에 따라 디자인 룰(design rule)이 감소된다. 디자인 룰이 감소함에 따라, 금속 배선의 폭 및 두께는 점점 감소하고 있다. 이에 따라, 금속 배선의 저항이 크게 증가할 수 있다. 금속 배선의 저항을 낮추기 위해, 비저항이 낮은 구리 배선이 사용될 수 있다. 구리 배선을 형성하기 위해서 다마신(damascene) 공정이 사용될 수 있다.
반도체 장치는 여러 가지의 층들을 포함한다. 여러 가지의 층들 사이의 정렬(alignment)이 중요할 수 있다. 디자인 룰이 감소함에 따라, 금속 배선들 사이의 간격이 좁아지고 있다. 금속 배선들 사이의 간격이 좁아짐에 따라, 상부 및 하부 금속 배선들을 연결하는 비아 콘택(via contact)의 정렬(alignment)이 문제될 수 있다. 또한, 금속 배선들 사이의 간격이 좁아짐에 따라, 시간 의존성 절연 파괴(Time Dependent Dielectric Breakdown : TDDB) 현상은 반도체 장치의 수명에 직 접적인 영향을 줄 수 있다. 시간 의존성 절연 파괴로 인해 반도체 장치의 신뢰성이 열화될 수 있다.
본 발명의 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위한 것으로서, 신뢰성이 개선된 금속 배선을 포함한 반도체 장치 및 그 형성 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치를 제공한다. 이 장치는 반도체 기판 상의 트렌치를 가지는 제 1 층간 절연막 및 상기 제 1 층간 절연막 상의 마스크 패턴; 상기 트렌치에 채워진 제 1 도전 패턴; 상기 마스크 패턴 상의 상기 제 1 도전 패턴을 노출하는 개구부를 가지는 제 2 층간 절연막; 및 상기 개구부에 채워지고 상기 제 1 도전 패턴과 연결되는 제 2 도전 패턴을 포함한다. 상기 제 1 도전 패턴은 상기 마스크 패턴의 상부면보다 낮은 상부면을 가질 수 있다.
본 발명의 제 1 실시예를 따르면, 상기 제 1 도전 패턴은 상기 마스크 패턴에 대하여 식각 선택비를 가질 수 있다. 상기 제 1 도전 패턴은 구리를 포함할 수 있다. 상기 마스크 패턴은 실리콘 질화막, 실리콘 탄화막, 또는 실리콘 질화탄화막을 포함할 수 있다. 상기 마스크 패턴은 상기 제 1 층간 절연막에 대하여 식각 선택비를 가질 수 있다. 상기 마스크 패턴은 실리콘 질화막, 실리콘 탄화막, 또는 실리콘 질화탄화막을 포함할 수 있다. 상기 제 1 층간 절연막은 실리콘 산화막 또는 실리콘 탄화산화막으로 형성될 수 있다. 상기 마스크 패턴은 상기 제 2 층간 절연막에 대하여 식각 선택비를 갖고, 상기 트렌치는 상기 마스크 패턴을 관통할 수 있다.
본 발명의 제 2 실시예를 따르면, 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이에 개재되어, 상기 구리의 확산을 방지하기 위한 확산 방지막을 더 포함할 수 있다. 상기 확산 방지막은 상기 제 1 도전 패턴 상에 선택적으로 형성된 막일 수 있다.
본 발명의 제 3 실시예를 따르면, 상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이에 개재되어, 상기 구리의 확산을 방지하기 위한 확산 방지막을 더 포함할 수 있다. 상기 확산 방지막은 구리 실리콘 질화막(CuSiN)일 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치의 형성 방법을 제공한다. 이 방법은 반도체 기판 상에 트렌치를 가지는 제 1 층간 절연막 및 상기 제 1 층간 절연막 상에 마스크 패턴을 형성하고; 상기 트렌치에 채워진 평탄화된 제 1 도전 배선 패턴을 형성하고; 상기 제 1 도전 배선 패턴을 리세스시켜 제 1 도전 패턴을 형성하고; 상기 마스크 패턴 상에 상기 제 1 도전 패턴을 노출하는 개구부를 가지는 제 2 층간 절연막을 형성하고; 그리고 상기 개구부에 채워지고 상기 제 1 도전 패턴과 연결되는 제 2 도전 패턴을 형성하는 것을 포함한다.
본 발명의 제 1 실시예를 따르면, 상기 리세스 공정은 화학적 기계적 연마 공정일 수 있다. 상기 제 1 도전 배선 패턴은 상기 마스크 패턴에 대하여 식각 선택비를 가질 수 있다.
본 발명의 제 1 실시예를 따르면, 상기 제 1 층간 절연막 및 상기 마스크 패턴을 형성하는 것은: 반도체 기판 상에 제 1 층간 절연막을 형성하고; 상기 제 1 층간 절연막 상에 마스크막을 형성하고; 그리고 상기 마스크막 및 제 1 층간 절연막을 패터닝하여 트렌치를 형성하는 것을 포함할 수 있다. 상기 마스크막은 상기 제 1 층간 절연막에 대하여 식각 선택비를 가질 수 있다. 상기 마스크막은 실리콘 질화막, 실리콘 탄화막, 또는 실리콘 질화탄화막으로 형성될 수 있다. 상기 제 1 층간 절연막은 실리콘 산화막 또는 실리콘 탄화산화막으로 형성될 수 있다.
본 발명의 제 1 실시예를 따르면, 상기 마스크 패턴은 상기 제 2 층간 절연막에 대하여 식각 선택비를 갖고, 상기 트렌치는 상기 마스크 패턴을 관통할 수 있다. 상기 마스크 패턴은 실리콘 질화막, 실리콘 탄화막, 또는 실리콘 질화탄화막으로 형성될 수 있다. 상기 제 2 층간 절연막은 실리콘 산화막 또는 실리콘 탄화산화막으로 형성될 수 있다.
본 발명의 제 2 실시예를 따르면, 상기 제 1 도전 패턴 상에 확산 방지막을 형성하는 것이 더 포함될 수 있다. 상기 확산 방지막은 무전해 도금 공정을 수행하여 선택적으로 형성된 막일 수 있다.
본 발명의 제 3 실시예를 따르면, 상기 제 1 도전 패턴 상에 확산 방지막을 형성하는 것이 더 포함될 수 있다. 상기 확산 방지막은 플라즈마 자기 정렬 베리어 공정을 수행하여 형성된 막일 수 있다.
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이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들 은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
반도체 기판(100) 상에 제 1 층간 절연막(110)이 있다. 상기 제 1 층간 절연막(110)은 실리콘 산화막(SiO2)일 수 있다. 상기 제 1 층간 절연막(110)은 도전체(미도시)를 포함할 수 있다. 상기 도전체는 상기 반도체 기판(100)에 형성된 드레인 영역(미도시)과 연결된 콘택 플러그(contact plug)를 포함할 수 있다. 상기 제 1 층간 절연막(110) 상에 제 2 층간 절연막(112a) 및 상기 제 2 층간 절연막(112a) 상의 마스크 패턴(114a)이 있다. 상기 제 2 층간 절연막(112a) 및 상기 마스크 패턴(114a)는 트렌치(trench, 116)를 가진다. 상기 트렌치(116)는 상기 마스크 패턴(114a)을 관통할 수 있다. 상기 마스크 패턴(114a)은 상기 제 2 층간 절연막(112a)에 대하여 식각 선택비를 가질 수 있다. 상기 마스크 패턴(114a)은 실리콘 질화막(SiN), 실리콘 탄화막(SiC), 또는 실리콘 질화탄화막(SiCN)을 포함할 수 있다. 상기 제 2 층간 절연막(112a)은 실리콘 산화막(SiO2) 또는 실리콘 탄화산화막(SiOC)을 포함할 수 있다.
상기 트렌치(116)에 채워진 제 1 도전 패턴(118)이 있다. 상기 제 1 도전 패턴(118)은 금속 배선일 수 있다. 상기 금속 배선은 구리 배선일 수 있다. 상기 구리 배선은 비트 라인(bit line)일 수 있다. 상기 마스크 패턴(114a) 상에 상기 제 1 도전 패턴(118)을 노출하는 개구부(124)를 가지는 제 3 층간 절연막(120a)이 있 다. 상기 개구부(124)는 비아 홀(via hole)일 수 있다. 상기 마스크 패턴(114a)은 상기 제 3 층간 절연막(120a)에 대하여 식각 선택비를 가질 수 있다. 상기 마스크 패턴(114a) 및 상기 제 3 층간 절연막(120a)은 각각 실리콘 질화막 및 실리콘 산화막일 수 있다. 상기 마스크 패턴(114a)은 실리콘 질화막(SiN), 실리콘 탄화막(SiC), 또는 실리콘 질화탄화막(SiCN)을 포함할 수 있다. 상기 제 3 층간 절연막(120a)은 실리콘 산화막(SiO2) 또는 실리콘 탄화산화막(SiOC)을 포함할 수 있다.
상기 개구부(124)에 채워지고 상기 제 1 도전 패턴(118)과 연결되는 제 2 도전 패턴(126)이 있다. 제 2 도전 패턴(126)은 비아 콘택(via contact)일 수 있다. 상기 비아 콘택은 텅스텐(W), 다결정 실리콘(Si), 티타늄 질화막(TiN), 텅스텐 질화막(WN), 또는 구리(Cu)로 형성될 수 있다. 상기 제 2 도전 패턴(126)의 하부 가장자리와 상기 제 2 도전 패턴(126)과 인접한 제 1 도전 패턴(118)의 상부 가장 자리 사이의 간격은 L1일 수 있다.
도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 제 1 층간 절연막(110)이 형성될 수 있다. 상기 제 1 층간 절연막(110)은 실리콘 산화막(SiO2)일 수 있다. 상기 제 1 층간 절연막(110)은 상기 반도체 기판(100) 상에 형성된 도전체(미도시)를 포함할 수 있다. 상기 도전체는 상기 반도체 기판(100)에 형성된 드레인 영역(미도시)에 전기적으로 연결된 콘택 플러그(미도시)일 수 있다. 상기 제 1 층간 절연막(110) 상에 식각 정지막(stop layer)이 형성될 수도 있다.
상기 제 1 층간 절연막(110) 상에 제 2 층간 절연막(112)이 형성된다. 상기 제 2 층간 절연막(112)은 실리콘 산화막(SiO2)일 수 있다. 상기 제 2 층간 절연막 상(112)에 마스크막(114)이 형성된다. 상기 마스크막(114)은 상기 제 2 층간 절연막(112)에 대하여 식각 선택비를 가질 수 있다. 상기 마스크막(114)은 실리콘 질화막(SiN), 실리콘 탄화막(SiC), 또는 실리콘 질화탄화막(SiCN)을 포함할 수 있다. 상기 마스크막(114)은 식각 정지막일 수 있다.
도 2b를 참조하면, 상기 마스크막(114) 및 상기 제 2 층간 절연막(112)을 패터닝하여, 상기 도전체를 노출하는 트렌치(116)가 형성된다.
도 2c를 참조하면, 상기 마스크 패턴(114a) 상에 제 1 도전막이 형성되어, 상기 트렌치(116)가 채워진다. 상기 제 1 도전막은 구리의 이동을 방지하는 베리어막(barrier layer), 구리의 성장을 위한 시드막(seed layer) 및 상기 시드막으로부터 성장된 구리막을 포함할 수 있다. 상기 제 1 도전막을 상기 마스크 패턴(114a)이 노출될 때까지 평탄화하여 제 1 도전 패턴(118)이 형성된다. 상기 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 공정일 수 있다. 상기 제 1 도전 패턴(118)은 금속 배선일 수 있다. 상기 금속 배선은 구리 배선일 수 있다. 상기 구리 배선은 비트 라인(bit line)일 수 있다.
도 2d를 참조하면, 상기 제 1 도전 패턴(118) 및 마스크 패턴(114a) 상에 제 3 층간 절연막(120)이 형성된다. 상기 제 3 층간 절연막(120)은 마스크 패턴(114a) 에 대하여 식각 선택비를 가질 수 있다. 제 3 층간 절연막(120)은 실리콘 산화막(SiO2) 또는 실리콘 탄화산화막(SiOC)을 포함할 수 있다.
도 2e를 참조하면, 상기 제 3 층간 절연막(120) 상에 포토 레지스트 패턴(122)이 형성된다. 상기 포토 레지스트 패턴(122)을 식각 마스크로 사용하여 상기 제 3 층간 절연막(120)을 상기 제 1 도전 패턴(118)이 노출될 때까지 식각하여 개구부(124)가 형성된다. 상기 개구부(124)는 비아 홀(via hole)일 수 있다. 상기 포토 레지스트 패턴(122)이 제거된다. 상기 제거 공정은 애싱 공정일 수 있다.
도 1을 재차 참조하면, 상기 제 3 층간 절연막(120a) 상에 제 2 도전막을 형성하여 상기 개구부(124)가 채워진다. 상기 제 2 도전막은 텅스텐 막(W), 다결정 실리콘막(Si), 티타늄 질화막(TiN), 또는 텅스텐 질화막(WN)을 포함할 수 있다. 상기 제 2 도전막을 평탄화하여 상기 제 1 도전 패턴(118)과 연결된 제 2 도전 패턴(126)이 형성된다. 상기 제 2 도전 패턴(126)은 비아 콘택(via contact)일 수 있다. 상기 제 2 도전 패턴(126)의 하부 가장자리와 상기 제 2 도전 패턴(126)과 인접한 제 1 도전 패턴(118)의 상부 가장 자리 사이의 간격은 L1일 수 있다.
도 3은 본 발명의 제 2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3을 참조하면, 반도체 기판(100) 상에 제 1 층간 절연막(110)이 있다. 상기 제 1 층간 절연막(110)은 실리콘 산화막(SiO2)일 수 있다. 상기 제 1 층간 절연막(110)은 도전체(미도시)를 포함할 수 있다. 상기 도전체는 상기 반도체 기 판(100)에 형성된 드레인 영역(미도시)과 연결된 콘택 플러그(contact plug)를 포함할 수 있다. 상기 제 1 층간 절연막(110) 상에 제 2 층간 절연막(112a) 및 상기 제 2 층간 절연막(112a) 상의 마스크 패턴(114a)이 있다. 상기 제 2 층간 절연막(112a) 및 상기 마스크 패턴(114a)는 트렌치(trench, 116)를 가진다. 상기 마스크 패턴(114a)은 상기 제 2 층간 절연막(112a)에 대하여 식각 선택비를 가질 수 있다. 상기 마스크 패턴(114a)은 실리콘 질화막(SiN), 실리콘 탄화막(SiC), 또는 실리콘 질화탄화막(SiCN)을 포함할 수 있다. 상기 제 2 층간 절연막(112a)은 실리콘 산화막(SiO2) 또는 실리콘 탄화산화막(SiOC)을 포함할 수 있다.
상기 트렌치(116)에 상기 마스크 패턴(114a)의 상부면보다 낮은 상부면을 갖는 제 1 도전 패턴(118a)이 있다. 상기 제 1 도전 패턴(118a)은 상기 마스크 패턴(114a)에 대하여 화학적 기계적 식각 선택비를 가질 수 있다. 상기 제 1 도전 패턴(118a)은 구리를 포함할 수 있다. 상기 마스크 패턴(114a)은 실리콘 질화막(SiN), 실리콘 탄화막(SiC), 또는 실리콘 질화탄화막(SiCN)을 포함할 수 있다. 상기 제 1 도전 패턴(118)은 금속 배선일 수 있다. 상기 금속 배선은 구리 배선일 수 있다. 상기 구리 배선은 비트 라인(bit line)일 수 있다.
상기 제 1 도전 패턴(118a) 상에 상기 구리의 확산을 방지하기 위한 확산 방지막(119)이 있다. 상기 확산 방지막(119)은 도전막일 수 있다. 상기 확산 방지막(119)은 상기 제 1 도전 패턴(118a) 상에 선택적으로 형성된 막일 수 있다. 상기 확산 방지막(119)은 코발트(Co)막, 니켈(Ni)막, 또는 팔라듐(Pd)막일 수 있다.
상기 마스크 패턴(114a) 상에 상기 확산 방지막(119)을 노출하는 개구부(124)를 가지는 제 3 층간 절연막(120a)이 있다. 상기 개구부(124)는 비아 홀(via hole)일 수 있다. 상기 마스크 패턴(114a)은 상기 제 3 층간 절연막(120a)에 대하여 식각 선택비를 가질 수 있다. 상기 마스크 패턴(114a)은 실리콘 질화막(SiN), 실리콘 탄화막(SiC), 또는 실리콘 질화탄화막(SiCN)을 포함할 수 있다.상기 제 3 층간 절연막(120a)은 실리콘 산화막(SiO2) 또는 실리콘 탄화산화막(SiOC)을 포함할 수 있다.
상기 개구부(124)에 채워지고 상기 확산 방지막(119) 상에 제 2 도전 패턴(126a)이 있다. 상기 제 2 도전 패턴(126a)은 상기 확산 방지막(119) 및 상기 제 1 도전 패턴(118a)과 전기적으로 연결될 수 있다. 상기 제 2 도전 패턴(126a)은 비아 콘택(via contact)일 수 있다. 상기 비아 콘택은 텅스텐(W), 다결정 실리콘(Si), 티타늄 질화막(TiN), 텅스텐 질화막(WN), 또는 구리(Cu)로 형성될 수 있다. 상기 제 2 도전 패턴(126a)의 하부 가장자리와 상기 제 2 도전 패턴(126a)과 인접한 제 1 도전 패턴(118a)의 상부 가장 자리 사이의 간격은 L4일 수 있다.
도 4a 내지 도 4c는 본 발명의 제 2 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 도 2c를 참조하여 설명된 제 1 도전 패턴(118)이 리세스되어 제 1 도전 배선 패턴(118a)이 형성된다. 상기 리세스 공정은 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 공정일 수 있다. 상기 제 1 도전 패 턴(118)은 상기 마스크 패턴(114a)에 대하여 화학적 기계적 연마 식각 선택비를 가질 수 있다. 이에 따라, 상기 제 1 도전 배선 패턴(118a)은 상기 마스크 패턴(114a)의 상부면에 비해 낮은 상부면을 가질 수 있다. 상기 제 1 도전 배선 패턴(118a)은 금속 배선일 수 있다. 상기 금속 배선은 구리 배선일 수 있다. 상기 구리 배선은 비트 라인(bit line)일 수 있다.
도 4b를 참조하면, 상기 제 1 도전 배선 패턴(118a) 상에 확산 방지막(119)이 형성될 수 있다. 상기 확산 방지막(119)의 형성 공정은 무전해 도금(electroless plating) 공정일 수 있다. 상기 무전해 전해 공정을 수행하여, 상기 제 1 도전 배선 패턴(118a) 상에 선택적으로 확산 방지막(119)이 형성될 수 있다. 상기 확산 방지막(119)은 코발트(Co)막, 니켈(Ni)막, 또는 팔라듐(Pd)막일 수 있다. 상기 확산 방지막(119)의 두께는 100Å일 수 있다. 상기 확산 방지막(119)은 구리가 구리 배선으로부터 상기 구리 배선에 인접한 후속의 비아 콘택을 향하여 제 3 층간 절연막으로 확산하는 것을 방지할 수 있다.
도 4c를 참조하면, 상기 확산 방지막 및 마스크 패턴(114a) 상에 제 3 층간 절연막(120)이 형성된다. 바람직하게, 상기 제 3 층간 절연막(120)은 마스크 패턴(114a)에 대하여 건식 식각 선택비를 가질 수 있다. 제 3 층간 절연막(120)은 실리콘 산화막(SiO2) 또는 실리콘 탄화산화막(SiOC)을 포함할 수 있다.
도 3을 재차 참조하면, 상기 제 3 층간 절연막(120) 상에 포토 레지스트 패턴(미도시)이 형성될 수 있다. 상기 마스크 패턴은 포토 레지스트 패턴일 수 있다. 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제 3 층간 절연막(120)을 상기 확산 방지막(119)이 노출될 때까지 식각하여 개구부(124)를 갖는 제 3 층간 절연막(120a)이 형성된다.
상기 제 3 층간 절연막(120a) 상에 제 2 도전막을 형성하여 상기 개구부(124)가 채워진다. 상기 제 2 도전막은 텅스텐 막(W), 다결정 실리콘막(Si), 티타늄 질화막(TiN), 또는 텅스텐 질화막(WN)을 포함할 수 있다. 상기 제 2 도전막을 평탄화하여 상기 확산 방지막(119) 및 상기 제 1 도전 배선 패턴(118a)과 전기적으로 연결된 제 2 도전 패턴(126a)이 형성된다. 상기 제 2 도전 패턴(126a)이 비아 콘택일 수 있다. 상기 제 2 도전 패턴(126a)의 하부 가장자리와 상기 제 2 도전 패턴(126a)과 인접한 제 1 도전 패턴(118a)의 상부 가장 자리 사이의 간격은 L4일 수 있다.
본 발명의 제 1 실시예와 달리, 상기 제 1 도전 배선 패턴(118a)은 상기 마스크 패턴(114a)의 상부면에 비해 낮은 상부면을 가질 수 있다. 즉, 도 1을 참조하여 설명된 간격 L1 보다 상기 간격 L4가 넓을 수 있다. 리세스된 깊이에 대응하여 상기 간격(L4 )은 넓을 수 있다. 이에 따라, 시간 의존성 절연 파괴 현상은 보다 약화될 수 있다.
도 5는 본 발명의 제 3 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 5을 참조하면, 반도체 기판(100) 상에 제 1 층간 절연막(110)이 있다. 상 기 제 1 층간 절연막(110)은 실리콘 산화막(SiO2)일 수 있다. 상기 제 1 층간 절연막(110)은 도전체(미도시)를 포함할 수 있다. 상기 도전체는 상기 반도체 기판(100)에 형성된 드레인 영역(미도시)과 연결된 콘택 플러그(contact plug)를 포함할 수 있다. 상기 제 1 층간 절연막(110) 상에 제 2 층간 절연막(112a) 및 상기 제 2 층간 절연막(112a) 상의 마스크 패턴(114a)이 있다. 상기 제 2 층간 절연막(112a) 및 상기 마스크 패턴(114a)는 트렌치(trench, 116)를 가진다. 상기 마스크 패턴(114a)은 상기 제 2 층간 절연막(112a)에 대하여 식각 선택비를 가질 수 있다. 상기 마스크 패턴(114a)은 실리콘 질화막(SiN), 실리콘 탄화막(SiC), 또는 실리콘 질화탄화막(SiCN)을 포함할 수 있다. 상기 제 2 층간 절연막(112a)은 실리콘 산화막(SiO2) 또는 실리콘 탄화산화막(SiOC)을 포함할 수 있다.
상기 트렌치(116)에 상기 마스크 패턴(114a)의 상부면보다 낮은 상부면을 갖는 제 1 도전 패턴(118a)이 있다. 상기 제 1 도전 패턴(118a)은 금속 배선일 수 있다. 상기 금속 배선은 구리 배선일 수 있다. 상기 구리 배선은 비트 라인(bit line)일 수 있다. 상기 제 1 도전 패턴(118a)은 상기 마스크 패턴(114a)에 대하여 식각 선택비를 가질 수 있다. 상기 제 1 도전 패턴(118a)은 구리를 포함할 수 있다. 상기 마스크 패턴(114a)은 실리콘 질화막(SiN), 실리콘 탄화막(SiC), 또는 실리콘 질화탄화막(SiCN)을 포함할 수 있다.
상기 제 1 도전 패턴(118a) 상에 상기 구리의 확산을 방지하기 위한 확산 방지막(119b)이 있다. 상기 확산 방지막(119b)은 도전막일 수 있다. 상기 확산 방지 막(119b)은 구리 실리콘 질화막(CuSiN) 막일 수 있다.
상기 마스크 패턴(114a) 상에 상기 확산 방지막(119)을 노출하는 개구부(124)를 가지는 제 3 층간 절연막(120a)이 있다. 상기 개구부(124)는 비아 홀(via hole)일 수 있다. 상기 마스크 패턴(114a)은 상기 제 3 층간 절연막(120a)에 대하여 식각 선택비를 가질 수 있다. 상기 마스크 패턴(114a)은 실리콘 질화막(SiN), 실리콘 탄화막(SiC), 또는 실리콘 질화탄화막(SiCN)을 포함할 수 있다. 상기 제 3 층간 절연막(120a)은 실리콘 산화막(SiO2) 또는 실리콘 탄화산화막(SiOC)을 포함할 수 있다.
상기 개구부(124)에 채워지고 상기 확산 방지막(119b) 및 제 1 도전 패턴(118a)과 전기적으로 연결되는 제 2 도전 패턴(126b)이 있다. 제 2 도전 패턴(126b)은 비아 콘택(via contact)일 수 있다. 상기 비아 콘택은 텅스텐(W), 다결정 실리콘(Si), 티타늄 질화막(TiN), 텅스텐 질화막(WN), 또는 구리(Cu)로 형성될 수 있다.
도 6a 내지 도 6b는 본 발명의 제 3 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 도 4a를 참조하여 설명된 도전 배선 패턴(118a) 상에 선택적으로 확산 방지막(119b)이 형성될 수 있다. 상기 확산 방지막(119b)의 형성 공정은 플라즈마 자기 정렬 베리어(plasma self aligned barrier) 공정일 수 있다. 상기 플라즈마 자기 정렬 베리어 공정의 반응가스는 모노실레인(SiH4) 및 암모니 아(NH3)을 포함한다. 상기 확산 방지막(119b)은 구리 실리콘 질화막(CuSiN) 막일 수 있다. 상기 확산 방지막(119b)의 두께는 10~20Å일 수 있다. 상기 확산 방지막(119b)은 구리가 구리 배선으로부터 상기 구리 배선에 인접한 후속의 비아 콘택을 향하여 제 3 층간 절연막으로 확산하는 것을 방지할 수 있다.
도 6b를 참조하면, 상기 확산 방지막(119b) 및 상기 마스크 패턴(114a) 상에 제 3 층간 절연막(120)이 형성된다. 상기 제 3 층간 절연막(120)은 마스크 패턴(114a)에 대하여 건식 식각 선택비를 가질 수 있다. 제 3 층간 절연막(120)은 실리콘 산화막(SiO2) 또는 실리콘 탄화산화막(SiOC)을 포함할 수 있다.
도 5을 재차 참조하면, 상기 제 3 층간 절연막(120) 상에 포토 레지스트 패턴(미도시)이 형성될 수 있다. 상기 마스크 패턴은 포토 레지스트 패턴일 수 있다. 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제 3 층간 절연막(120)을 상기 확산 방지막(119b)이 노출될 때까지 식각하여 개구부(124)를 갖는 제 3 층간 절연막(120a)이 형성된다.
상기 제 3 층간 절연막(120a) 상에 제 2 도전막을 형성하여 상기 개구부(124)가 채워진다. 상기 제 2 도전막은 텅스텐 막, 다결정 실리콘막, 티타늄 질화막, 또는 텅스텐 질화막을 포함할 수 있다. 상기 제 2 도전막을 평탄화하여 상기 확산 방지막(119b) 및 상기 도전 배선 패턴(118a)과 전기적으로 연결된 제 2 도전 패턴(126b)이 형성된다. 상기 제 2 도전 패턴(126b)이 비아 콘택일 수 있다.
본 발명의 제 1 실시예와 달리, 상기 제 1 도전 배선 패턴(118a)은 상기 마 스크 패턴(114a)의 상부면에 비해 낮은 상부면을 가질 수 있다. 즉, 도 1을 참조하여 설명된 간격 L1 보다 상기 간격 L4가 넓을 수 있다. 리세스된 깊이에 대응하여 상기 간격(L4 )은 넓을 수 있다. 이에 따라, 시간 의존성 절연 파괴 현상은 보다 약화될 수 있다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 7a는 본 발명의 실시예들에서 마스크 패턴이 없을 경우 비아 콘택의 오정렬이 발생된 경우이다. 도 3b는 본 발명의 실시예들에서, 비아 콘택의 오정렬이 발생된 경우이다.
도 7a를 참조하면, 반도체 기판(10) 상에 제 1 층간 절연막(20)이 있다. 상기 제 1 층간 절연막(20)은 실리콘 산화막(SiO2)일 수 있다. 상기 제 1 층간 절연막(20) 상에 제 2 층간 절연막(22)이 있다. 상기 제 2 층간 절연막(22)는 트렌치(24)를 가진다. 상기 제 2 층간 절연막(22)은 실리콘 산화막(SiO2)일 수 있다.
상기 트렌치(24)에 채워진 제 1 도전 패턴(26)이 있다. 상기 제 1 도전 패턴(26)은 금속 배선일 수 있다. 상기 금속 배선은 구리 배선일 수 있다. 상기 제 2 층간 절연막(22) 상에 상기 제 1 도전 패턴(26)을 노출하는 개구부(32)를 가지는 제 3 층간 절연막(30)이 있다. 상기 개구부(32)는 비아 홀(via hole)일 수 있다. 상기 제 3 층간 절연막(30)은 실리콘 산화막일 수 있다.
상기 개구부(32)에 채워지고 상기 제 1 도전 패턴(26)과 연결되는 제 2 도전 패턴(34)이 있다. 제 2 도전 패턴(34)은 비아 콘택(via contact)일 수 있다.
한편, 상기 개구부(32) 배치의 오정렬이 발생할 수 있다. 이에 따라, 상기 개구부(32) 형성의 식각 공정에서, 상기 오정렬로 인해 제 1 도전 패턴(26) 상부에 인접한 상기 제 2 층간 절연막이 과식각될 수 있다. 상기 과식각된 부위를 포함한 제 1 도전 패턴(26) 상에 제 2 도전 패턴(34)이 형성될 수 있다.
상기 제 1 도전 패턴(26)들 사이에 제 2 도전 패턴(34)의 하부(lower portion)가 존재한다. 상기 제 1 도전 패턴(26)들 사이에 부가적으로 2 도전 패턴(34)의 하부가 존재하므로 시간 의존성 절연 파괴 현상은 강화될 수 있다.
상기 제 1 도전 패턴(26)들의 간격은 l3일 수 있다. 상기 제 2 도전 패턴(34)의 하부와 상기 제 2 도전 패턴(34)에 인접한 제 1 도전 패턴(26)의 간격은 l2 일 수 있다. 상기 간격 (l3)에 비해 상기 간격(l2)가 더 좁다. 즉, 시간 의존성 절연 파괴 현상은 상기 간격(l2)에 더 큰 영향을 받을 수 있다. 게다가, 상기 개구부(32) 형성의 식각 공정에서 과식각으로 인한 손상이 발생할 수 있다. 상기 비아 콘택(36) 주위의 해치 영역들은 식각 손상 부위(d)일 수 있다. 상기 손상으로 인한 내부 결함은 상기 금속 패턴들(26) 사이에 존재할 수 있다. 상기 내부 결함은 전위(dislocation)을 포함할 수 있다. 이에 따라, 시간 의존성 절연 파괴 현상은 더욱 강화될 수 있다.
도 7b를 참조하면, 상기 제 1 실시예의 방법으로 금속 배선이 형성될 경우, 도 2f를 참조하여 설명된 포토 레지스트 패턴(122)의 형성 시 개구부(124) 배치의 오정렬이 발생할 수 있다. 상기 개구부(124) 형성의 식각 공정에서, 상기 마스크 패턴(114a)은 상기 제 3 층간 절연막(120)과 식각 선택비를 가지므로 상기 마스크 패턴(114a)은 식각 정지막으로 사용될 수 있다. 이에 따라, 상기 오정렬의 경우에도, 상기 제 2 도전 패턴(126f)은 상기 마스크 패턴(114a) 상에 존재할 수 있다. 즉, 상기 제 1 도전 패턴(116)들 사이에 상기 제 2 도전 패턴(126f)은 존재하지 않으므로 시간 의존성 절연 파괴 현상은 약화될 수 있다.
게다가, 상기 제 1 도전 패턴(116)의 상부에 인접한 제 2 층간 절연막(112a)에 과식각은 발생하지 않는다. 상기 제 2 도전 패턴(126f) 주위의 해치 영역은 식각 손상 부위(D)일 수 있다. 상기 제 1 도전 패턴(116)들의 간격은 L3일 수 있다. 상기 제 2 도전 패턴(126f)의 하부와 상기 제 2 도전 패턴(126f)에 인접한 제 1 도전 패턴(116)의 간격은 L2 일 수 있다.
상기 과식각이 발생하지 않으므로 상기 손상 부위(D)는 도 3a를 참조하여 설명된 손상 부위(d)에 비해 좁을 수 있다. 즉, 과식각 깊이에 대응하여 손상 부위가 좁을 수 있다. 상기 손상에 기인한 내부 결함도 적을 수 있다. 이에 따라, 시간 의존성 절연 파괴 현상은 더욱 약화될 수 있다.
상기한 실시예들의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론 이다.
상술한 바와 같이, 본 발명의 실시예에 따르면, 비아 콘택의 오정렬의 경우에도 시간 의존성 절연 파괴 현상이 약화될 수 있다. 이에 따라, 반도체 장치의 신뢰성이 개선될 수 있다.

Claims (26)

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  14. 반도체 기판 상에 트렌치를 가지는 제 1 층간 절연막 및 상기 제 1 층간 절연막 상에 마스크 패턴을 형성하고;
    상기 트렌치에 채워진 평탄화된 제 1 도전 배선 패턴을 형성하고;
    상기 제 1 도전 배선 패턴을 리세스시켜 제 1 도전 패턴을 형성하고;
    상기 제 1 도전 패턴 상에 확산 방지막을 형성하고;
    상기 마스크 패턴 상에 상기 확산 방지막을 노출하는 개구부를 가지는 제 2 층간 절연막을 형성하고; 그리고
    상기 개구부에 채워지고 상기 제 1 도전 패턴과 전기적으로 연결되는 제 2 도전 패턴을 형성하는 것을 포함하되,
    상기 확산 방지막은 플라즈마 자기 정렬 베리어 공정을 수행하여 형성된 막인 것을 특징으로 하는 반도체 장치의 형성 방법.
  15. 제 14 항에 있어서,
    상기 리세스 공정은 화학적 기계적 연마 공정인 것을 특징으로 하는 반도체 장치의 형성 방법.
  16. 제 14 항에 있어서,
    상기 제 1 도전 배선 패턴은 상기 마스크 패턴에 대하여 식각 선택비를 갖는 것을 특징으로 하는 반도체 장치의 형성 방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 제 14 항에 있어서,
    상기 제 1 층간 절연막 및 상기 마스크 패턴을 형성하는 것은:
    반도체 기판 상에 제 1 층간 절연막을 형성하고;
    상기 제 1 층간 절연막 상에 마스크막을 형성하고; 그리고
    상기 마스크막 및 제 1 층간 절연막을 패터닝하여 트렌치를 형성하는 것을 포함하는 반도체 장치의 형성 방법.
  21. 제 20 항에 있어서,
    상기 마스크막은 상기 제 1 층간 절연막에 대하여 식각 선택비를 갖는 것을 특징으로 하는 반도체 장치의 형성 방법.
  22. 제 21 항에 있어서,
    상기 마스크막은 실리콘 질화막, 실리콘 탄화막, 또는 실리콘 질화탄화막으로 형성된 것을 특징으로 하는 반도체 장치의 형성 방법.
  23. 제 21 항에 있어서,
    상기 제 1 층간 절연막은 실리콘 산화막 또는 실리콘 탄화산화막으로 형성된 것을 특징으로 하는 반도체 장치의 형성 방법.
  24. 제 14 항에 있어서,
    상기 마스크 패턴은 상기 제 2 층간 절연막에 대하여 식각 선택비를 갖고, 상기 트렌치는 상기 마스크 패턴을 관통하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  25. 제 24 항에 있어서,
    상기 마스크 패턴은 실리콘 질화막, 실리콘 탄화막, 또는 실리콘 질화탄화막 으로 형성된 것을 특징으로 하는 반도체 장치의 형성 방법.
  26. 제 25 항에 있어서,
    상기 제 2 층간 절연막은 실리콘 산화막 또는 실리콘 탄화산화막으로 형성된 것을 특징으로 하는 반도체 장치의 형성 방법.
KR1020070009008A 2007-01-29 2007-01-29 반도체 장치 및 그 형성 방법 KR100881620B1 (ko)

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