KR101369361B1 - 일체형 크랙 스탑 구조물을 구비한 반도체 장치 - Google Patents

일체형 크랙 스탑 구조물을 구비한 반도체 장치 Download PDF

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Abstract

크랙의 전달이나 수분의 침투를 차단하는 일체형 크랙 스탑 구조물을 구비한 반도체 장치를 개시한다. 반도체 기판은 활성 영역 및 상기 활성 영역을 둘러싸는 크랙 스탑 영역을 구비한다. 상기 반도체 기판상에 층간 절연막들이 순차 적층된다. 제1듀얼 다마신 패턴들이 층간 절연막들 각각 형성되며, 기판 표면에 대하여 수직하게 상기 활성 영역에 배열되어 상기 기판의 제1부분을 노출시킨다. 제1개구부는 상기 크랙 스탑 영역에 배열되고 상기 층간 절연막들에 걸쳐 형성되어 상기 반도체 기판의 제2부분을 노출시킨다. 제1듀얼 다마신 배선들이 상기 제1듀얼 다마신 패턴들내에 각각 형성되어 상기 기판 표면에 대하여 수직하게 배열되고, 상기 기판의 상기 노출된 제1부분과 콘택된다. 일체형 제1크랙 스탑 구조물이 상기 제1개구부내에 형성되어 상기 기판의 상기 노출된 제2부분과 콘택된다.

Description

일체형 크랙 스탑 구조물을 구비한 반도체 장치{Semiconductor device having one body type crack stop structure}
본 발명은 반도체 장치에 관한 것으로서, 보다 구체적으로는 크랙의 전달 또는 수분의 침투를 방지하는 일체형 크랙 스탑 구조물을 구비한 반도체 장치 에 관한 것이다.
반도체 웨이퍼상에 다수의 집적회로 소자를 일괄적으로 제조한 다음, 웨이퍼 절단공정을 통해 상기 웨이퍼를 절단하여 개별 집적회로소자 즉, 반도체 칩으로 분리된다. 웨이퍼 절단공정은 절단 날을 이용하여 상기 웨이퍼의 스크라이브 라인을 따라 웨이퍼를 절단하게 된다.
웨이퍼 절단시 층간 절연막에 크랙이 발생되고, 크랙이 반도체 칩의 가장자리로부터 활성 영역으로 전달되어 반도체 칩이 손상되게 된다. 또한, 상기 층간 절연막의 절단면으로부터 수분의 침투하여 반도체 칩을 손상시키게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 크랙의 전달이나 수분의 침투를 방지하는 일체형 크랙 스탑 구조물이 활성 영역을 둘러싸도록 배열된 반도체 장치를 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명은 크랙의 전달 또는 수분의 침투를 방지하는 일체형 크랙 스탑 구조물을 구비하는 반도체 장치를 제공한다. 반도체 기판은 활성 영역 및 상기 활성 영역을 둘러싸는 크랙 스탑 영역을 구비한다. 상기 반도체 기판상에 층간 절연막들이 순차 적층된다. 제1듀얼 다마신 패턴들이 층간 절연막들 각각 형성되며, 기판 표면에 대하여 수직하게 상기 활성 영역에 배열되어 상기 기판의 제1부분을 노출시킨다. 제1개구부는 상기 크랙 스탑 영역에 배열되고 상기 층간 절연막들에 걸쳐 형성되어 상기 반도체 기판의 제2부분을 노출시킨다. 제1듀얼 다마신 배선들이 상기 제1듀얼 다마신 패턴들내에 각각 형성되어 상기 기판 표면에 대하여 수직하게 배열되고, 상기 기판의 상기 노출된 제1부분과 콘택된다. 일체형 제1크랙 스탑 구조물이 상기 제1개구부내에 형성되어 상기 기판의 상기 노출된 제2부분과 콘택된다.
상기 층간 절연막들은 저유전율의 절연막을 포함할 수 있다. 상기 제1크랙 스탑 구조물은 상기 제1듀얼 다마신 금속 배선들과 동일한 물질을 포함할 수 있다. 예를 들어 상기 제1크랙 스탑 구조물과 상기 제1듀얼 다마신 금속 배선들은 Cu 막을 포함할 수 있다.
상기 층간 절연막들과 상기 반도체 기판사이에 제1절연막이 더 형성될 수 있다. 상기 제1절연막은 상기 기판의 상기 노출된 제1부분상에 배열되고 상기 제1듀얼 다마신 금속 배선들중 최하부 듀얼 다마신 금속 배선과 콘택되는 제1메탈 콘택 플러그가 매립되는 제1메탈 콘택을 포함할 수 있다. 상기 제1절연막은 적어도 게이트 절연막을 포함할 수 있다.
상기 제1개구부는 상기 제1절연막과 상기 층간 절연막들에 걸쳐 형성되어 상기 제1크랙 스탑 구조물이 상기 기판의 상기 노출된 제2부분과 직접 콘택될 수 있다. 상기 제1절연막은 상기 기판의 상기 노출된 제2부분상에 배열되어 제2메탈 콘택 플러그가 매립된 제2메탈 콘택을 더 포함할 수 있다. 상기 제1크랙 스탑 구조물이 상기 기판의 상기 노출된 제2부분과 상기 제2메탈 콘택 플러그를 통해 콘택될 수 있다.
본 발명의 반도체 장치는 일체형의 크랙 스탑 구조물이 활성 영역을 둘러싸도록 반도체 칩영역에 배열하여 웨이퍼의 절단시 층간 절연막에 발생되는 크랙이 전달되어 반도체 칩을 손상시키는 것을 방지하고, 웨이퍼의 절단면을 통한 수분의 침투를 방지하여 반도체 칩의 손상을 방지할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 일체형 크랙 스탑 구조물을 구비한 반도체 장치의 평면도이다. 도 1a 내지 도 1c를 참조하면, 반도체 기판(100)은 반도체 칩(미도시)이 형성되는 활성 영역(101)과 상기 활성 영역(101)을 둘러싸는 크랙 스탑 영역(105)을 구비한다. 상기 크랙 스탑 영역(105)에는 적어도 하나이상의 크랙 스탑 구조물(160-163, 165)이 배열되어 크랙이 상기 반도체 칩으로 절단되거나 또는 수분이 침투하는 것을 차단하게 된다. 상기 크랙 스탑 구조물들(160-163)중 최외곽에 배열된 제1크랙 스탑 구조물(160 또는 161)은 일체형 구조를 갖는 것이 바람직하다. 상기 제1크랙 스탑 구조물(160 또는 161)과 상기 활성 영역(101)사이에 배열된 상기 제2크랙 스탑 구조물(163) 및/또는 제3크랙 스탑 구조물(165)은 일체형 또는 분리형 구조를 가질 수 있다.
도 2는 본 발명의 일 실시예에 따른 일체형 크랙 스탑 구조물을 구비한 반도체 장치의 단면도로서, 도 1a의 A-A선의 단면도이다. 도 2를 참조하면, 반도체 기판(100)상에 절연막(110)이 형성된다. 상기 절연막(110)은 게이트 절연막 및/또는 층간 절연막 등을 포함할 수 있다. 상기 활성 영역(101)에는 트랜지스터, 캐패시터 및 배선 등이 배열될 수 있다. 상기 활성 영역(101)의 상기 절연막(110)에는 상기 반도체 기판(110)의 일부분을 노출시키는 메탈 콘택(111)이 형성된다. 상기 메탈 콘택(111)내에 메탈 콘택 플러그(115)가 형성된다. 상기 메탈 콘택 플러그(115)는 텅스텐막을 포함할 수 있다. 상기 메탈 콘택 플러그는 배리어 메탈과 금속막을 포함할 수 있다. 상기 베리어 메탈은 Ta/TaN 을 포함할 수 있다.
상기 절연막(110)상에는 제1 내지 제4층간 절연막(121, 123, 125, 127)이 형성된다. 상기 제1 내지 제4층간 절연막(121, 123, 125, 127)은 도프된 산화막, 예를 들어 탄소가 도핑된 산화막(carbon-doped oxide), 불소가 도핑된 산화막(fluorine-doped oxide, FSG), HSQ(hydrogen silsesquioxane, SiO:H), MSQ(methyl silsesquioxane, SiO:CH3) 또는 a-SiOC(siOC:H) 등을 포함할 수 있다. 상기 제1 내지 제4층간 절연막(121, 123, 125, 127)은 PECVD(Plasma enhanced CVD), HDP-CVD(High density plasma CVD), APCVD(Atmospheric pressure CVD), 또는 스핀 코팅 등을 이용하여 형성할 수 있다.
상기 제1 내지 제4층간 절연막(121, 123, 125, 127)중 상기 제1 내지 제3층간 절연막(121, 123, 125)은 각각 하부 층간 절연막(121a, 123a, 125a)과 상기 하부 층간 절연막(121a, 123a, 125a)상에 형성된 상부 층간 절연막(121b, 123b, 125b)을 구비할 수 있다. 상기 제1층간 절연막(121)은 상기 제1하부 층간 절연막(121a)에 배열되는 제1비어(131a)와 상기 제1상부 층간 절연막(121b)에 배열되는 제1트랜치(131b)로 된 제1듀얼 다마신 패턴(131)을 구비한다. 상기 제2층간 절연 막(123)은 상기 제2하부 층간 절연막(123a)에 배열되는 제2비어(133a)와 상기 제2상부 층간 절연막(123b)에 배열되는 제2트랜치(133b)로 된 제2듀얼 다마신 패턴(133)을 구비한다. 상기 제3층간 절연막(125)은 상기 제3하부 층간 절연막(125a)에 배열되는 제3비어(135a)와 상기 제3상부 층간 절연막(125b)에 배열되는 제3트랜치(135b)로 된 제3듀얼 다마신 패턴(135)을 구비한다. 상기 제4층간 절연막(127)은 제4비어(137a)와 제4트렌치(137b)로 된 제4듀얼 다마신 패턴(137)을 구비한다.
상기 제1층간 절연막(121)의 상기 제1듀얼 다마신 패턴(131)에는 제1듀얼 다마신 금속 배선(142)이 형성되고, 상기 제2층간 절연막(123)의 상기 제2듀얼 다마신 패턴(133)에는 제2듀얼 다마신 금속 배선(144)이 형성된다. 또한, 상기 제3층간 절연막(125)의 상기 제3듀얼 다마신 패턴(135)에는 제3듀얼 다마신 금속 배선(146)이 형성되며, 상기 제4층간 절연막(127)의 상기 제4듀얼 다마신 패턴(137)에는 제4듀얼 다마신 금속 배선(148)이 형성된다. 상기 제1 내지 제4듀얼 다마신 금속 배선(142, 144, 146, 148)은 Cu 막을 포함할 수 있다. 또한, 상기 제1 내지 제4듀얼 다마신 금속 배선(142, 144, 146, 148)은 Ta/TaN 의 배리어 금속과 Cu 막을 포함할 수 있다.
상기 제1하부 층간 절연막(121a)에 배열된 상기 제1비어(131a)는 상기 제1메탈 콘택 플러그(115)를 노출시켜 상기 제1듀얼 다마신 금속 배선(142)을 상기 제1메탈 콘택 플러그(115)를 통해 상기 반도체 기판(100)과 전기적으로 콘택시켜 줄 수 있다. 상기 제2하부 층간 절연막(123a)에 배열된 제2비어(133a)는 상기 제1듀얼 다마신 금속 배선(144)의 일부분을 노출시켜 상기 제2듀얼 다마신 금속 배선(144) 과 상기 제1듀얼 다마신 금속 배선(142)을 전기적으로 콘택시켜 줄 수 있다. 상기 제3하부 층간 절연막(125a)에 배열된 제3비어(135a)는 상기 제2듀얼 다마신 금속 배선(144)의 일부분을 노출시켜 상기 제3듀얼 다마신 금속 배선(146)과 상기 제2듀얼 다마신 금속 배선(144)을 전기적을 콘택시켜 줄 수 있다. 상기 제4하부 층간 절연막(127a)에 배열된 제4비어(137a)는 상기 제3듀얼 다마신 금속 배선(146)의 일부분을 노출시켜 상기 제4듀얼 다마신 금속 배선(148)과 상기 제3듀얼 다마신 금속 배선(146)을 전기적을 콘택시켜 줄 수 있다. 상기 제1 내지 제4비어(131a, 133a, 135a, 137a)은 상기 기판(100)의 표면에 수직한 방향으로 지그재그하게 배열되는 것을 예시하였으나, 일렬로 배열될 수도 있다.
상기 크랙 스탑 영역(105)의 상기 제1 내지 제4층간 절연막(121, 123, 125, 127)에 걸쳐 상기 반도체 기판(100)의 일부분을 노출시키는 개구부(150)가 배열된다. 상기 개구부(150)에는 일체형 크랙 스탑 구조물(160)이 형성된다. 상기 크랙 스탑 구조물(160)은 상기 제1 내지 제4듀얼 다마신 금속 배선(142, 144, 146, 148)과 동일한 물질을 포함할 수 있다. 상기 크랙 스탑 구조물(160)은 예를 들어, Cu 막을 포함하거나 또는 Ta/TaN 등과 같은 배리어 금속과 Cu 막을 포함할 수 있다. 각 층간 절연막(121, 123, 125, 127)에 각각 크랙 스탑 구조물들이 분리형으로 형성되는 경우에는 상기 크랙 스탑 구조물들간의 계면을 통해 크랙이 전달되거나 또는 수분이 침투할 수 있다. 본 발명에서는, 상기 크랙 스탑 구조물(160)이 상기 제1 내지 제4층간 절연막(121, 123, 125, 127)에 걸쳐 일체형으로 형성되므로, 크랙 스탑 구조물에 계면이 존재하지 않게 되어 크랙의 전달 또는 수분 침투 등을 차단 할 수 있다.
상기 제4듀얼 다마신 금속 배선(148)상에 제1금속 패턴(171)이 형성되고, 상기 크랙 스탑 구조물(160)상에 제2금속 패턴(175)이 형성된다. 상기 제1 및 제2금속 패턴(171, 175)과 상기 제4층간 절연막(127)상에 무기 패시베이션막이 형성되고, 상기 무기 패시베이션막상에 유기 패시베이션막(190)이 형성된다. 상기 제1 및 제2금속 패턴(171, 175)은 상기 제4듀얼 다마신 금속 배선(148) 및 상기 크랙 스탑 구조물(160)과 상기 무기 패시베이션막간의 접착력을 향상시켜 주기 위한 패턴이며, Al 패턴을 포함할 수 있다. 상기 무기 패시베이션막은 산화막(181) 및 질화막(185)을 포함할 수 있다. 상기 산화막(181)과 질화막(185)이 교대로 반복하여 배열될 수도 있다. 상기 유기 패시베이션막(190)은 감광성 폴리이미드(PSPI, photo sensitive polyimide)를 포함할 수 있다.
도면상에는 도시되지 않았으나, 상기 절연막(110)과 상기 제1층간 절연막(121)사이, 상기 제1층간 절연막(121)과 상기 제2층간 절연막(123)사이, 상기 제2층간 절연막(123)과 상기 제3층간 절연막(125)사이 그리고 상기 제3층간 절연막(125)과 상기 제4층간 절연막(127)사이에 각각 식각 정지막들이 형성될 수 있다. 상기 식각 정지막은 SiN, SiON, BN 등과 같은 질화막 계열의 절연막을 포함하거나 또는 SiC 등과 같은 같은 카본 계열의 절연막을 포함할 수 있다. 상기 식각정지막은 듀얼 다마신 패턴 형성시의 식각 저지 뿐만 아니라 듀얼 다마신 금속 배선(142, 144, 146, 148)으로부터 Cu 의 확산 방지 역할을 할 수 있다.
도 3a 내지 도 3l은 도 2의 본 발명의 일체형 크랙 스탑 구조물을 구비한 반 도체 장치의 제조방법을 설명하기 위한 단면도이다. 도 3a를 참조하면, 반도체 기판(100)은 반도체 칩이 형성되는 활성 영역(101)과 상기 활성 영역(101)을 둘러싸는 크랙 스탭 구조물이 형성되는 크랙 스탑 영역(105)을 구비한다. 상기 반도체 기판(100)상에 절연막(110)을 형성한다.
도 3b를 참조하면, 상기 절연막(110)을 식각하여 상기 활성 영역(101)의 상기 반도체 기판(100)의 일부분을 노출시켜 주는 메탈 콘택(111)을 형성한다. 상기 메탈 콘택(111)이 매립되도록 금속막(미도시), 예를 들어 Cu 막을 상기 절연막(110)상에 증착한 다음 에치백 공정 등을 이용하여 상기 금속막을 식각하여, 상기 메탈 콘택(111)내에 메탈 콘택 플러그(115)를 형성한다. 한편, 상기 메탈 콘택(111)이 매립되도록 Ta/TaN의 배리어 메탈과 금속막(미도시)을 증착한 다음 에치백 공정 등을 이용하여 상기 금속막과 배리어 메탈을 식각하여 콘택플러그(115)를 형성할 수도 있다.
도 3c를 참조하면, 상기 절연막(110)상에 제1하부 층간 절연막(121a) 및 제1상부 층간 절연막(121b)을 형성하여 제1층간 절연막(121)을 형성한다. 상기 제1층간 절연막(121)은 저유전율(low-k 또는 ultra low-k)을 갖는 절연막을 포함할 수 있다.
도 3d를 참조하면, 듀얼 다마신 공정을 통해 상기 제1하부 층간 절연막(121a)에 상기 메탈 콘택(111)을 노출시키는 제1비어(131a)를 형성하고, 상기 제1상부 층간 절연막(121b)에 상기 제1비어(131a) 및 상기 제1비어(131a)에 인접한 상기 제1하부 층간 절연막(121a)의 일부분을 노출시키는 제1트렌치(131b)를 형성한 다. 따라서, 상기 제1층간 절연막(121)에 상기 제1비어(13a)와 상기 제1트렌치(131b)로 된 제1듀얼 다마신 패턴(131)을 형성한다. 상기 듀얼 다마신 패턴(131)은 상기 제1비어(131a)를 형성한 다음 상기 제1트렌치(131b)를 형성하거나 또는 상기 제1트렌치(131b)를 형성한 다음 상기 제1비어(131a)를 형성할 수도 있다.
도 3e를 참조하면, 상기 제1듀얼 다마신 패턴(131)이 매립되도록 상기 제1층간 절연막(121)상에 금속막, 예를 들어 Cu 막(미도시)을 형성한다. 상기 Cu 막을 상기 제1층간 절연막(121)이 노출될 때까지 CMP 공정을 통해 식각하여 상기 제1듀얼 다마신 패턴(131)내에 제1듀얼 다마신 금속 배선(142)을 형성한다. 한편, 상기 제1듀얼 다마신 패턴(131)내에 Ta/TaN의 배리어 금속을 증착한 다음 상기 제1듀얼 다마신 패턴(131)이 매립되도록 금속막을 증착하고, 상기 배리어 금속과 금속막을 CMP하여 상기 제1듀얼 다마신 패턴(131)내에 제1듀얼 다마신 패턴(142)을 형성할 수 있다.
도 3f를 참조하면, 상기 제1듀얼 다마신 금속 배선(142)과 상기 제1층간 절연막(121)상에 제2층간 절연막(123)을 형성한다. 상기 제2층간 절연막(123)은 제2하부 층간 절연막(123a)과 제2상부 층간 절연막(123b)을 구비한다. 상기와 마찬가지로, 듀얼 다마신 공정을 통해 상기 제2하부 층간 절연막(123a)에 제2비어(133a)를 형성하고 상기 제2상부 층간 절연막(123b)에 제2트렌치(133b)를 형성하여 제2듀얼 다마신 패턴(133)을 형성한다. 상기 제2듀얼 다마신 패턴(133)에 제2듀얼 다마신 금속 배선(144)을 형성한다.
도 3g를 참조하면, 상기 제2듀얼 다마신 금속 배선(144)와 상기 제2층간 절 연막(123)상에 제3층간 절연막(125)을 형성한다. 상기 제3층간 절연막(125)은 제3하부 층간 절연막(125a)와 제3상부 층간 절연막(125b)을 구비한다. 상기와 마찬가지로, 듀얼 다마신 공정을 통해 상기 제3하부 층간 절연막(125a)에 제3비어(135a)를 형성하고 상기 제3상부 층간 절연막(125b)에 제3트렌치(135b)를 형성하여 제3듀얼 다마신 패턴(135)을 형성한다. 상기 제3듀얼 다마신 패턴(135)에 제3듀얼 다마신 금속 배선(146)을 형성한다.
도 3h, 도 3i 및 도 3j를 참조하면, 상기 제3듀얼 다마신 금속 배선(146)과 상기 제3층간 절연막(125)상에 제4층간 절연막(127)을 형성한다. 듀얼 다마신 공정을 진행하여 상기 제4층간 절연막(127)에 제4비어(137a)와 제4트렌치(137b)를 구비하는 제4듀얼 다마신 패턴(137)을 형성하고, 상기 제4듀얼 다마신 패턴(137)에 제4듀얼 다마신 금속 배선(148)을 형성한다.
도 3k 및 도 3l을 참조하면, 상기 크랙 스탑 영역(105)의 상기 절연막(110) 및 상기 제1 내지 제4층간 절연막(121, 123, 125, 127)을 식각하여 상기 크랙 스탑 영역(105)의 상기 반도체 기판(100)의 일부분을 노출시키는 개구부(150)를 형성한다. 상기 개구부(150)가 완전히 매립되도록 상기 제4층간 절연막(127)에 금속막(미도시)을 증착한 다음 CMP 하여 상기 반도체 기판(100)의 노출된 부분과 콘택되는 일체형의 크랙 스탑 구조물(160)을 형성한다. 상기 크랙 스탑 구조물(160)은 배리어 금속과 금속막을 포함할 수 있다. 상기 개구부(150)를 형성하기 위한 식각시 상기 반도체 기판(100)의 일부분도 함께 식각되어 상기 개구부(150)가 상기 제1 내지 제4층간 절연막(121, 123, 125, 127)과 상기 반도체 기판(100)에 걸쳐 형성될 수도 있다.
이어서, 도 2와 같이, 상기 제4듀얼 다마신 금속 배선(148)과 상기 크랙 스탑 구조물(160)상에 제1금속 패턴(171)과 제2금속 패턴(175)을 형성하고, 기판 전면에 걸쳐 산화막(181)과 질화막(185)으로 된 무기 패시베이션막과 유기 패시베이션막을 형성한다.
도 4는 본 발명의 다른 실시예에 따른 일체형 크랙 스탑 구조물을 구비하는 반도체 장치의 단면도를 도시한 것으로, 도 1a의 A-A 선에 따른 단면도이다. 도 4를 참조하면, 크랙 스탑 영역(105)의 절연막(110)에 메탈 콘택(116)이 형성되고, 상기 메탈 콘택(116)에 메탈 콘택 플러그(117)가 형성된다. 제1 내지 제4층간 절연막(121, 123, 125, 127)에 걸쳐 개구부(150)가 형성되고, 상기 개구부(150)에 일체형 크랙 스탑 구조물(160)이 형성된다. 상기 크랙 스탑 구조물(160)은 상기 메탈 콘택 플러그(117)와 콘택되어진다. 상기 크랙 스탑 구조물(160)을 제외한 다른 실시예의 반도체 장치의 구조는 도 2의 반도체 장치의 구조와 동일하다.
도 5a 내지 도 5g는 도 4의 본 발명의 일체형 크랙 스탑 구조물을 구비한 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 도 5a 및 도 5b를 참조하면, 활성 영역(101)과 크랙 스탑 영역(105)을 구비하는 반도체 기판(100)상에 절연막(110)을 형성한다. 상기 절연막(110)을 식각하여 상기 활성 영역(101)의 상기 반도체 기판의 일부분을 노출시키는 제1메탈 콘택(111)과 상기 크랙 스탑 영역(105)의 상기 반도체 기판의 일부분을 노출시키는 제2메탈 콘택(116)을 형성한다. 상기 제1메탈 콘택(111)내에 제1메탈 콘택 플러그(115)를 형성하고, 상기 제2메탈 콘 택(116)내에 제2메탈 콘택 플러그(117)를 형성한다.
도 5c 내지 도 5e를 참조하면, 도 3c 내지 도 3j에 도시된 바와 같은 듀얼 다마신 공정을 수행하여, 제1층간 절연막(121)의 제1듀얼 다마신 패턴(131)내에 제1듀얼 다마신 금속 배선(142), 제2층간 절연막(123)의 제2듀얼 다마신 패턴(133)에 제2듀얼 다마신 금속 배선(144), 제3층간 절연막(125)의 제3듀얼 다마신 패턴(135)에 제3듀얼 다마신 금속 배선(146) 및 제4층간 절연막(127)의 제4듀얼 다마신 패턴(137)에 제4듀얼 다마신 금속 배선(148)을 형성한다.
도 5f 및 도 5g를 참조하면, 상기 제1 내지 제4층간 절연막(121, 123, 125, 127)을 식각하여 상기 제2메탈 콘택 플러그(117)를 노출시키는 개구부(150)를 형성한다. 상기 개구부(150)가 매립되도록 상기 제4층간 절연막(127)상에 금속막(미도시)을 증착한 다음 CMP 하여 상기 개구부(150)내에 상기 제2메탈 콘택 플러그(117)와 콘택되는 크랙 스탑 영역(160)을 형성한다. 이후 공정은 일 실시예에서와 동일하다.
도 6a 및 도 6b는 본 발명의 또 다른 실시예에 따른 일체형 크랙 스탑 구조물을 구비하는 반도체 장치의 단면도로서, 도 1b의 B-B 선에 따른 단면도이다. 도 6a 및 도 6b의 반도체 장치는 도 2 및 도 4의 반도체 장치의 크랙 스탑 영역(105)에 형성되는 크랙 스탑 구조물에 한정하여 도시한 으로, 상기 크랙 스탑 구조물을 제외한 반도체 장치의 구조는 도 2 및 도 4의 반도체 장치와 동일한 구조를 가질 수 있다.
도 6a 및 도 6b를 참조하면, 크랙 스탑 영역(105)에는 개구부(151)가 배열되 고, 상기 개구부(151)에 일체형의 제1크랙 스탑 구조물(161)이 형성된다. 상기 제1크랙 스탑 구조물(161)은 Cu 막 또는 Ta/TaN 의 배리어 메탈 및 Cu 막을 구비할 수 있다. 상기 개구부(151)는 상기 절연막(110) 및 제1 내지 제4층간 절연막(121, 123, 125, 127)에 걸쳐 형성되어 상기 크랙 스탑 영역(105)의 반도체 기판(100)의 일부분을 노출시키고, 상기 크랙 스탑 구조물(161)이 상기 기판(100)의 노출된 부분과 콘택되어질 수 있다.
한편, 상기 크랙 스탑 영역(105)의 상기 절연막(110)에는 제2메탈 콘택(116)이 배열되고, 상기 제2메탈 콘택(116)내에 제2메탈 콘택 플러그(117)가 형성된다. 상기 개구부(151)는 상기 제1 내지 제4층간 절연막(121, 123, 125, 127)에 걸쳐 상기 제2메탈 콘택 플러그(117)를 노출시키도록 형성될 수 있다. 상기 개구부(151)에 제1크랙 스탑 구조물(161)이 형성되어 상기 제2메탈 콘택 플러그(117)와 콘택되어 질 수 있다.
상기 크랙 스탑 영역(105)의 상기 반도체 기판(100)에 상기 제1크랙 스탑 구조물(161)에 인접하여 제2크랙 스탑 구조물(163)이 더 배열된다. 상기 제2크랙 스탑 구조물(163)은 상기 기판(100)상에 순차 적층 배열되는 제5 내지 제8듀얼 다마신 금속 배선(143, 145, 147, 149)을 구비한다. 상기 제 제5 내지 제8듀얼 다마신 금속 배선(143, 145, 147, 149)은 Cu 막 또는 Ta/TaN 의 배리어 메탈 및 Cu 막을 구비할 수 있다. 상기 절연막(110)에는 제3메탈 콘택(113)이 배열되고 상기 제3메탈 콘택(113)에 제3메탈 콘택 플러그(114)가 배열된다. 상기 제2크랙 스탑 구조물(163)은 상기 제3메탈 콘택 플러그(114)와 콘택될 수 있다.
상기 제5듀얼 다마신 금속 배선(143)은 상기 제1층간 절연막(121)에 배열되는 제5비어(132a) 및 제5트렌치(132b)로 된 제5듀얼 다마신 패턴(132)에 형성되어 상기 제3메탈 플러그(114)와 콘택된다. 상기 제6듀얼 다마신 금속 배선(145)은 상기 제2층간 절연막(123)에 배열되는 제6비어(134a) 및 제6트렌치(134b)로 된 제6듀얼 다마신 패턴(134)에 형성되어, 상기 제5듀얼 다마신 금속 배선(143)과 콘택된다. 상기 제7듀얼 다마신 금속 배선(147)은 상기 제3층간 절연막(125)에 배열되는 제7비어(136a) 및 제7트렌치(136b)로 된 제7듀얼 다마신 패턴(136)에 형성되어, 상기 제6듀얼 다마신 금속 배선(143)과 콘택된다. 상기 제8듀얼 다마신 금속 배선(149)은 상기 제4층간 절연막(127)에 배열되는 제8비어(138a) 및 제8트렌치(138b)로 된 제8듀얼 다마신 패턴(138)에 형성되어, 상기 제7듀얼 다마신 금속 배선(147)과 콘택된다.
상기 제2크랙 스탑 구조물(163)은 상기 제1 내지 제4층간 절연막(121, 123, 125, 127) 각각의 상기 제5 내지 제8듀얼 다마신 패턴(132, 134, 136, 138)에 상기 제5 내지 제8듀얼 다마신 금속 배선(143, 145, 147, 149)이 분리되어 배열되는 분리형 구조를 갖는 것을 예시하였으나, 제1크랙 스탑 구조물(161)과 같이 일체형 구조를 가질 수도 있다. 상기 제2크랙 스탑 구조물(163)은 상기 활성 영역(101)의 외곽부를 둘러싸도록 배열되고, 상기 제1크랙 스탑 구조물(161)은 상기 제2크랙 스탑 구조물(163)의 외곽부에 배열되어 상기 활성 영역(101)을 이중으로 둘러싸도록 배열되므로, 크랙의 전달 및 수분의 침투 등을 보다 더 방지할 수 있다.
상기 제2 및 제3메탈 콘택(116, 113)과 제2 및 제3 메탈 콘택 플러그(117, 114)는 도 3b에서 상기 절연막(110)에 제1메탈 콘택(111)과 제1메탈 콘택 플러그(115)을 형성할 때 동시에 형성할 수 있다. 상기 제2크랙 스탑 구조물(163)은 도 2의 상기 활성 영역(101)에 상기 제1 내지 제4듀얼 다마신 금속 배선(142, 144, 146, 148)을 형성할 때 동시에 형성할 수 있다. 즉, 상기 제5 내지 제8듀얼 다마신 패턴(132, 134, 136, 138)은 도 3d, 도 3f, 도 3g, 도 3i에서 상기 제1 내지 제4층간 절연막(121, 123, 125, 127)에 제1 내지 제4듀얼 다마신 패턴(131, 133, 135, 137)을 형성할 때 동시에 형성할 수 있다. 상기 제5 내지 제8듀얼 다마신 금속 배선(143, 145, 147, 149)은 도 3e, 도 3f, 도 3g, 도 3j에서 상기 제1 내지 제4듀얼 다마신 패턴(131, 133, 135, 137)에 제1 내지 제4듀얼 다마신 금속 배선(142, 144, 146, 148)을 형성할 때 동시에 형성할 수 있다. 상기와 같이 상기 제2크랙 스탑 구조물(163)을 형성한 다음 도 3k 및 도 3l에서와 같이 상기 개구부(151)를 형성하고, 상기 개구부(151)에 제1크랙 스탑 구조물(161)을 형성할 수 있다.
도 7a 및 도 7b는 본 발명의 또 다른 실시예에 따른 일체형 크랙 스탑 구조물을 구비하는 반도체 장치의 단면도로서, 도 1b의 C-C 선에 따른 단면도이다. 도 7a 및 도 7b의 반도체 장치는 도 2 및 도 4의 반도체 장치의 크랙 스탑 영역(105)에 형성되는 크랙 스탑 구조물에 한정하여 도시한 으로, 상기 크랙 스탑 구조물을 제외한 반도체 장치의 구조는 도 2 및 도 4의 반도체 장치와 동일한 구조를 가질 수 있다.
도 7a 및 도 7b를 참조하면, 크랙 스탑 영역(105)에는 제1 내지 제3크랙 스탑 구조물들(161, 163, 165)이 배열된다. 상기 제1크랙 스탑 구조물(161)과 제2크 랙 스탑 구조물(163)의 구조 및 그 제조방법은 도 6a 및 도 6b와 동일하다. 상기 제3크랙 스탑 구조물(165)은 제1크랙 스탑 구조물(161)과 마찬가지로 일체형으로 개구부(155)에 형성된다. 상기 개구부(155)는 상기 절연막(110) 및 제1 내지 제4층간 절연막(121, 123, 125, 127)에 걸쳐 형성되어 상기 크랙 스탑 영역(105)의 반도체 기판(100)의 일부분을 노출시키고, 상기 제3크랙 스탑 구조물(165)이 상기 기판(100)의 노출된 부분과 콘택되어질 수 있다. 한편, 상기 크랙 스탑 영역(105)의 상기 절연막(110)에는 제4메탈 콘택(118)이 더 배열되고, 상기 제4메탈 콘택(118)내에 제4메탈 콘택 플러그(119)가 형성될 수 있다. 상기 개구부(155)는 상기 제1 내지 제4층간 절연막(121, 123, 125, 127)에 걸쳐 상기 제4메탈 콘택 플러그(119)를 노출시키도록 형성될 수 있다. 상기 제3크랙 스탑 구조물(165)은 상기 제4메탈 콘택 플러그(119)와 콘택될 수 있다.
상기 제3크랙 스탑 구조물(165)은 상기 활성 영역(101)의 외곽부를 둘러싸도록 상기 반도체 기판(100)상에 배열되고, 상기 제2크랙 스탑 구조물(163)은 상기 제3크랙 스탑 구조물(165)의 외곽부에 배열되어 상기 활성 영역(101)을 둘러싸도록 배열된다. 상기 제1크랙 스탑 구조물(161)은 상기 제2크랙 스탑 구조물(163)의 외곽부에 배열되어 상기 활성 영역(101)을 둘러싸도록 배열된다. 따라서, 상기 활성 영역(101)은 제1 내지 제3크랙 스탑 구조물(161, 163, 165)에 의해 삼중으로 둘러싸여 크랙의 전달 및 수분의 침투 등을 보다 더 방지할 수 있다.
상기 제3크랙 스탑 구조물(165)는 상기 제2크랙 스탑 구조물(163)과 같이 분리형 구조를 가질 수 있다. 상기 제2개구부(155)는 상기 제1개구부(151)를 형성할 때 동시에 형성되고, 상기 제3크랙 스탑 구조물(166)은 제1크랙 스탑 구조물(161)을 형성할 때 동시에 형성될 수 있다.
도 8a 및 도 8b는 본 발명의 또 다른 실시예에 따른 일체형 크랙 스탑 구조물을 구비하는 반도체 장치의 단면도로서, 도 1b의 C-C 선에 따른 단면도이다. 도 8a 및 도 8b의 반도체 장치는 도 2 및 도 4의 반도체 장치의 크랙 스탑 영역(105)에 형성되는 크랙 스탑 구조물에 한정하여 도시한 으로, 상기 크랙 스탑 구조물을 제외한 반도체 장치의 구조는 도 2 및 도 4의 반도체 장치와 동일한 구조를 가질 수 있다.
도 8a 및 도 8b를 참조하면, 크랙 스탑 영역(105)에는 도 7a 및 도 7b에서와 같이 제1 내지 제3크랙 스탑 구조물들(161, 163, 165)가 배열된다. 상기 제1 내지 제3크랙 스탑 구조물(161, 163, 165)의 구조 및 그 제조방법은 도 7a 및 도 7b와 동일하다. 상기 제1 내지 제3크랙 스탑 구조물(161, 163, 165)상에 제4 내지 제6크랙 스탑 구조물(162, 164, 166)이 배열된다.
상기 제4층간 절연막(127)상에 제5층간 절연막(129)이 형성된다. 듀얼 다마신 공정을 통해 상기 제5층간 절연막(129)에 제9 내지 제11듀얼 다마신 패턴(152, 154, 156)을 형성하고, 상기 제9 내지 제11듀얼 다마신 패턴(152, 154, 156)에 듀얼 다마신 금속 배선을 형성하여 제4 내지 제6 크랙 스탑 구조물(162, 164, 166)을 형성한다.
상기 제1 내지 제4층간 절연막(121, 123, 125, 127)은 3.0 이하의 저유전율의 절연막을 포함하고, 상기 제5층간 절연막(129)은 3.0 이상의 고 유전율의 절연 막을 포함할 수 있다. 상기 제5층간 절연막(129)이 고유전율의 절연막을 포함한 경우, 고유전율의 제5층간 절연막(129)에 형성되는 제4 및 제6크랙 스탑 구조물(162, 166)은 상기 제1 및 제3크랙 스탑 구조물(161, 163)과 분리형으로 형성할 수 있다. 상기 제4 내지 제6크랙 스탑 구조물(162, 164, 166)중 하나 또는 2개만 형성될 수도 있다.
상기 제3 및 제6크랙 스탑 구조물(165, 166)은 상기 활성 영역(101)의 외곽부를 둘러싸도록 상기 반도체 기판(100)상에 배열되고, 상기 제2 및 제5크랙 스탑 구조물(163, 164)은 상기 제3 및 제6크랙 스탑 구조물(165, 166)의 외곽부에 배열되어 상기 활성 영역(101)을 둘러싸도록 배열된다. 상기 제1 및 제4크랙 스탑 구조물(161, 162)은 상기 제2 및 제5크랙 스탑 구조물(163, 164)의 외곽부에 배열되어 상기 활성 영역(101)을 둘러싸도록 배열된다. 따라서, 상기 활성 영역(101)은 제1 내지 제6크랙 스탑 구조물(161-166)에 의해 삼중으로 둘러싸여 크랙의 전달 및 수분의 침투 등을 보다 더 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1a는 본 발명의 일 실시예에 따른 일체형 크랙 스탑 구조물을 구비하는 반도체 장치의 평면도이다.
도 1b는 본 발명의 다른 실시예에 따른 일체형 크랙 스탑 구조물을 구비하는 반도체 장치의 평면도이다.
도 1c는 본 발명의 다른 실시예에 따른 일체형 크랙 스탑 구조물을 구비하는 반도체 장치의 평면도이다.
도 2는 도 1a의 A-A 선에 따른 본 발명의 일체형 크랙 스탑 구조물을 구비한 반도체 장치의 단면도이다.
도 3a 내지 도 3l은 도 2의 본 발명의 일체형 크랙 스탑 구조물을 구비한 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 4는 도 1a의 A-A 선에 따른 본 발명의 일체형 크랙 스탑 구조물을 구비한 반도체 장치의 단면도이다.
도 5a 내지 도 5g는 도 4의 본 발명의 일체형 크랙 스탑 구조물을 구비한 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 6a 및 도 6b는 도 1b의 B-B 선에 따른 본 발명의 일체형 크랙 스탑 구조물을 구비한 반도체 장치의 단면도이다.
도 7a 및 도 7b는 도 1c의 C-C 선에 따른 본 발명의 일체형 크랙 스탑 구조 물을 구비한 반도체 장치의 단면도이다.
도 8a 및 도 8b는 도 1c의 C-C 선에 따른 본 발명의 일체형 크랙 스탑 구조물을 구비한 반도체 장치의 단면도이다.

Claims (24)

  1. 활성 영역 및 상기 활성 영역을 둘러싸는 크랙 스탑 영역을 구비하는 반도체 기판;
    상기 반도체 기판상에 순차 적층되되, 기판 표면에 대하여 수직하게 상기 활성 영역에 배열되어 상기 기판의 제1부분을 노출시키고 층간 절연막들 각각 형성되는 제1듀얼 다마신 패턴들과 상기 크랙 스탑 영역에 상기 배열되고 상기 층간 절연막들에 걸쳐 형성되어 상기 반도체 기판의 제2부분을 노출시키는 제1개구부를 구비하는 상기 층간 절연막들;
    상기 제1듀얼 다마신 패턴들내에 각각 형성되어 상기 기판 표면에 대하여 수직하게 배열되고, 상기 기판의 상기 노출된 제1부분과 콘택되는 제1듀얼 다마신 금속 배선들; 및
    상기 제1개구부내에 형성되어 상기 기판의 상기 노출된 제2부분과 콘택되는 일체형 제1크랙 스탑 구조물을 구비하고,
    상기 각 층간 절연막들중 적어도 하나는 하부 층간 절연막과 상부 층간 절연막을 포함하며,
    상기 제1듀얼 다마신 패턴들은 각각 상기 하부 층간 절연막에 배열된 비어; 및 상기 상부 층간 절연막에 배열된 트렌치를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 크랙 스탑 구조물은 상기 제1듀얼 다마신 금속 배선들과 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서, 상기 크랙 스탑 구조물과 상기 제1듀얼 다마신 금속 배선들은 Cu 막을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 층간 절연막들과 상기 반도체 기판사이에 형성되고, 상기 기판의 상기 노출된 제1부분상에 배열되고 상기 듀얼 다마신 금속 배선들중 최하부 듀얼 다마신 금속 배선과 콘택되는 제1메탈 콘택 플러그가 매립되는 제1메탈 콘택을 포함하며, 적어도 게이트 절연막을 포함하는 제1절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 제1개구부는 상기 제1절연막과 상기 층간 절연막들에 걸쳐 형성되어 상기 제1크랙 스탑 구조물이 상기 기판의 상기 노출된 제2부분과 직접 콘택되는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항에 있어서, 상기 제1절연막은 상기 기판의 상기 노출된 제2부분상에 배열되어 제2메탈 콘택 플러그가 매립된 제2메탈 콘택을 더 포함하며,
    상기 제1크랙 스탑 구조물이 상기 기판의 상기 노출된 제2부분과 상기 제2메탈 콘택 플러그를 통해 콘택되는 것을 특징으로 하는 반도체 장치.
  8. 제 5 항에 있어서, 상기 층간 절연막들중 최상부 층간 절연막상에 배열되고, 상기 크랙 스탑 영역내에 상기 제1크랙 스탑 구조물의 상면을 노출시키는 제2듀얼 다마신 패턴을 구비하는 제2절연막; 및
    상기 제2듀얼 다마신 패턴내에 배열되어 상기 제1크랙 스탑 구조물과 직접 콘택되는 제2크랙 스탑 구조물을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서, 상기 제2절연막은 고유전율의 층간 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
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  12. 제 5 항에 있어서, 상기 크랙 스탑영역에 상기 제1크랙 스탑 구조물의 내측 또는 외측으로부터 상기 제1크랙 스탑 구조물과 이격되어 상기 활성 영역을 둘러싸도록 배열되는 일체형의 제2크랙 스탑 구조물을 더 포함하는 것을 특징으로 하는 반도체 장치.
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