JP2000277465A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 チップサイズパッケージのサイズを大きくす
ることなくシールリングを形成する。 【解決手段】 ＩＣ回路形成部にプラグ３、４、５を
形成する際、ダイシングライン部１にも溝を形成し、こ
こにもＷを埋め込む。各層はそれぞれＣＭＰ法で平坦化
され、最終的には、点線で示す部分でフルカットされ
る。この被覆部から成る第２のシールリング１２は、層
間絶縁膜の界面をシールするので、湿気の通路を遮断で
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の絶縁膜から
成る層間絶縁膜を介して多層のメタル配線が形成される
半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】一般の半導体装置は、ウェハの状態で次
々と素子が作り込まれ、所定の機能を有したＩＣ回路が
形成される。平面的には、このＩＣ回路が形成されたＩ
Ｃ回路形成部がマトリックス状に配置され、このＩＣ回
路形成部を囲み格子状にダイシングライン部が設けら
れ、このダイシングライン部に沿ってダイシングされ、
個々の半導体装置（半導体チップ）に分離形成される。

【０００３】例えば、ダイシングされるものとして、特
開平９−６４０４９号公報が詳しい。図６は、ウェハス
ケール型のチップサイズパッケージ５０の概略を説明す
るものであり、まずウェハ５１の状態で、ＩＣ回路が作
られ、パッシベーション膜５２まで被覆されたウェハ５
１を用意する。そして、最上層のメタル電極５３（例え
ばボンディングパッド）を露出する開口部を形成し、こ
の開口部を介して再配線層５４を、例えばＣｕメッキで
形成する。

【０００４】この再配線層５４には、メタルポスト５５
が形成されると共に、全域には封止樹脂５６が全面に被
覆され、この封止樹脂５６から露出したメタルポスト５
５には、半田バンプや半田ボール５７が形成される。つ
まりここのＩＣチップと成る領域には、前記半田ボール
がバランス良く分散されて配置される必用があるため、
この再配線層がその数だけ採用され所定の位置に延在さ
れるように形成されている。また半田ボールと実装基板
との半田接続を実現するため、メタルポストの高さが調
整され、熱膨張係数差により発生する応力を吸収してい
る。

【０００５】この状態でダイシングライン部５８に沿っ
てダイシングされ、個々に分離されて半導体チップ５０
が完成する。

【０００６】しかしチップサイズパッケージは、実質表
面にのみ樹脂封止部が形成されるので、ダイシングによ
り発生する側壁にはこの樹脂は残らない。つまりこの側
壁には層間絶縁膜が露出し、層間絶縁膜はシリコン酸化
膜、ＴＥＯＳ膜、ＳＯＧ膜等の何層もの膜が積層されそ
の界面が露出しているため、この界面を介した耐湿性が
問題になる欠点があった。

【０００７】一方、このスクライブが原因で前記層間絶
縁膜にクラックが発生したり、また前述した界面からの
湿気の浸入を防止するために、図７に示す耐湿リング
（またはシールリング）が設けられるようになった。こ
れは、ＩＣ回路部６０を囲むように例えば一層目のプラ
グ６１が埋め込まれ、この上にはプラグをカバーする一
層目のメタル配線６２がやはりリング状に形成される。
仮に二層メタルで有れば、この構造が二段に構成されシ
ールリング６３として構成される。

【０００８】一方、ダイシングライン部６４の層間絶縁
膜６５、６６の端面に保護膜６７を設けたり、この保護
膜と一緒に、またはこの保護膜無しにパッシベーション
膜６８を被覆して、このパッシベーション膜を矢印の部
分でダイシングするものもある。

【０００９】

【発明が解決しようとする課題】しかしながら、シール
リング６３を採用すると、チップサイズが大きくなる問
題があった。また保護膜６７で覆ったり、パッシベーシ
ョン膜６８で覆う場合、層間絶縁膜６５や６６をダイシ
ング部６４の手前で取り除く工程が必用となる。つまり
層間絶縁膜６５、６６の段差６９が発生する。この保護
膜６７は、種類によりその厚さが薄くても良い場合、ま
た薄くしたい場合、ここに段差が大きく発生するため、
精度高くエッチングできず、角部等で保護膜が薄くなり
耐湿性の問題があった。

【００１０】

【課題を解決するための手段】本発明は前述の課題に鑑
みてなされ、先ず第１に、予定の半導体チップ周囲に形
成されるダイシングライン部にリング状に第１の溝を、
前記ダイシングライン部よりも内側に第２の溝を形成
し、前記第１の溝および前記第２の溝も含め全面に導電
材料を形成し、前記導電材料をＣＭＰ法で削除し、前記
第１の溝および第２の溝に導電材料を埋め込み、前記第
１の溝の側壁に前記導電材料が残存するように、前記第
１の溝に第３の溝を形成し、全面にパッシベーション膜
を被覆し、最終的に、前記第３の溝の側壁に前記パッシ
ベーション膜が残存するようにダイシングすることで解
決するものである。

【００１１】また前記解決手段に於いて、導電材料とし
て、ＷまたはＣｕを採用することで解決するものであ
る。

【００１２】更には、前記２つの解決手段に於いて、第
２の溝に埋め込まれた導電材料は、上層または下層の配
線とのコンタクト部とするか、またはシールリング一構
成とすることで解決するものである。

【００１３】このダイシングライン部には、湿気の浸入
経路である層間絶縁膜の界面があるが、この界面にプラ
グ材を被覆することにより、浸入経路を断つ事ができ
る。

【００１４】また全面にプラグ材を埋め込んだ後、ＣＭ
Ｐ法で平坦化しているので、側壁に精度の高いパターン
で被覆材を残すことができる。

【００１５】従ってシールリングを薄く形成でき、ＩＣ
チップに占める占有率を小さくすることができる。

【００１６】

【発明の実施の形態】以下、本発明の一実施の形態につ
いて説明する。本実施の形態は、以下ＭＯＳ型で説明す
るが、ＢＩＰ型、Ｂｉ−ＣＭＯＳ型でも実現可能であ
る。

【００１７】先ず図５を参照すれば、符号１は、ダイシ
ングライン部であり、図６のようにＩＣチップを囲んで
形成されている。また符号２は、第１のシールリングま
たは複数層の配線である。これは、配線として形成する
か、またはシールリングとして形成するかで、パターン
がリング状になるか、配線パターンとなるかの違いであ
り、製造方法は、同一工程で実現できるものである。

【００１８】またシールリングと配線とを別々に呼称す
ると複雑になるため、符号２は、メタル配線とよび、各
層のプラグ３、４、５とプラグの上に形成されるのでカ
バー配線６、７、８で構成されるものとして説明して行
く。

【００１９】本願は、少なくとも一層のメタル配線２が
形成され、このメタル配線の形成工程を共用してダイシ
ングライン部に薄い被覆部９を第２のシールリング１２
として精度高く形成するものである。また後述するが、
被覆部９、１０、１１を全て採用しても良いし、その中
の一個だけ採用しても良い。ここでは、全ての被覆部を
採用して説明していく。つまり三層メタル配線のＩＣと
して説明していく。

【００２０】また、この第２のシールリング３のみを採
用しても良いし、また第１のシールリング２と第２のシ
ールリング３を採用し、二重にしても良い。

【００２１】では、第１のシールリング２の具体的構造
を説明する。例えばＩＣ回路形成部は、通常のプロセス
により、半導体基板に拡散領域が形成され、ＴＲ、ダイ
オード、拡散抵抗等が作り込まれ、表面には絶縁膜が形
成されている。

【００２２】ＭＯＳ型では、ゲートが必用なことからゲ
ート絶縁膜１３が必用となるが、一般的には第１層目の
メタル配線の下には、第１層目の層間絶縁膜１４が形成
されている。また第２層目のメタル配線４、７の下層と
第１層目のメタル配線３、６との間には第２層目の層間
絶縁膜１５が形成されている。また第３層目のメタル配
線５、８と第２層目のメタル配線４、７との間には、第
３層目の層間絶縁膜１６が形成されている。

【００２３】図では、各層のプラグが下層のメタル配線
とコンタクトしているが、ＩＣ回路形成部に形成される
第２層、第３層目のプラグ４、５は、半導体基板１にダ
イレクトにコンタクトしても良い。

【００２４】更に、図では三層メタルで示してあるの
で、第３層目のメタル配線５、８の上にはパシベーショ
ン膜１７が被覆されている。但し、４層以上のメタル階
層では、最上層のメタル配線の上にパッシベーション膜
が形成され、その下のメタル配線間には層間絶縁膜が形
成されることになる。

【００２５】この各層間絶縁膜１４、１５、１６は、ダ
イシングライン部１の近傍でダイシングライン部と同様
に格子状に溝が形成され、ここに被覆部９、１０、１１
が形成される。

【００２６】この被覆部は、後述のように側壁に所定の
膜厚で付けることが可能であり、単独でシールリングと
して機能するものである。従って第１のシールリング２
を採用しなければ、チップサイズの縮小が実現できる。
ただし両者を使用して二重にしても良い。

【００２７】またここでは、プラグ材料として、ＷやＣ
ｕを用いている。またカバー配線は、Ａｌを主材料とし
たもので成っている。しかしプラグもカバー配線も一体
で良い。つまりＡｌを主材料として一体となったり、Ｃ
ｕを主材料として一体でも良い。

【００２８】詳しくは、溝にはバリアメタルとなる金属
がＴｉ、ＴｉＮの順で積層されている。Ｔｉが約３００
〜５００Å、ＴｉＮが約１０００〜２０００Åで被覆さ
れ、更に全面にＷが約８０００〜１５０００Åで被覆さ
れている。そしてこのＷがＣＭＰ法で削除されタングス
テンプラグが形成される。またカバー配線は、下からＴ
ｉＮが５００〜１０００Å、ＡｌＣｕが約３０００〜５
０００Å、Ｔｉが５００〜１０００Å程度が積層されて
形成され、図のようなパターンにエッチングされて形成
される。

【００２９】また第１層目の層間絶縁膜１４は、例えば
三層に成っている。、具体的には、表面にゲート絶縁膜
１３が形成された上に積層され、ＢＰＳＧ膜が約２００
０〜４０００Å、その上にＴＥＯＳ膜が約８０００〜１
００００Å程度で積層されている。ただしこの層間絶縁
膜１４は、一層の絶縁膜でも良いし、３層以上に積層さ
れても良い。また第２層目の層間絶縁膜１５は、下から
約２０００ÅのプラズマＴＥＯＳ膜、約２０００ÅのＳ
ＯＧ膜、約５００〜１０００ÅのプラズマＴＥＯＳ膜、
約２０００ÅのＳＯＧ膜および約２０００〜３０００Å
のプラズマＴＥＯＳ膜が積層されている。ここでも絶縁
膜の総数は限定されるものではない。

【００３０】更に３層目の層間絶縁膜も、第１層目や第
２層目のように複数の絶縁膜から構成されている。ここ
では具体的説明は省略する。

【００３１】本発明の特徴は、まず第２のシールリング
１２を設け、耐湿性を向上させた点にある。各層間絶縁
膜１４、１５、１６は、前述したように複数の絶縁膜が
積層され、その界面が前記端部から延在されている。し
かしダイシング部の側壁（図では一点鎖線または点線で
示す部分）には被覆部が設けられているので、ダイシン
グ側壁から湿気が浸入しても、ここで止めることができ
る。

【００３２】また被覆部は、後述の方法を採用するた
め、各層間に１つづつ形成されるが、図８のように２層
目の層間絶縁膜１５から半導体基板まで１つの被覆材
（第２層目のプラグ材と同一材料）４０で形成されても
良い。また図１０のように３層目の層間絶縁膜１６から
半導体基板まで１つの被覆材（第３層目のプラグ材と同
一材料）４１で形成されても良い。両者共に、被覆部と
被覆部の界面を減らせる。

【００３３】では具体的にその製造方法を説明する。

【００３４】半導体ウェハ３０にはマトリックス状にＩ
Ｃ回路形成部が形成され、このＩＣ回路形成部を囲むよ
うにダイシングライン部１が予定される。そしてＩＣ回
路形成部とダイシングライン部１との間には、必用によ
っては第１のシールリング２が設けられる。

【００３５】符号１４は、第１層目のメタル配線３、６
の下層に形成される第１の層間絶縁膜である。この第１
の層間絶縁膜１４は、表面にゲート絶縁膜１３が形成さ
れた上に積層され、ＢＰＳＧ膜が約３０００Å、その上
にＴＥＯＳ膜が約８０００〜１００００Å程度で積層さ
れている。

【００３６】続いてこの第１の層間絶縁膜１４には、半
導体基板が露出する第１の溝３１および第２の溝３２が
が形成され、ここにはＷが埋め込まれる。第１の溝３１
は、ダイシングライン部に格子状に位置し、削られる幅
よりも若干広めになっている。第２の溝は、第１層目の
プラグ３となる部分である。

【００３７】ここでＷは、例えばＣＶＤでウェハ全面に
形成され、これをＣＭＰ法で研磨してゆく。ＣＭＰ法
は、Chemical Mechanical Polishingの略であり、化学
的反応と機械的切削の両者が混在してウェハ全域をフラ
ットにする技術である。

【００３８】スラリーは、研磨剤としてアルミナ、また
はシリカと水が一緒に混練して所定の粘度（濃度）にな
り、更に硫酸銅または過塩素酸銅の酸化剤が含まれてい
る。

【００３９】これは既に公知であり、例えば特開平７−
２８８２４４号公報が詳しい。

【００４０】そしてステージに研磨パッドが敷かれた回
転研磨機が用意され、ここに前記スラリーが所定の流量
で流される。また、ウェハホルダーにはウェハが装着さ
れ、ウェハの回転とステージの回転により、ウェハが研
磨パッドでこすられ、同時にスラリーで削られる。しか
も薬品により科学的研磨も実現される。

【００４１】従って第１の層間絶縁膜及びプラグ材が削
られ、ウェハ全域がフラットになる。

【００４２】詳しくは、第１の溝３１、第２の溝３２も
含めて全面にバリアメタルとなる金属がＴｉ、ＴｉＮの
順で積層されている。Ｔｉが約３００〜５００Å、Ｔｉ
Ｎが約１０００〜２０００Åで被覆され、更に全面にＷ
が約８０００Å〜１５０００Åに被覆されている。そし
てこのＷがＣＭＰ法で削られる。（以上図１参照）続い
て、第１のカバー配線６は、下からＴｉＮが５００〜１
０００Å、ＡｌＣｕが約３０００〜５０００Å、ＴｉＮ
が５００〜１０００Å程度が積層されて形成され、所定
のパターンにエッチングされて形成される。

【００４３】ここで第１のタングステンプラグ３は、Ｉ
Ｃ回路形成部では、トランジスタのソース領域やドレイ
ン領域とコンタクトし、また第１のカバー配線は、メタ
ル配線として同時に形成される。

【００４４】続いて、ウェハ３０全面に第２層目の層間
絶縁膜１５が被覆される。

【００４５】ここで第２層目の層間絶縁膜７は、下から
約２０００ÅのプラズマＴＥＯＳ膜、約２０００ÅのＳ
ＯＧ膜、約５００〜１０００ÅのプラズマＴＥＯＳ膜、
約２０００ÅのＳＯＧ膜および約２０００〜３０００Å
のプラズマＴＥＯＳ膜が積層されている。

【００４６】そして、第１の溝に埋め込まれたＷが露出
する第３の溝３３、第１層目のカバー配線６が露出する
第４の溝３４が同時に形成される。

【００４７】続いて、第３の溝３３、第４の溝３４も含
めウェハ全域にタングステンが被覆され、その後ＣＭＰ
法で削られる。

【００４８】ここでは、まず第３および第４の溝３４も
含めウェハ全面に、下から約３００〜５００ÅのＴｉ、
約１０００〜２０００ÅのＴｉＮから成るバリアメタル
がスパッタリングで形成され、この上に約８０００〜１
５０００ÅのＷが例えばＣＶＤ法により被覆される。

【００４９】続いて、前記Ｗを前記ＣＭＰ法で研磨し、
第２のタングステンプラグ４を形成すると共に、第３の
溝にＷを埋め込む。ここでもＣＭＰ法ウェハが削られる
のでその表面はフラットになる。（以上図２参照） 更に、図１や図２の工程と同様に、第３層目の層間絶縁
膜１６を形成し、続いて第３の溝に埋め込まれたＷが露
出する第５の溝３５、第２層目のカバー配線６が露出す
る第６の溝３６を形成し、ウェハ全面にＷを形成し、Ｃ
ＭＰ法で研磨する。（以上図３参照） 続いて第３層目のカバー配線８を第２のカバー配線と同
様に形成し、ダイシングライン部１が露出するホトレジ
ストＰＲを形成する。

【００５０】本発明は、ＣＭＰ法を採用することで、エ
ッチング精度を高められることがポイントである。つま
りこのホトレジストＰＲは、図５の被覆部９、１０、１
１のパターニングに使用され、ＣＭＰ法でダイシングラ
イン部も実質フラットにできるため、このホトリソグラ
フィ精度を向上させることができる。従って層間絶縁膜
の側壁に被覆する膜厚を薄くでき、シールリングの占め
る比率を小さくでき、チップサイズ増大を防止できる。
（以上図４参照） 続いて、全面にパッシベーション膜１７を形成すること
で、前記被覆部９、１０、１１を覆い、その後、点線ま
たは一点鎖線の所でダイシングして個々に分離し、例え
ばリードフレームに実装する。

【００５１】またウェハスケール型チップサイズパッケ
ージでは、図６で説明したように、パッシベーション膜
１７（符号５２に相当）の上には、樹脂５２が塗布さ
れ、最上層のカバー配線８（５３に相当）が露出され、
この開口部も含めＣｕの再配線層５４が形成される。ま
たこのＣｕの再配線層５４の端部にはメッキでメタルポ
スト５５が形成され、全面を樹脂５６で封止する。そし
て樹脂５６から露出したメタルポスト５５に半田ボール
５７が形成される。

【００５２】この樹脂５６が封止される際、ダイシング
部１にも形成され、ここにも樹脂５６が埋め込まれる。

【００５３】そして最後に、点線で示すフルカットライ
ンに沿ってダイシングされ、個々に分離される。

【００５４】この場合、ダイシングライン部の側面は、
被覆部、パッシベーション膜および樹脂でカバーされる
ことになる。

【００５５】最近では、ＣＳＰ（チップサイズパッケー
ジ）が開発され、市場にも出始めている。これらは、樹
脂量が極端に少なく、耐湿性の向上が非常に重要なテー
マとなる。

【００５６】特にウェハ型ＣＳＰは、ウェハ状態でＩＣ
が作り込まれパッシベーション膜が被覆された後、全面
に封止樹脂を載せ、その後、ダイシングして個々のチッ
プに分離するため、チップの側壁には、前述した層間絶
縁膜の界面が露出される。従ってシールリングは、非常
に重要な位置づけになる。本発明の構成を採用すれば、
被覆部のみでシールが可能となるばかりか、何重ものシ
ールが可能となり、チップの耐湿劣化を防止できるメリ
ットを有する。

【００５７】最後に図１０の構造についてその製造方法
を簡単に説明する。図１から図４までは、ダイシングラ
イン部１に対応する溝は一切形成せず、図９のように第
６の溝３６を形成する際に同時に、第３層の層間絶縁膜
から半導体基板まで到達する溝４３を形成する。そし
て、第３層目のプラグ材を被覆するとき、溝が完全に埋
まるようにＷを被覆すれば、ホトレジストＰＲでエッチ
ングして図１０のように、段差部を一体の材料で被覆で
きる。

【００５８】この場合、図５では、被覆材同士が当接す
る界面が存在するに対して、図１０では存在しない。従
って更に耐湿性は向上する。

【００５９】

【発明の効果】以上の説明から明らかなように、ダイシ
ングライン部には、湿気の浸入経路である層間絶縁膜の
界面があるが、この界面にプラグ材から成る被覆部を形
成することで浸入経路を断つ事ができる。

【００６０】また被覆は、全面にプラグ材を埋め込んだ
後、ＣＭＰ法で平坦化しているので、側壁には、その膜
厚の薄い精度の高いパターンで被覆材を残すことができ
る。

【００６１】従ってチップサイズの増大を招くことのな
いシールリング実現できる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法を説明する断面
図である。

【図２】本発明の半導体装置の製造方法を説明する断面
図である。

【図３】本発明の半導体装置の製造方法を説明する断面
図である。

【図４】本発明の半導体装置の製造方法を説明する断面
図である。

【図５】本発明の半導体装置の製造方法を説明する断面
図である。

【図６】チップサイズパッケージを説明する断面図であ
る。

【図７】従来のシールリングを説明する断面図である。

【図８】本発明の半導体装置の製造方法を説明する断面
図である。

【図９】本発明の半導体装置の製造方法を説明する断面
図である。

【図１０】本発明の半導体装置の製造方法を説明する断
面図である。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH09 JJ11 JJ18 JJ19 JJ33 KK09 KK18 KK33 MM08 NN06 NN07 PP15 QQ37 QQ48 RR04 RR09 RR15 SS04 SS15 TT02 VV00 XX18

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体ウェハまたは半導体ウェハ上に形
   成された半導体素子上に絶縁膜を形成し、 予定の半導体チップ周囲に形成されるダイシングライン
   部にリング状に第１の溝を、前記ダイシングライン部よ
   りも内側に第２の溝を形成し、 前記第１の溝および前記第２の溝も含め全面に導電材料
   を形成し、前記導電材料をＣＭＰ法で削除し、前記第１
   の溝および第２の溝に導電材料を埋め込み、 前記第１の溝の側壁に前記導電材料が残存するように、
   前記第１の溝に第３の溝を形成し、 全面にパッシベーション膜を被覆し、 最終的に、前記第３の溝の側壁に前記パッシベーション
   膜が残存するようにダイシングすることを特徴とした半
   導体装置の製造方法。
2. 【請求項２】 前記導電材料は、ＷまたはＣｕより成る
   請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 前記第２の溝に埋め込まれた導電材料
   は、上層または下層の配線とのコンタクト部となるか、
   またはシールリング一構成となる請求項１または請求項
   ２に記載の半導体装置の製造方法。
4. 【請求項４】 半導体ウェハまたは半導体ウェハ上に形
   成された半導体素子上に第１の絶縁膜を形成し、 予定の半導体チップ周囲に形成されるダイシングライン
   部にリング状に第１の溝を、このダイシングライン部よ
   り内側に第２の溝を形成し、 前記第１の溝および前記第２の溝も含め全面に第１の導
   電材料を形成し、前記第１の導電材料をＣＭＰ法で削除
   し、前記第１の溝および第２の溝に前記第１の導電材料
   を埋め込み、 前記第２の溝に埋め込まれた前記第１の導電材料とコン
   タクトする第１のメタル配線を形成し、 前記半導体ウェハ全面に第２の絶縁膜を形成し、前記第
   １のメタル配線が露出する第３の溝を形成すると同時
   に、前記第１の溝の前記第１の導電材料が露出するよう
   に第４の溝を形成し、 前記第３の溝および前記第４の溝も含め全面に第２の導
   電材料を形成し、前記第２の導電材料をＣＭＰ法で削除
   し、前記第３の溝および前記第４の溝に前記第２の導電
   材料を埋め込み、 更にメタル配線が三層以上であれば、前記工程を繰り返
   し、 最終的には、前記ダイシングライン部に形成された第２
   の溝、前記第４の溝の側壁に前記導電材料が残存するよ
   うにダイシングすることを特徴とした半導体装置の製造
   方法。