WO2004047163A1 - 半導体装置 - Google Patents

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WO2004047163A1
WO2004047163A1 PCT/JP2003/014513 JP0314513W WO2004047163A1 WO 2004047163 A1 WO2004047163 A1 WO 2004047163A1 JP 0314513 W JP0314513 W JP 0314513W WO 2004047163 A1 WO2004047163 A1 WO 2004047163A1
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WO
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semiconductor device
film
pattern
interlayer film
lsi chip
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PCT/JP2003/014513
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Itaru Tamura
Katsuya Murakami
Naoto Takebe
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Kabushiki Kaisha Toshiba
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Definitions

  • the present invention relates to a semiconductor device including a low dielectric constant (1 ow — k) film having a dielectric constant of k ⁇ 3.0.
  • LSI LargeScaleIntgegrattedccircuiit
  • a method of manufacturing an LSI chip 10 using a low-k film as an interlayer film and using two-layer Cu damascene wiring will be described.
  • a first interlayer film 12 is deposited on a silicon (Si) substrate 11.
  • a first wiring layer 21a is formed on the surface through a predetermined damascene wiring process.
  • a stopper material for example, a SiCN film
  • a second interlayer film are formed on the first interlayer film 12 including the surface of the first wiring layer 21a.
  • a 1 ow _ k film for example, a SiOC film
  • a contact via 21 b connected to the first wiring layer 21 a is formed on the 1 ow-k film 14 and the stopper material 13.
  • a second wiring layer 21 c connected to the via 21 b is formed on the surface of the 1 ow-k film 14 through a predetermined damascene wiring process.
  • the two-layer damascene wiring structure two-layer Cu (Damascene wiring) 2 1 is completed.
  • a stopper material 15 and a passivation film 16 are sequentially deposited.
  • LSI chip 10 is assembled on the wafer 1 as shown in FIG. 13, for example.
  • the wafer 1 is diced along the cutting line (the dashed line in the drawing) along the dicing section 2c .
  • the wafer 1 is manufactured as described above.
  • LSI chip 10 is separated for each chip.
  • the end of the LSI chip 10 receives the damage 30 due to the dicing as shown in FIG. 14, for example.
  • the LSI chips 10 separated in chip units are individually packaged, for example, as shown in FIG. That is, the LSI chip 10 is mounted on the mounting substrate 101 by using the mounting material 103. Then, each electrode pad of the LSI chip 10 is individually connected to the bump electrode 102 on the mounting board 101 by a bonding wire 104. Thereafter, the periphery of the LSI chip 10 is sealed with a sealing resin 105. At this time, the sealing resin 105 undergoes curing shrinkage.
  • the 1 ow-k film 14 has a low film density. For this reason, the 1 ow-k film 14 has low adhesion strength to the lower stopper material 13. As a result, for example, as shown in FIG. 16A, in the LSI chip 10, when the sealing resin 105 hardens and contracts, the 1 ow-k film 14 peels (interlayer film peeling). 40 tends to occur. This The interlayer film peeling 40 is mainly caused by the part of the 1 ow-k film 14 and the stopper material 13 starting from the part of the edge of the LSI chip 10 that has been damaged by dicing 30. Occurs at the interface.
  • interlayer peeling 40 occurs selectively from a part of the corner of LSI chip 10 as shown in FIG. 16B, for example.
  • the generated interlayer film peeling 40 disconnects the wiring structure 21 inside the LSI chip 10. This leads to wiring defects and lowers the yield of the LSI chip 10.
  • LSI failure may occur in the future. That is, in the subsequent use of the LSI chip 10, stress is applied to the LSI chip 10 due to, for example, a temperature difference caused by turning on and off the power supply. Then, the interlayer film peeling 40 proceeds due to the stress. This results in LSI failure.
  • a 1 ow-k film as the interlayer film in the past, separation of the interlayer film from the interface of the 1 ow-k film, especially from the corner of the chip, has occurred. There was a problem that it was easy to do.
  • the present invention provides a semiconductor device capable of suppressing interlayer film peeling due to weak adhesion strength of a 1 ow_k film and damage at the time of dicing, and preventing LSI failure due to interlayer film peeling. It is intended for this purpose.
  • a semiconductor device using a low dielectric constant film having a dielectric constant of k ⁇ 3.0 as an interlayer film the semiconductor device including a suppression mechanism for suppressing a film peeling failure of the interlayer film.
  • FIGS. 1A to 1E are configuration diagrams showing an example of an LSI chip according to the first embodiment of the present invention.
  • FIGS. 2A to 2E are plan views illustrating an example of a reinforcing pattern in an LSI chip according to a second embodiment of the present invention.
  • 3A to 3E are plan views showing still another example of the intensification pattern in the LSI chip according to the second embodiment of the present invention.
  • FIG. 4 shows a case where the reinforcing pattern according to the first embodiment is combined with the reinforcing pattern according to the second embodiment.
  • FIG. 3 is a plan view of an LSI chip, showing an example.
  • 5A to 5D are configuration diagrams illustrating an example of an LSI chip according to the third embodiment of the present invention.
  • 6A to 6E are plan views showing an example of a reinforcing pattern in an LSI chip according to a fourth embodiment of the present invention.
  • FIG. 7A to 7C are plan views showing still another example of the reinforcing pattern in the LSI chip according to the fourth embodiment of the present invention.
  • FIG. 8 is a plan view of an LSI chip showing an example in which a reinforcing pattern according to the first embodiment and a reinforcing pattern according to the fourth embodiment are combined.
  • FIG. 9 is a plan view of an LSI chip showing an example of a case where a reinforcing pattern according to the third embodiment and a reinforcing pattern according to the fourth embodiment are combined.
  • FIGS. 10A to 10D are configuration diagrams illustrating an example of an LSI chip according to a fifth embodiment of the present invention.
  • FIGS. 11A to 11C are configuration diagrams illustrating an example of an LSI chip according to a sixth embodiment of the present invention.
  • FIG. 12 is a cross-sectional view of an LSI chip shown to explain a conventional technique and its problems.
  • FIG. 13 is a plan view showing the wafer before the LSI chip is cut out by dicing.
  • FIG. 14 is a cross-sectional view of an LSI chip shown for explaining the damage given by dicing.
  • FIG. 15 is a cross-sectional view showing an example of packaging of an LSI chip.
  • Figures 16A and 16B are configuration diagrams of the LSI chip shown to explain the interlayer peeling failure.
  • FIG. 1A to 1E show a configuration example of an LSI chip according to a first embodiment of the present invention.
  • the present invention is applied to an LSI chip (for example, see FIG. 12) having a two-layer Cu damascene wiring employing a 1 ow-k film as an interlayer film.
  • the LSI chip 10 is provided with an augmentation pattern 20 as a suppression mechanism for stopping the progress of interlayer film peeling at the outer peripheral portion.
  • the reinforcing pattern 20 is composed of a plurality of (three in this example) dummy wiring patterns.
  • the wiring pattern of each dummy is formed to have a two-layer damascene wiring structure, for example, as shown in FIG. 1C. More specifically, each dummy wiring pattern is composed of first and second Cu layers 20a and 20c, and the first and second Cu layers 20a and 20c. It is formed by vias 20b that connect each other.
  • Fig. 1D shows the side surface of the intensification pattern 20 (cross section along the line Id-Id in Fig. 1C).
  • a method of manufacturing the LSI chip 10 ′ including the reinforcing pattern 20 First, a first interlayer film 12 is deposited on the Si substrate 11. Then, a first wiring layer 21a and a first Cu layer 20a made of Cu are formed on the surface through a predetermined damascene wiring process. Next, on the first interlayer film 12 including the surface of the first wiring layer 21a and the surface of the first Cu layer 20a, a stopper material (for example, S i CN film) 13 is deposited. Next Ide, thereon, 1 o W of the second interlayer film - k film (.
  • the material 13 includes a contact via 21 b connected to the first wiring layer 21 a, and a first via 21 b. Eleven layers 20 & Contact vias 2 Ob are connected to each other. Then, through a predetermined damascene wiring process, a second wiring layer 21c and a second Cu layer 20c connected to the vias 21b and 2Ob, respectively, are formed.
  • a two-layer damascene wiring structure composed of Cu force (two-layer Cu damascene wiring) 21 and a reinforcement pattern 20 having substantially the same structure as the above wiring structure 21 are simultaneously completed.
  • a reinforcing pattern 20 which partially eliminates the interface of the 1 ow-k film 14 is arranged so as to surround the outer periphery of the LSI chip 10 ′.
  • a stopper material 15 and a passivation film 16 are sequentially deposited.
  • the LSI chip 10 ′ manufactured as described above has a film density of 1 ow-k film 14 due to the reinforcing pattern 20 on the outer peripheral portion. Is low due to the low adhesive strength to the stopper material 13 (or the stopper material 15), and the interlayer film peeling due to damage 30 caused by dicing 4 Very strong against 0. As a result, even if the end of the LSI chip 10 ′
  • the reinforcing pattern 20 has a two-layer Cu damascene wiring structure, and can be formed simultaneously with the wiring structure 21 by the same process. Therefore, it can be easily realized without adding a process or complicated control.
  • the reinforcing pattern 20 need not necessarily be formed to have a two-layer Cu damascene wiring structure.
  • the coercive pattern 20 can be formed using a wiring material other than Cu.
  • FIGS. 2A to 2E and FIGS. 3A to 3E show configuration examples of an LSI chip according to the second embodiment of the present invention.
  • the corners of the chip serve as suppression mechanisms.
  • the case where the reinforcement pattern (wiring pattern) 50 of the above is arranged will be described.
  • a reinforcing pattern 50 for stopping the progress of interlayer film peeling is provided at each corner.
  • the reinforcing pattern 50 is arranged so as to partially eliminate the interface of the low-k film at each corner of the LSI chip 10a.
  • various dummy wiring patterns 50a and 50b as shown in FIGS. 2B to 2E and 3A to 3D, for example, are used.
  • 50c, 50d, 50e, 5Of, 50g, and 50h can be used.
  • Various dummy arrangement / wire patterns 50 a, 50 b, 50 c, 50 d, 50 e, 5 O f, 50 g, 50 h are, for example, in the case of the first embodiment. Similarly, both have a two-layer damascene wiring structure made of Cu.
  • Such a reinforcing pattern 50 is arranged at each corner of the LSI chip 10a where the interlayer film is liable to peel off. As a result, the same effect as that of the LSI chip 10 'shown in the above-described first embodiment can be expected. That is, as shown in FIG. 3E, the reinforcement pattern 50 can prevent the interlayer film peeling 40 from proceeding. Therefore, not only at the time of assembly but also after the assembly process, LSI failures such as disconnection of the wiring structure inside the LSI chip 10a as the interlayer film peeling 40 progresses can be prevented. It can be prevented.
  • the reinforcing pattern 50 when configured to have a two-layer Cu damascene wiring structure, LSIs can be added without requiring additional processes and complicated control. Chip 10a can be easily realized.
  • the reinforcing pattern 50 need not necessarily be formed to have a two-layer Cu damascene wiring structure. Further, the reinforcement pattern 50 can be formed using a wiring material other than Cu.
  • the reinforcing pattern 50 of the second embodiment can be used in combination with the reinforcing pattern 20 of the above-described first embodiment.
  • the LSI chip 10b is provided with a reinforcement pattern 50 of the second embodiment and a reinforcement pattern 20 of the first embodiment. According to such a configuration, the reinforcing patterns 20 and 50 can more reliably prevent the interlayer film peeling from progressing.
  • 5A to 5D show a configuration example of an LSI chip according to a third embodiment of the present invention.
  • a suppression mechanism is provided on the outer periphery of the chip. The following describes a case in which the reinforcing pattern (open pattern) 60 is provided.
  • this LSI chip 10 As shown in FIG. 5A and FIG. 5B, this LSI chip 10.
  • a reinforcing pattern 60 for stopping the progress of interlayer film peeling is provided on the outer periphery.
  • the reinforcing pattern 60 is formed of at least the first interlayer film 12. Is formed by a groove having a depth reaching. That is, the above-mentioned reinforcing pattern 60 is formed by partially removing the interface between 1 ow-k fl and the stopper material 13 by etching or laser. In this way, the reinforcing pattern consisting of an opening pattern formed so as to partially surround the outer peripheral portion of the LSI chip 10c so as to eliminate the 1 ow-k film 14 is formed. 60 is placed.
  • the reinforcing pattern 60 makes it possible to physically separate the end of the LSI chip 10c from the internal wiring structure 21.
  • the reinforcing pattern 60 makes it possible to physically separate the end of the LSI chip 10c from the internal wiring structure 21.
  • FIG. 5C and FIG. 5D for example, even if interlayer film peeling 40 due to damage 30 due to dicing occurs, from film peeling 4 0 proceeds more, c therefore and this made possible to prevent the reinforcing pattern 6 0, not only during assembly, even Oite after the assembly process, and the progress of the interlayer film peeling 4 0 As a result, it is possible to prevent an LSI failure such as a disconnection of the wiring structure 21 inside the LSI chip 10c.
  • FIGS. 6A to 6E and FIGS. 7A to 7C show configuration examples of an LSI chip according to the fourth embodiment of the present invention.
  • the corners of the chip serve as suppression mechanisms.
  • the case where the reinforcing pattern (opening pattern) 70 is arranged to be arranged will be described.
  • a reinforcing pattern 70 for stopping the progress of interlayer film peeling is provided at each corner.
  • the reinforcing pattern 70 is constituted by a groove having a depth at least reaching the first interlayer film 12, as shown in FIG. 5C, for example.
  • various open ends as shown in, for example, FIGS. 6B to 6E and FIGS. 7A and 7B, respectively.
  • the turns 70a, 70b, 70c, 70d, 70e, and 70 ⁇ can be used.
  • the various opening patterns 70 a, 70 b, 70 c, 70 d, 70 e, and 70 f are all the same as in the case of the third embodiment described above, for example.
  • -Such a reinforcing pattern 70 is arranged at each corner of the LSI chip 10d, in particular, where the interlayer film peels off.
  • the reinforcement pattern 70 can prevent the interlayer film peeling 40 from further progressing. Therefore, not only at the time of assembly but also after the assembly process, LSI failures such as disconnection of the wiring structure inside the LSI chip 10d as the interlayer film peels off 40 can be prevented beforehand. You can do it.
  • the reinforcing pattern 70 of the fourth embodiment can be used in combination with the reinforcing pattern 20 of the above-described first embodiment.
  • the LSI chip 10e is provided with a reinforcing pattern 70 of the fourth embodiment and a reinforcing pattern 20 of the first embodiment. According to such a configuration, the reinforcing patterns 20 and 70 can more reliably prevent the peeling of the interlayer film from proceeding.
  • the reinforcing pattern 70 of the fourth embodiment can be used in combination with the reinforcing pattern 60 of the above-described third embodiment.
  • a reinforcement pattern 70 of the fourth embodiment and a reinforcement pattern 60 of the third embodiment are provided on the LSI chip 10f. Even with such a configuration, the reinforcing patterns 60 and 70 can reliably prevent the interlayer film from peeling off.
  • FIGS. 10A to 10D show a configuration example of an LSI chip according to a fifth embodiment of the present invention.
  • the periphery of the chip (the die of The following describes a case in which a reinforcing pattern (wiring pattern) 80 as a suppression mechanism is disposed in the singing part).
  • a reinforcing pattern 80 for suppressing occurrence of peeling of an interlayer film is provided in a dicing portion 2 of an aerial 1, which is a peripheral portion of the LSI chip 10.
  • the reinforcing pattern 80 is provided so as to at least partially eliminate the interface of the 1 ow-k film 14. u is composed of a single wiring pattern.
  • Such a reinforcing pattern 80 is arranged in the dicing section 2 of the wafer 1 which is particularly susceptible to the damage 30 during dicing.
  • substantially the same effects as in the first to fourth embodiments can be expected. That is, as shown in FIG. 10C, it is possible to absorb the damage 30 at the time of dicing by the capturing pattern 80. In other words, damage 30 due to dicing can be prevented from being directly applied to the interface of the low-k film 14. As a result, it is possible to suppress occurrence of interlayer film peeling 40. Therefore, not only at the time of assembly, but also at the assembly process and thereafter, it is possible to solve the problem that the wiring structure 21 inside the LSI chip 10 is disconnected due to the occurrence of interlayer film peeling 40. It is.
  • the reinforcing pattern 80 is not limited to the case where the reinforcing pattern 80 is constituted by one wiring pattern.
  • the same effect can be obtained when a reinforcing pattern 80a composed of a plurality of (three in this example) wiring patterns is used.
  • the LSI chip 10 can be easily manufactured without requiring additional processes or troublesome control.
  • the reinforcing patterns 80 and 80a are the same as those in the first embodiment. As shown, it may be formed having a two-layer damascene wiring structure. Also, the reinforcing turns 0 80 and 80a can be formed using a wiring material other than Cu.
  • FIGS. 11A to 11C show a configuration example of an LSI chip according to a sixth embodiment of the present invention.
  • an LSI chip that employs a 1 ow_k film as an interlayer film and has two layers of Cu damascene wiring (see, for example, Fig. 12)
  • the peripheral portion of the chip (Each dicing)
  • a description will be given of a case in which a reinforcing pattern (opening pattern) 90 as a suppression mechanism is disposed in the first part.
  • a reinforcing pattern 90 for suppressing the occurrence of interlayer film peeling is provided around the dicing portion 2 of the wafer 1, which is the periphery thereof. Have been.
  • the reinforcing pattern 90 at least partially eliminates the interface of at least the 1 ow-k film 14 by, for example, etching or laser as shown in FIG. 11B. It is constituted by one groove thus formed.
  • Such a reinforcing pattern 90 is arranged in the dicing section 2 of the wafer 1 which is particularly susceptible to damage 30 during dicing. Thereby, substantially the same effects as those of the above-described first to fifth embodiments can be expected. That is, as shown in FIG. 11C, the reinforcing pattern 90 can prevent the damage 30 due to dicing from being directly applied to the interface of the low_k film 14. It will be. As a result, the occurrence of interlayer film peeling is suppressed. Can be controlled. Therefore, not only at the time of assembling but also after the assembling process, it is possible to solve the problem that the wiring structure 21 inside the LSI chip 10 is disconnected due to the peeling of the interlayer film.
  • the capturing pattern 90 is not limited to the case where it is constituted by one opening pattern (groove).
  • a similar effect can be obtained when a plurality of opening patterns are used.
  • the invention of the present application is not limited to the above (each) embodiment, and can be variously modified in an implementation stage without departing from the gist of the invention.
  • the (each) embodiment includes inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent requirements. For example, even if some components are deleted from all the components shown in the embodiments, at least one of the problems described in the section of the problem to be solved by the invention is required. In other words, if the effects of the present invention can be solved and the effects (at least one of the effects) described in the section of the effects of the invention can be obtained, the configuration from which the constituent requirements have been deleted can be extracted as the invention.
  • interlayer film peeling due to weak adhesion strength of 1 ow-k film and damage at the time of dicing can be suppressed, and LSI failure due to interlayer film peeling can be prevented.
  • a possible semiconductor device is obtained.

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Abstract

この半導体装置は、誘電率がｋ≦３．０の低誘電率膜を層間膜（１４）に用いたものであって、前記層間膜（１４）の膜剥がれ不良を抑制する抑制機構部（２０）を備えた構成となっている。

Description

明 細 書
半導体装置
技術分野
こ の発明は、 誘電率が k ^ 3 . 0 の低誘電率 （ 1 o w — k ) 膜を備える半導体装置に関する。 さ らに詳しく は、 l o w— k膜を層間膜に用いた L S I ( L a r g e S c a l e I n t e g r a t e d c i r c u i t リ に ¾する。
背景技術
近年、 2層のカ ッパ一 （ C u ) ダマシン配線を用いる L S I において、 層間膜に 1 o w— k膜を採用する試みがなされ てレヽる。
図 1 2 を参照 して、 層間膜に l o w _ k膜を採用 した、 2 層の C u ダマシン配線を用いる L S I チップ 1 0 の製造方法 について説明する。 まず、 シリ コ ン （ S i ) 基板 1 1 上に第 1 の層間膜 1 2 を堆積させる。 そ して、 その表面部に、 所定 のダマシン配線工程を経て、 第 1 の配線層 2 1 a を形成する。 次いで、 第 1 の配線層 2 1 a の表面を含む、 上記第 1 の層間 膜 1 2上に、 ス ト ッパー材 （た と えば、 S i C N膜） 1 3、 および、 第 2 の層間膜である 1 o w _ k膜 （たと えば、 S i O C膜） 1 4 を順に堆積させる。 こ の後、 上記 1 o w— k膜 1 4 および上記ス ト ッ パー材 1 3 に、 第 1 の配線層 2 1 a に つながる コ ンタク ト用のヴィ ァ 2 1 b を形成する。 そ して、 上記 1 o w— k膜 1 4 の表面部に、 所定のダマシン配線工程 を経て、 上記ヴィ ァ 2 1 b につながる第 2 の配線層 2 1 c を 形成する。 これによ り 、 2層ダマシン配線構造 （ 2層の C u ダマシン配線） 2 1 を完成させる。 その後、 ス ト ッパー材 1 5 、 パッシベーシ ヨ ン膜 1 6 を順に堆積させる。
次に、 このよ う に して製造される L S I チップ 1 0 の組み 立て工程について説明する。 通常、 L S I チップ 1 0 は、 た と えば図 1 3 に示すよ う に、 ゥエ ーハ 1 上に複数個同時に形 成される。 そ して、 このゥエ ーハ 1 は、 ダイ シング部 2 に沿 う カ ッ ト線 （図示破線部分） に したがってダイ シングされる c これによ り 、 上記のよ う に して製造された L S I チップ 1 0 が、 チップごと に切 り 離される。 この と き、 L S I チップ 1 0 の端部 （チップのダイ シング面） は、 た と えば図 1 4 に示 すよ う に、 ダイ シングによ るダメ ージ 3 0 を受ける。
チップ単位に切 り 離された L S I チップ 1 0 は、 たと えば 図 1 5 に示すよ う に、 個々 にパッケージングされる。 すなわ ち、 上記 L S I チップ 1 0 は、 実装基板 1 0 1 上にマ ウ ン ト 材 1 0 3 を用いてマウン ト される。 そ して、 その L S I チッ プ 1 0 の各電極パッ ドが、 ボンディ ングワイヤ 1 0 4 によ り 実装基板 1 0 1 上のバンプ電極 1 0 2 と個々 に接続される。 この後、 L S I チップ 1 0 の周囲が、 封止樹脂 1 0 5 によつ て封止される。 この と き、 封止樹脂 1 0 5 は硬化収縮を起こ す。
一般に、 1 o w— k膜 1 4 は膜密度が低い。 このため、 1 o w— k膜 1 4 は、 下層のス ト ッパー材 1 3 との密着強度が 弱い。 その結果、 たと えば図 1 6 Aに示すよ う に、 L S I チ ップ 1 0 では、 封止樹脂 1 0 5 の硬化収縮の際に、 1 o w— k膜 1 4 の剥離 （層間膜剥がれ） 4 0 が発生しやすい。 この 層間膜剥がれ 4 0 は、 主に、 L S I チップ 1 0 の端部のダイ シングによ るダメージ 3 0 を受けた部分を起点に、 1 o w— k膜 1 4 と ス ト ッパー材 1 3 と の界面で発生する。 特に、 封 止樹脂 1 0 5 の硬化収縮時の応力は、 L S I チップ 1 0 のコ ーナ一部が最も大きい。 したがって、 層間膜剥がれ 4 0 は、 た と えば図 1 6 Bに示すよ う に、 L S I チップ 1 0のコーナ 一部から選択的に発生する。 発生した層間膜剥がれ 4 0 は、 L S I チップ 1 0の内部の配線構造 2 1 を断線させる。 これ は、 配線不良を招き、 L S I チップ 1 0 の歩留り を低下させ る。 '
また、 組み立て工程直後の層間膜剥がれ 4 0 が軽微であつ ても、 将来的に L S I 故障と なる可能性がある。 すなわち、 その後の L S I チップ 1 0 の使用において、 たと えば電源の オン、 オフによ り 生じる温度差によって L S I チップ 1 0 に 応力が加わる。 する と、 その応力によって層間膜剥がれ 4 0 が進行する。 この結果、 L S I 故障と なる。 . . 上記したよ う に、 従来においては、 層間膜に 1 o w— k膜 を採用する試みがなされている ものの、 1 o w— k膜の界面 特に、 チップのコーナー部から層間膜の剥離が発生しやすい とい う 問題があった。 これは、 1 o w _ k膜の膜密度が低い こ と によ る密着強度の弱さや、 ダイ シング時にチップにダメ ージが与えられる こ と に起因する。 このよ う に、 アセンブリ 時や、 その後の実装、 製品使用時に発生する層間膜剥がれは L S I 故障の原因と なる。 したがって、 層間膜剥がれを抑制 する有効な対策が望まれていた。 発明の開示
本発明は、 1 o w _ k膜の密着強度の弱さやダイ シング時 のダメージに起因する層間膜剥がれを抑制でき、 層間膜剥が れによる L S I 故障を防ぐこ とが可能な半導体装置を提供す る こ と を 目的と している。
本願発明の一態様によれば、 誘電率が k ≤ 3 . 0 の低誘電 率膜を層間膜に用いた半導体装置であって、 前記層間膜の膜 剥がれ不良を抑制する抑制機構部を具備したこ と を特徴とす る半導体装置が提供される。
すなわち、 層間膜に 1 o w— k膜を採用 した場合にも、 層 間膜の膜剥がれ不良の発生やその進行を阻止でき る よ う にな る。 これによ り 、 アセンブリ 時や、 その後の実装、 製品使用 時において、 內部の配線構造が層間膜剥がれによって断線さ れる といった不具合を改善する こ とが可能と なる ものである。 図面の簡単な説明
図 1 A〜図 1 Eは、 本発明の第 1 の実施形態に したがった L S I チップの一例を示す構成図である。
図 2 A〜図 2 Eは、 本発明の第 2 の実施形態に したがった L S I チップにおける補強パターンの一例を示す平面図であ る。
図 3 A〜図 3 Eは、 本発明の第 2 の実施形態に したがった L S I チップにおける捕強パターンのさ らに別の例を示す平 面図である。
図 4 は、 第 1 の実施形態に したがった補強パターンと第 2 の実施形態に したがった補強パターン と を組み合わせた場合 を例に示す、 L S I チップの平面図である。
図 5 A〜図 5 Dは、 本発明の第 3 の実施形態に したがった L S I チップの一例を示す構成図である。
図 6 A〜図 6 Eは、 本発明の第 4の実施形態に したがった L S I チップにおける補強パター ンの一例を示す平面図であ る。
図 7 A〜図 7 Cは、 本発明の第 4の実施形態に したがった L S I チップにおける補強パター ンのさ らに別の例を示す平 面図である。
図 8 は、 第 1 の実施形態に したがった補強パターンと第 4 の実施形態に したがった補強パターンと を組み合わせた場合 を例に示す、 L S I チップの平面図である。
図 9 は、 第 3 の実施形態に したがった補強パター ン と第 4 の実施形態に したがった補強パターンと を組み合わせた場合 を例に示す、 L S I チップの平面図である。
図 1 0 A〜図 1 0 Dは、 本発明の第 5 の実施形態に したが つた L S I チップの一例を示す構成図である。
図 1 1 A〜図 1 1 Cは、 本発明の第 6 の実施形態に したが つた L S I チップの一例を示す構成図である。
図 1 2 は、 従来技術とその問題点を説明するために示す L S I チップの断面図である。
図 1 3 は、 L S I チップをダイ シングによ り 切 り 出す前の ゥエーハを示す平面図である。
図 1 4 は、 ダイ シングによ り 与えられるダメ ージについて 説明するために示す、 L S I チップの断面図である。 図 1 5 は、 L S I チップのパッケージングの例を示す断面 図である。
図 1 6 A， 図 1 6 B は、 層間膜剥がれ不良について説明す るために示す L S I チップの構成図である。
発明を実施するための最良の形態
以下、 本発明の実施の形態について図面を参照 して説明す る。
[第 1 の実施形態]
図 1 A〜図 1 Eは、 本発明の第 1 の実施形態に したがった L S I チップの構成例を示すものである。 なお、 ここでは層 間膜に 1 o w— k膜を採用する、 2層の C u ダマシン配線を 備える L S I チップ （たと えば、 図 1 2参照） に適用 した場 合について説明する。
図 1 Aにおいて、 L S I チップ 1 0 ， は、 その外周部に、 層間膜剥がれの進行を止めるための、 抑制機構部と しての補 強パター ン 2 0 が配設されている。 こ の補強パターン 2 0 は たと えば図 1 B に示すよ う に、 複数本 （本例の場合、 3本） のダミーの配線パター ンによ り構成されている。 各ダミ ーの 配線パター ンは、 た と えば図 1 C に示すよ う に、 2層のダマ シン配線構造を有して形成されている。 具体的には、 各ダミ 一の配線パター ンは、 第 1 ， 第 2 の C u層 2 0 a ， 2 0 c 、 および、 上記第 1 ， 第 2 の C u層 2 0 a ， 2 0 c の相互をつ なぐヴィ ァ 2 0 b によ り形成されている。 なお、 図 1 Dには 捕強パター ン 2 0 の側面部 （図 1 Cの I d — I d線に沿 う断 面） を示している。 こ こ で、 図 1 Cを参照して、 上記補強パターン 2 0 を備え る L S I チップ 1 0 ' の製造方法について説明する。 まず、 S i 基板 1 1 上に第 1 の層間膜 1 2 を堆積させる。 そ して、 その表面部に、 所定のダマシン配線工程を経て、 C uからな る第 1 の配線層 2 1 a およぴ第 1 の C u層 2 0 a をそれぞれ 形成する。 次いで、 第 1 の配線層 2 1 a の表面おょぴ第 1 の C u層 2 0 a の表面を含む、 上記第 1 の層間膜 1 2上に、 ス ト ッパー材 （た と えば、 S i C N膜） 1 3 を堆積させる。 次 いで、 その上に、 第 2 の層間膜と しての 1 o W— k膜 （たと えば、 誘電率が k ≤ 3 . 0 の低誘電率膜である S i O C膜） 1 4 を堆積させる。 こ の後、 上記 l o w— k膜 1 4および上 記ス ト ツノヽ。ー材 1 3 に、 第 1 の配線層 2 1 a につながる コ ン タク ト用の ヴィ ァ 2 1 b 、 および、 第 1 の。 11層 2 0 & にっ ながる コ ンタク ト用のヴィ ァ 2 O b を、 それぞれ形成する。 そして、 所定のダマシン配線工程を経て、 上記ヴィ ァ 2 1 b ， 2 O b にそれぞれつながる第 2 の配線層 2 1 c および第 2 の C u層 2 0 c を形成する。 これによ り 、 C u 力 らなる 2層ダ マシン配線構造 （ 2層の C u ダマシン配線） 2 1 、 および、 上記配線構造 2 1 と ほぼ同一構造の補強パター ン 2 0 を同時 に完成させる。 こ う して、 たと えば L S I チップ 1 0 ' の外 周部を囲 う よ う に して、 1 o w— k膜 1 4 の界面を部分的に なく した補強パターン 2 0 を配置する。 その後、 ス ト ッパー 材 1 5 、 パ ッ シベーシ ヨ ン膜 1 6 を順に堆積させる。
上記のよ う に して製造された L S I チップ 1 0 ' は、 外周 部の補強パターン 2 0 によって、 1 o w— k膜 1 4 の膜密度 が低いこ と によるス ト ッパー材 1 3 (または、 ス ト ツパ一材 1 5 ) と の密着強度の弱さや、 ダイ シングによ り 与え られる ダメ ージ 3 0 に起因する層間膜剥がれ 4 0 に対し、 非常に強 固 と なる。 これに よ り 、 た と え L S I チップ 1 0 ' の端部
(特に、 コーナー部） から層間膜剥がれ 4 0 が発生した と し ても、 図 1 Eに示すよ う に、 補強パター ン 2 0 によって層間 膜剥がれ 4 0 が進行するのをく い止める こ と が可能と なる。 したがって、 アセンブリ 時のみでな く 、 組み立て工程以降に おいても、 層間膜剥がれ 4 0 の進行に と もなって L S I チッ プ 1 0 ' の内部の配線構造 2 1 が断線されるなどの L S I 故 障を、 未然に防止でき る ものである。
特に、 本実施形態においては、 補強パター ン 2 0 を 2層の C u ダマシ ン配線構造と し、 配線構造 2 1 と 同一プロ セ ス に よ り 同時に形成でき る よ う に している。 そのため、 プロセス の追加や面倒な制御を必要とする こ と な しに、 容易に実現で きる。 勿論、 この補強パターン 2 0 は . 必ずしも 2層の C u ダマシン配線構造を有して形成される ものである必要はない。 また、 捕強パターン 2 0 は、 C u以外の配線材料を用いて形 成する こ と も可能である。
[第 2 の実施形態]
図 2 A〜図 2 Eおよび図 3 A〜図 3 Eは、 本発明の第 2 の 実施形態に したがった L S I チップの構成例を示すも のであ る。 なお、 こ こ では層間膜に 1 o w— k膜を採用する、 2層 の C u ダマシン配線を備える L S I チップ （たと えば、 図 1 2参照） において、 チップのコーナー部に抑制機構部と して の補強パターン （配線パター ン） 5 0 を配設する よ う に した 場合について説明する。
図 2 Aに示すよ う に、 こ の L S I チップ 1 0 a は、 た と え ば、 各コーナー部に、 層間膜剥がれの進行を止めるための補 強パターン 5 0 が配設されている。 この場合、 L S I チップ 1 0 a の各コーナー部に対し、 l o w— k膜の界面を部分的 にな く すよ う に して、 上記補強パター ン 5 0 は配置される。 また、 補強パターン 5 0 と しては、 た と えば図 2 B〜図 2 E および図 3 A〜図 3 Dにそれぞれ示すよ う な、 各種のダミ ー 配線パター ン 5 0 a ， 5 0 b ， 5 0 c , 5 0 d , 5 0 e , 5 O f , 5 0 g , 5 0 h を用いる こ とができ る。 各種のダミー 配/線パター ン 5 0 a , 5 0 b , 5 0 c ， 5 0 d , 5 0 e , 5 O f , 5 0 g , 5 0 hは、 たと えば第 1 の実施形態の場合と 同様に、 いずれも C uからなる 2層のダマシン配線構造を有 して構成される ものである。
このよ う な補強パターン 5 0 を、 特に、 層間膜剥がれが発 生しやすい L S I チップ 1 0 a の各コーナー部に配置する。 これによ り 、 上述した第 1 の実施形態に示した L S I チップ 1 0 ' と 同様の効果が期待でき る。 すなわち、 図 3 E に示す よ う に、 補強パターン 5 0 によって、 層間膜剥がれ 4 0 が進 行するのを防ぐこ と が可能と なる。 したがって、 アセンブリ 時のみでな く 、 組み立て工程以降においても、 層間膜剥がれ 4 0 の進行にと もなって L S I チップ 1 0 a の内部の配線構 造が断線されるなどの L S I 故障を、 未然に防止でき る も の である。 また、 補強パターン 5 0 を、 2層の C u ダマシン配線構造 を有して構成する よ う に した場合には、 プロ セスの追加や面 倒な制御を必要とする こ と な しに、 L S I チップ 1 0 a を容 易に実現できる。 勿論、 この補強パターン 5 0 は、 必ずしも 2層の C u ダマシン配線構造を有して形成される ものである 必要はない。 また、 補強パターン 5 0 は、 C u以外の配線材 料を用いて形成する こ と も可能である。
さ らに、 この第 2 の実施形態の補強パターン 5 0 は、 上述 した第 1 の実施形態の補強パターン 2 0 と組み合わせて使う こ と も可能である。 た と えば図 4 に示すよ う に、 L S I チッ プ 1 0 b には、 第 2 の実施形態の補強パターン 5 0 と、 第 1 の実施形態の補強パターン 2 0 とが配設されている。 このよ う な構成によれば、 補強パターン 2 0， 5 0 によって、 層間 膜剥がれが進行する のをよ り確実に防ぐこ と が可能と なる。
[第 3 の実施形態]
図 5 A〜図 5 Dは、 本発明の第 3 の実施形態に したがつた L S I チップの構成例を示すものである。 なお、 ここでは層 間膜に 1 o w— k膜を採用する、 2層の C u ダマシン配線を 備える L S I チップ （たと えば、 図 1 2参照） において、 チ ップの外周部に抑制機構部と しての補強パターン （開 ロパタ ーン） 6 0 を配設する よ う に した場合について説明する。
図 5 A , 図 5 Bに示すよ う に、 この L S I チップ 1 0 。 は. その外周部に、 層間膜剥がれの進行を止めるための補強パタ ーン 6 0 が配設されている。 この場合、 補強パターン 6 0 は, たと えば図 5 C に示すよ う に、 少なく と も第 1 の層間膜 1 2 に達する深さを有する溝によって構成されている。 すなわち、 エッチングやレーザーなどによって、 1 o w— k fl莫 1 4 とス ト ッパー材 1 3 との界面を部分的に除去する よ う に して、 上 記補強パターン 6 0 は形成される。 こ う して、 L S I チップ 1 0 c の外周部を囲 う よ う に して、 部分的に. 1 o w— k膜 1 4 をなく すよ う に形成された開 口パターンからなる上記補強 パターン 6 0が配置される。
このよ う な補強パター ン 6 0 によっても、 上述 した第 1 ， 第 2 の実施形態と ほぼ同様の効果が期待でき る。 すなわち、 補強パター ン 6 0 によって、 L S I チップ 1 0 c の端部と 内 部の配線構造 2 1 と の間を物理的に隔離する こ と が可能と な る。 これによ り 、 た と えば図 5 Cおよび図 5 Dに示すよ う に、 ダイ シングによ るダメ ージ 3 0 な どに起因する層間膜剥がれ 4 0 が発生 した と しても、 層間膜剥がれ 4 0 がそれ以上進行 するのを、 補強パターン 6 0 によって防ぐこ とが可能と なる c したがって、 アセンブリ 時のみでなく 、 組み立て工程以降に おいても、 層間膜剥がれ 4 0 の進行に と もなって L S I チッ プ 1 0 c の内部の配線構造 2 1 が断線されるなどの L S I 故 障を、 未然に防止でき る ものである。
[第 4 の実施形態]
図 6 A〜図 6 Eおよび図 7 A〜図 7 Cは、 本発明の第 4の 実施形態に したがった L S I チップの構成例を示すも のであ る。 なお、 こ こ では層間膜に 1 o w— k膜を採用する、 2層 の C uダマシン配線を備える L S I チップ （たと えば、 図 1 2参照） において、 チップのコーナー部に抑制機構部と して の補強パターン （開 口パター ン） 7 0 を配設する よ う に構成 した場合について説明する。
図 6 Aに示すよ う に、 この L S I チップ 1 0 d には、 たと えば、 各コーナー部に、 層間膜剥がれの進行を止めるための 補強パター ン 7 0 が配設されている。 この場合、 補強パター ン 7 0 は、 たと えば図 5 C に示したよ う に、 少な く と も第 1 の層間膜 1 2 に達する深さ を有する溝によって構成されてい る。 また、 補強パター ン 7 0 と しては、 たと えば図 6 B〜図 6 Eおよび図 7 A , 図 7 B にそれぞれ示すよ う な、 各種の開 ロ ノヽ。ター ン 7 0 a ， 7 0 b ， 7 0 c , 7 0 d , 7 0 e , 7 0 ί を用いる こ とができ る。 すなわち、 各種の開口パターン 7 0 a , 7 0 b , 7 0 c , 7 0 d , 7 0 e , 7 0 f は、 た と え ば上述した第 3 の実施形態の場合と同様に、 いずれもエッチ ングゃレーザーなどによって、 1 o w— k膜とス ト ッ パー材 との界面を部分的に除去する よ う にして形成される も のであ る。 . - このよ う な補強パター ン 7 0 を、 特に層間膜剥がれが発生 しゃすい L S I チップ 1 0 d の各コーナー部に配置する。 こ れによ り 、 上述した第 1 乃至第 3 の実施形態と ほぼ同様の効 果が期待できる。 すなわち、 図 7 Cに示すよ う に、 補強パタ ーン 7 0 によって、 層間膜剥がれ 4 0 がそれ以上進行するの を防ぐこ とが可能と なる。 したがって、 アセンブリ 時のみで なく 、 組み立て工程以降においても、 層間膜剥がれ 4 0 の進 行に と もなって L S I チップ 1 0 dの内部の配線構造が断線 されるな どの L S I 故障を、 未然に防止でき る ものである。 また、 こ の第 4 の実施形態の補強パターン 7 0 は、 上述し た第 1 の実施形態の補強パターン 2 0 と組み合わせて使う こ と も可能である。 た と えば図 8 に示すよ う に、 L S I チップ 1 0 e には、 第 4 の実施形態の補強パターン 7 0 と、 第 1 の 実施形態の補強パターン 2 0 と が配設されている。 こ の よ う な構成によれば、 補強パターン 2 0， 7 0 によって、 層間膜 剥がれが進行するのをよ り 確実に防ぐこ と が可能となる。
さ らに、 この第 4 の実施形態の補強パターン 7 0 は、 上述 した第 3 の実施形態の補強パターン 6 0 と組み合わせて使う こ と も可能である。 た と えば図 9 に示すよ う に、 L S I チッ プ 1 0 f には、 第 4 の実施形態の補強パターン 7 0 と、 第 3 の実施形態の補強パターン 6 0 と が配設されている。 この よ う な構成によっても、 補強パターン 6 0， 7 0 によ り 、 層間 膜剥がれが進行する のを確実に防ぐこ とが可能と なる。
[第 5 の実施形態]
図 1 0 A〜図 1 ひ Dは、 本発明の第 5 の実施形態に したが つた L S I チップの構成例を示すものである。 なお、 こ こで は層間膜に 1 o w— k膜を採用する、 2層の C u ダマシン配 線を備える L S I チップ （たと えば、 図 1 2参照） において、 チッ プの周辺部 （ゥエーハのダイ シング部） に抑制機構部と しての補強パターン （配線パターン） 8 0 を配設する よ う に した場合について説明する。
図 1 O Aに示すよ う に、 この L S I チップ 1 0 は、 その周 辺部である ゥエーハ 1 のダイシング部 2 に、 層間膜剥がれの 発生を抑えるための補強パターン 8 0 が配設されている。 こ の場合、 上記補強パターン 8 0 は、 たと えば図 1 0 B に示す よ う に、 少なく と も 1 o w— k膜 1 4 の界面を部分的になく すよ う に して設け られた、 C u 力、らなる 1 つの配線パターン によって構成されてレ、る。
このよ う な補強パターン 8 0 を、 特に、 ダイ シング時のダ メ ージ 3 0 を受けやすいゥエーハ 1 のダイ シング部 2 に配置 する。 これによ り 、 上述した第 1 乃至第 4 の実施形態と ほぼ 同様の効果が期待でき る。 すなわち、 図 1 0 Cに示すよ う に、 捕強パターン 8 0 によって、 ダイ シング時のダメ ージ 3 0 を 吸収する こ とが可能と なる。 つま り 、 ダイ シングによ るダメ ージ 3 0 が、 直接、 l o w — k膜 1 4 の界面に与えられるの を阻止でき る よ う になる。 その結果、 層間膜剥がれ 4 0 が発 生するのを抑制する こ とが可能と なる。 したがって、 ァセン プリ 時のみでな く 、 組み立て工程以降においても、 層間膜剥 がれ 4 0 の発生によ り L S I チップ 1 0 の内部の配線構造 2 1 が断線される といった不具合を改善でき る ものである。
また、 補強パターン 8 0 と しては、 1 つの配線パターンに よって構成する場合に限らない。 たと えば、 図 1 0 Dに示す よ う に、 複数 （この例では、 3 つ） の配線パターンによって 構成される補強パターン 8 0 a と した場合にも、 同様の効果 が得られる。
いずれの場合においても、 補強パターン 8 0 , 8 0 a の形 成に C u を用いる こ と によ り 、 プロセスの追加や面倒な制御 を必要とする こ と な く 、 L S I チップ 1 0 は容易に実現でき る。 勿論、 補強パターン 8 0 ， 8 0 a は、 第 1 の実施形態に 示したよ う に、 2層のダマシン配線構造を有して形成される も のであっても よい。 また、 補強ノヽ0ターン 8 0 ， 8 0 a は、 C u以外の配線材料を用いて形成する こ と も可能である。
[第 6 の実施形態]
図 1 1 A〜図 1 1 Cは、 本発明の第 6 の実施形態に したが つた L S I チ ッ プの構成例を示すも のであ る 。 なお、 こ こ で は層間膜に 1 o w _ k膜を採用する、 2層の C u ダマシン配 線を備える L S I チップ （たと えば、 図 1 2参照） において、 チップの周辺部 （ゥエーハのダイ シング部） に抑制機構部と しての補強パター ン （開口パター ン） 9 0 を配設する よ う に 構成した場合について説明する。
図 1 1 Aに示すよ う に、 こ の L S I チップ 1 0 は、 その周 辺部である ゥエーハ 1 のダイ シング部 2 に、 層間膜剥がれの 発生を抑えるための補強パター ン 9 0 が配設されている。 こ の場合、 上記補強パターン 9 0 は、 た と えば図 1 1 B に示す よ う に、 エ ッチングやレーザーな どによって、 少なく と も 1 o w— k膜 1 4 の界面を部分的になく すよ う に して形成され た、 1 つの溝によって構成されている。
このよ う な補強パターン 9 0 を、 特に、 ダイシング時のダ メ ージ 3 0 を受けやすいゥェーハ 1 のダイ シング部 2 に配置 する。 これによ り 、 上述した第 1 乃至第 5 の実施形態と ほぼ 同様の効果が期待でき る。 すなわち、 図 1 1 Cに示すよ う に、 補強パター ン 9 0 によって、 ダイ シングによ るダメ ージ 3 0 が、 直接、 l o w _ k膜 1 4 の界面に与え られるのを阻止で き る よ う になる。 その結果、 層間膜剥がれが発生するのを抑 制する こ と が可能と なる。 したがって、 アセンブリ 時のみで なく 、 組み立て工程以降においても、 層間膜剥がれの発生に よ り L S I チップ 1 0 の内部の配線構造 2 1 が断線される と いった不具合を改善でき る ものである。
また、 捕強パター ン 9 0 と しては、 1 つの開 口パター ン (溝） によって構成する場合に限らない。 たと えば、 複数の 開口パターンによって構成する よ う に した場合にも、 同様の 効果が得られる。
その他、 本願発明は、 上記 （各） 実施形態に限定される も のではな く 、 実施段階ではその要旨を逸脱しない範囲で種々 に変形する こ と が可能である。 さ らに、 上記 （各） 実施形態 には種々 の段階の発明が含まれてお り 、 開示される複数の構 成要件における適宜な組み合わせによ り 種々 の発明が抽出さ れ得る。 た と えば、 （各） 実施形態に示される全構成要件か らいく つかの構成要件が削除されても、 発明が解決しよ う と する課題の欄で述べた課題 （の少な く と も 1 つ） が解決でき、 発明の効果の欄で述べられている効果 （の少なく と も 1 つ） が得られる場合には、 その構成要件が削除された構成が発明 と して抽出され得る。
産業上の利用可能性
本発明の一態様によれば、 1 o w— k膜の密着強度の弱さ やダイ シング時のダメ ージに起因する層間膜剥がれを抑制で き、 層間膜剥がれによる L S I 故障を防ぐこ とが可能な半導 体装置が得られる。

Claims

請 求 の 範 囲
1 . 誘電率が k 3 . 0 の低誘電率膜を層間膜に用いた 半導体装置であって、
前記層間膜の膜剥がれ不良を抑制する抑制機構部を具備し たこ と を特徴とする半導体装置。
2 . 前記抑制機構部は、 前記層間膜とその層間膜の下層 膜または上層膜との界面が部分的にない領域を設けた構造で ある こ と を特徴とする請求項 1 に記載の半導体装置。
3 . 前記抑制機構部は、 少な く と もチップの外周部に配 置された補強パター ンである こ と を特徴とする請求項 2 に記 載の半導体装置。
4 . 前記抑制機構部は、 チップの外周部を連続した補強 パター ンで囲 う こ と を特徴とする請求項 2 に記載の半導体装 置。
5 . 前記補強パターンが、 前記半導体装置が備える配線 層およびヴィ ァ層を利.用 -した複数の金属壁である こ と を特徴-. とする請求項 3 または請求項 4 に記載の半導体装置。
6 . 前記補強パターンは、 前記半導体装置が備える 2層 以上のダマシン構造の配線と 同一のダマシン構造を有して構 成される こ と を特徴とする請求項 3 または請求項 4 に記載の 半導体装置。
7 . 前記抑制機構部は、 少な く と もチップのコーナー部 に配置された補強パターンである こ と を特徴とする請求項 2 に記載の半導体装置。
8 . 前記抑制機構部は、 少なく と もチップの外周部に配 置された開口パター ンである こ と を特徴とする請求項 2 に記 載の半導体装置。
9 . 前記抑制機構部は、 チップの外周部を連続した開口 パタ ーンで囲 う こ と を特徴とする請求項 2 に記載の半導体装 置。
1 0 . 前記抑制機構部は、 少な く と もチップのコーナー部 に配置された開 口パターンである こ と を特徴とする請求項 2 に記載の半導体装置。
1 1 . 前記抑制機構部は、 少な く と も ゥエーハのダイ シン グ部に配置された補強パターンである こ と を特徴とする請求 項 2 に記載の半導体装置。
1 2 . 前記補強パターンが、 前記半導体装置が備える配線 層およびヴィ ァ層を利用 した金属壁である こ と を特徴とする 請求項 1 1 に記載の半導体装置。
1 3 . 前記捕強パターンは、 前記半導体装置が備える 2層 以上のダマシン構造の配線と 同一の配線材料を用いて形成さ れる こ と を特徴とする請求項 1 1 に記載の半導体装置。
1 4 . 前記抑制機構部は、 少な く と も ゥエーハのダイ シン グ部に配置された開 口パターンである こ と を特徴とする請求 項 2 に記載の半導体装置。
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