JP2002353307A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 チップへの水分の侵入を抑制することが可能
な半導体装置を提供する。 【解決手段】 本発明の半導体装置は、第１の絶縁膜１
６と、前記第１の絶縁膜１６内に形成された第１の配線
１７と、前記第１の配線１７及び前記第１の絶縁膜１６
上に形成された層間絶縁膜１９、２３、２７と、前記層
間絶縁膜１９、２３、２７内に形成され、第１の接続部
２１、２５、２９を介して前記第１の配線１７と導通す
る第２の配線２０、２４、２８と、前記第２の配線２
０、２４、２８及び前記層間絶縁膜１９、２３、２７上
に形成されたパッシベーション膜３４とを具備する。そ
して、前記第１の絶縁膜１６、パッシベーション膜３４
の少なくとも一方はＳｉＯＮを主とする膜、若しくはＳ
ｉＮを主とする膜、又はこれらの積層膜であり、前記層
間絶縁膜１９、２３、２７は低誘電率膜である。
な半導体装置を提供する。 【解決手段】 本発明の半導体装置は、第１の絶縁膜１
６と、前記第１の絶縁膜１６内に形成された第１の配線
１７と、前記第１の配線１７及び前記第１の絶縁膜１６
上に形成された層間絶縁膜１９、２３、２７と、前記層
間絶縁膜１９、２３、２７内に形成され、第１の接続部
２１、２５、２９を介して前記第１の配線１７と導通す
る第２の配線２０、２４、２８と、前記第２の配線２
０、２４、２８及び前記層間絶縁膜１９、２３、２７上
に形成されたパッシベーション膜３４とを具備する。そ
して、前記第１の絶縁膜１６、パッシベーション膜３４
の少なくとも一方はＳｉＯＮを主とする膜、若しくはＳ
ｉＮを主とする膜、又はこれらの積層膜であり、前記層
間絶縁膜１９、２３、２７は低誘電率膜である。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線構造の半
導体装置に関する。
導体装置に関する。
【０００２】
【従来の技術】近年、デバイス性能の向上のために、層
間絶縁膜には低誘電率膜を用いることが必至になってい
る。この低誘電率膜は、一般に膜密度が低く透水性があ
る。このため、比誘電率ｋが〜８０もある水が低誘電率
膜にわずかな量でも含まれると、低誘電率膜の誘電率が
増大してしまう。従って、低誘電率膜を有効に用いるた
めには、低誘電率膜に水分が浸入することを遮断する必
要がある。
間絶縁膜には低誘電率膜を用いることが必至になってい
る。この低誘電率膜は、一般に膜密度が低く透水性があ
る。このため、比誘電率ｋが〜８０もある水が低誘電率
膜にわずかな量でも含まれると、低誘電率膜の誘電率が
増大してしまう。従って、低誘電率膜を有効に用いるた
めには、低誘電率膜に水分が浸入することを遮断する必
要がある。
【０００３】ここで、図１２に第１の従来技術による半
導体装置の平面図を示し、図１３に図１２のXIII−XIII
線に沿った半導体装置の断面図を示す。
導体装置の平面図を示し、図１３に図１２のXIII−XIII
線に沿った半導体装置の断面図を示す。
【０００４】図１２、１３に示すように、半導体基板７
１上にゲート電極７２が形成される。このゲート電極７
２を覆うようにＢＰＳＧ（Boron Phosphorous Silicate
Glass）膜７３が形成され、このＢＰＳＧ膜７３内にコ
ンタクトプラグ７５が形成される。ＢＰＳＧ膜７３上に
第１の配線７４が形成され、この第１の配線７４はコン
タクトプラグ７５に接続される。そして、第１の配線７
４を覆うようにＴＥＯＳ（Tetra Ethyl Ortho Silicat
e）−ＳｉＯ２膜７６が形成され、このＴＥＯＳ−Ｓｉ
Ｏ２膜７６上に第２の配線７７が形成される。この第２
の配線７７は、Ｖｉａ７８を介して第１の配線７４に接
続される。そして、第２の配線７７を覆うようにＰＳＧ
膜７９とＳｉＮ膜８０とからなるパッシベーション膜８
４が形成される。ここでチップ７０の周囲では、スクラ
イブ時におけるクラックを停止させる目的のために、第
１、第２の配線７４、７７、コンタクトプラグ７５及び
Ｖｉａ７８からなるＶｉａリング８１が形成されてい
る。
１上にゲート電極７２が形成される。このゲート電極７
２を覆うようにＢＰＳＧ（Boron Phosphorous Silicate
Glass）膜７３が形成され、このＢＰＳＧ膜７３内にコ
ンタクトプラグ７５が形成される。ＢＰＳＧ膜７３上に
第１の配線７４が形成され、この第１の配線７４はコン
タクトプラグ７５に接続される。そして、第１の配線７
４を覆うようにＴＥＯＳ（Tetra Ethyl Ortho Silicat
e）−ＳｉＯ２膜７６が形成され、このＴＥＯＳ−Ｓｉ
Ｏ２膜７６上に第２の配線７７が形成される。この第２
の配線７７は、Ｖｉａ７８を介して第１の配線７４に接
続される。そして、第２の配線７７を覆うようにＰＳＧ
膜７９とＳｉＮ膜８０とからなるパッシベーション膜８
４が形成される。ここでチップ７０の周囲では、スクラ
イブ時におけるクラックを停止させる目的のために、第
１、第２の配線７４、７７、コンタクトプラグ７５及び
Ｖｉａ７８からなるＶｉａリング８１が形成されてい
る。
【０００５】上記第１の従来技術の構造において、パッ
シベーション膜８４は、ＳｉＮ膜８０のみからなる単層
膜ではなく、ＰＳＧ膜７９のようなＳｉＯ２膜とこのＰ
ＳＧ膜７９上に成膜されたＳｉＮ膜８０とからなる積層
膜となっている。このような積層膜の構造にすることに
より、膜のＴｏｔａｌストレスを下げることができる。
しかし、この構造では、Ｐａｄ窓を設けるためにパッシ
ベーション膜８４に開口部を形成すると、この開口部の
側壁にＰＳＧ膜７９が露出してしまう。これによって、
この露出した部分が水分の浸入口となるため、水分の浸
入を遮断できないという問題があった。
シベーション膜８４は、ＳｉＮ膜８０のみからなる単層
膜ではなく、ＰＳＧ膜７９のようなＳｉＯ２膜とこのＰ
ＳＧ膜７９上に成膜されたＳｉＮ膜８０とからなる積層
膜となっている。このような積層膜の構造にすることに
より、膜のＴｏｔａｌストレスを下げることができる。
しかし、この構造では、Ｐａｄ窓を設けるためにパッシ
ベーション膜８４に開口部を形成すると、この開口部の
側壁にＰＳＧ膜７９が露出してしまう。これによって、
この露出した部分が水分の浸入口となるため、水分の浸
入を遮断できないという問題があった。
【０００６】なお、コンタクトプラグ７５から上層の配
線７４、７７までの全ての導電材をＡｌ材料で形成する
ようなプロセスでは、Ｖｉａリング８１はチップ７０の
側面からの水の侵入を防止する付随的な効果を有する。
しかし、コンタクトプラグ７５の材料にＷを用いるよう
になると、そのような効果は殆どない。
線７４、７７までの全ての導電材をＡｌ材料で形成する
ようなプロセスでは、Ｖｉａリング８１はチップ７０の
側面からの水の侵入を防止する付随的な効果を有する。
しかし、コンタクトプラグ７５の材料にＷを用いるよう
になると、そのような効果は殆どない。
【０００７】ここで、図１４は第２の従来技術による半
導体装置の平面図を示し、図１５（Ａ）は図１４のXVA
−XVA線に沿った半導体装置の断面図を示し、図１５
（Ｂ）は図１４のXVB−XVB線に沿った半導体装置の部分
断面図を示す。
導体装置の平面図を示し、図１５（Ａ）は図１４のXVA
−XVA線に沿った半導体装置の断面図を示し、図１５
（Ｂ）は図１４のXVB−XVB線に沿った半導体装置の部分
断面図を示す。
【０００８】つまり、図１４、図１５（Ａ）に示すよう
に、コンタクトプラグ８２の材料にＷを用いた場合、コ
ンタクトプラグ８２と半導体基板７１との界面が非常に
剥がれ易くなる。従って、このＷの剥がれを抑制するた
めに、連続した溝状のコンタクトプラグ８２を用いるこ
とは困難である。そこで、図１５（Ｂ）に示すように、
コンタクトプラグ８２を杭状に並べることになり、コン
タクトプラグ８２間に隙間８３が生じてしまう。従っ
て、多層配線部分を完全に覆うことはできないため、チ
ップ７０側面からの水の侵入を完全に防止することが困
難であった。
に、コンタクトプラグ８２の材料にＷを用いた場合、コ
ンタクトプラグ８２と半導体基板７１との界面が非常に
剥がれ易くなる。従って、このＷの剥がれを抑制するた
めに、連続した溝状のコンタクトプラグ８２を用いるこ
とは困難である。そこで、図１５（Ｂ）に示すように、
コンタクトプラグ８２を杭状に並べることになり、コン
タクトプラグ８２間に隙間８３が生じてしまう。従っ
て、多層配線部分を完全に覆うことはできないため、チ
ップ７０側面からの水の侵入を完全に防止することが困
難であった。
【０００９】
【発明が解決しようとする課題】以上のように、従来技
術では、チップの上方、下方、側面から多層配線領域へ
のあらゆる水分の浸入口を遮断することが難しく、低誘
電率膜の特性を有効に使用することが困難であった。
術では、チップの上方、下方、側面から多層配線領域へ
のあらゆる水分の浸入口を遮断することが難しく、低誘
電率膜の特性を有効に使用することが困難であった。
【００１０】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、チップへの水
分の侵入を抑制することが可能な半導体装置を提供する
ことにある。
たものであり、その目的とするところは、チップへの水
分の侵入を抑制することが可能な半導体装置を提供する
ことにある。
【００１１】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【００１２】本発明の第１の視点による半導体装置は、
第１の絶縁膜と、前記第１の絶縁膜内に形成された第１
の配線と、前記第１の配線及び前記第１の絶縁膜上に形
成された第２の絶縁膜と、前記第２の絶縁膜内に形成さ
れ、第１の接続部を介して前記第１の配線と導通する第
２の配線と、前記第２の配線及び前記第２の絶縁膜上に
層間絶縁膜又はパッシベーション膜として形成された第
３の絶縁膜とを具備し、前記第１、第３の絶縁膜の少な
くとも一方はＳｉＯＮを主とする膜、若しくはＳｉＮを
主とする膜、又はこれらの積層膜であり、前記第２の絶
縁膜は低誘電率膜であることを特徴とする。
第１の絶縁膜と、前記第１の絶縁膜内に形成された第１
の配線と、前記第１の配線及び前記第１の絶縁膜上に形
成された第２の絶縁膜と、前記第２の絶縁膜内に形成さ
れ、第１の接続部を介して前記第１の配線と導通する第
２の配線と、前記第２の配線及び前記第２の絶縁膜上に
層間絶縁膜又はパッシベーション膜として形成された第
３の絶縁膜とを具備し、前記第１、第３の絶縁膜の少な
くとも一方はＳｉＯＮを主とする膜、若しくはＳｉＮを
主とする膜、又はこれらの積層膜であり、前記第２の絶
縁膜は低誘電率膜であることを特徴とする。
【００１３】本発明の第２の視点による半導体装置は、
第１の絶縁膜と、前記第１の絶縁膜上に形成された第１
の配線と、前記第１の配線及び前記第１の絶縁膜上に形
成された第２の絶縁膜と、前記第２の絶縁膜内に形成さ
れ、第１の接続部を介して前記第１の配線と導通する第
２の配線と、前記第２の配線及び前記第２の絶縁膜上に
層間絶縁膜又はパッシベーション膜として形成された第
３の絶縁膜とを具備し、前記第１、第３の絶縁膜の少な
くとも一方はＳｉＯＮを主とする膜、若しくはＳｉＮを
主とする膜、又はこれらの積層膜であり、前記第２の絶
縁膜は低誘電率膜であることを特徴とする。
第１の絶縁膜と、前記第１の絶縁膜上に形成された第１
の配線と、前記第１の配線及び前記第１の絶縁膜上に形
成された第２の絶縁膜と、前記第２の絶縁膜内に形成さ
れ、第１の接続部を介して前記第１の配線と導通する第
２の配線と、前記第２の配線及び前記第２の絶縁膜上に
層間絶縁膜又はパッシベーション膜として形成された第
３の絶縁膜とを具備し、前記第１、第３の絶縁膜の少な
くとも一方はＳｉＯＮを主とする膜、若しくはＳｉＮを
主とする膜、又はこれらの積層膜であり、前記第２の絶
縁膜は低誘電率膜であることを特徴とする。
【００１４】なお、上記半導体装置において、前記第
２、第３の絶縁膜間に形成された第４の絶縁膜と、前記
第４の絶縁膜内に形成され、第２の接続部を介して前記
第２の配線と導通する第３の配線とをさらに具備しても
よい。この場合、前記第４の絶縁膜は、ＳｉＯＮを主と
する膜、ＳｉＮを主とする膜、若しくはこれらの積層
膜、又はＳｉＯ膜である。
２、第３の絶縁膜間に形成された第４の絶縁膜と、前記
第４の絶縁膜内に形成され、第２の接続部を介して前記
第２の配線と導通する第３の配線とをさらに具備しても
よい。この場合、前記第４の絶縁膜は、ＳｉＯＮを主と
する膜、ＳｉＮを主とする膜、若しくはこれらの積層
膜、又はＳｉＯ膜である。
【００１５】
【発明の実施の形態】本発明は、層間絶縁膜に比誘電率
ｋが３以下の低誘電率膜を用いた場合の多層配線構造に
関するものである。前記低誘電率膜の例としては、ポリ
メチルシロキサン、ハイドロゲンシルセスキオキサン、
有機系低誘電率膜（例えば、芳香族系炭化水素ポリマ
ー）などがあげられる。
ｋが３以下の低誘電率膜を用いた場合の多層配線構造に
関するものである。前記低誘電率膜の例としては、ポリ
メチルシロキサン、ハイドロゲンシルセスキオキサン、
有機系低誘電率膜（例えば、芳香族系炭化水素ポリマ
ー）などがあげられる。
【００１６】以下、本発明の実施の形態を図面を参照し
て説明する。この説明に際し、全図にわたり、共通する
部分には共通する参照符号を付す。
て説明する。この説明に際し、全図にわたり、共通する
部分には共通する参照符号を付す。
【００１７】［第１の実施形態］第１の実施形態は、低
誘電率膜からなる層間絶縁膜の上層と最下層配線間の層
とに吸水性・透水性の少ない膜を用いることを特徴とす
る。
誘電率膜からなる層間絶縁膜の上層と最下層配線間の層
とに吸水性・透水性の少ない膜を用いることを特徴とす
る。
【００１８】なお、本発明において、吸水性・透水性の
少ない膜とは、従来の半導体プロセスで用いられてきた
ＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスを原料と
してＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Dep
osition）法で成膜された絶縁膜、通称ＴＥＯＳ−Ｓｉ
Ｏ２膜や、ＳｉＨ４ガスとＯ２ガスを原料として成膜さ
れたＵＳＧ（Undoped Silicate Glass）膜を基準として
いる。
少ない膜とは、従来の半導体プロセスで用いられてきた
ＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスを原料と
してＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Dep
osition）法で成膜された絶縁膜、通称ＴＥＯＳ−Ｓｉ
Ｏ２膜や、ＳｉＨ４ガスとＯ２ガスを原料として成膜さ
れたＵＳＧ（Undoped Silicate Glass）膜を基準として
いる。
【００１９】図１は、本発明の第１の実施形態に係る半
導体装置の平面図を示す。図２は、図１のII−II線に沿
った半導体装置の断面図を示す。
導体装置の平面図を示す。図２は、図１のII−II線に沿
った半導体装置の断面図を示す。
【００２０】図１に示すように、チップ１０の周囲にＶ
ｉａリング３０が形成され、このＶｉａリング３０によ
ってデバイス領域が囲まれている。
ｉａリング３０が形成され、このＶｉａリング３０によ
ってデバイス領域が囲まれている。
【００２１】図２に示すように、半導体基板１１上にゲ
ート電極１２が形成される。このゲート電極１２を覆う
ようにＢＰＳＧ（Boron Phosphorous Silicate Glass）
膜１３が形成され、このＢＰＳＧ膜１３上にＴＥＯＳ−
ＳｉＯ２膜１４が形成される。これらＴＥＯＳ−ＳｉＯ
２膜１４及びＢＰＳＧ膜１３内にＷからなるコンタクト
プラグ１５が形成される。そして、ＴＥＯＳ−ＳｉＯ２
膜１４上に例えば１５０ｎｍの膜厚のＳｉＯＮ膜１６が
形成され、このＳｉＯＮ膜１６内にＣｕ又はＡｌからな
る第１の配線１７が形成される。この第１の配線１７は
コンタクトプラグ１５に接続される。
ート電極１２が形成される。このゲート電極１２を覆う
ようにＢＰＳＧ（Boron Phosphorous Silicate Glass）
膜１３が形成され、このＢＰＳＧ膜１３上にＴＥＯＳ−
ＳｉＯ２膜１４が形成される。これらＴＥＯＳ−ＳｉＯ
２膜１４及びＢＰＳＧ膜１３内にＷからなるコンタクト
プラグ１５が形成される。そして、ＴＥＯＳ−ＳｉＯ２
膜１４上に例えば１５０ｎｍの膜厚のＳｉＯＮ膜１６が
形成され、このＳｉＯＮ膜１６内にＣｕ又はＡｌからな
る第１の配線１７が形成される。この第１の配線１７は
コンタクトプラグ１５に接続される。
【００２２】また、第１の配線１７及びＳｉＯＮ膜１６
上に例えばＳｉＮ膜、ＳｉＣ膜、ＳｉＯＣ膜、ＳｉＣＮ
膜のいずれかからなる例えば７０ｎｍの膜厚の拡散防止
膜１８が形成される。この拡散防止膜１８上に第１の低
誘電率膜１９が形成される。この第１の低誘電率膜１９
内にＣｕ又はＡｌからなる第２の配線２０が形成され、
この第２の配線２０は第１のＶｉａ２１を介して第１の
配線１７に接続される。この第２の配線２０及び第１の
低誘電率膜１９上に例えばＳｉＮ膜、ＳｉＣ膜、ＳｉＯ
Ｃ膜、ＳｉＣＮ膜のいずれかからなる例えば７０ｎｍの
膜厚の拡散防止膜２２が形成され、この拡散防止膜２２
上に第２の低誘電率膜２３が形成される。この第２の低
誘電率膜２３内にＣｕ又はＡｌからなる第３の配線２４
が形成され、この第３の配線２４は第２のＶｉａ２５を
介して第２の配線２０に接続される。この第３の配線２
４及び第２の低誘電率膜２３上に例えばＳｉＮ膜、Ｓｉ
Ｃ膜、ＳｉＯＣ膜、ＳｉＣＮ膜のいずれかからなる例え
ば７０ｎｍの膜厚の拡散防止膜２６が形成され、この拡
散防止膜２６上に第３の低誘電率膜２７が形成される。
この第３の低誘電率膜２７内にＣｕ又はＡｌからなる第
４の配線２８が形成され、この第４の配線２８は第３の
Ｖｉａ２９を介して第３の配線２４に接続される。この
ようにして、Ｖｉａ２１、２５、２９及び配線１７、２
０、２４、２８が連続的な溝となるようなＶｉａリング
３０がチップ１０の周囲に形成される。
上に例えばＳｉＮ膜、ＳｉＣ膜、ＳｉＯＣ膜、ＳｉＣＮ
膜のいずれかからなる例えば７０ｎｍの膜厚の拡散防止
膜１８が形成される。この拡散防止膜１８上に第１の低
誘電率膜１９が形成される。この第１の低誘電率膜１９
内にＣｕ又はＡｌからなる第２の配線２０が形成され、
この第２の配線２０は第１のＶｉａ２１を介して第１の
配線１７に接続される。この第２の配線２０及び第１の
低誘電率膜１９上に例えばＳｉＮ膜、ＳｉＣ膜、ＳｉＯ
Ｃ膜、ＳｉＣＮ膜のいずれかからなる例えば７０ｎｍの
膜厚の拡散防止膜２２が形成され、この拡散防止膜２２
上に第２の低誘電率膜２３が形成される。この第２の低
誘電率膜２３内にＣｕ又はＡｌからなる第３の配線２４
が形成され、この第３の配線２４は第２のＶｉａ２５を
介して第２の配線２０に接続される。この第３の配線２
４及び第２の低誘電率膜２３上に例えばＳｉＮ膜、Ｓｉ
Ｃ膜、ＳｉＯＣ膜、ＳｉＣＮ膜のいずれかからなる例え
ば７０ｎｍの膜厚の拡散防止膜２６が形成され、この拡
散防止膜２６上に第３の低誘電率膜２７が形成される。
この第３の低誘電率膜２７内にＣｕ又はＡｌからなる第
４の配線２８が形成され、この第４の配線２８は第３の
Ｖｉａ２９を介して第３の配線２４に接続される。この
ようにして、Ｖｉａ２１、２５、２９及び配線１７、２
０、２４、２８が連続的な溝となるようなＶｉａリング
３０がチップ１０の周囲に形成される。
【００２３】また、第４の配線２８及び第３の低誘電率
膜２７上に例えばＳｉＮ膜、ＳｉＣ膜、ＳｉＯＣ膜、Ｓ
ｉＣＮ膜のいずれかからなる例えば７０ｎｍの膜厚の拡
散防止膜３１が形成される。この拡散防止膜３１上に例
えば１５０ｎｍの膜厚のＳｉＯＮ膜３２が形成され、こ
のＳｉＯＮ膜３２上に例えば４００ｎｍの膜厚のＳｉＮ
膜３３が形成される。これらＳｉＯＮ膜３２及びＳｉＮ
膜３３はパッシベーション膜３４として機能する。そし
て、拡散防止膜３１、ＳｉＯＮ膜３２及びＳｉＮ膜３３
が選択的に除去され、パッド窓３５が形成される。この
パッド窓３５により表面が露出された第４の配線２８
は、パッド電極３６として機能する。
膜２７上に例えばＳｉＮ膜、ＳｉＣ膜、ＳｉＯＣ膜、Ｓ
ｉＣＮ膜のいずれかからなる例えば７０ｎｍの膜厚の拡
散防止膜３１が形成される。この拡散防止膜３１上に例
えば１５０ｎｍの膜厚のＳｉＯＮ膜３２が形成され、こ
のＳｉＯＮ膜３２上に例えば４００ｎｍの膜厚のＳｉＮ
膜３３が形成される。これらＳｉＯＮ膜３２及びＳｉＮ
膜３３はパッシベーション膜３４として機能する。そし
て、拡散防止膜３１、ＳｉＯＮ膜３２及びＳｉＮ膜３３
が選択的に除去され、パッド窓３５が形成される。この
パッド窓３５により表面が露出された第４の配線２８
は、パッド電極３６として機能する。
【００２４】このように、低誘電率膜１９、２３、２７
を含む多層配線構造の半導体装置において、チップ１０
の最上層に設けられたパッシベーション膜３４と、この
パッシベーション膜３４に近接してチップ１０の周囲に
設けられたＶｉａリング３０とを用いるとともに、第１
の配線１７間にＶｉａリング３０と隣接するＳｉＯＮ膜
１６を用いる。さらに、パッシベーション膜３４の一部
にも、ＳｉＯＮ膜３２を用いる。
を含む多層配線構造の半導体装置において、チップ１０
の最上層に設けられたパッシベーション膜３４と、この
パッシベーション膜３４に近接してチップ１０の周囲に
設けられたＶｉａリング３０とを用いるとともに、第１
の配線１７間にＶｉａリング３０と隣接するＳｉＯＮ膜
１６を用いる。さらに、パッシベーション膜３４の一部
にも、ＳｉＯＮ膜３２を用いる。
【００２５】なお、ＳｉＯＮ膜１６、３２に代えて、Ｓ
ｉＮ膜、又はＳｉＯＮ膜とＳｉＮ膜との積層膜を用いて
もよい。これらＳｉＯＮ膜又はＳｉＮ膜は、以下のよう
な方法で形成され得る。
ｉＮ膜、又はＳｉＯＮ膜とＳｉＮ膜との積層膜を用いて
もよい。これらＳｉＯＮ膜又はＳｉＮ膜は、以下のよう
な方法で形成され得る。
【００２６】ＳｉＯＮ膜は、例えば、ＳｉＨ４＋Ｎ
２Ｏ、ＳｉＨ４＋Ｎ２Ｏ＋Ｎ２、ＳｉＨ ４＋Ｏ２＋
Ｎ２、ＳｉＨ４＋Ｏ２＋ＮＨ３などを原料ガスとして用
い、ＰＥＣＶＤ法で形成される。また、上記以外にも、
Ｓｉ、Ｏ、Ｎを含む原料ガスを用いれば、ＳｉＯＮ膜は
形成できる。
２Ｏ、ＳｉＨ４＋Ｎ２Ｏ＋Ｎ２、ＳｉＨ ４＋Ｏ２＋
Ｎ２、ＳｉＨ４＋Ｏ２＋ＮＨ３などを原料ガスとして用
い、ＰＥＣＶＤ法で形成される。また、上記以外にも、
Ｓｉ、Ｏ、Ｎを含む原料ガスを用いれば、ＳｉＯＮ膜は
形成できる。
【００２７】ＳｉＮ膜は、例えば、ＳｉＨ４＋Ｎ２、Ｓ
ｉＨ４＋ＮＨ３などを原料ガスとして用い、ＰＥＣＶＤ
法で形成される。また、上記以外にも、Ｓｉ、Ｎを含む
原料ガスを用いれば、ＳｉＮ膜は形成できる。
ｉＨ４＋ＮＨ３などを原料ガスとして用い、ＰＥＣＶＤ
法で形成される。また、上記以外にも、Ｓｉ、Ｎを含む
原料ガスを用いれば、ＳｉＮ膜は形成できる。
【００２８】なお、ＳｉＯＮ膜やＳｉＮ膜は、膜中に水
素を含んでいてもよい。
素を含んでいてもよい。
【００２９】また、ＳｉＯＮ膜１６、３２は、水分の侵
入を防止する効果を高めるためには、１００ｎｍ以上の
膜厚を有することが望ましい。
入を防止する効果を高めるためには、１００ｎｍ以上の
膜厚を有することが望ましい。
【００３０】なお、第１の配線１７はローカル配線（セ
ル内で接続する配線）として用いることが多く、第１の
配線１７間の容量が少々高くてもデバイスの性能に大き
な影響は生じない。このため、第１の配線１７間には、
低誘電率膜ではなく水のブロッキング効果の高い膜（Ｓ
ｉＯＮ膜など）を用いても殆ど問題はない。
ル内で接続する配線）として用いることが多く、第１の
配線１７間の容量が少々高くてもデバイスの性能に大き
な影響は生じない。このため、第１の配線１７間には、
低誘電率膜ではなく水のブロッキング効果の高い膜（Ｓ
ｉＯＮ膜など）を用いても殆ど問題はない。
【００３１】上記第１の実施形態によれば、チップ１０
の最上層に設けられたパッシベーション膜３４のＳｉＯ
Ｎ膜３２と、チップ１０の側面に設けられたＶｉａリン
グ３０とを用いるとともに、第１の配線１７間にＳｉＯ
Ｎ膜１６を用いる。このため、チップ１０の上方、下
方、側面から多層配線領域へのあらゆる水分の浸入口を
遮断することができる。従って、低誘電率膜に水分が含
まれて誘電率が増大するという問題を回避でき、低誘電
率膜の特性を有効に利用した半導体装置を提供できる。
の最上層に設けられたパッシベーション膜３４のＳｉＯ
Ｎ膜３２と、チップ１０の側面に設けられたＶｉａリン
グ３０とを用いるとともに、第１の配線１７間にＳｉＯ
Ｎ膜１６を用いる。このため、チップ１０の上方、下
方、側面から多層配線領域へのあらゆる水分の浸入口を
遮断することができる。従って、低誘電率膜に水分が含
まれて誘電率が増大するという問題を回避でき、低誘電
率膜の特性を有効に利用した半導体装置を提供できる。
【００３２】また、ＳｉＯＮ膜やＳｉＮ膜１６、３２は
従来の半導体プロセスで用いられた材料であるため利用
し易い。
従来の半導体プロセスで用いられた材料であるため利用
し易い。
【００３３】なお、図２に示す構造において、パッド窓
３５をＡｌで埋め込んでパッドを形成してもよい。この
場合も、本発明の構造を適用することにより、チップ１
０への水分の侵入を抑制できる。
３５をＡｌで埋め込んでパッドを形成してもよい。この
場合も、本発明の構造を適用することにより、チップ１
０への水分の侵入を抑制できる。
【００３４】［第２の実施形態］第２の実施形態は、上
層の層間絶縁膜に吸水性・透水性の少ない膜を用いるこ
とを特徴とする。
層の層間絶縁膜に吸水性・透水性の少ない膜を用いるこ
とを特徴とする。
【００３５】図３は、本発明の第２の実施形態に係る半
導体装置の断面図を示す。図３に示すように、第２の実
施形態に係る半導体装置は、第１の実施形態と同様に、
チップ１０の最上層に設けられたパッシベーション膜３
４と、このパッシベーション膜３４に近接してチップ１
０の周囲に設けられたＶｉａリング３０とを用いるとと
もに、第１の配線１７間にＶｉａリング３０と隣接する
ＳｉＯＮ膜１６を用いる。さらに、パッシベーション膜
３４の一部にも、ＳｉＯＮ膜３２を用いる。
導体装置の断面図を示す。図３に示すように、第２の実
施形態に係る半導体装置は、第１の実施形態と同様に、
チップ１０の最上層に設けられたパッシベーション膜３
４と、このパッシベーション膜３４に近接してチップ１
０の周囲に設けられたＶｉａリング３０とを用いるとと
もに、第１の配線１７間にＶｉａリング３０と隣接する
ＳｉＯＮ膜１６を用いる。さらに、パッシベーション膜
３４の一部にも、ＳｉＯＮ膜３２を用いる。
【００３６】そして、第１の実施形態と異なる点は、上
層配線の構造である。第２の実施形態では、上層２層の
配線４５、４６は主に電源線やグランド配線に用いられ
る。このため、この上層２層の層間絶縁膜４１ａ、４２
ａは、低誘電率膜を用いずに吸水性・透水性の少ない膜
としてＳｉＯＮを主とする膜、若しくはＳｉＮを主とす
る膜又はこれらの積層膜を用いる。このように、第２の
実施形態では、パッシベーション膜３４、上層の層間絶
縁膜４１ａ、４２ａ、連続的な溝状のＶｉａ２１、２
５、２９、４４及び配線１７、２０、２４、２８、４３
からなるＶｉａリング３０、第１の配線１７間の層間絶
縁膜１６によって、低誘電率膜からなる層間絶縁膜１
９、２３を囲む構造となっている。
層配線の構造である。第２の実施形態では、上層２層の
配線４５、４６は主に電源線やグランド配線に用いられ
る。このため、この上層２層の層間絶縁膜４１ａ、４２
ａは、低誘電率膜を用いずに吸水性・透水性の少ない膜
としてＳｉＯＮを主とする膜、若しくはＳｉＮを主とす
る膜又はこれらの積層膜を用いる。このように、第２の
実施形態では、パッシベーション膜３４、上層の層間絶
縁膜４１ａ、４２ａ、連続的な溝状のＶｉａ２１、２
５、２９、４４及び配線１７、２０、２４、２８、４３
からなるＶｉａリング３０、第１の配線１７間の層間絶
縁膜１６によって、低誘電率膜からなる層間絶縁膜１
９、２３を囲む構造となっている。
【００３７】上記第２の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【００３８】さらに、低誘電率膜１９、２３の上方に吸
水性・透水性の少ない膜４１ａ、４２ａ、３２を３層設
けているため、チップ１０の上方から多層配線領域へ侵
入する水分をさらに遮断することができる。
水性・透水性の少ない膜４１ａ、４２ａ、３２を３層設
けているため、チップ１０の上方から多層配線領域へ侵
入する水分をさらに遮断することができる。
【００３９】なお、図４に示すように、上層２層の層間
絶縁膜４１ｂ、４２ｂに、例えばＰＥＣＶＤ法で形成さ
れたＴＥＯＳ膜やＵＳＧ膜のようなＳｉＯ膜を用いても
よい。
絶縁膜４１ｂ、４２ｂに、例えばＰＥＣＶＤ法で形成さ
れたＴＥＯＳ膜やＵＳＧ膜のようなＳｉＯ膜を用いても
よい。
【００４０】［第３の実施形態］第３の実施形態は、低
誘電率膜からなる層間絶縁膜の上下の層において、いず
れか一方の層に吸水性・透水性の少ない膜を用いること
を特徴とする。
誘電率膜からなる層間絶縁膜の上下の層において、いず
れか一方の層に吸水性・透水性の少ない膜を用いること
を特徴とする。
【００４１】図５、図６は、本発明の第３の実施形態に
係る半導体装置の断面図を示す。図５、図６に示すよう
に、第３の実施形態に係る半導体装置は、第１の実施形
態と同様に、チップ１０の最上層に設けられたパッシベ
ーション膜３４と、このパッシベーション膜３４に近接
してチップ１０の周囲に設けられたＶｉａリング３０と
を用いる。
係る半導体装置の断面図を示す。図５、図６に示すよう
に、第３の実施形態に係る半導体装置は、第１の実施形
態と同様に、チップ１０の最上層に設けられたパッシベ
ーション膜３４と、このパッシベーション膜３４に近接
してチップ１０の周囲に設けられたＶｉａリング３０と
を用いる。
【００４２】そして、第１の実施形態と異なる点は、第
１の配線１７間の層間絶縁膜又はパッシベーション膜３
４の一部の膜のいずれか一方に、吸水性・透水性の少な
い膜としてＳｉＯＮを主とする膜、若しくはＳｉＮを主
とする膜又はこれらの積層膜を用いることである。
１の配線１７間の層間絶縁膜又はパッシベーション膜３
４の一部の膜のいずれか一方に、吸水性・透水性の少な
い膜としてＳｉＯＮを主とする膜、若しくはＳｉＮを主
とする膜又はこれらの積層膜を用いることである。
【００４３】つまり、図５に示す構造では、第１の配線
１７間の層間絶縁膜にＳｉＯＮ膜１６を用い、パッシベ
ーション膜３４の一部の膜にＴＥＯＳ膜５１を用いる。
一方、図６に示す構造では、第１の配線１７間の層間絶
縁膜にＴＥＯＳ膜５２を用い、パッシベーション膜３４
の一部の膜にＳｉＯＮ膜３２を用いる。
１７間の層間絶縁膜にＳｉＯＮ膜１６を用い、パッシベ
ーション膜３４の一部の膜にＴＥＯＳ膜５１を用いる。
一方、図６に示す構造では、第１の配線１７間の層間絶
縁膜にＴＥＯＳ膜５２を用い、パッシベーション膜３４
の一部の膜にＳｉＯＮ膜３２を用いる。
【００４４】上記第３の実施形態によれば、チップ１０
の側面に設けられたＶｉａリング３０と、チップ１０の
最上層に設けられたＳｉＯＮ膜３２又は第１の配線１７
間に設けられたＳｉＯＮ膜１６とを用いる。このため、
チップ１０の側面と上方又は下方とから多層配線領域に
水分が侵入することを抑制できる。従って、低誘電率膜
に水分が含まれて誘電率が増大するという問題を抑制で
き、低誘電率膜の特性を有効に使用した半導体装置を提
供できる。
の側面に設けられたＶｉａリング３０と、チップ１０の
最上層に設けられたＳｉＯＮ膜３２又は第１の配線１７
間に設けられたＳｉＯＮ膜１６とを用いる。このため、
チップ１０の側面と上方又は下方とから多層配線領域に
水分が侵入することを抑制できる。従って、低誘電率膜
に水分が含まれて誘電率が増大するという問題を抑制で
き、低誘電率膜の特性を有効に使用した半導体装置を提
供できる。
【００４５】なお、第３の実施形態に係る発明は、第２
の実施形態のように上層２層の配線４５、４６を主に電
源線やグランド配線に用いる場合にも適用できる。
の実施形態のように上層２層の配線４５、４６を主に電
源線やグランド配線に用いる場合にも適用できる。
【００４６】すなわち、図７、図８に示すように、第１
の配線１７間の層間絶縁膜又はパッシベーション膜３４
の一部の膜のいずれか一方に吸水性・透水性の少ない膜
としてＳｉＯＮを主とする膜、若しくはＳｉＮを主とす
る膜又はこれらの積層膜を用い、さらに、上層２層の層
間絶縁膜４１ａ、４２ａにＳｉＯＮ膜を用いてもよい。
の配線１７間の層間絶縁膜又はパッシベーション膜３４
の一部の膜のいずれか一方に吸水性・透水性の少ない膜
としてＳｉＯＮを主とする膜、若しくはＳｉＮを主とす
る膜又はこれらの積層膜を用い、さらに、上層２層の層
間絶縁膜４１ａ、４２ａにＳｉＯＮ膜を用いてもよい。
【００４７】この場合、図７に示す構造では、チップ１
０の上方、下方、側面から多層配線領域へのあらゆる水
分の浸入口を遮断することができる。また、図８に示す
構造では、チップ１０の上方から多層配線領域へ侵入す
る水分を特に遮断することができる。
０の上方、下方、側面から多層配線領域へのあらゆる水
分の浸入口を遮断することができる。また、図８に示す
構造では、チップ１０の上方から多層配線領域へ侵入す
る水分を特に遮断することができる。
【００４８】また、図９、図１０に示すように、第１の
配線１７間の層間絶縁膜又はパッシベーション膜３４の
一部の膜のいずれか一方に吸水性・透水性の少ない膜と
してＳｉＯＮを主とする膜、若しくはＳｉＮを主とする
膜又はこれらの積層膜を用い、さらに、上層２層の層間
絶縁膜４１ｂ、４２ｂにＴＥＯＳ膜やＵＳＧ膜のような
ＳｉＯ膜を用いてもよい。
配線１７間の層間絶縁膜又はパッシベーション膜３４の
一部の膜のいずれか一方に吸水性・透水性の少ない膜と
してＳｉＯＮを主とする膜、若しくはＳｉＮを主とする
膜又はこれらの積層膜を用い、さらに、上層２層の層間
絶縁膜４１ｂ、４２ｂにＴＥＯＳ膜やＵＳＧ膜のような
ＳｉＯ膜を用いてもよい。
【００４９】この場合、図９に示す構造では、低誘電率
膜１９、２３の上方に設けられた３層からなる膜厚の厚
いＴＥＯＳ膜４１ｂ、４２ｂ、５１とＶｉａリング３０
とＳｉＯＮ膜１６とを用いているため、チップ１０の上
方、下方、側面から多層配線領域へのあらゆる水分の浸
入口を遮断することができる。また、図１０に示す構造
では、低誘電率膜１９、２３の上方にＴＥＯＳ膜４１
ｂ、４２ｂとＳｉＯＮ膜３２とが設けられているため、
チップ１０の上方から多層配線領域へ侵入する水分を特
に遮断することができる。
膜１９、２３の上方に設けられた３層からなる膜厚の厚
いＴＥＯＳ膜４１ｂ、４２ｂ、５１とＶｉａリング３０
とＳｉＯＮ膜１６とを用いているため、チップ１０の上
方、下方、側面から多層配線領域へのあらゆる水分の浸
入口を遮断することができる。また、図１０に示す構造
では、低誘電率膜１９、２３の上方にＴＥＯＳ膜４１
ｂ、４２ｂとＳｉＯＮ膜３２とが設けられているため、
チップ１０の上方から多層配線領域へ侵入する水分を特
に遮断することができる。
【００５０】［第４の実施形態］第４の実施形態では、
低誘電率膜からなる層間絶縁膜の上層と最下層配線の下
層とに吸水性・透水性の少ない膜を用いることを特徴と
する。
低誘電率膜からなる層間絶縁膜の上層と最下層配線の下
層とに吸水性・透水性の少ない膜を用いることを特徴と
する。
【００５１】図１１は、本発明の第４の実施形態に係る
半導体装置の断面図を示す。図１１に示すように、第４
の実施形態に係る半導体装置は、第１の実施形態と同様
に、チップ１０の最上層に設けられたパッシベーション
膜３４と、このパッシベーション膜３４に近接してチッ
プ１０の周囲に設けられたＶｉａリング３０とを用い
る。さらに、パッシベーション膜３４の一部にＳｉＯＮ
膜３２を用いる。
半導体装置の断面図を示す。図１１に示すように、第４
の実施形態に係る半導体装置は、第１の実施形態と同様
に、チップ１０の最上層に設けられたパッシベーション
膜３４と、このパッシベーション膜３４に近接してチッ
プ１０の周囲に設けられたＶｉａリング３０とを用い
る。さらに、パッシベーション膜３４の一部にＳｉＯＮ
膜３２を用いる。
【００５２】そして、第１の実施形態と異なる点は、第
１の配線１７の下層に例えば１５０ｎｍの膜厚のＳｉＯ
Ｎ膜６１を用いることである。従って、第４の実施形態
では、パッシベーション膜３４、Ｖｉａリング３０、第
１の配線１７下のＳｉＯＮ膜６１によって、低誘電率膜
からなる層間絶縁膜１９、２３、２７、６２を囲む構造
となっている。
１の配線１７の下層に例えば１５０ｎｍの膜厚のＳｉＯ
Ｎ膜６１を用いることである。従って、第４の実施形態
では、パッシベーション膜３４、Ｖｉａリング３０、第
１の配線１７下のＳｉＯＮ膜６１によって、低誘電率膜
からなる層間絶縁膜１９、２３、２７、６２を囲む構造
となっている。
【００５３】なお、図１１に示す構造では、半導体基板
１１上にＢＰＳＧ膜１３が形成され、このＢＰＳＧ膜１
３上にＳｉＯＮ膜６１が形成されているが、これに限定
されない。つまり、半導体基板１１上にＳｉＯＮ膜６１
を直接形成してもよい。
１１上にＢＰＳＧ膜１３が形成され、このＢＰＳＧ膜１
３上にＳｉＯＮ膜６１が形成されているが、これに限定
されない。つまり、半導体基板１１上にＳｉＯＮ膜６１
を直接形成してもよい。
【００５４】また、低誘電率膜１９、６２及び拡散防止
膜１８を１層の層間絶縁膜で形成してもよい。つまり、
第１の配線１７を形成した後、この第１の配線１７及び
ＳｉＯＮ膜６１上に層間絶縁膜を形成する。そして、こ
の層間絶縁膜内にダマシン構造の第２の配線２０及び第
１のＶｉａ２１を形成し、この第２の配線２０を第１の
Ｖｉａ２１を介して第１の配線１７に接続する。
膜１８を１層の層間絶縁膜で形成してもよい。つまり、
第１の配線１７を形成した後、この第１の配線１７及び
ＳｉＯＮ膜６１上に層間絶縁膜を形成する。そして、こ
の層間絶縁膜内にダマシン構造の第２の配線２０及び第
１のＶｉａ２１を形成し、この第２の配線２０を第１の
Ｖｉａ２１を介して第１の配線１７に接続する。
【００５５】上記第４の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。
形態と同様の効果を得ることができる。
【００５６】なお、第４の実施形態に係る発明は、上記
第１乃至第３の実施形態に適用することも可能である。
第１乃至第３の実施形態に適用することも可能である。
【００５７】その他、本発明は、上記各実施形態に限定
されるものではなく、実施段階ではその要旨を逸脱しな
い範囲で、種々に変形することが可能である。さらに、
上記実施形態には種々の段階の発明が含まれており、開
示される複数の構成要件における適宜な組み合わせによ
り種々の発明が抽出され得る。例えば、実施形態に示さ
れる全構成要件から幾つかの構成要件が削除されても、
発明が解決しようとする課題の欄で述べた課題が解決で
き、発明の効果の欄で述べられている効果が得られる場
合には、この構成要件が削除された構成が発明として抽
出され得る。
されるものではなく、実施段階ではその要旨を逸脱しな
い範囲で、種々に変形することが可能である。さらに、
上記実施形態には種々の段階の発明が含まれており、開
示される複数の構成要件における適宜な組み合わせによ
り種々の発明が抽出され得る。例えば、実施形態に示さ
れる全構成要件から幾つかの構成要件が削除されても、
発明が解決しようとする課題の欄で述べた課題が解決で
き、発明の効果の欄で述べられている効果が得られる場
合には、この構成要件が削除された構成が発明として抽
出され得る。
【００５８】
【発明の効果】以上説明したように本発明によれば、チ
ップへの水分の侵入を抑制することが可能な半導体装置
を提供できる。
ップへの水分の侵入を抑制することが可能な半導体装置
を提供できる。
【図１】本発明の第１の実施形態に係わる半導体装置を
示す平面図。
示す平面図。
【図２】図１のII−II線に沿った半導体装置の断面図。
【図３】本発明の第２の実施形態に係わり、上層の層間
絶縁膜にＳｉＯＮ膜を用いた場合の半導体装置を示す断
面図。
絶縁膜にＳｉＯＮ膜を用いた場合の半導体装置を示す断
面図。
【図４】本発明の第２の実施形態に係わり、上層の層間
絶縁膜にＴＥＯＳ膜を用いた場合の半導体装置を示す断
面図。
絶縁膜にＴＥＯＳ膜を用いた場合の半導体装置を示す断
面図。
【図５】本発明の第３の実施形態に係わり、低誘電率膜
の下層にＳｉＯＮ膜を用いた場合の半導体装置を示す断
面図。
の下層にＳｉＯＮ膜を用いた場合の半導体装置を示す断
面図。
【図６】本発明の第３の実施形態に係わり、低誘電率膜
の上層にＳｉＯＮ膜を用いた場合の半導体装置を示す断
面図。
の上層にＳｉＯＮ膜を用いた場合の半導体装置を示す断
面図。
【図７】図５に示す構造の上層の層間絶縁膜にＳｉＯＮ
膜を用いた場合の半導体装置を示す断面図。
膜を用いた場合の半導体装置を示す断面図。
【図８】図６に示す構造の上層の層間絶縁膜にＳｉＯＮ
膜を用いた場合の半導体装置を示す断面図。
膜を用いた場合の半導体装置を示す断面図。
【図９】図５に示す構造の上層の層間絶縁膜にＴＥＯＳ
膜を用いた場合の半導体装置を示す断面図。
膜を用いた場合の半導体装置を示す断面図。
【図１０】図６に示す構造の上層の層間絶縁膜にＴＥＯ
Ｓ膜を用いた場合の半導体装置を示す断面図。
Ｓ膜を用いた場合の半導体装置を示す断面図。
【図１１】本発明の第４の実施形態に係わる半導体装置
を示す断面図。
を示す断面図。
【図１２】第１の従来技術による半導体装置を示す平面
図。
図。
【図１３】図１２のXIII−XIII線に沿った半導体装置の
断面図。
断面図。
【図１４】第２の従来技術による半導体装置を示す平面
図。
図。
【図１５】図１５（Ａ）は図１４のXVA−XVA線に沿った
半導体装置の断面図、図１５（Ｂ）は図１４のXVB−XVB
線に沿った半導体装置の部分断面図。
半導体装置の断面図、図１５（Ｂ）は図１４のXVB−XVB
線に沿った半導体装置の部分断面図。
１０…チップ、 １１…半導体基板、 １２…ゲート電極、 １３…ＢＰＳＧ膜、 １４…ＴＥＯＳ−ＳｉＯ２膜、 １５…コンタクトプラグ、 １６、３２、４１ａ、４２ａ、６１…ＳｉＯＮ膜、 １７、２０、２４、２８、４３…配線、 １８、２２、２６、３１…拡散防止膜、 １９、２３、２７、６２…低誘電率膜、 ２１、２５、２９、４４…Ｖｉａ、 ３０…Ｖｉａリング、 ３３…ＳｉＮ膜 ３４…パッシベーション膜、 ３５…パッド窓、 ３６…パッド電極、 ４１ｂ、４２ｂ、５１、５２…ＴＥＯＳ膜、 ４５、４６…電源線又はグランド配線。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 HH11 JJ01 JJ08 JJ11 JJ19 KK01 KK08 KK11 MM02 RR01 RR04 RR06 RR08 RR09 RR15 RR21 SS04 SS15 TT04 VV07 WW02 XX00 XX18 5F058 BA07 BD02 BD04 BD07 BD10 BD15 BD18 BF07 BF23 BF25 BF30 BJ02 BJ03
Claims (8)
- 【請求項１】 第１の絶縁膜と、 前記第１の絶縁膜内に形成された第１の配線と、 前記第１の配線及び前記第１の絶縁膜上に形成された第
２の絶縁膜と、 前記第２の絶縁膜内に形成され、第１の接続部を介して
前記第１の配線と導通する第２の配線と、 前記第２の配線及び前記第２の絶縁膜上に層間絶縁膜又
はパッシベーション膜として形成された第３の絶縁膜と
を具備し、 前記第１、第３の絶縁膜の少なくとも一方はＳｉＯＮを
主とする膜、若しくはＳｉＮを主とする膜、又はこれら
の積層膜であり、前記第２の絶縁膜は低誘電率膜である
ことを特徴とする半導体装置。 - 【請求項２】 第１の絶縁膜と、 前記第１の絶縁膜上に形成された第１の配線と、 前記第１の配線及び前記第１の絶縁膜上に形成された第
２の絶縁膜と、 前記第２の絶縁膜内に形成され、第１の接続部を介して
前記第１の配線と導通する第２の配線と、 前記第２の配線及び前記第２の絶縁膜上に層間絶縁膜又
はパッシベーション膜として形成された第３の絶縁膜と
を具備し、 前記第１、第３の絶縁膜の少なくとも一方はＳｉＯＮを
主とする膜、若しくはＳｉＮを主とする膜、又はこれら
の積層膜であり、前記第２の絶縁膜は低誘電率膜である
ことを特徴とする半導体装置。 - 【請求項３】 前記第２、第３の絶縁膜間に形成された
第４の絶縁膜と、 前記第４の絶縁膜内に形成され、第２の接続部を介して
前記第２の配線と導通する第３の配線とをさらに具備
し、 前記第４の絶縁膜は、ＳｉＯＮを主とする膜、ＳｉＮを
主とする膜、若しくはこれらの積層膜、又はＳｉＯ膜で
あることを特徴とする請求項１又は２記載の半導体装
置。 - 【請求項４】 前記ＳｉＯＮを主とする膜、若しくはＳ
ｉＮを主とする膜、又はこれらの積層膜の膜厚は、１０
０ｎｍ以上であることを特徴とする請求項１乃至３のい
ずれか１項に記載の半導体装置。 - 【請求項５】 前記第１の配線は、ローカル配線である
ことを特徴とする請求項１乃至３のいずれか１項に記載
の半導体装置。 - 【請求項６】 前記第３の配線は、電源線又はグランド
配線であることを特徴とする請求項３記載の半導体装
置。 - 【請求項７】 前記第１、第２の配線及び前記第１の接
続部からなるＶｉａリング構造を有することを特徴とす
る請求項１又は２記載の半導体装置。 - 【請求項８】 前記第１、第２の配線及び前記第１の接
続部からなるＶｉａリング構造を有し、 前記Ｖｉａリング構造の前記第１、第２の配線は、前記
第１、第３の絶縁膜にそれぞれ隣接又は近接しているこ
とを特徴とする請求項１又は２記載の半導体装置。
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