WO2006121129A1 - 半導体装置及びその製造方法 - Google Patents

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WO2006121129A1
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film
metal
layer
metal wall
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PCT/JP2006/309507
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Munehiro Tada
Hiroto Ootake
Yoshihiro Hayashi
Original Assignee
Nec Corporation
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device excellent in moisture resistance and mountability and a manufacturing method thereof.
  • LSI large scale integrated circuit
  • A1 aluminum
  • A1 alloy has been widely used as a wiring material.
  • the copper wiring is formed by surrounding it with a barrier film.
  • a conductive barrier metal film for preventing copper oxidation and copper diffusion is provided on the side surface and bottom surface of the copper wiring, and an insulating barrier film is provided on the upper surface of the copper wiring.
  • HSQ Hydrogen Silsesquioxane
  • CDO Carbon doped oxide
  • porous films thereof are also being used. This low dielectric constant film is formed by, for example, a spin coating method or a vapor phase growth method.
  • a metal wall composed of multilayer wiring is provided over the entire circumference of the outer periphery of the chip cut out by dicing to prevent the ingress of moisture or corrosive gas into the semiconductor circuit. Is generally done.
  • Such a metal wall is called a guard ring, a seal ring, a moisture-resistant ring, a metal ring, or the like.
  • FIG. 1 is a cross-sectional view showing an example of a conventional semiconductor device 150 having a multilayer wiring structure.
  • the semiconductor device 150 includes a semiconductor substrate 100, a MOSFET 99 (Metal Oxide Semiconductor Field Effect Transistor) formed on the semiconductor substrate 100 in the semiconductor circuit formation region 4 of the semiconductor substrate 100, and the semiconductor substrate 100 and the MOSFET 99.
  • the multilayer wiring structure has a plurality of silicon oxide films 111, 112, 113, 114 and SiOCH films 131, 132, 133, 134 as insulating films stacked in the vertical direction, and a plurality of silicon oxide films.
  • Silicon nitride film 121, 122, 1 23, 124, 125, 126, 127 formed by sandwiching between each film of the insulating film or SiOCH film, and silicon oxynitride as a protective film formed in the uppermost layer Penetrating in the thickness direction of the film 141, the tungsten plug 211 formed in the thickness direction of the lowermost silicon oxide film 111, and the silicon oxide film 112 which is the layer immediately above the lowermost layer
  • a wiring pattern 11 comprising a copper layer 181 and a barrier metal film 171 formed between the copper layer 181 and tungsten 161, and a silicon oxide film 113 and a SiOCH film 131, 132, 1 33, 134 Formed on each of the dual damascene pattern 12
  • tungsten plug 212 and a T IZTiN layer 191 formed on the silicon oxynitride film 141 of the uppermost layer, a laminated structure 215 of the A1- Cu layer 201, TiZTiN layer 192.
  • the tungsten plug 211 includes a tungsten layer 161, side surfaces of the tungsten layer 161, and TiN151 covering the bottom.
  • the dual damascene pattern 12 formed in each of the silicon oxide film 113 and the SiOCH films 131, 132, 133, and 134 is a dual damascene groove 221 formed in each of the SiOCH films 131, 132, 133, and 134.
  • the tungsten plug 212 includes a tungsten layer 162 and a TiN layer 152 surrounding the side surface and the bottom surface of the tungsten layer 162.
  • each plug and each pattern is an upper layer and lower layer plug. Or it is electrically connected to the pattern.
  • the metal wall 2 has the same structure as the multilayer wiring structure, and is a lower layer metal wall having a structure below the silicon nitride film 127 as a boundary with the silicon nitride film 127. 6 and the uppermost metal wall 7 which is a structure above the silicon nitride film 127.
  • the semiconductor device 150 shown in FIG. 1 is manufactured as follows.
  • the semiconductor substrate 100 is covered with the silicon oxide film 111 so as to cover the MOSFET 99, and a via hole is formed in the silicon oxide film 111.
  • a tungsten plug 211 made of tungsten 161 surrounded by TiN 151 is formed inside this via hole.
  • a silicon nitride film 121 and a silicon oxide film 112 are formed in this order on the silicon oxide film 111.
  • a photoresist (not shown) is deposited on the silicon oxide film 112, and the photoresist is patterned. Using the patterned photoresist as a mask, wiring trenches are formed in the silicon nitride film 121 and the silicon oxide film 112 by dry etching.
  • the noble metal 171 and Cul81 are embedded, and the Cul81 is polished using the CMP method to form the wiring pattern 11. Subsequently, the silicon nitride film 122 and the SiOCH film 131 are formed in this order on the silicon oxide film 112.
  • a photoresist (not shown) is deposited on the SiOCH film 131, and the photoresist is patterned.
  • a dual damascene trench 221 composed of a wiring trench and a via hole (groove-like via) is formed in the silicon nitride film 122 and the SiOCH film 131 by dry etching.
  • barrier metal 172 and Cul82 are embedded in the dual damascene groove 221.
  • Cul82 is polished by CMP to form a dual damascene pattern 12.
  • a multilayer wiring is formed by repeating the process of forming the dual damascene pattern 12 described above for each of the SiOCH films 132, 133, 134 and the silicon oxide film 113.
  • a silicon oxide film 114 is formed on the silicon oxide film 113, and the silicon oxide film 11 is formed.
  • a TiZTiN film 191, an A1-Cu film 201, and a TiZTiN film 19 are formed on the silicon oxide film 114.
  • a photoresist (not shown) is deposited on the TiZTiN film 192, and the photoresist is patterned.
  • the Ti ZTiN film 191, the Al—Cu film 201, and the TiZTiN film 192 are patterned by dry etching to form a laminated structure 215.
  • a silicon oxynitride film 141 as a protective film is grown on the silicon oxide film 114 so as to cover the laminated structure 215.
  • the metal wall 2 having a multilayer wiring force is formed simultaneously with the multilayer wiring structure in the chip outer peripheral region 5 so as to surround the MOSFET 99 and the multilayer wiring structure.
  • the metal wall 2 prevents moisture and corrosive gas from entering the MOSFET 99 and the multilayer wiring structure.
  • each semiconductor circuit forming region 4 is divided and cut out.
  • a technique is used in which the semiconductor wafer 1 is diced along the dicing line 3 and separated into individual LSI chips.
  • the metal wall 2 surrounds the semiconductor circuit forming region 4 when dicing into individual chips, cracks are generated in each chip due to dicing, or moisture enters the inside of each chip. Can be prevented.
  • Patent Document 1 describes a method for improving the adhesion and preventing the occurrence of cracks and the intrusion of moisture by forming a barrier metal seamlessly with respect to the structure of the metal wall.
  • Patent Document 2 with respect to the structure of the metal wall, by forming a plurality of metal walls in a divided manner, moisture can be prevented from entering the circuit region even when a defect occurs in the metal wall. It describes how it can be done.
  • Patent Document 1 JP 2004-64046 A
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2004-304124
  • the conventional semiconductor device has the following problems with respect to the structure of the uppermost metal wall 7.
  • the silicon oxide film 113, the silicon nitride film 127, and the silicon oxide film 114 are used. It is necessary to reduce the dielectric constant.
  • the uppermost metal wall 7 formed only by the lower metal wall 6 needs to have excellent water resistance and crack resistance.
  • the conventional semiconductor device has a problem that it is difficult to achieve both the introduction of the low dielectric constant film and the reliability of the device.
  • FIG. 4 is an enlarged cross-sectional view of the upper layer portion of the semiconductor device 150 shown in FIG.
  • a tungsten plug 212 formed on the silicon oxide film 114, and a laminated structure 215 formed on the silicon oxide film 114 are formed as separate layers. For this reason, an intrusion path 220 of moisture or corrosive gas is formed at the interface between the tungsten 162 and TiZTiN 191 of the tungsten plug 212, and moisture and corrosive gas enter through the intrusion path 220. It was.
  • the problem is that it is not preferable to use tungsten in the upper layer of the copper wiring.
  • the tungsten plug 212 is a force formed by the CVD method.
  • the film forming temperature is 400 ° C or higher. For this reason, if it is formed in the upper layer of a copper fine wiring having a low dielectric constant film introduced, it causes agglomeration of copper and degassing from the low dielectric constant film. Therefore, there is a problem that it is preferable to use tungsten in the upper layer portion of the copper wiring.
  • the present invention has been made in view of the above problems, and provides a semiconductor device having an uppermost metal wall structure capable of preventing intrusion of moisture and corrosive gas, and a method for manufacturing the same.
  • the purpose is to do.
  • the present invention provides a semiconductor substrate, at least one circuit element formed on the semiconductor substrate or on a semiconductor layer, and in a state of being electrically connected to the circuit element.
  • a semiconductor device comprising: a multilayer wiring structure formed on the semiconductor substrate or semiconductor layer; and a metal wall formed so as to surround the multilayer wiring structure outside the multilayer wiring structure.
  • the upper layer is made of a metal mainly composed of aluminum, and the metal is embedded in a groove-shaped contact hole extending continuously over the outer periphery of the semiconductor substrate, and is electrically connected to the lower metal wall.
  • a semiconductor device is provided.
  • the metal is continuously formed through an interface between the uppermost layer and a layer immediately below the uppermost layer.
  • At least a part of the interlayer insulating film forming the groove-shaped contact hole is at least a shim.
  • a low dielectric constant film having recon and carbon power and having a relative dielectric constant of 5.0 or less is preferable.
  • the low dielectric constant film is preferably a divinylsiloxane benzocyclobutene film.
  • the metal containing aluminum as a main component is sandwiched between titanium, tantalum, nitrides thereof, or a laminated film thereof.
  • the lower metal wall is mainly composed of copper.
  • two or more metal walls are formed in a radial direction around the multilayer wiring structure.
  • the uppermost layers of the metal walls adjacent to each other are preferably formed integrally with each other.
  • the metal walls adjacent to each other are partially connected and have a mesh structure when viewed from above. .
  • the lower end of the uppermost layer of the metal wall is formed so as to bite into the lower insulating layer.
  • the metal containing aluminum as a main component is preferably an alloy of aluminum and copper (Al-Cu).
  • the present invention provides a process of forming at least one circuit element on a semiconductor substrate or semiconductor layer, and a multilayer on the semiconductor substrate or semiconductor layer in a state of being electrically connected to the circuit element.
  • a process of forming a wiring structure, and a process of forming a metal wall comprising an uppermost metal wall and a lower layer metal wall below the multilayer wiring structure so as to surround the multilayer wiring structure outside the multilayer wiring structure In the method for manufacturing a semiconductor device, a first step of forming an interlayer insulating film on the lower metal wall, and a second step of forming a groove-like via hole extending continuously over the outer periphery of the semiconductor substrate in the interlayer insulating film And a third step of embedding a metal containing aluminum as a main component in the grooved via hole, and forming the uppermost metal wall by the metal containing aluminum as a main component.
  • a fourth process is provided.
  • a method of manufacturing a semiconductor device is provided.
  • the metal is continuously formed, for example, through an interface between the uppermost layer and a layer immediately below the uppermost layer.
  • the first process includes at least silicon and carbon power, and has a relative dielectric constant of 5.0 or less. It is preferable to include a step of forming an insulating film.
  • the first step includes a step of forming a dibulosiloxane benzocyclobutene film by a plasma polymerization method.
  • the method further includes a step of sandwiching the metal containing aluminum as a main component between titanium, tantalum, a nitride thereof, or a laminated film thereof.
  • the method further includes a fifth step of forming two or more metal walls in a radial direction centering on the multilayer wiring structure.
  • the uppermost layers of the metal walls adjacent to each other are formed integrally with each other.
  • the metal walls adjacent to each other are partially connected to form a network structure when the metal walls are viewed from above.
  • the lower end of the uppermost layer of the metal wall is formed in the lower insulating layer.
  • the metal wall prevents moisture and corrosive gas from entering the semiconductor device from the outer periphery of the substrate. It prevents the occurrence of cracks, keeps the capacitance between wires low, maintains the wiring performance, and keeps the wiring reliability high.
  • the metal wall can be formed at the same time as the wiring formed in the semiconductor circuit formation region, that is, in the same process, it is necessary to perform an additional step for forming the metal wall. Nao.
  • FIG. 5 is a cross-sectional view of the semiconductor device 301 according to the first embodiment of the present invention.
  • the semiconductor device 301 includes a semiconductor substrate 100, a semiconductor substrate, MOSFE T99 (Metal Oxide Semiconductor Field Effect Transistor) formed on the semiconductor substrate 100 in the semiconductor circuit formation region 4 of the board 100, the multilayer wiring structure formed on the semiconductor substrate 100 and the MOSFET 99, and the semiconductor circuit of the semiconductor substrate 100 In the chip outer peripheral region 5 surrounding the formation region 4, a metal wall 2 formed so as to surround the MOSFET 99 and the multilayer wiring structure from the outside, and a cover are formed.
  • MOSFE T99 Metal Oxide Semiconductor Field Effect Transistor
  • the multilayer wiring structure includes a plurality of silicon oxide films 11 1, 113, 114 and SiOCH films 261, 262, 263, 264, 265 as insulating films stacked in the vertical direction, and a plurality of these silicon Silicon carbonitride (Si CN) film 251, 252, 253, 254, 255, 256, 257 formed between the oxide film or SiOCH film A silicon oxynitride film 141 as a protective film, a tungsten plug 211 formed so as to penetrate in the thickness direction of the lowermost silicon oxide film 111, and a SiOCH film 261 which is a layer immediately above the lowermost layer A wiring made of a TaZTaN film 271 as a barrier metal film formed between the copper layer 181 penetrating in the thickness direction and the copper layer 181 and the tungsten 161 of the tungsten plug 211.
  • Si CN silicon Silicon carbonitride
  • the tungsten plug 211 is composed of a tungsten layer 161 and a TiN layer 151 that covers the side and bottom surfaces of the tungsten layer 161.
  • the dual damascene pattern 12 formed on each of the SiOCH films 262, 263, 264, 265 and the silicon oxide film 113 is formed by the SiOCH films 262, 263, 264, 265 and the silicon oxide film 113.
  • the uppermost layer wiring 10 includes an Al—Cu layer 201 embedded in a groove-like via 226 formed over the silicon oxide film 114 and the uppermost silicon oxynitride film 141, and a silicon oxide film.
  • 114 a TiZTiN layer 191 as a barrier metal film covering a side surface and a bottom surface of the Al—Cu layer 201 and a boundary surface between the silicon oxide film 114 and the silicon oxynitride film 141;
  • the TiZTiN layer 192 as a barrier metal film covering the upper surface of the Al—Cu layer 201 in the nitride film 141 is force-configured.
  • the TiZTiN layer 191 and the TiZTiN layer 192 can be omitted as necessary.
  • a recess 1 Oa for a connection pad is formed on the upper surface of the A1-Cu layer 201 constituting the uppermost layer wiring 10, and a connection pad is formed on the silicon oxynitride film 141 corresponding to the recess 10a.
  • a service opening 13 is formed.
  • the uppermost layer wiring 10, each dual damascene pattern 12, the wiring pattern 11, and the tungsten plug 212 are formed to be aligned in the vertical direction, and the uppermost layer wiring 10, tungsten plug 212, and each pattern 11, 12 are the upper layer. And electrically connected to the underlying wiring, plug or pattern.
  • the metal wall 2 is composed of a lower layer metal wall 6 having a structure below the SiCN film 257 and an uppermost metal wall 8 having a structure above the SiCN film 257.
  • the uppermost metal wall 8 is made of SiCN film 257, silicon oxide film 114, and A1-Cu201 force, and TiZTiN 191 and TiZTiN 192 are arbitrarily provided.
  • the metal wall 2 is manufactured by the same process as the multilayer wiring structure, and has the same structure as the multilayer wiring structure. Therefore, the lower layer metal wall 6 has the same structure as the multilayer wiring structure below the SiCN film 257, and the uppermost layer metal wall 8 has the same structure as the uppermost layer wiring 10.
  • the semiconductor device 301 according to the first embodiment shown in FIG. 5 is manufactured as follows.
  • the semiconductor substrate 100 is covered with the silicon oxide film 111 so as to cover the MOSFET 99, and a via hole is formed in the silicon oxide film 111.
  • a tungsten plug 211 made of tungsten 161 surrounded by TiN 151 is formed inside this via hole.
  • a SiCN film 251 and a SiOCH film 261 are formed in this order on the silicon oxide film 111.
  • the SiCN film 251 is an insulating film formed by, for example, a CVD (Chemical Vapor Deposition) method. It is an edge film and has a relative dielectric constant of 5 or less.
  • the SiCN film 251 is an insulating film composed of at least silicon and carbon, and can be composed of silicon carbide, silicon carbonitride, organic material, organic material containing silicon, or dibulosiloxane benzocyclobutene.
  • the thickness of the SiCN film 251 is preferably about 0.01 to about 0.05 microns.
  • the SiOCH film 261 is a low dielectric constant film formed by, for example, a CVD method, and has a relative dielectric constant of 3 or less.
  • the SiOCH film 261 is, for example, a material such as Aurora-ULK (trade name), Black diamond (trade name), CORAL (trade name), or a porous material made of these materials.
  • the film thickness of the SiOCH film 261 is preferably about 0.1 to about 0.3 ⁇ m.
  • the SiOCH film 261 can be a silicon oxide film, a silicon carbide film, or a laminated structure of a silicon carbonitride film and a SiOCH film.
  • a photoresist (not shown) is deposited on the SiOCH film 261, and the photoresist is patterned. Using the patterned photoresist as a mask, wiring trenches are formed in the SiCN film 251 and the SiOCH film 261 by dry etching.
  • TaZTaN 15Z5nm
  • Cu 50nm
  • a heat treatment is performed at a temperature of 200 ° C to 300 ° C for 5 to 30 minutes in an inert atmosphere such as nitrogen, and polishing is performed using a CMP method to obtain a copper layer 181 and a copper layer.
  • a TaZTaN layer 271 surrounding the side and bottom surfaces of 181 and a wiring pattern 11 are formed.
  • a SiCN film 252 and a SiOCH film 262 are formed in this order on the SiOCH film 261.
  • a photoresist (not shown) is deposited on the SiOCH film 262, and the photoresist is patterned.
  • a dual damascene groove 221 having a wiring groove and a via hole (groove via) force is formed inside the SiCN film 252 and the SiOCH film 262 by dry etching.
  • the SiOCH film 262 is formed of, for example, a silicon oxide film, a silicon carbide film, or a silicon carbonitride film in order to improve workability by dry etching or to prevent over-polishing during CMP. It is also possible to have a laminated structure.
  • the barrier metal is formed inside the dual damascene groove 221 by the same method as described above.
  • TaZTaN272 as a film is formed, Cul82 is embedded, and Cul82 is polished by CMP to form a dual damascene pattern 12.
  • a SiCN film 257 and a silicon oxide film 114 are formed in this order on the silicon oxide film 113.
  • the SiCN film 257 and the silicon oxide film 114 penetrate through the thickness direction, and on the silicon oxide film 114, the uppermost layer wiring 10 mainly composed of aluminum is formed. It is formed.
  • the SiCN film 257 has a relative dielectric constant of 5.0 or less, and has a copper diffusion resistance, a force that acts as an etching stop layer during etching of a silicon oxide film, and its water absorption resistance is a silicon nitride film ( It is known to be inferior to the relative dielectric constant 7.0) and silicon oxynitride film (relative dielectric constant 6.0).
  • the metal wall 2 in the semiconductor device 301 prevents external force moisture or corrosive gas from invading the inside of the multilayer wiring structure regardless of the water absorption resistance of the SiCN film 257. be able to.
  • the SiCN film 257 is formed as a film having a relative dielectric constant of about 2.7 to about 3.5, or an organic silicon film (relative dielectric constant 2.7) or plasma is used as the SiCN film 257. It is possible to use a dibulosiloxane benzocyclobutene film (relative dielectric constant 2.7, hereinafter referred to as “BCB film”) formed by polymerization, and the capacitance between wirings can be reduced.
  • BCB film dibulosiloxane benzocyclobutene film
  • the uppermost wiring 10 is formed as follows.
  • a photoresist (not shown) is deposited on the TiZTiN film 192 which is the uppermost layer of the uppermost layer wiring 10, and the photoresist is patterned. Using the patterned photoresist as a mask, the uppermost layer wiring 10 composed of the TiZTiN film 191, the A1-Cu film 201, and the Ti / TiN film 192 is formed by dry etching.
  • a silicon oxynitride film 141 as a protective film is grown on the silicon oxide film 114 so as to cover the uppermost wiring 10.
  • connection pad opening 13 is formed by photolithography and dry etching.
  • the multilayer wiring structure and the metal wall 2 are formed in the same process, so the metal wall 2 including the uppermost layer metal wall 8 is formed. No additional steps to form occur.
  • the metal wall 2 having excellent moisture resistance over all the wiring layers and insulating layers.
  • the penetration of moisture and corrosive gas into the MOSFET 99 and the multilayer wiring structure formed in the semiconductor circuit formation region 4 can be prevented.
  • the uppermost metal wall 8 Since the Al—Cu layer 201 is formed over both the silicon oxynitride film 141 and the silicon oxide film 114, unlike the conventional semiconductor device 150, the intrusion path 220 is not formed. Therefore, according to the semiconductor device 301 of the present embodiment, the metal wall 2 including the uppermost metal wall 8 causes moisture and corrosive gas to enter the MOSFET 99 and the multilayer wiring structure formed in the semiconductor circuit formation region 4. Can be prevented from entering.
  • a protective film eg, silicon oxynitride film 141
  • moisture or corrosive gas does not enter even with the upward force of the semiconductor device 301.
  • the conventional semiconductor device 150 shown in FIG. 1 is manufactured as a comparative example, and the semiconductor device 301 according to the present example and A comparative experiment was performed on the conventional semiconductor device 150.
  • TDDB reliability test was conducted in which 3 MVZcm of electrolysis was applied at 125 ° C between 0.:m wirings.
  • the same level of resistance increase occurs in the semiconductor device 301 according to the present embodiment.
  • the time required is almost eight times that of the conventional semiconductor device 150. Based on this fact, it was confirmed that the electo port migration lifetime in the semiconductor device 301 according to the present embodiment was dramatically improved as compared with the elect port migration lifetime in the conventional semiconductor device 150.
  • the metal wall 8 As described above, by forming the uppermost metal wall 8 with aluminum force in the uppermost layer, the metal wall with excellent moisture resistance is continuously connected in all layers from the semiconductor substrate carrier to the uppermost layer wiring. Even when the dielectric constant of the insulating film is reduced, the metal wall 2 can sufficiently prevent moisture and corrosive gas from entering from the outer periphery of the chip. As a result, it is possible to achieve a low dielectric constant of the interlayer insulating film up to the upper wiring layer, and to maintain high wiring reliability while maintaining low wiring capacitance and maintaining wiring performance. Is possible.
  • the lower metal wall 6 of the metal wall 2 is required to be configured over the entire circumference of the outer periphery of the chip in all wiring layers and insulating layers.
  • the structure of the lower metal wall 6 is not limited as long as it can prevent the entry of moisture and corrosive gas.
  • the lower metal wall 6 may have a dual damascene structure, a single damascene structure, or a dual damascene structure and a single damascene structure depending on each layer.
  • An organic film can be used for the insulating film of the portion.
  • semiconductor device 301 is not limited to the structure described above.
  • the semiconductor device 301 may have a large number of circuit elements (MOSFET99) formed on the semiconductor substrate 100, or may be an SOI (Silicon on Insulator) substrate or an active device. As in the substrate of a matrix driving type liquid crystal display panel, a large number of circuit elements may be formed on the semiconductor layer.
  • MOSFET99 circuit elements
  • SOI Silicon on Insulator
  • the semiconductor device 301 includes a DRAM (Dynamic Random Access Memory), SRAM (Static Random Access Memory), flash memory, FRAM (Ferro Electric Random Access Memory), MRAM ( Magnetic Random Access Memory), semiconductor devices having a memory circuit such as a resistance change memory, and a microprocessor Can be configured as a semiconductor device having a logic circuit such as, a mixed semiconductor device in which a plurality of these semiconductor devices are mounted, or a SIP (Silicon in package) in which a plurality of these semiconductor devices are stacked. .
  • DRAM Dynamic Random Access Memory
  • SRAM Static Random Access Memory
  • flash memory such as a resistance change memory
  • FRAM Fero Electric Random Access Memory
  • MRAM Magnetic Random Access Memory
  • semiconductor devices having a memory circuit such as a resistance change memory
  • a microprocessor Can be configured as a semiconductor device having a logic circuit such as, a mixed semiconductor device in which a plurality of these semiconductor devices are mounted, or a SIP (Silicon in package
  • it can also be used as a panel substrate in an active matrix drive type display device such as the above-described liquid crystal display panel substrate.
  • each semiconductor circuit forming region 4 can be divided and cut out. Done.
  • a method is used in which the semiconductor wafer 1 is diced along the dicing line 3 and separated into individual LSI chips. During this dicing, the semiconductor circuit forming region 4 is surrounded from the outside by the metal wall 2 having the uppermost metal wall 8, thereby preventing cracks during dicing and penetration of moisture into the multilayer wiring structure. be able to.
  • FIG. 6 (A) to 6 (F) and FIG. 7 are cross-sectional views showing respective manufacturing steps of the uppermost wiring 10 and the uppermost metal wall 8.
  • FIG. 6 (A) to 6 (F) and FIG. 7 are cross-sectional views showing respective manufacturing steps of the uppermost wiring 10 and the uppermost metal wall 8.
  • a semiconductor substrate 100 on which at least one circuit element (MOSFET 99) is formed is prepared.
  • a semiconductor layer in which a circuit element (MOSFET 99) is formed can be used instead of the semiconductor substrate 100.
  • a structure from the semiconductor substrate 100 to the silicon oxide film 113 and the lower metal wall 6 are formed on the semiconductor substrate 100 in a state of being electrically connected to the circuit element.
  • the uppermost wiring 10 and the uppermost metal wall 8 are formed as follows. Since the uppermost wiring 10 and the uppermost metal wall 8 are manufactured by the same process, only the uppermost metal wall 8 will be described below in order to simplify the description.
  • FIG. 6A shows a low dielectric constant formed by sandwiching the silicon oxide film 113, the silicon oxide film 114, and the silicon oxide films 113 and 114 in the outer peripheral region 5 of the chip.
  • 4 is a cross-sectional view of the insulating barrier film 9.
  • FIG. In the silicon oxide film 113, a groove-like via hole 225 that penetrates in the thickness direction is formed. Inside the groove-like via hole 225, Cul86 embedded in the groove-like via hole 225, and Cul86 A dual damascene pattern 12 composed of a noria metal film 276 surrounding the side and bottom surfaces of the substrate is formed.
  • a low dielectric constant insulating barrier film 9 is formed on the silicon oxide film 113, and a silicon oxide film 114 is formed on the low dielectric constant insulating barrier film 9.
  • silicon oxide film 113 instead of the silicon oxide film 113, inorganic substances such as hydrogen silsesquioxane, silicon oxycarbide (SiOC), hydrogenated silicon oxycarbide (SiOCH), organic substances such as polyallyl ether, or It is also possible to use an organic-inorganic composite containing at least one of the above-mentioned inorganic substances and an organic substance, or an insulating film having a porous film strength containing fine pores therein.
  • inorganic substances such as hydrogen silsesquioxane, silicon oxycarbide (SiOC), hydrogenated silicon oxycarbide (SiOCH), organic substances such as polyallyl ether, or It is also possible to use an organic-inorganic composite containing at least one of the above-mentioned inorganic substances and an organic substance, or an insulating film having a porous film strength containing fine pores therein.
  • the thickness of the silicon oxide film 113 is preferably about 0.5 m to about 2 m.
  • the insulating film 9 is made of at least silicon and carbon power.
  • silicon carbide having a relative dielectric constant of 5.0 or less, silicon carbonitride, and the like are also preferable.
  • the low dielectric constant insulating barrier film 9 preferably has an organic substance, an organic substance containing silicon, or a BCB force.
  • the thickness of the low dielectric constant insulating barrier film 9 is preferably about 0.03 ⁇ m to about 0.1 ⁇ m.
  • the SiCN film 257 is used as the low dielectric constant insulating noria film 9.
  • the uppermost metal wall 8 in the semiconductor device 301 according to the present embodiment makes the dielectric constant of the low dielectric constant insulating barrier film 9 lower than that of the conventional silicon nitride film (relative dielectric constant 7.0).
  • the conventional silicon nitride film relative dielectric constant 7.0
  • Cul86 uses copper (Cu) as an electrode by depositing copper (Cu) by sputtering, for example, or by sputtering, or by thin deposition by CVD. It can be formed by depositing copper (Cu) by the electrolytic plating method or the like.
  • Cul86 contains aluminum (A1), tin (Sn), titanium (Ti), tungsten (W), silver (Ag), zirconium-um (Zn), indium (In) or magnesium (Mg) It is also effective to have them.
  • an adhesive layer made of a conductive material other than copper, for example, tungsten (W) or cobalt tungsten phosphorus (CoWP) may be formed between Cu 186 and the low dielectric constant insulating barrier film 9. Good.
  • a photoresist 231 is deposited on the silicon oxide film 114, and then the photoresist 231 is patterned.
  • a groove-like via hole penetrating the silicon oxide film 114 and the low dielectric constant insulating barrier film 9 is formed by dry etching. 241 is formed.
  • via holes (not shown) necessary for circuit connection are simultaneously formed by dry etching using the photoresist 231 as a mask.
  • the groove-shaped via hole 241 is continuously formed in a groove shape along the outer periphery of the chip, that is, surrounding the multilayer wiring structure.
  • the width of the grooved via hole 241 is preferably about 0.5 ⁇ m to about 2.0 ⁇ m.
  • a dry etching method for forming the grooved via hole 241 will be described below.
  • dry etching of the silicon oxide film 114 is performed using tetrafluorocarbon (CF).
  • Argon (Ar) mixed at a gas flow ratio of 40: 1000 can be used as an etching gas, and a parallel plate type dry etching apparatus can be used under the following conditions.
  • the low dielectric constant insulating barrier film 9 functions as an etching stop film, only the silicon oxide film 114 is etched, and the copper layer 186 is not exposed at this stage.
  • the silicon oxide film 114 is etched after the silicon oxide film 114 is etched by O ashing.
  • the photoresist 231 remaining on the film 114 is removed.
  • the low dielectric constant insulating barrier film 9 when an insulating film containing a large amount of carbon, for example, a BCB film, is used as the low dielectric constant insulating barrier film 9, it is preferable to directly expose the low dielectric constant insulating barrier film 9 to O ashing.
  • the upper layer is an O-ashing resistant film
  • the lower dielectric constant insulating film 9 is the lower layer.
  • the low dielectric constant insulating barrier film 9 is etched.
  • the etching of the low dielectric constant insulating barrier film 9 is performed when trifluorocarbon (CHF), oxygen (O) and argon (Ar) are used when the low dielectric constant insulating barrier film 9 is a SiCN film.
  • CHF trifluorocarbon
  • O oxygen
  • Ar argon
  • a mixture mixed at a flow rate ratio of 25: 10: 400 is used as an etching gas, and a parallel plate type dry etching apparatus can be used under the following conditions.
  • the low dielectric constant insulating barrier film 9 is a BCB film formed by a plasma polymerization method
  • a gas flow ratio of polymer fluorocarbon (CF), nitrogen (N), and oxygen (O) is used.
  • a mixture of 150: 25 can be used as an etching gas, and a parallel plate type dry etching apparatus can be used under the following conditions.
  • Bias power 150W
  • Bias frequency 2MHz
  • a TiZTiN film 191, an A1-Cu film 201, and a TiZTiN film 192 are formed on the entire surface of the silicon oxide film 114 and the exposed copper layer 186 by the PVD method. .
  • TiZTiN film 191 has a thickness of about 0.1 ⁇ m to about 0.3 m, and Al—Cu201 film has a thickness of about 1
  • the thickness of the TiZTiN film 192 is preferably about 0.1 m to about 0.3 m.
  • the metal mainly composed of the force A1 using the Al-Cu film 201 as a metal mainly composed of A1 is not limited to Al-Cu. It is also possible to use alloys of metals other than A1 and Cu.
  • TiN films 191 and 192 titanium, tantalum, nitrides thereof, or a laminated film thereof can be used.
  • a photoresist 232 is deposited on the TiZTiN film 192, and then the photoresist 232 is patterned.
  • via holes (not shown) necessary for circuit connection are simultaneously formed by dry etching using the photoresist 232 as a mask.
  • a protective film made of the silicon oxynitride film 141 is formed on the silicon oxide film 114 so as to cover the uppermost metal wall 8. .
  • FIG. 8 is a sectional view of a semiconductor device 302 according to the second embodiment of the present invention.
  • the semiconductor device 301 according to the first embodiment of the present invention includes one metal. Force formed as having walls 2
  • the number of metal walls 2 is not limited to one.
  • the semiconductor device according to the present invention can be formed as having two or more metal walls.
  • the semiconductor device 302 according to the second embodiment of the present invention is formed as having two metal walls 2 a and 2 b.
  • the semiconductor device 302 according to the second embodiment has the same structure as the semiconductor device 301 according to the first embodiment, except that two metal walls 2a and 2b are formed. .
  • the two metal walls 2a and 2b are formed so as to surround the multilayer wiring structure in the radial direction centering on the multilayer wiring structure.
  • metal wall 2a Even if a defect occurs in one metal wall (for example, metal wall 2a) by forming two metal walls 2a and 2b, the other metal wall (for example, metal wall (for example, metal wall 2a))
  • the metal wall 2b) can prevent moisture and corrosive gas from entering the multilayer wiring structure.
  • each metal wall 2a and 2b can be formed by the same manufacturing process, so that the number of processes increases as the number of metal walls increases. There is no.
  • the number of metal walls is not limited to two, and three or more metal walls may be formed so as to surround the multilayer wiring structure in the radial direction centering on the multilayer wiring structure. Is possible.
  • each metal wall is partially connected and the structure of the metal wall is a network when viewed from above the semiconductor device.
  • FIG. 9 is a sectional view of a semiconductor device 303 according to the third embodiment of the present invention.
  • the semiconductor device 303 according to the third embodiment is formed to have two metal walls 2a and 2b in the same manner as the semiconductor device 302 according to the second embodiment shown in FIG. Further, the uppermost metal walls 8 of the metal walls 2a and 2b are integrally formed with each other.
  • the uppermost metal walls 8 of the two metal walls 2a and 2b are integrally formed with each other. As a result, the resistance to cracks generated during dicing can be improved, and as a result, the penetration of moisture and corrosive gas into the multilayer wiring structure can be prevented.
  • the number of metal walls is not limited to two, and three or more metal walls may be formed so as to surround the multilayer wiring structure in the radial direction centering on the multilayer wiring structure.
  • the uppermost metal walls 8 of the metal walls adjacent to each other can be formed integrally with each other.
  • FIG. 10 is a sectional view of a semiconductor device 304 according to the fourth embodiment of the present invention.
  • the lower end of the uppermost metal wall 8 is formed so as to bite into the silicon oxide film 113 which is the lower layer of the uppermost metal wall 8. ! That is, the lower end of the uppermost metal wall 8 penetrates the SiCN film 257 and is in contact with the side surface of the copper film 186 via the TaZTaN film 276 as a noria metal film.
  • the fourth embodiment is formed except that the lower end of the uppermost metal wall 8 is formed so as to bite into the silicon oxide film 113, which is the lower layer of the uppermost metal wall 8.
  • the semiconductor device 304 according to the second embodiment has the same structure as the semiconductor device 301 according to the first embodiment.
  • the present invention relates to an optical circuit device or quantum circuit having a low dielectric constant insulating film at least partially. It can also be applied to devices, micromachines, and similar circuits or devices.
  • FIG. 1 is a cross-sectional view showing an example of a conventional semiconductor device having a multilayer wiring structure.
  • FIG. 2 is a schematic view showing an example of cutting out a semiconductor wafer.
  • FIG. 3 is a schematic view showing an example of dicing of a semiconductor wafer.
  • FIG. 4 is a cross-sectional view showing a formation state of an intrusion path in a conventional semiconductor device.
  • FIG. 5 is a cross-sectional view of a semiconductor device according to a first example of the present invention.
  • FIG. 6 (A) is a cross-sectional view showing a manufacturing step of the semiconductor device according to the first example of the present invention.
  • FIG. 6B is a cross-sectional view showing the manufacturing process of the semiconductor device according to the first example of the present invention.
  • FIG. 6C is a cross-sectional view showing the manufacturing process of the semiconductor device according to the first example of the present invention.
  • FIG. 6 (D) is a sectional view showing a manufacturing step of the semiconductor device according to the first example of the present invention.
  • FIG. 6 (E) is a cross-sectional view showing a manufacturing step of the semiconductor device according to the first example of the present invention.
  • FIG. 6 (F) is a cross-sectional view showing a manufacturing step of the semiconductor device according to the first example of the present invention.
  • FIG. 7 is a cross-sectional view showing a manufacturing step of the semiconductor device according to the first example of the present invention.
  • FIG. 8 is a cross-sectional view of a semiconductor device according to a second example of the present invention.
  • FIG. 9 is a cross-sectional view of a semiconductor device according to a third example of the present invention.
  • FIG. 10 is a cross-sectional view of a semiconductor device according to a fourth example of the present invention.

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Abstract

  　本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された回路素子と、前記回路素子と電気的に接続された状態において前記半導体基板上に形成された多層配線構造と、前記多層配線構造の外側において前記多層配線構造を囲むようにして形成された金属壁と、を備え、前記金属壁の最上層はアルミニウムを主成分とする金属からなり、前記金属は前記半導体基板の外周にわたって連続的に延在する溝状コンタクトホールに埋め込まれ、下層金属壁と電気的に接続されている。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は、半導体装置及びその製造方法に関し、特に、耐湿性及び実装性に優 れた半導体装置及びその製造方法に関する。
背景技術
[0002] シリコン基板又はシリコン層に多数の回路素子が集積された大規模集積回路 (LSI )においては、従来、配線材料としてアルミニウム (A1)又は A1合金が広く用いられて きた。
[0003] 今日では、集積回路における回路素子の集積度の増大に伴って配線寸法の微細 化が進んだことから、配線抵抗の低減と配線自体の高信頼ィ匕が必要となり、配線材 料としてもアルミニウムに代わって銅（Cu)が使用されるようになってきている。
[0004] ただし、銅は、シリコン半導体集積回路において素子分離膜や層間絶縁膜等として 多用されるシリコン酸ィ匕膜中に容易に拡散してリーク電流の発生要因となる。このた め、一般的には、銅配線はその周囲をバリア膜で囲まれて形成される。具体的には、 銅配線の側面及び底面には、銅の酸化を防止すると共に銅の拡散を防止する導電 性バリアメタル膜が設けられ、銅配線の上面には絶縁性バリア膜が設けられる。
[0005] また、近年では、同時に配線間容量の増大が問題となってきており、この配線間容 量を低減させるために、層間絶縁膜として HSQ (ノヽイドロゲンシルセスキォキサン (H ydrogen Silsesquioxane) )膜、 CDO (力 ~~ホン ~~プトォやサイド (Carbon doped oxid e) )膜及び有機膜等の低誘電率膜や、それらの多孔質膜などを用いることも進めら れている。この低誘電率膜は、例えば、スピン塗布法や気相成長法等により形成され る。
[0006] 一方、半導体の製造プロセスにおいては、一枚の半導体ウェハ上に複数の同一チ ップを形成した後に、半導体ウェハをダイシングラインに沿って切断し、個々の LSIチ ップに分離する手法が用いられて!/、る。
[0007] 前述のように、層間絶縁膜が低誘電率化された半導体装置においては、ダイシン グされた側面から、多層 (複数層)配線構造を構成する低誘電率膜を介して、あるい は、それらの界面を伝って水分や腐食性のガスが半導体装置内部に侵入し、銅配線 の酸化による腐食や、絶縁膜の絶縁特性の劣化などを引き起こすことがある。
[0008] このため、ダイシングによって切り出されたチップ外周部の全周に渡って、多層配線 によって構成される金属壁を設け、半導体回路内部への水分や腐食性のガスの浸 入を阻止することが一般に行われて 、る。
[0009] このような金属壁は、ガードリング、シールリング、耐湿リング、金属リング等と呼ばれ ている。
[0010] 図 1は多層配線構造を有する従来の半導体装置 150の一例を示す断面図である。
[0011] 半導体装置 150は、半導体基板 100と、半導体基板 100の半導体回路形成領域 4 において半導体基板 100上に形成された MOSFET99 (Metal Oxide Semiconducto r Field Effect Transistor)と、半導体基板 100及び MOSFET99上に开成された多 層配線構造と、半導体基板 100の半導体回路形成領域 4を囲むチップ外周領域 5に ぉ 、て、 MOSFET99及び多層配線構造を外側から囲むようにして形成されて 、る 金属壁 2と、カゝら構成されている。
[0012] 多層配線構造は、上下方向に積層された絶縁膜としての複数のシリコン酸ィ匕膜 11 1、 112、 113、 114及び SiOCH膜 131、 132、 133、 134と、複数のシリコン酸ィ匕膜 または SiOCH膜の各膜の間に挟まれて形成されているシリコン窒化膜 121、 122、 1 23、 124、 125、 126、 127と、最上層に形成された保護膜としてのシリコン酸窒化膜 141と、最下層のシリコン酸ィ匕膜 111の厚さ方向に貫通して形成されたタングステン プラグ 211と、最下層の直上の層であるシリコン酸ィ匕膜 112の厚さ方向に貫通して形 成された銅層 181及び銅層 181とタングステン 161との間に形成されたバリアメタル 膜 171からなる配線パターン 11と、シリコン酸ィ匕膜 113及び SiOCH膜 131、 132、 1 33、 134の各々に形成されたデュアルダマシンパターン 12と、シリコン酸化膜 114に 形成されたタングステンプラグ 212と、最上層のシリコン酸窒化膜 141に形成された T iZTiN層 191、 A1— Cu層 201、 TiZTiN層 192の積層構造体 215と、から構成さ れている。
[0013] タングステンプラグ 211は、タングステン層 161と、タングステン層 161の側面及び 底面を覆う TiN151と、からなる。
[0014] シリコン酸化膜 113及び SiOCH膜 131、 132、 133、 134の各々に形成されたデュ アルダマシンパターン 12は、 SiOCH膜 131、 132、 133、 134の各々に形成された デュアルダマシン溝 221、 222、 223、 224、 225に埋められた銅 182、 183、 184、 185、 186と、銅 182、 183、 184、 185、 186の佃 J面及び底面を覆うノ リアメタノレ 172 、 173、 174、 175、 176と、力らなる。
[0015] タングステンプラグ 212は、タングステン層 162と、タングステン層 162の側面及び 底面を囲む TiN層 152と、からなる。
[0016] タングステンプラグ 211、配線パターン 11、各デュアルダマシンパターン 12、タンダ ステンプラグ 212及び積層構造体 215は上下方向に整列して形成されており、各プ ラグ及び各パターンは上層及び下層のプラグまたはパターンと電気的に接続されて いる。
[0017] 図 1に示すように、金属壁 2は多層配線構造と同一の構造を有しており、シリコン窒 化膜 127と境界として、シリコン窒化膜 127よりも下方の構造である下層金属壁 6と、 シリコン窒化膜 127よりも上方の構造である最上層金属壁 7とから構成されている。
[0018] 図 1に示す半導体装置 150は以下のようにして製造される。
[0019] まず、半導体基板 100上に MOSFET99を形成した後、 MOSFET99を覆うように して半導体基板 100をシリコン酸ィ匕膜 111で覆 、、シリコン酸ィ匕膜 111にビアホール を形成する。
[0020] このビアホールの内部には、 TiN151によって周囲を囲まれたタングステン 161から なるタングステンプラグ 211が形成される。
[0021] 次いで、シリコン酸ィ匕膜 111上にシリコン窒化膜 121、シリコン酸ィ匕膜 112をこの順 番に成膜する。
[0022] 次いで、シリコン酸化膜 112上にフォトレジスト（図示せず）を堆積させ、フォトレジス トをパターユングする。パターユングしたフォトレジストをマスクとして、ドライエッチング によって、シリコン窒化膜 121及びシリコン酸ィ匕膜 112の内部に配線溝を形成する。
[0023] このようにして形成された配線溝の内部にノ リアメタル 171、 Cul81を埋め込み、 C MP法を用いて、 Cul81を研磨し、配線パターン 11を形成する。 [0024] 続いて、シリコン酸化膜 112上にシリコン窒化膜 122、 SiOCH膜 131をこの順番に 成膜する。
[0025] 次いで、 SiOCH膜 131上にフォトレジスト（図示せず）を堆積させ、フォトレジストを パター-ングする。パター-ングしたフォトレジストをマスクとして、ドライエッチングに よって、シリコン窒化膜 122及び SiOCH膜 131の内部に配線溝及びビアホール (溝 状ビア）からなるデュアルダマシン溝 221を形成する。
[0026] 次いで、デュアルダマシン溝 221の内部にバリアメタル 172、 Cul82を埋め込み、
CMP法を用いて、 Cul82を研磨し、デュアルダマシンパターン 12を形成する。
[0027] 前述のデュアルダマシンパターン 12の形成工程を SiOCH膜 132、 133、 134及び シリコン酸化膜 113の各々に対して繰り返すことにより、多層配線を形成する。
[0028] さらに、シリコン酸ィ匕膜 113上にはシリコン酸ィ匕膜 114を形成し、シリコン酸ィ匕膜 11
4の厚さ方向を貫通して、 TiN152によって周囲を囲まれたタングステン 162からなる タングステンプラグ 212が形成される。
[0029] 次いで、シリコン酸化膜 114上に TiZTiN膜 191、 A1— Cu膜 201、 TiZTiN膜 19
2をこの順番に成膜する。
[0030] 次いで、 TiZTiN膜 192上にフォトレジスト（図示せず）を堆積させ、フォトレジストを パター-ングする。
[0031] 次いで、パターユングしたフォトレジストをマスクとして、ドライエッチングによって、 Ti ZTiN膜 191、 Al— Cu膜 201、 TiZTiN膜 192をパターユングし、積層構造体 215 を形成する。
[0032] 次いで、積層構造体 215を覆ってシリコン酸ィ匕膜 114上に保護膜としてのシリコン 酸窒化膜 141を成長させる。
[0033] このようにして形成された半導体装置 150においては、 MOSFET99及び多層配 線構造を囲むようにして、チップ外周領域 5において、多層配線力もなる金属壁 2が 多層配線構造と同時に形成される。
[0034] この金属壁 2は、 MOSFET99及び多層配線構造の内部に水分や腐食性のガス が浸入することを阻止する。
[0035] 図 2に示すように、通常の半導体の製造プロセスにおいては、一枚の半導体ウェハ 1に複数の同一チップを形成した後に、各半導体回路形成領域 4を分割して切り出 すことが行われる。
[0036] 具体的には、図 3に示すように、半導体ウェハ 1をダイシングライン 3に沿ってダイシ ングし、個々の LSIチップに分離する手法が用いられる。
[0037] 個々のチップにダイシングする際、金属壁 2が半導体回路形成領域 4を外側力 囲 んでいるため、ダイシングに起因する各チップにおけるクラックの発生、あるいは、各 チップの内部への水分の浸入を防止することができる。
[0038] 例えば、特許文献 1には、金属壁の構造に関して、バリアメタルを切れ目なく形成 することにより、密着性を向上させ、クラックの発生及び水分の浸入を防止する方法 が記載されている。
[0039] また、特許文献 2には、金属壁の構造に関して、複数の金属壁を分割して形成する ことにより、金属壁に欠陥が生じた場合にも、回路領域への水分の侵入を防止するこ とができる方法が記載されて 、る。
特許文献 1：特開 2004— 64046号公報
特許文献 2：特開 2004— 304124号公報
発明の開示
発明が解決しょうとする課題
[0040] し力しながら、従来の半導体装置は、最上層金属壁 7の構造に関して、以下に示す ような課題を有していた。
[0041] 第一に、図 1に示すような従来の金属壁 2の構造では、配線間容量のさらなる低減 を行うため、シリコン酸ィ匕膜 113、シリコン窒化膜 127、シリコン酸ィ匕膜 114の低誘電 率化が必要となる。この場合、下層金属壁 6だけでなぐ最上層金属壁 7も優れた耐 水性及びクラック耐性を有することが必要となる。し力しながら、従来の半導体装置に おいては、これら低誘電率膜の導入とデバイスの信頼性の両立は困難であるという 問題点があった。
[0042] 第二に、最上層の金属配線としては、銅の酸ィ匕の問題から、銅配線を用いないこと が望ましい。このため、最上層の金属壁には銅配線を用いることができない、という問 題点を有していた。 [0043] 第三に、水分が侵入しやすいという問題点がある。
[0044] 図 4は、図 1に示した半導体装置 150の上層部の拡大断面図である。
[0045] 図 4に示すように、従来の半導体装置 150においては、シリコン酸ィ匕膜 114に形成 されたタングステンプラグ 212と、シリコン酸ィ匕膜 114上に形成された積層構造体 21 5とは別個の層として形成される。このため、タングステンプラグ 212のタングステン 16 2と TiZTiN 191との界面に水分または腐食性ガスの侵入経路 220が形成され、この 侵入経路 220を伝わって水分や腐食性ガスが浸入するという問題点があった。
[0046] 第四に、銅配線の上層部にタングステンを用いることは好ましくないという問題点が めつに。
[0047] タングステンプラグ 212は CVD法によって形成される力 成膜温度は 400°C以上で ある。このため、低誘電率膜を導入した銅微細配線の上層に形成すると、銅の凝集 や低誘電率膜からのデガスなどを引き起こす原因となる。このため、銅配線の上層部 にタングステンを用いることは好ましくな 、と 、う問題点があった。
[0048] 本発明は、上記の問題点に鑑みてなされたものであり、水分や腐食性ガスの浸入 を防止することのできる最上層の金属壁構造を有する半導体装置及びその製造方 法を提供することを目的とする。
課題を解決するための手段
[0049] この目的を達成するため、本発明は、半導体基板と、前記半導体基板上または半 導体層上に形成された少なくとも一つの回路素子と、前記回路素子と電気的に接続 された状態において前記半導体基板または半導体層上に形成された多層配線構造 と、前記多層配線構造の外側において前記多層配線構造を囲むようにして形成され た金属壁と、を備える半導体装置であって、前記金属壁の最上層はアルミニウムを主 成分とする金属からなり、前記金属は前記半導体基板の外周にわたって連続的に延 在する溝状コンタクトホールに埋め込まれ、下層金属壁と電気的に接続されているこ とを特徴とする半導体装置を提供する。
[0050] 例えば、前記金属は、最上層と前記最上層の直下の層との間の界面を貫通して連 続的に形成される。
[0051] 前記溝状コンタクトホールを形成する層間絶縁膜の少なくとも一部が、少なくともシ リコンと炭素力もなり、かつ、比誘電率 5. 0以下の低誘電率膜であることが好ましい。
[0052] 前記低誘電率膜はジビニルシロキサンベンゾシクロブテン膜であることが好ま 、。
[0053] 前記アルミニウムを主成分とする金属は、チタン、タンタルもしくはそれらの窒化物、 あるいは、それらの積層膜によって挟まれて 、ることが好ま U、。
[0054] 前記下層金属壁は銅を主成分とすることが好ま 、。
[0055] 前記金属壁は前記多層配線構造を中心とする半径方向にお!、て 2個以上形成さ れていることが好ましい。
[0056] 前記金属壁を 2個以上形成する場合、相互に隣接する前記金属壁の最上層は相 互に一体化して形成されて ヽることが好ま ヽ。
[0057] 前記金属壁を 2個以上形成する場合、相互に隣接する前記金属壁を部分的に接 続し、前記金属壁を上方から見た場合に、網目状構造になっていることが好ましい。
[0058] 前記金属壁の最上層の下端は下層の絶縁層の内部に食い込んで形成されている ことが好ましい。
[0059] 前記アルミニウムを主成分とする金属はアルミニウムと銅との合金 (Al-Cu)である ことが好ましい。
[0060] さらに、本発明は、半導体基板上または半導体層上に少なくとも一つの回路素子を 形成する過程と、前記回路素子と電気的に接続された状態において前記半導体基 板または半導体層上に多層配線構造を形成する過程と、前記多層配線構造の外側 にお 、て前記多層配線構造を囲むようにして、最上層金属壁とその下方の下層金属 壁とからなる金属壁を形成する過程と、を備える半導体装置の製造方法において、 前記下層金属壁上に層間絶縁膜を形成する第一の過程と、前記層間絶縁膜に前記 半導体基板の外周にわたって連続的に延在する溝状ビアホールを形成する第二の 過程と、前記溝状ビアホールにアルミニウムを主成分とする金属を埋め込む第三の 過程と、前記アルミニウムを主成分とする金属によって前記最上層金属壁を形成する 第四の過程と、を備えることを特徴とする半導体装置の製造方法を提供する。
[0061] 前記第三の過程において、前記金属は、例えば、最上層と前記最上層の直下の層 との間の界面を貫通して連続的に形成される。
[0062] 前記第一の過程は、少なくともシリコンと炭素力 なり、かつ、比誘電率 5. 0以下の 絶縁膜を形成する工程を含むことが好ま 、。
[0063] 前記第一の過程は、プラズマ重合法によりジビュルシロキサンベンゾシクロブテン 膜を形成する工程を含むことが好まし ヽ。
[0064] 本方法は、前記アルミニウムを主成分とする金属を、チタン、タンタルもしくはそれら の窒化物、あるいは、それらの積層膜によって挟み込む過程をさらに備えることが好 ましい。
[0065] 本方法は、前記多層配線構造を中心とする半径方向において 2個以上の前記金 属壁を形成する第五の過程をさらに備えることが好ましい。
[0066] 前記第五の過程において、相互に隣接する前記金属壁の最上層を相互に一体ィ匕 して形成することが好まし 、。
[0067] 前記第五の過程において、相互に隣接する前記金属壁を部分的に接続し、前記 金属壁を上方から見た場合に、網目状構造に形成することが好ま ヽ。
[0068] 前記第四の過程において、前記金属壁の最上層の下端を下層の絶縁層の内部に 食!、込ませて形成することが好ま U、。
発明の効果
[0069] 本発明に係る半導体装置によれば、層間絶縁膜に低誘電率膜を使用した場合に、 金属壁が基板の外周部からの水分や腐食性ガスの半導体装置内部への侵入を防 止し、クラックの発生を防止し、配線間容量を低く保ち、配線性能を維持し、配線の 信頼性を高く保つことが可能になる。
[0070] さらに、金属壁は半導体回路形成領域において形成される配線と同時に、すなわ ち、同一工程において、形成することができるため、金属壁を形成するための追加の 工程を実施する必要はな ヽ。
[0071] また、本発明に係る半導体装置の製造方法によれば、上述の効果を有する半導体 装置の製造を可能にする。
発明を実施するための最良の形態
[0072] (第一の実施例）
図 5は、本発明の第一の実施例に係る半導体装置 301の断面図である。
[0073] 本発明の第一の実施例に係る半導体装置 301は、半導体基板 100と、半導体基 板 100の半導体回路形成領域 4において半導体基板 100上に形成された MOSFE T99 (Metal Oxide Semiconductor Field Effect Transistor)と、半導体基板 100及び MOSFET99上に形成された多層配線構造と、半導体基板 100の半導体回路形成 領域 4を囲むチップ外周領域 5にお 、て、 MOSFET99及び多層配線構造を外側か ら囲むようにして形成されて ヽる金属壁 2と、カゝら構成されて ヽる。
[0074] 多層配線構造は、上下方向に積層された絶縁膜としての複数のシリコン酸ィ匕膜 11 1、 113、 114及び SiOCH膜 261、 262、 263、 264、 265と、これらの複数のシリコ ン酸ィ匕膜または SiOCH膜の各膜の間に挟まれて形成されているシリコン炭窒化 (Si CN)膜 251、 252、 253、 254、 255、 256、 257と、最上層に形成された保護膜とし てのシリコン酸窒化膜 141と、最下層のシリコン酸ィ匕膜 111の厚さ方向に貫通して形 成されたタングステンプラグ 211と、最下層の直上の層である SiOCH膜 261の厚さ 方向に貫通して形成された銅層 181及び銅層 181とタングステンプラグ 211のタンダ ステン 161との間に形成されたバリアメタル膜としての TaZTaN膜 271からなる配線 ノ《ターン 11と、 SiOCH膜 262、 263、 264、 265及びシリコン酸ィ匕膜 113の各々に 形成されたデュアルダマシンパターン 12と、シリコン酸化膜 114及び最上層のシリコ ン酸窒化膜 141にわたつて形成された最上層配線 10と、カゝら構成されている。
[0075] タングステンプラグ 211は、タングステン層 161と、タングステン層 161の側面及び 底面を覆う TiN層 151と、カゝらなる。
[0076] SiOCH膜 262、 263、 264、 265及びシリコン酸ィ匕膜 113の各々に形成されたデュ アルダマシンパターン 12は、 SiOCH膜 262、 263、 264、 265及びシリコン酸ィ匕膜 1 13の各 【こ形成されたデュアノレダマシン溝 221、 222、 223、 224、 225【こ埋められ た銅 182、 183、 184、 185、 186と、銅 182、 183、 184、 185、 186の側面及び底 面を覆うノ リアメタノレ膜としての Ta/TaN膜 272、 273、 274、 275、 276と、力らなる
[0077] 最上層配線 10は、シリコン酸ィ匕膜 114及び最上層のシリコン酸窒化膜 141にわた つて形成された溝状ビア 226に埋め込まれた Al—Cu層 201と、シリコン酸ィ匕膜 114 内における Al—Cu層 201の側面及び底面と、シリコン酸ィ匕膜 114とシリコン酸窒化 膜 141との間の境界面とを覆うバリアメタル膜としての TiZTiN層 191と、シリコン酸 窒化膜 141内における Al— Cu層 201の上面を覆うバリアメタル膜としての TiZTiN 層 192と、力 構成されている。
[0078] ただし、 TiZTiN層 191及び TiZTiN層 192は、必要に応じて、省略することが可 能である。
[0079] 最上層配線 10を構成する A1 - Cu層 201の上面には接続パッド用の凹部 1 Oaが形 成されており、この凹部 10aに対応して、シリコン酸窒化膜 141には接続パッド用開 口部 13が形成されている。
[0080] 最上層配線 10、各デュアルダマシンパターン 12、配線パターン 11、タングステンプ ラグ 212は上下方向に整列して形成されており、最上層配線 10、タングステンプラグ 212及び各パターン 11、 12は上層及び下層の配線、プラグまたはパターンと電気的 に接続されている。
[0081] 金属壁 2は、 SiCN膜 257よりも下方の構造である下層金属壁 6と、 SiCN膜 257より も上方の構造である最上層金属壁 8とから構成されて 、る。
[0082] すなわち、最上層金属壁 8は、 SiCN膜 257、シリコン酸化膜 114、 A1— Cu201力 らなり、 TiZTiN 191及び TiZTiN 192は任意に設けられる。
[0083] 金属壁 2は多層配線構造と同一の工程により製造され、多層配線構造と同一の構 造を有している。このため、下層金属壁 6は SiCN膜 257よりも下方の多層配線構造 と同一の構造を有しており、最上層金属壁 8は最上層配線 10と同一の構造を有して いる。
[0084] 図 5に示す第一の実施例に係る半導体装置 301は以下のようにして製造される。
[0085] まず、半導体基板 100上に MOSFET99を形成した後、 MOSFET99を覆うように して半導体基板 100をシリコン酸ィ匕膜 111で覆 、、シリコン酸ィ匕膜 111にビアホール を形成する。
[0086] このビアホールの内部には、 TiN151によって周囲を囲まれたタングステン 161から なるタングステンプラグ 211が形成される。
[0087] 次いで、シリコン酸ィ匕膜 111上に SiCN膜 251、 SiOCH膜 261をこの順番に成膜 する。
[0088] SiCN膜 251は、例えば、 CVD (Chemical Vapor Deposition)法により成膜される絶 縁膜であり、比誘電率は 5以下である。 SiCN膜 251は、少なくともシリコンと炭素から なる絶縁膜であり、シリコン炭化物、シリコン炭窒化物、有機物、シリコンを含んだ有 機物またはジビュルシロキサンベンゾシクロブテンからなるものとすることができる。
[0089] SiCN膜 251の膜厚は約 0. 01乃至約 0. 05ミクロン m)が好ましい。
[0090] SiOCH膜 261は、例えば、 CVD法により成膜される低誘電率膜であり、比誘電率 は 3以下である。 SiOCH膜 261は、例えば、 Aurora— ULK (商品名）、 Black dia mond (商品名）、 CORAL (商品名）などの材料、あるいは、それらを多孔質にした材 料力 なる膜である。
[0091] SiOCH膜 261の膜厚は約 0. 1乃至約 0. 3 μ mが好ましい。加工性を向上させる ために、 SiOCH膜 261は、シリコン酸ィ匕膜、シリコン炭化膜またはシリコン炭窒化膜 と SiOCH膜との積層構造にすることもできる。
[0092] 次いで、 SiOCH膜 261上にフォトレジスト（図示せず）を堆積させ、フォトレジストを パター-ングする。パター-ングしたフォトレジストをマスクとして、ドライエッチングに よって、 SiCN膜 251及び SiOCH膜 261の内部に配線溝を形成する。
[0093] 配線溝の内部に、 PVD法により、 TaZTaN膜 (TaZTaN= 15Z5nm)と銅膜 (C u= 50nm)を成膜した後、電解めつき法により Cuを埋め込む。
[0094] 続いて、窒素などの不活性雰囲気中において 200°C乃至 300°Cの温度で 5乃至 3 0分間の熱処理を行い、 CMP法を用いて研磨を行い、銅層 181と、銅層 181の側面 及び底面を囲む TaZTaN層 271とカゝらなる配線パターン 11を形成する。
[0095] 続いて、 SiOCH膜 261上に SiCN膜 252、 SiOCH膜 262をこの順番に成膜する。
[0096] 次!、で、 SiOCH膜 262上にフォトレジスト（図示せず）を堆積させ、フォトレジストを パター-ングする。パター-ングしたフォトレジストをマスクとして、ドライエッチングに よって、 SiCN膜 252及び SiOCH膜 262の内部に配線溝及びビアホール (溝状ビア )力 なるデュアルダマシン溝 221を形成する。
[0097] SiOCH膜 262は、例えば、ドライエッチングによる加工性を向上させるため、あるい は、 CMP時のオーバー研磨を防止するため、シリコン酸ィ匕膜、シリコン炭化膜、シリ コン炭窒化膜との積層構造にすることもできる。
[0098] 次いで、デュアルダマシン溝 221の内部に、上述と同様の方法により、バリアメタル 膜としての TaZTaN272を形成し、 Cul82を埋め込み、 CMP法を用いて、 Cul82 を研磨し、デュアルダマシンパターン 12を形成する。
[0099] 前述のデュアルダマシンパターン 12の形成工程を SiOCH膜 263、 264、 265及び シリコン酸化膜 113の各々に対して繰り返すことにより、多層配線を形成する。
[0100] 本実施例に係る半導体装置 301においては、 5層のデュアルダマシンパターンを 形成して!/、るが、デュアルダマシンパターンの層数は任意に選択することが可能であ る。
[0101] 次いで、シリコン酸ィ匕膜 113上に SiCN膜 257、シリコン酸ィ匕膜 114がこの順に形成 される。
[0102] 後述するように、 SiCN膜 257及びシリコン酸ィ匕膜 114の厚さ方向をン貫通し、さら に、シリコン酸ィ匕膜 114上にはアルミニウムを主成分とする最上層配線 10が形成され る。
[0103] SiCN膜 257は、比誘電率 5. 0以下であり、銅の拡散耐性、シリコン酸ィ匕膜エッチ ング時のエッチング停止層としての役割を果たす力 その吸水耐性はシリコン窒素化 膜 (比誘電率 7. 0)やシリコン酸窒素化膜 (比誘電率 6. 0)に比べて劣ることが知られ ている。
[0104] このため、水分や腐食性のガスが多層配線構造の内部に浸入することを防止する ことが必要であり、最上層金属壁 8を有する金属壁 2が水分や腐食性ガスの侵入を防 止している。
[0105] すなわち、本実施例に係る半導体装置 301における金属壁 2は、 SiCN膜 257の 吸水耐性に関わらず、外部力 水分または腐食性ガスが多層配線構造の内部に侵 人することを防止することができる。
[0106] このため、 SiCN膜 257を比誘電率が約 2. 7乃至約 3. 5の膜として形成し、あるい は、 SiCN膜 257として有機シリコン膜 (比誘電率 2. 7)やプラズマ重合により形成し たジビュルシロキサンベンゾシクロブテン膜 (比誘電率 2. 7、以下「BCB膜」と記載） を用いることが可能になり、配線間容量の低減を行うことができるようになる。
[0107] 最上層金属壁 8 (または最上層配線 10)を構成するアルミニウムと絶縁膜との密着 性や安定性の観点から、チタン、タンタルまたはそれらの窒化物（例えば、窒化チタ ン）、あるいは、それらの積層膜を最上層金属壁 8の上下に挿入することも有効である [0108] 最上層配線 10は以下のようにして形成される。
[0109] 例えば、シリコン酸ィ匕膜 114に溝状ビアホール 226を開口した後に、溝状ビアホー ル 226の内部に TiZTiN膜 191、 A1— Cu膜 201、 Ti,TiN膜 192をこの順番に成 膜する。
[0110] 次いで、最上層配線 10の最上層である TiZTiN膜 192上にフォトレジスト（図示せ ず）を堆積させ、フォトレジストをパターユングする。パターユングしたフォトレジストを マスクとして、ドライエッチングによって、 TiZTiN膜 191、 A1— Cu膜 201、 Ti/TiN 膜 192からなる最上層配線 10を形成する。
[0111] その後、最上層配線 10を覆ってシリコン酸ィ匕膜 114上に保護膜としてのシリコン酸 窒化膜 141を成長させる。
[0112] その後、外部との接続を得るため、接続パッド開口部 13をフォトリソグラフィー及び ドライエッチングによって形成する。
[0113] 本実施例においては、多層配線構造と金属壁 2、特に、最上層金属壁 8と最上層 配線 10とは同一工程で作成されるため、最上層金属壁 8を含む金属壁 2を形成する ための追加の工程は発生しな 、。
[0114] このようにして形成された半導体基板 100上の多層配線構造においては、多層配 線構造の周囲のチップ外周領域 5において、全ての配線層及び絶縁層にわたって、 耐湿性に優れる金属壁 2を連続して形成することにより、半導体回路形成領域 4に形 成された MOSFET99及び多層配線構造の内部への水分や腐食性ガスの浸入を 阻止することができる。
[0115] すなわち、従来の半導体装置 150においては、図 4に示したように、シリコン酸ィ匕膜 114に形成されたタングステンプラグ 212とシリコン酸ィ匕膜 114上に形成された積層 構造体 215とは別個の層として形成されるため、タングステンプラグ 212のタンダステ ン 162と TiZTiN191との界面に水分または腐食性ガスの侵入経路 220が形成され 、この侵入経路 220を伝わって水分や腐食性ガスが浸入すると 、う問題点があった。
[0116] これに対して、本実施例に係る半導体装置 301においては、最上層金属壁 8にお ける Al - Cu層 201はシリコン酸窒化膜 141とシリコン酸ィ匕膜 114の双方にわたつて 形成されているため、従来の半導体装置 150とは異なり、侵入経路 220が形成される ことはない。このため、本実施例に係る半導体装置 301によれば、最上層金属壁 8を 含む金属壁 2によって、半導体回路形成領域 4に形成された MOSFET99及び多層 配線構造の内部への水分や腐食性ガスの浸入を阻止することができる。
[0117] なお、半導体装置 301の上面には保護膜 (例えば、シリコン酸窒化膜 141)が形成 されているため、半導体装置 301の上方力も水分や腐食性ガスが浸入することはな い。
[0118] 本実施例に係る半導体装置 301における最上層金属壁 8の効果を実証するため、 図 1に示した従来の半導体装置 150を比較例として作製し、本実施例に係る半導体 装置 301及び従来の半導体装置 150に対して比較実験を行った。
(第 1の実験）
まず、最下層の配線層において、 0.： m配線間に 125°Cで 3MVZcmの電解を 印加する TDDB信頼性試験を行った。
[0119] 10乃至 6AZcm以上の電流が流れた場合を故障と判定したところ、従来の半導体 装置 150における平均寿命は約 2時間であった。これに対して、本実施例に係る半 導体装置 301においては約 25時間の寿命となり、絶縁寿命は 1150%の伸びを示し た。すなわち、本実施例に係る半導体装置 301における絶縁寿命は従来の半導体 装置 150における絶縁寿命と比較して飛躍的に向上していることが確認された。 (第 2の実験）
さらに、幅 0.： L m、長さ 100 mの最下層の配線に直径 0. 1 μ mのビアを接続し 、 350°Cで 0. 3mAの電流を印加するエレクト口マイグレーション信頼性の比較を行 つた o
[0120] 従来の半導体装置 150においては、 5時間程度で 3%以上の抵抗上昇が発生した
[0121] これに対して、本実施例に係る半導体装置 301においては、同程度の抵抗上昇の 発生には 40時間が必要であった。
[0122] すなわち、本実施例に係る半導体装置 301において同程度の抵抗上昇の発生に 要する時間は従来の半導体装置 150のほぼ 8倍であった。この事実から、本実施例 に係る半導体装置 301におけるエレクト口マイグレーション寿命は従来の半導体装置 150におけるエレクト口マイグレーション寿命と比較して、飛躍的に向上していることを 確認した。
[0123] 以上説明したように、最上層にアルミニウム力 なる最上層金属壁 8を形成すること により、半導体基板カゝら最上層配線までの全層において、耐湿性に優れる金属壁を 切れ目なく連続的に形成することができ、絶縁膜の低誘電率化が進んだ場合にも、 金属壁 2がチップ外周部からの水分や腐食性ガスなどの浸入を十分に防止すること が可能になる。その結果、上方の配線層のまでの層間絶縁膜の低誘電率ィ匕を達成 することができ、配線間容量を低く保ち、配線性能を維持しつつ、配線の信頼性を高 く維持することが可能になる。
[0124] なお、金属壁 2の下層金属壁 6は、全ての配線層及び絶縁層において、チップ外 周部の全周に渡って構成されていることが必要である力 多層配線構造の内部への 水分や腐食性ガスの浸入を阻止することができるものであれば、下層金属壁 6の構 造は限定されない。例えば、下層金属壁 6は、デュアルダマシン構造であっても、シ ングルダマシン構造であってもよぐあるいは、各層によってデュアルダマシン構造と シングルダマシン構造とを使い分けても良ぐさら〖こは、少なくとも一部の絶縁膜に有 機膜を用いることもできる。
[0125] なお、本実施例に係る半導体装置 301は、上述した構造に限定されるものではな い。
[0126] 例えば、本実施例に係る半導体装置 301は、半導体基板 100上に多数の回路素 子（MOSFET99)が形成されたものであってもよいし、 SOI (Silicon on Insulator)基 板やアクティブマトリックス駆動タイプの液晶表示パネルの基板におけるように、半導 体層上に多数の回路素子が形成されたものであってもよい。
[0127] 具体的には、本実施例に係る半導体装置 301は、 DRAM (Dynamic Random Acce ss Memory)、 SRAM (Static Random Access Memory)、フラッシュメモリ、 FRAM (Fe rro Electric Random Access Memory)、 MRAM (Magnetic Random Access Memory) 、抵抗変化型メモリ等のようなメモリ回路を有する半導体装置や、マイクロプロセッサ 等の論理回路を有する半導体装置、あるいは、これらの半導体装置が複数搭載され た混載型半導体装置、もしくは、これらの半導体装置が複数積層された SIP (Silicon i n package)として構成することが可能である。
[0128] あるいは、上述した液晶表示パネルの基板のようなアクティブマトリックス駆動タイプ の表示装置におけるパネル基板として用いることも可能である。
[0129] また、図 2に示すように、通常の半導体の製造プロセスにおいては、一枚の半導体 ウェハ 1に複数の同一チップを形成した後に、各半導体回路形成領域 4を分割して 切り出すことが行われる。この際、図 3に示すように、半導体ウェハ 1をダイシングライ ン 3に沿ってダイシングし、個々の LSIチップに分離する手法が用いられる。このダイ シングの際、最上層金属壁 8を有する金属壁 2によって半導体回路形成領域 4が外 側からか囲まれるため、ダイシング時のクラックの発生や水分などの多層配線構造へ の浸入を防止することができる。
[0130] 図 6 (A)乃至図 6 (F)及び図 7は最上配線 10及び最上層金属壁 8の各製造工程を 示す断面図である。
[0131] 以下、図 6 (A)乃至図 6 (F)及び図 7を参照して、最上配線 10及び最上層金属壁 8 の製造工程を説明する。
[0132] まず、少なくとも 1つの回路素子 (MOSFET99)が形成された半導体基板 100を用 意する。あるいは、半導体基板 100に代えて、回路素子 (MOSFET99)が形成され た半導体層を用いることもできる。
[0133] 次いで、その回路素子に電気的に接続した状態で半導体基板 100上に多層配線 構造のうち半導体基板 100からシリコン酸ィ匕膜 113までの構造と下層金属壁 6とを形 成する。
[0134] 次 、で、以下のようにして、最上配線 10及び最上層金属壁 8が形成される。最上配 線 10及び最上層金属壁 8は同様のプロセスにより製造されるため、以下、説明を単 純化するため、最上層金属壁 8のみについて説明する。
[0135] 図 6 (A)はチップ外周領域 5におけるシリコン酸ィ匕膜 113と、シリコン酸ィ匕膜 114と、 シリコン酸ィ匕膜 113、 114の間に挟まれて形成された低誘電率絶縁性バリア膜 9の断 面図である。 [0136] シリコン酸ィ匕膜 113には、厚さ方向に貫通する溝状ビアホール 225が形成されてお り、溝状ビアホール 225の内部には、溝状ビアホール 225に埋め込まれた Cul86と 、 Cul86の側面及び底面を囲むノリアメタル膜 276とからなるデュアルダマシンパタ ーン 12が形成されている。
[0137] シリコン酸ィ匕膜 113上には低誘電率絶縁性バリア膜 9が成膜され、低誘電率絶縁 性バリア膜 9の上にはシリコン酸ィ匕膜 114が成膜されている。
[0138] シリコン酸化膜 113に代えて、ハイドロゲンシルセスキォキサン（Hydrogen Silsesqui oxane)、シリコン酸炭化物（SiOC)、水素化シリコン酸炭化物（SiOCH)等の無機物 や、ポリアリルエーテル等の有機物、あるいは、上記の無機物の少なくとも 1つと有機 物とを含んだ有機 無機複合物、あるいは、それらに微細な空孔を含んだ多孔質膜 力 なる絶縁膜を用いることも可能である。
[0139] シリコン酸化膜 113の厚さは約 0. 5 m乃至約 2 mであることが好ましい。
[0140] 低誘電率絶縁性バリア膜 9は、下層に形成されるデュアルダマシンパターン 12の C ul86を酸ィ匕させることなく形成されることが必要であるため、少なくともシリコンと炭素 力 なる絶縁膜であることが好ましぐ例えば、比誘電率 5. 0以下のシリコン炭化物、 シリコン炭窒化物など力もなることが好ましい。
[0141] 特に、配線間容量を低減するためには、低誘電率絶縁性バリア膜 9は有機物、シリ コンを含んだ有機物、あるいは、 BCB力もなることが好ましい。
[0142] 低誘電率絶縁性バリア膜 9の厚さは約 0. 03 μ m乃至約 0. 1 μ mであることが好ま しい。
[0143] なお、上述の第一の実施例に係る半導体装置 301においては、低誘電率絶縁性 ノリア膜 9として SiCN膜 257が用いられて 、る。
[0144] 本実施例に係る半導体装置 301における最上層金属壁 8は、特に、低誘電率絶縁 性バリア膜 9を従来のシリコン窒化膜 (比誘電率 7. 0)よりも低い誘電率にすることに より配線間容量を低減する場合において、チップ外周部カゝら多層配線構造の内部へ の水分や腐食性ガスなどの浸入を防止するのに有効である。
[0145] また、 Cul86は、例えば、スパッタ法ゃ CVD法によって銅（Cu)を堆積させることに より、あるいは、スパッタ法ゃ CVD法により薄く堆積させた銅 (Cu)を電極として用い た電解めつき法等によって銅 (Cu)を堆積させることにより、形成することができる。
[0146] Cul86にアルミニウム（A1)、錫（Sn)、チタン (Ti)、タングステン (W)、銀 (Ag)、ジ ルコ -ゥム (Zn)、インジウム (In)又はマグネシウム (Mg)を含有させることも有効であ る。
[0147] さらには、銅以外の導電性材料、例えば、タングステン (W)やコバルトタングステン リン (CoWP)からなる密着層を Cu 186と低誘電率絶縁性バリア膜 9との間に形成し てもよい。
[0148] シリコン酸ィ匕膜 114を形成した後、図 6 (B)に示すように、シリコン酸ィ匕膜 114上に フォトレジスト 231を堆積させ、次いで、フォトレジスト 231をパターユングする。
[0149] 次いで、図 6 (C)に示すように、パターユングしたフォトレジスト 231をマスクとして、 ドライエッチングによって、シリコン酸ィ匕膜 114及び低誘電率絶縁性バリア膜 9を貫通 する溝状ビアホール 241を形成する。この際、半導体回路形成領域 4においても、フ オトレジスト 231をマスクとするドライエッチングによって、回路接続に必要なビアホー ル（図示せず）が同時に形成されて 、る。
[0150] 溝状ビアホール 241は、チップ外周に沿って、すなわち、多層配線構造を囲んで、 溝状に連続的に形成される。
[0151] 溝状ビアホール 241の幅は約 0. 5 μ m乃至約 2. 0 μ mであることが好ましい。
[0152] 溝状ビアホール 241を形成するためのドライエッチング方法に関して以下に説明す る。
[0153] 例えば、シリコン酸ィ匕膜 114のドライエッチングは、テトラフルォロカーボン (CF )と
4 アルゴン (Ar)とをガス流量比で 40 : 1000の割合で混合したものをエッチングガスと して用い、平行平板型のドライエッチング装置により、以下の条件下で行うことができ る。
(1)ソースパワー： 1000W
(2)ソース周波数： 60MHz
(3)バイアスパワー： 300W
(4)バイアス周波数： 2MHz
(5)チャンバ一圧力： 50mTorr (約 6. 7Pa) (6)基板温度： 20°C
[0154] 低誘電率絶縁性バリア膜 9がエッチングストップ膜として機能するため、シリコン酸 化膜 114のみがエッチングされ、この段階においては、銅層 186は露出していない。
[0155] 続いて、 Oアツシングによって、シリコン酸化膜 114のエッチング後にシリコン酸化
2
膜 114上に残ったフォトレジスト 231を除去する。
[0156] 特に、低誘電率絶縁性バリア膜 9として、炭素を多く含む絶縁膜、例えば、 BCB膜 を用いる場合には、低誘電率絶縁性バリア膜 9を直接 Oアツシングに曝すことは好ま
2
しくないため、 Oアツシング耐性のある膜を上層、低誘電率絶縁性バリア膜 9を下層
2
とする積層構造にしたり、あるいは、 Oアツシングに代えて N /Hアツシングを用い
2 2 2
ることが好ましい。
[0157] 続いて、低誘電率絶縁性バリア膜 9をエッチングする。
[0158] 低誘電率絶縁性バリア膜 9のエッチングは、低誘電率絶縁性バリア膜 9が SiCN膜 である場合には、トリフルォロカーボン (CHF )と酸素（O )とアルゴン (Ar)とをガス
3 2
流量比で 25 : 10 :400の割合で混合したものをエッチングガスとして用い、平行平板 型のドライエッチング装置により、以下の条件下で行うことができる。
(1)ソースパワー： 700W
(2)ソース周波数： 60MHz
(3)バイアスパワー： 100W
(4)バイアス周波数： 2MHz
(5)チャンバ一圧力： 40mTorr (約 5. 3Pa)
(6)基板温度： 20°C
[0159] あるいは、低誘電率絶縁性バリア膜 9がプラズマ重合法で形成した BCB膜である場 合には、高分子フルォロカーボン (C F )と窒素 (N )と酸素（O )とをガス流量比で 5
4 8 2 2
： 150 : 25の割合で混合したものをエッチングガスとして用い、平行平板型のドライエ ツチング装置により、以下の条件下で行うことができる。
(1)ソースパワー： 1800W
(2)ソース周波数： 60MHz
(3)バイアスパワー： 150W (4)バイアス周波数： 2MHz
(5)チャンバ一圧力： 25mTorr (約 3. 3Pa)
(6)基板温度： 20°C
[0160] 次いで、図 6 (D)に示すように、 PVD法によって、シリコン酸ィ匕膜 114及び露出した 銅層 186の全面に TiZTiN膜 191、 A1— Cu膜 201、 TiZTiN膜 192を形成する。
[0161] TiZTiN膜 191の厚さは約 0. 1 μ m乃至約 0. 3 m、 Al— Cu201膜の厚さは約 1
/z m乃至約 2 m、 TiZTiN膜 192の厚さは約 0. 1 m乃至約 0. 3 mであること が好ましい。
[0162] 溝状ビアホール 241の内部には上記の 3つの金属が連続的に埋め込まれている。
[0163] なお、ここでは A1を主成分とする金属として Al—Cu膜 201を用いた力 A1を主成 分とする金属としては Al—Cuには限定されない。 A1と Cu以外の金属との合金を用 いることも可能である。
[0164] また、 Al—Cu膜 201を形成する前後に TiZTiN膜 191、 192を形成した力 Ti/
TiN膜 191、 192に代えて、チタン、タンタルもしくはそれらの窒化物、あるいは、それ らの積層膜を用いることができる。
[0165] 次いで、図 6 (E)に示すように、 TiZTiN膜 192上にフォトレジスト 232を堆積させ、 次いで、フォトレジスト 232をパターユングする。
[0166] 次!、で、図 6 (F)に示すように、パターユングしたフォトレジスト 232をマスクとして、ド ライエッチングによって、 TiZTiN膜 191、 A1— Cu膜 201、 1 /1 ?^膜192をパター ユングすることにより、最上層金属壁 8が形成される。
[0167] この際、半導体回路形成領域 4においても、フォトレジスト 232をマスクとするドライ エッチングによって、回路接続に必要なビアホール（図示せず）が同時に形成されて いる。
[0168] 残存したフォトレジスト 232を除去した後、図 7に示すように、最上層金属壁 8を覆つ てシリコン酸ィ匕膜 114上にシリコン酸窒化膜 141からなる保護膜を成膜する。
(第二の実施例）
図 8は、本発明の第二の実施例に係る半導体装置 302の断面図である。
[0169] 図 5に示したように、本発明の第一の実施例に係る半導体装置 301は 1個の金属 壁 2を有するものとして形成されている力 金属壁 2の個数は 1個には限定されない。 本発明に係る半導体装置は 2個以上の金属壁を有するものとして形成することが可 能である。
[0170] 図 8に示すように、本発明の第二の実施例に係る半導体装置 302は 2個の金属壁 2 a、 2bを有するものとして形成されている。 2個の金属壁 2a、 2bが形成されている点を 除いて、第二の実施例に係る半導体装置 302は第一の実施例に係る半導体装置 3 01と同一の構造を有して 、る。
[0171] 2個の金属壁 2a、 2bは多層配線構造を中心とする半径方向において多層配線構 造を囲むようにして形成されて 、る。
[0172] このように、 2個の金属壁 2a、 2bを形成することにより、一方の金属壁（例えば、金 属壁 2a)に欠陥が生じた場合であっても、他方の金属壁 (例えば、金属壁 2b)により 、水分や腐食性ガスの多層配線構造の内部への浸入を防止することができる。
[0173] また、 2個の金属壁 2a、 2bを形成する場合、各金属壁 2a、 2bは同一の製造工程に より形成することができるため、金属壁の個数の増大に伴う工程数の増加はない。
[0174] なお、金属壁の個数は 2に限定されるものではなぐ多層配線構造を中心とする半 径方向にお 、て多層配線構造を囲むようにして、 3個以上の金属壁を形成すること が可能である。
[0175] 2個以上の金属壁を形成する場合、各金属壁を部分的に接続し、半導体装置の上 方から見た場合に、金属壁の構造が網目状になっていることが好ましい。
(第三の実施例）
図 9は、本発明の第三の実施例に係る半導体装置 303の断面図である。
[0176] 第三の実施例に係る半導体装置 303は、図 8に示した第二の実施例に係る半導体 装置 302と同様〖こ、 2個の金属壁 2a、 2bを有するものとして形成されており、さらに、 各金属壁 2a、 2bの最上層金属壁 8は相互に一体的に形成されている。 2個の金属 壁 2a、 2bが形成されている点及び各金属壁 2a、 2bの最上層金属壁 8がー体ィ匕され ている点を除いて、第三の実施例に係る半導体装置 303は第一の実施例に係る半 導体装置 301と同一の構造を有して 、る。
[0177] 2個の金属壁 2a、 2bの各最上層金属壁 8が相互に一体的に形成されていることに より、ダイシング時に発生するクラックに対する耐性を向上させることができ、結果とし て、水分や腐食性ガスの多層配線構造の内部への浸入を防止することができる。
[0178] なお、金属壁の個数は 2に限定されるものではなぐ多層配線構造を中心とする半 径方向にお 、て多層配線構造を囲むようにして、 3個以上の金属壁を形成すること が可能であり、その場合、相互に隣接する金属壁の各最上層金属壁 8を相互に一体 的に形成することができる。
(第四の実施例）
図 10は、本発明の第四の実施例に係る半導体装置 304の断面図である。
[0179] 第四の実施例に係る半導体装置 304においては、最上層金属壁 8の下端が最上 層金属壁 8の下層であるシリコン酸ィ匕膜 113の内部に食 、込むように形成されて!、る 。すなわち、最上層金属壁 8の下端は、 SiCN膜 257を貫通し、ノリアメタル膜として の TaZTaN膜 276を介して銅膜 186の側面と接触している。
[0180] 最上層金属壁 8の下端が最上層金属壁 8の下層であるシリコン酸ィ匕膜 113の内部 に食 、込むように形成されて 、る点を除 、て、第四の実施例に係る半導体装置 304 は第一の実施例に係る半導体装置 301と同一の構造を有している。
[0181] このように、最上層金属壁 8の下端を下層の絶縁膜 (シリコン酸ィ匕膜 113)の内部に 食い込むように形成することにより、 SiCN膜 257とシリコン酸ィ匕膜 113との間の界面 における侵入経路 220 (図 4参照）の形成を阻止し、水分や腐食性ガスの多層配線 構造の内部への浸入を防止することができる。
産業上の利用可能性
[0182] 第一乃至第四の実施例においては、本発明を半導体装置に適用した例を説明し たが、本発明は、少なくとも一部に低誘電率絶縁膜を有する光回路装置、量子回路 装置、マイクロマシンその他これらに類する回路または装置にも適用することができる 図面の簡単な説明
[0183] [図 1]多層配線構造を有する従来の半導体装置の一例を示す断面図である。
[図 2]半導体ウェハの切り出しの一例を示す概略図である。
[図 3]半導体ウェハのダイシングの一例を示す概略図である。 [図 4]従来の半導体装置における侵入経路の形成状況を示す断面図である。
[図 5]本発明の第一の実施例に係る半導体装置の断面図である。
[図 6(A)]本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である
[図 6(B)]本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である
[図 6(C)]本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である
[図 6(D)]本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である
[図 6(E)]本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である
[図 6(F)]本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である
[図 7]本発明の第一の実施例に係る半導体装置の製造工程を示す断面図である。
[図 8]本発明の第二の実施例に係る半導体装置の断面図である。
[図 9]本発明の第三の実施例に係る半導体装置の断面図である。
[図 10]本発明の第四の実施例に係る半導体装置の断面図である。
符号の説明
1 半導体ウェハ
2 金属壁
3 ダイシングライン
4 半導体回路形成領域
5 チップ外周領域
6 下層金属壁
8 最上層金属壁
9 低誘電率絶縁性バリア膜
10 最上層配線 配線パターン
デュアルダマシンパターン
接続パッド開口部
MOSFET
半導体基板
、 112、 113、 114 シリコン酸ィ匕膜
、 122、 123、 124、 125、 126、 127
Figure imgf000026_0001
、 132、 133、 134 SiOCH膜
シリコン酸窒化膜
、 152 TiN
、 162 タングステン
、 172、 173、 174、 175、 176 ノ リアメタル 、 182、 183、 184、 185、 186 Cu
、 192 TiZTiN
Al-Cu
、 212 タングステンプラグ
、 222、 223、 224、 225、 226 デュアノレダマシン溝 、 232 フォ卜レジス卜
溝状ビアホール
、 252、 253、 253、 254、 255、 256、 257 SiCN膜 、 262、 263、 264、 265 SiOCH膜
、 272、 273、 274、 275、 276 Ta/TaN 本発明の第一の実施例に係る半導体装置 本発明の第二の実施例に係る半導体装置 本発明の第三の実施例に係る半導体装置 本発明の第四の実施例に係る半導体装置

Claims

請求の範囲
[1] 半導体基板と、前記半導体基板上または半導体層上に形成された少なくとも一つの 回路素子と、前記回路素子と電気的に接続された状態において前記半導体基板ま たは半導体層上に形成された多層配線構造と、前記多層配線構造の外側にお ヽて 前記多層配線構造を囲むようにして形成された金属壁と、を備える半導体装置であ つて、
前記金属壁の最上層はアルミニウムを主成分とする金属力 なり、
前記金属は前記半導体基板の外周にわたって連続的に延在する溝状コンタクトホ ールに埋め込まれ、下層金属壁と電気的に接続されていることを特徴とする半導体 装置。
[2] 前記金属は、最上層と前記最上層の直下の層との間の界面を貫通して連続的に形 成されて!/、ることを特徴とする請求項 1に記載の半導体装置。
[3] 前記溝状コンタ外ホールを形成する層間絶縁膜の少なくとも一部が、少なくともシリ コンと炭素からなり、かつ、比誘電率 5. 0以下の低誘電率膜であることを特徴とする 請求項 1または 2に記載の半導体装置。
[4] 前記低誘電率膜がジビニルシロキサンベンゾシクロブテン膜であることを特徴とする 請求項 3に記載の半導体装置。
[5] 前記アルミニウムを主成分とする金属力 チタン、タンタルもしくはそれらの窒化物、 あるいは、それらの積層膜によって挟まれて 、ることを特徴とする請求項 1乃至 4の ヽ ずれか一項に記載の半導体装置。
[6] 前記下層金属壁が銅を主成分とすることを特徴とする請求項 1乃至 5のいずれか一 項に記載の半導体装置。
[7] 前記金属壁が前記多層配線構造を中心とする半径方向において 2個以上形成され ていることを特徴とする請求項 1乃至 6のいずれか一項に記載の半導体装置。
[8] 相互に隣接する前記金属壁の最上層は相互に一体ィ匕して形成されていることを特 徴とする請求項 7に記載の半導体装置。
[9] 相互に隣接する前記金属壁を部分的に接続し、前記金属壁を上方から見た場合に
、網目状構造になっていることを特徴とする請求項 7または 8に記載の半導体装置。
[10] 前記金属壁の最上層の下端は下層の絶縁層の内部に食い込んで形成されているこ とを特徴とする請求項 1乃至 9のいずれか一項に記載の半導体装置。
[11] 前記アルミニウムを主成分とする金属はアルミニウムと銅との合金 (A1— Cu)であるこ とを特徴とする請求項 1乃至 10のいずれか一項に記載の半導体装置。
[12] 半導体基板上または半導体層上に少なくとも一つの回路素子を形成する過程と、 前記回路素子と電気的に接続された状態において前記半導体基板または半導体 層上に多層配線構造を形成する過程と、
前記多層配線構造の外側にぉ 、て前記多層配線構造を囲むようにして、最上層 金属壁とその下方の下層金属壁とからなる金属壁を形成する過程と、
を備える半導体装置の製造方法において、
前記下層金属壁上に層間絶縁膜を形成する第一の過程と、
前記層間絶縁膜に前記半導体基板の外周にわたって連続的に延在する溝状ビア ホールを形成する第二の過程と、
前記溝状ビアホールにアルミニウムを主成分とする金属を埋め込む第三の過程と、 前記アルミニウムを主成分とする金属によって前記最上層金属壁を形成する第四 の過程と、
を備えることを特徴とする半導体装置の製造方法。
[13] 前記第三の過程において、前記金属は、最上層と前記最上層の直下の層との間の 界面を貫通して連続的に形成されることを特徴とする請求項 12に記載の半導体装置 の製造方法。
[14] 前記第一の過程は、少なくともシリコンと炭素からなり、かつ、比誘電率 5. 0以下の絶 縁膜を形成する工程を含むことを特徴とする請求項 12または 13に記載の半導体装 置の製造方法。
[15] 前記第一の過程は、プラズマ重合法によりジビュルシロキサンベンゾシクロブテン膜 を形成する工程を含むことを特徴とする請求項 12または 13に記載の半導体装置。
[16] 前記アルミニウムを主成分とする金属を、チタン、タンタルもしくはそれらの窒化物、あ るいは、それらの積層膜によって挟み込む過程をさらに備えることを特徴とする請求 項 12乃至 15のいずれか一項に記載の半導体装置の製造方法。
[17] 前記多層配線構造を中心とする半径方向において 2個以上の前記金属壁を形成す る第五の過程をさらに備えることを特徴とする請求項 12乃至 16のいずれか一項に記 載の半導体装置の製造方法。
[18] 前記第五の過程において、相互に隣接する前記金属壁の最上層を相互に一体ィ匕し て形成することを特徴とする請求項 17に記載の半導体装置の製造方法。
[19] 前記第五の過程において、相互に隣接する前記金属壁を部分的に接続し、前記金 属壁を上方から見た場合に、網目状構造に形成することを特徴とする請求項 17また は 18に記載の半導体装置の製造方法。
[20] 前記第四の過程において、前記金属壁の最上層の下端を下層の絶縁層の内部に 食い込ませて形成することを特徴とする請求項 12乃至 19のいずれか一項に記載の 半導体装置の製造方法。
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