KR20100011800A - 반도체 소자의 금속배선 및 그 형성방법 - Google Patents

반도체 소자의 금속배선 및 그 형성방법 Download PDF

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Abstract

본 발명은 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 및 그 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 금속배선은, 반도체 기판 상부에 형성되며, 배선 형성 영역을 갖는 절연막, 상기 절연막의 배선 형성 영역 표면 상에 형성되며, TaN막과 MoxOy막 및 Mo막의 다층 구조를 포함하는 확산방지막 및 상기 확산방지막 상에 상기 절연막의 배선 형성 영역을 매립하도록 형성된 금속막을 포함한다.

Description

반도체 소자의 금속배선 및 그 형성방법{METAL WIRING OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자의 금속배선 및 그 형성방법에 관한 것으로, 보다 상세하게, 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 및 그 형성방법에 관한 것이다.
일반적으로, 반도체 소자에는 소자와 소자 간, 또는, 배선과 배선 간을 전기적으로 연결하기 위해 금속배선이 형성되며, 상부 금속배선과 하부 금속배선 간의 연결을 위해 콘택 플러그가 형성된다. 한편, 반도체 소자의 고집적화 추세에 따라 디자인 룰(Design Rule)이 감소되고, 상기 콘택 플러그가 형성되는 콘택홀의 종횡비가 점차 증가하고 있다. 이에, 금속배선 및 콘택 플러그를 형성하는 공정의 난이도와 중요성이 증가되고 있는 실정이다.
상기 금속배선의 재료로는 전기 전도도가 우수한 알루미늄 및 텅스텐이 주로 이용되어 왔으며, 최근에는 상기 알루미늄 및 텅스텐보다 전기 전도도가 월등히 우수하고 저항이 낮아 고집적 고속동작 소자에서 RC 신호 지연 문제를 해결할 수 있는 구리(Cu)를 차세대 금속배선 물질로 사용하고자 하는 연구가 진행되고 있다.
그런데, 상기 금속배선 물질로 구리를 적용하는 경우에는 알루미늄을 적용하는 경우와 달리 절연막을 통해 반도체 기판으로 구리 성분이 확산된다. 확산된 구리 성분은 실리콘으로 이루어진 반도체 기판 내에서 딥 레벨(Deep Level) 불순물로서 작용하여 누설 전류를 유발하므로, 배선용 구리막과 절연막의 접촉 계면에 확산방지막을 형성해주어야 한다. 상기 확산방지막은 통상 TaN/Ta막으로 형성한다.
이하에서는, 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 간략하게 설명하도록 한다.
반도체 기판 상에 배선 형성 영역을 갖는 절연막을 형성한 후, 상기 절연막의 표면 상에 확산방지막인 TaN/Ta막과 구리 씨드층을 차례로 형성한다. 상기 Ta막은 확산방지막과 구리 씨드층 간의 접착력을 향상시킨다. 이어서, 상기 구리 씨드층 상에 구리막을 형성한 다음, CMP하여 구리막을 사용한 금속배선을 형성한다.
그러나, 전술한 종래기술의 경우에는 상기 확산방지막과 구리 씨드층 간의 접착력 향상을 위해 Ta막을 필수적으로 형성해야 한다. 이로 인해, 전술한 종래 기술의 경우에는 확산방지막의 두께가 증가되고 구리막의 두께가 감소되어 배선 특성이 저하된다.
또한, 전술한 종래 기술의 경우에는 구리의 응집 현상을 감소시키기 위해 상기 구리 씨드층을 저온 공정이 가능한 PVD 방식으로 형성해야 한다. 이 때문에, 전술한 종래 기술의 경우에는 구리 씨드층의 단차 피복성이 불량하여 오버 행이 발생되고, 그 결과, 배선 형성 영역의 입구가 막혀 구리 배선 내에 공극이 발생된다.
이러한 문제점들은 반도체 소자의 디자인 룰이 감소됨에 따라 더욱 심화되 며, 그 결과, 소자 특성 및 신뢰성이 저하된다.
본 발명은 배선 특성을 개선할 수 있는 반도체 소자의 금속배선 및 그 형성방법을 제공한다.
또한, 본 발명은 배선 내에 공극이 발생되는 것을 방지할 수 있는 반도체 소자의 금속배선 및 그 형성방법을 제공한다.
게다가, 본 발명은 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 및 그 형성방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 금속배선은, 반도체 기판 상부에 형성되며 배선 형성 영역을 갖는 절연막, 상기 절연막의 배선 형성 영역 표면 상에 형성되며 TaN막과 MoxOy막 및 Mo막의 다층 구조를 포함하는 확산방지막 및 상기 확산방지막 상에 상기 절연막의 배선 형성 영역을 매립하도록 형성된 금속막을 포함한다.
상기 TaN막은 5∼50Å의 두께를 갖는다.
상기 MoxOy막은 5∼50Å의 두께를 갖는다.
상기 MoxOy막의 x는 0.1∼5의 범위를 갖고, y는 0.1∼5의 범위를 갖는다.
상기 Mo막은 100∼400Å의 두께를 갖는다.
상기 금속막은 구리막을 포함한다.
또한, 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법은, 반도체 기판 상에 배선 형성 영역을 갖는 절연막을 형성하는 단계, 상기 배선 형성 영역의 표면을 포함한 절연막 상에 TaN막과 MoxOy막 및 Mo막의 다층 구조를 포함하는 확산방지막을 형성하는 단계 및 상기 확산방지막 상에 상기 배선 형성 영역을 매립하도록 금속막을 형성하는 단계를 포함한다.
상기 확산방지막을 형성하는 단계는, 상기 배선 형성 영역의 표면을 포함한 절연막 상에 TaN막을 형성하는 단계, 상기 TaN막 상에 제1 Mo막을 증착하는 단계, 상기 제1 Mo막을 산화시켜 MoxOy막을 형성하는 단계 및 상기 MoxOy막 상에 제2 Mo막을 증착히여 TaN막과 MoxOy막 및 Mo막의 다층 구조를 형성하는 단계를 포함한다.
상기 TaN막은 5∼50Å의 두께로 형성한다.
상기 제1 Mo막은 5∼25Å의 두께로 형성한다.
상기 제1 Mo막을 산화시켜 MoxOy막을 형성하는 단계는, O2 플라즈마 처리 또는 O2 스터핑 방식으로 수행한다.
상기 O2 플라즈마 처리는 O2 가스와 Ar 가스를 사용하며, 상기 O2 가스/Ar 가스의 조성비는 0.1∼0.9이다.
상기 O2 플라즈마 처리는 25∼250℃의 온도 조건으로 수행한다.
상기 O2 플라즈마 처리는 1∼760mTorr의 압력 조건으로 수행한다.
상기 O2 스터핑은 O2 가스와 Ar 가스를 사용하며, 상기 O2 가스/Ar 가스의 조성비는 0.1∼0.9이다.
상기 O2 스터핑은 50∼400℃의 온도 조건으로 수행한다.
상기 O2 스터핑은 1∼760mTorr의 압력 조건으로 수행한다.
상기 MoxOy막은 5∼50Å의 두께를 갖도록 형성한다.
상기 MoxOy막의 x는 0.1∼5의 범위를 갖고, y는 0.1∼5의 범위를 갖는다.
상기 제2 Mo막은 PVD 방식으로 증착한다.
상기 제2 Mo막은 -25∼25℃의 온도 조건으로 증착한다.
상기 제2 Mo막은 100∼400Å의 두께로 증착한다.
상기 금속막은 구리막으로 형성한다.
본 발명은 구리막을 이용하는 금속배선의 형성시 TaN막, MoxOy막 및 Mo막의 다층 구조를 포함하는 확산방지막을 형성함으로써, 상기 확산방지막의 특성을 개선할 수 있다. 이에 따라, 본 발명은 상기 확산방지막의 특성을 개선하여 구리 성분이 확산되는 것을 방지할 수 있으며, 이를 통해, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 금속배선을 도시한 단면도이다.
도시된 바와 같이, 소정의 하부 구조물(도시안됨)이 구비된 반도체 기판(100) 상에 배선 형성 영역(D)을 갖는 절연막(102)이 형성되어 있다. 상기 배선 형성 영역(D)은 싱글 다마신 공정 또는 듀얼 다마신 공정에 따라 트렌치 구조, 또는, 트렌치 및 상기 트렌치와 연결되는 적어도 하나 이상의 비아홀을 포함하는 트렌치 및 비아홀 구조로 형성될 수 있다. 한편, 도시하지는 않았으나, 상기 절연막(102)은 제1 및 제2 절연막을 포함하는 적층 구조를 갖는 것이 가능하며, 이때, 상기 제1 및 제2 절연막의 사이에는 식각정지막이 형성되어 있다. 상기 식각정지막은, 예컨대, SiN막을 포함한다.
상기 절연막(102)의 배선 형성 영역(D) 표면 상에 TaN막(104), MoxOy막(106) 및 제2 Mo막(108)의 다층 구조를 포함하는 확산방지막(110)이 형성되어 있다. 상기 확산방지막(110)의 TaN막(104)은 5∼50Å의 두께를 갖고, MoxOy막(106)은 5∼50Å의 두께를 가지며, 상기 제2 Mo막(108)은 100∼400Å의 두께를 갖는다. 그리고, 상기 MoxOy막(106)의 x는 0.1∼5의 범위를 갖고, y는 0.1∼5의 범위를 갖는다.
상기 확산방지막(110) 상에 상기 배선 형성 영역(D)을 매립하도록 금속배선(114)이 형성되어 있다. 상기 금속배선(114)은 구리막(112)을 포함한다.
이상에서와 같이, 본 발명의 실시예에 따른 금속배선(114)은 구리막(112)과 절연막(102) 사이에 형성된 TaN막(104), MoxOy막(106) 및 제2 Mo막(108)의 다층 구조를 포함하는 확산방지막(110)을 포함하고 있다. 그리고, 상기 제2 Mo막(108)은 다른 금속 원소와의 고용도가 낮아서 확산방지막(110)으로서의 특성이 우수하며, 이에 따라, 본 발명은 상기 제2 Mo막(108)을 포함하는 구조의 확산방지막(110)을 통해 상기 구리막(112)의 성분이 확산되는 것을 방지할 수 있다.
또한, 본 발명은 상기 제2 Mo막(108)이 산화된 MoxOy막(106)을 통해 확산 경로가 되는 그레인의 외곽 부분의 밀도를 증가시킬 수 있으며, 이에 따라, 확산방지막(110)의 특성을 더욱 효과적으로 개선할 수 있다.
게다가, 본 발명은 상기 확산방지막(110)이 MoxOy막(106)과 제2 Mo막(108)을 포함하는 다층 구조를 가짐으로써, 상기 TaN막(104)의 두께를 종래보다 1/2 정도로 감소시키면서도 확산방지막(110) 자체의 특성을 개선할 수 있으며, 이에 따라, 본 발명은 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
아울러, 본 발명은 상기 확산방지막(110)이 낮은 저항을 갖는 제2 Mo막(108)을 포함하며, 이를 통해, 본 발명은 상기 제2 Mo막(108)이 확산방지막(110)으로서의 기능뿐 아니라 구리막의 씨드층으로 기능할 수 있다. 따라서, 본 발명은 구리 씨드층 없이 구리막(112)의 증착이 가능하므로, 상기 구리 씨드층의 오버 행 현상으로 인한 구리 금속배선(114) 내의 공극 발생을 방지할 수 있다.
그리고, 본 발명은 상기 확산방지막`(110)이 TaN막(104)을 포함하고 상기 TaN막(104)이 절연막(102)과 접촉함으로써, 상기 TaN막(104)과 절연막(102) 간의 접합 능력을 개선할 수 있다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소정의 하부 구조물(도시안됨)이 형성된 반도체 기판(100) 상에 상기 하부 구조물을 덮도록 절연막(102)을 형성한다. 한편, 도시하지는 않았으나, 상기 절연막(102)은 제1 및 제2 절연막을 포함하는 적층 구조로 형성하는 것이 가능하며, 이때, 상기 제1 및 제2 절연막의 사이에 식각정지막을 형성함이 바람직하다. 상기 식각정지막은, 예컨대, SiN막으로 형성한다.
다음으로, 상기 절연막(102)을 식각하여 배선 형성 영역(D)을 형성한다. 상기 배선 형성 영역(D)은 싱글 다마신 공정 또는 듀얼 다마신 공정에 따라 트렌치 구조, 또는, 트렌치 및 상기 트렌치와 연결되는 적어도 하나 이상의 비아홀을 포함하는 트렌치 및 비아홀 구조로 형성할 수 있다.
도 2b를 참조하면, 상기 배선 형성 영역(D)의 표면을 포함한 절연막(102) 상에 TaN막(104)을 형성한다. 상기 TaN막(104)은 CVD 또는 PVD 방식으로 형성하며, 5∼50Å의 두께를 갖도록 형성한다.
도 2c를 참조하면, 상기 TaN막(104) 상에 제1 Mo막(106a)을 형성한다. 상기 제1 Mo막(106a)은 CVD 또는 PVD 방식으로 형성하며, 바람직하게, 5∼25Å의 두께를 갖도록 형성한다.
도 2d를 참조하면, 상기 제1 Mo막을 산화시켜 상기 TaN막(104) 상에 MoxOy 막(106)을 형성한다. 상기 제1 Mo막의 산화는 O2 플라즈마 처리 또는 O2 스터핑 방식으로 수행한다.
상기 O2 플라즈마 처리는 O2 가스와 Ar 가스를 사용하며, 이때, 상기 O2 가스/Ar 가스의 조성비는 0.1∼0.9이다. 또한, 상기 O2 플라즈마 처리는, 바람직하게, 25∼250℃의 온도 조건 및 1∼760mTorr의 압력 조건으로 수행한다.
상기 O2 스터핑은 O2 가스와 Ar 가스를 사용하며, 상기 O2 가스/Ar 가스의 조성비는 0.1∼0.9이다. 또한, 상기 O2 스터핑은, 바람직하게, 50∼400℃의 온도 조건 및 1∼760mTorr의 압력 조건으로 수행한다.
상기 O2 플라즈마 처리 또는 O2 스터핑 방식을 통해 형성된 MoxOy막(106)은 그 부피가 팽창하여 5∼50Å의 두께를 갖는다. 그리고, 상기 MoxOy막(106)은 화학양론적이나 비화학양론적 갖는 화합물 모두 가능하며, 바람직하게, MoxOy막(106)의 x는 0.1∼5의 범위를 갖고, y는 0.1∼5의 범위를 갖는다.
도 2e를 참조하면, 상기 MoxOy막(106) 상에 제2 Mo막(108)을 형성한다. 상기 제2 Mo막(108)은 불순물 농도에 따른 저항 증가를 감소시키기 위해 PVD 방식으로 형성하며, -25∼25℃의 온도 조건에서 100∼400Å의 두께를 갖도록 형성한다. 그 결과, 상기 배선 형성 영역(D)의 표면을 포함한 절연막(102) 상에 TaN막(104), MoxOy막(106) 및 Mo막(108)의 다층 구조를 포함하는 확산방지막(110)이 형성된다.
도 2f를 참조하면, 상기 확산방지막(110) 상에 상기 배선 형성 영역(D)을 매립하도록 금속막을 형성한다. 상기 금속막은, 예컨대, 전기도금 방식을 통해 구리막(112)으로 형성한다.
도 2g를 참조하면, 상기 구리막(112) 및 확산방지막(110)을 상기 절연막(102)이 노출되도록 CMP하여 상기 배선 형성 영역(D)을 매립하는 금속배선(114)을 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 금속배선을 완성한다.
전술한 바와 같이, 본 발명의 실시예는 구리막과 절연막 사이에 TaN막, MoxOy막 및 Mo막의 다층 구조를 포함하는 확산방지막을 형성한다. 그리고, 다른 금속 원소와의 고용도가 낮은 Mo막 및 상기 Mo막이 산화됨으로써 구리 성분의 확산 경로가 되는 그레인 외곽 부분의 밀도가 증가된 MoxOy막을 통해 확산방지막 특성을 효과적으로 향상시킬 수 있다.
따라서, 본 발명은 상기 확산방지막의 특성을 향상시킴으로써, 상기 구리막의 성분이 확산되는 것을 방지하여 반도체 소자의 배선 특성을 개선할 수 있다.
또한, 본 발명의 실시예는 상기 확산방지막을 MoxOy막과 Mo막을 포함하는 다층 구조로 형성함으로써, 상기 TaN막의 두께를 종래보다 1/2 정도로 감소시키면서도 확산방지막 자체의 특성을 개선할 수 있으며, 이를 통해, 본 발명은 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
게다가, 본 발명은 TaN막, MoxOy막 및 Mo막의 다층 구조를 포함하는 확산방지막의 형성시, 낮은 저항을 갖는 Mo막이 구리막과 접촉하도록 함으로써, 상기 Mo막이 확산방지막뿐 아니라 구리막의 씨드층으로 기능할 수 있다. 따라서, 본 발명은 구리 씨드층 없이 배선용 구리막의 증착이 가능하므로, 상기 구리 씨드층의 오버 행 현상으로 인한 구리 금속배선 내의 공극 발생을 방지할 수 있다.
아울러, 본 발명은 TaN막, MoxOy막 및 Mo막의 다층 구조를 포함하는 확산방지막의 형성시, 상기 TaN막이 절연막과 접촉하도록 함으로써, 상기 TaN막과 절연막 간의 접합 능력을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 금속배선을 설명하기 위한 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 절연막
D : 배선 형성 영역 104 : TaN막
106a : 제1 Mo막 106 : MoxOy막
108 : 제2 Mo막 110 : 확산방지막
112 : 구리막 114 : 금속배선

Claims (23)

  1. 반도체 기판 상부에 형성되며, 배선 형성 영역을 갖는 절연막;
    상기 절연막의 배선 형성 영역 표면 상에 형성되며, TaN막과 MoxOy막 및 Mo막의 다층 구조를 포함하는 확산방지막; 및
    상기 확산방지막 상에 상기 절연막의 배선 형성 영역을 매립하도록 형성된 금속막;
    을 포함하는 반도체 소자의 금속배선.
  2. 제 1 항에 있어서,
    상기 TaN막은 5∼50Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 금속배선.
  3. 제 1 항에 있어서,
    상기 MoxOy막은 5∼50Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 금속배선.
  4. 제 1 항에 있어서,
    상기 MoxOy막의 x는 0.1∼5의 범위를 갖고, y는 0.1∼5의 범위를 갖는 것을 특징으로 하는 반도체 소자의 금속배선.
  5. 제 1 항에 있어서,
    상기 Mo막은 100∼400Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 금속배선.
  6. 제 1 항에 있어서,
    상기 금속막은 구리막을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.
  7. 반도체 기판 상에 배선 형성 영역을 갖는 절연막을 형성하는 단계;
    상기 배선 형성 영역의 표면을 포함한 절연막 상에 TaN막과 MoxOy막 및 Mo막의 다층 구조를 포함하는 확산방지막을 형성하는 단계; 및
    상기 확산방지막 상에 상기 배선 형성 영역을 매립하도록 금속막을 형성하는 단계;
    를 포함하는 반도체 소자의 금속배선 형성방법.
  8. 제 7 항에 있어서,
    상기 확산방지막을 형성하는 단계는,
    상기 배선 형성 영역의 표면을 포함한 절연막 상에 TaN막을 형성하는 단계;
    상기 TaN막 상에 제1 Mo막을 증착하는 단계;
    상기 제1 Mo막을 산화시켜 MoxOy막을 형성하는 단계; 및
    상기 MoxOy막 상에 제2 Mo막을 증착하여, TaN막과 MoxOy막 및 Mo막의 다층 구조를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  9. 제 8 항에 있어서,
    상기 TaN막은 5∼50Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  10. 제 8 항에 있어서,
    상기 제1 Mo막은 5∼25Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  11. 제 8 항에 있어서,
    상기 제1 Mo막을 산화시켜 MoxOy막을 형성하는 단계는, O2 플라즈마 처리 또는 O2 스터핑 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  12. 제 11 항에 있어서,
    상기 O2 플라즈마 처리는 O2 가스와 Ar 가스를 사용하며, 상기 O2 가스/Ar 가스의 조성비는 0.1∼0.9인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  13. 제 11 항에 있어서,
    상기 O2 플라즈마 처리는 25∼250℃의 온도 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  14. 제 11 항에 있어서,
    상기 O2 플라즈마 처리는 1∼760mTorr의 압력 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  15. 제 11 항에 있어서,
    상기 O2 스터핑은 O2 가스와 Ar 가스를 사용하며, 상기 O2 가스/Ar 가스의 조성비는 0.1∼0.9인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  16. 제 11 항에 있어서,
    상기 O2 스터핑은 50∼400℃의 온도 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  17. 제 11 항에 있어서,
    상기 O2 스터핑은 1∼760mTorr의 압력 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  18. 제 8 항에 있어서,
    상기 MoxOy막은 5∼50Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  19. 제 8 항에 있어서,
    상기 MoxOy막의 x는 0.1∼5의 범위를 갖고, y는 0.1∼5의 범위를 갖는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  20. 제 8 항에 있어서,
    상기 제2 Mo막은 PVD 방식으로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  21. 제 8 항에 있어서,
    상기 제2 Mo막은 -25∼25℃의 온도 조건으로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  22. 제 8 항에 있어서,
    상기 제2 Mo막은 100∼400Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  23. 제 7 항에 있어서,
    상기 금속막은 구리막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101161667B1 (ko) * 2008-12-30 2012-07-03 에스케이하이닉스 주식회사 반도체 소자의 금속배선 및 그 형성방법
US20120273949A1 (en) * 2011-04-27 2012-11-01 Globalfoundries Singapore Pte. Ltd. Method of forming oxide encapsulated conductive features
US8723392B2 (en) * 2011-07-15 2014-05-13 International Business Machines Corporation Saw filter having planar barrier layer and method of making
US8691691B2 (en) * 2011-07-29 2014-04-08 International Business Machines Corporation TSV pillar as an interconnecting structure
US11004735B2 (en) * 2018-09-14 2021-05-11 International Business Machines Corporation Conductive interconnect having a semi-liner and no top surface recess

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6197628B1 (en) * 1998-08-27 2001-03-06 Micron Technology, Inc. Ruthenium silicide diffusion barrier layers and methods of forming same
JP2000174121A (ja) 1998-12-04 2000-06-23 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
KR100386034B1 (ko) 2000-12-06 2003-06-02 에이에스엠 마이크로케미스트리 리미티드 확산 방지막의 결정립계를 금속산화물로 충진한 구리 배선구조의 반도체 소자 제조 방법
KR20020055315A (ko) 2000-12-28 2002-07-08 박종섭 반도체 소자의 금속 배선 형성 방법
KR100414872B1 (ko) 2001-08-29 2004-01-13 주식회사 하이닉스반도체 반도체소자 및 그 제조 방법
US7224116B2 (en) * 2002-09-11 2007-05-29 Osram Opto Semiconductors Gmbh Encapsulation of active electronic devices
US7279423B2 (en) 2002-10-31 2007-10-09 Intel Corporation Forming a copper diffusion barrier
US7405143B2 (en) * 2004-03-25 2008-07-29 Asm International N.V. Method for fabricating a seed layer
US7405154B2 (en) * 2006-03-24 2008-07-29 International Business Machines Corporation Structure and method of forming electrodeposited contacts
KR100761467B1 (ko) 2006-06-28 2007-09-27 삼성전자주식회사 금속배선 및 그 형성 방법
KR100920038B1 (ko) 2006-12-14 2009-10-07 주식회사 하이닉스반도체 반도체 소자의 게이트 및 그의 형성방법
KR100874442B1 (ko) 2007-01-18 2008-12-17 삼성전자주식회사 반도체 소자 및 그 형성방법, 반도체 클러스터 장비
US7652280B2 (en) * 2007-04-11 2010-01-26 General Electric Company Light-emitting device and article

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