KR20100076332A - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로서, 본 발명은 반도체 기판 상부의 층간 절연막에 다마신 패턴을 형성하는 단계, 상기 다마신 패턴의 표면에 금속배선의 확산을 방지하며 금속배선의 증착을 위하여 루테늄(Ru)이 포함된 시드(seed)막을 형성하는 단계, 상기 시드막 상에 상기 다마신 패턴이 매립되도록 금속배선을 형성하는 단계를 포함한다.
금속, 배선, 구리, 반도체, 다마신, 시드막, 확산, 증착.

Description

반도체 소자의 금속 배선 형성 방법 {Method for forming metal line in semiconductor device}
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로서, 특히 다마신 패턴을 구비하는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
금속 배선 공정이란 반도체 기판에 형성된 각 회로에 금속선을 연결시키는 공정으로, 금속배선의 재료로는 전기 전도도가 우수한 알루미늄(Al) 및 텅스텐(W)이 주로 이용되어 왔으며, 최근에는 상기 알루미늄 및 텅스텐보다 전기 전도도가 월등히 우수하여 고집적 고속동작 소자에서 신호 지연 문제를 해결할 수 있는 구리(Cu)를 금속배선 물질로 사용하고자 하는 연구가 진행되고 있다.
그런데, 구리의 경우 배선 형태로 건식 식각하기가 용이하지 않기 때문에, 구리로 금속배선을 형성하기 위해서는 다마신(Damascene)이라는 새로운 공정 기술이 이용된다. 다마신 공정을 이용한 일반적인 금속배선 형성방법은 절연막을 식각하여 절연막 내에 금속배선이 형성될 다마신 패턴을 먼저 형성한 후, 다마신 패턴 표면에 금속막의 확산을 방지하기 위한 확산방지막(Diffusion Barrier)을 증착하고 나서, 다마신 패턴을 완전히 매립하도록 구리막을 형성하여 구리 재질의 금속배선을 형성한다. 여기서, 확산방지막은 통상 탄탈륨(Ta)으로 이루어지며, 확산방지막 상에 물리기상증착(Physical Vapor Deposition, PVD) 방식으로 구리로 된 시드(Seed)막을 형성한 후, 이 시드막 상에 전기도금 방식으로 다마신 패턴을 구리막으로 매립하게 된다.
도 1a 및 도 1b는 종래 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도이다.
도 1a에는 반도체 기판(100)상에 제1절연막(102), 제2절연막(104)을 차례로 증착하고, 식각과정을 수행하여 트렌치를 형성한 후에, 확산방지막(106)을 형성한 모습이 도시되어 있다. 보통 확산방지막(106)으로는 탄탈륨(Ta)이 주로 사용된다.
도 1a에서 보는 바와 같이, 종래 반도체 소자의 금속 배선 형성 과정에서 확산방지막(106)을 형성함에 있어서, 확산방지막(106)이 트렌치의 상부 모서리에 더 많이 증착되는 오버행(overhang) 현상이 발생한다.
따라서, 도 1b에서 보는 바와 같이, 종래 반도체 소자의 금속 배선 형성 공정에서 금속 배선(108)을 증착하면 입구가 먼저 막히면서 보이드(Void)(110)가 발생하게 되고, 이에 따라 트렌치의 측면부분에는 금속 배선(108)의 두께가 너무 얇아져서 금속 배선(108)이 제2절연막(104) 쪽으로 확산되는 현상이 발생하는 문제점과, 보이드(110)로 인하여 금속 배선(108)의 저항값이 상승하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 금속 배선 증착시에 보이드 현상을 방지하고, 금속 배선의 확산 현상을 방지하는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상부의 층간 절연막에 다마신 패턴을 형성하는 단계, 상기 다마신 패턴의 표면에 금속배선의 확산을 방지하며 금속배선의 증착을 위하여 루테늄(Ru)이 포함된 시드(seed)막을 형성하는 단계, 상기 시드막 상에 상기 다마신 패턴이 매립되도록 금속배선을 형성하는 단계를 포함한다.
상기 시드막을 형성하는 단계 후에, 시드막의 기능을 향상시키기 위한 어닐(anneal) 공정을 수행하는 단계를 더 포함할 수 있다.
상기 시드막을 200 내지 400 Å의 두께로 형성할 수 있다.
본 발명의 일 실시예에서 상기 시드막은 구리(Cu)에 루테늄(Ru)이 첨가된 물질을 포함할 수 있다. 이때, 상기 시드막은 0.6%의 루테늄(Ru)이 첨가될 수 있다. 또한, 상기 시드막은 구리(Cu)에 루테늄(Ru)이 첨가된 구리합금 소스를 스퍼터링(Sputtering)하는 방식으로 형성될 수 있다.
본 발명의 다른 실시예에서 상기 시드막은 구리(Cu)에 루테늄(Ru)과 나이트 라이드(N)가 첨가된 물질을 포함할 수 있다. 이때, 상기 시드막은 구리(Cu)에 0.4%의 루테늄(Ru) 및 1.7%의 나이트라이드(N)가 첨가된 물질을 포함할 수 있다. 또한, 상기 시드막은 구리에 루테늄(Ru) 및 나이트라이드(N)가 첨가된 물질을 스퍼터링하는 방식으로 형성될 수 있다. 또는, 상기 나이트라이드(N)를 상기 다마신 패턴 상에 도포하고, 그 위에 상기 구리(Cu)에 루테늄(Ru)이 첨가된 물질을 물리기상증착(Physical Vapor Deposition, PVD) 방식으로 증착하여 상기 시드막을 형성할 수도 있다.
상기 금속배선을 형성하는 단계는 전기도금(Electro Plating, EP) 방식으로 금속을 증착하여 형성하는 단계를 포함할 수 있다.
상기 금속배선을 형성하는 단계는, 상기 전기도금 방식으로 금속을 증착하는 단계 후에, 평탄화 공정을 수행하는 단계를 더 포함할 수 있다.
상기 금속배선에 사용되는 금속은 구리(Cu)인 것이 바람직하다.
본 발명에 의하면 반도체 소자의 금속 배선 형성 공정시에 보이드(Void) 현상을 방지하여 금속배선이 절연막쪽으로 확산되는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명의 반도체 소자의 금속 배선 형성 방법은 종래에 비해 확산방지막을 제조하는 공정을 제거함으로써 공정이 단순화되는 효과가 있다.
또한, 본 발명에 의하면 저항값이 상승하는 문제점을 방지하여 저항 특성이 개선되고, 누설 전류 특성이 향상되는 효과가 있다.
이하, 첨부된 도면을 참조해서 본 발명의 실시예를 상세히 설명하면 다음과 같다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도이다. 여기서 도 2d 및 도 2e는 도 2c에서 A부분을 확대한 단면도이다.
도 2a에서 반도체 기판(100) 위에 제1절연막(102)과 제2절연막(104)을 증착한다. 본 발명의 일 실실예에서 제2절연막(104)은 저 유전체(Low-k) 물질로 이루어질 수 있다.
도 2b에서 제2절연막(104) 상에 하드 마스크 패턴을 형성한 후, 제1절연막(102)을 식각하여 금속배선이 형성될 부분에 트렌치를 형성한다. 본 발명에서 도 2a 및 도 2b의 공정을 통하여 다마신 패턴이 형성된다.
도 2c에서 다마신 패턴의 표면에 금속배선의 확산을 방지하며 금속배선의 증착을 위한 시드(seed)막(200)을 형성한다. 본 발명의 일 실시예에서 시드막(200)을 200 내지 400 Å의 두께로 형성할 수 있다.
본 발명의 일 실시예에서 시드막(200)은 구리(Cu)에 루테늄(Ru)이 첨가된 물질을 포함할 수 있다. 이때, 시드막(200)은 0.6%의 루테늄(Ru)가 포함될 수 있다. 또한, 본 발명에서 시드막(200)은 구리(Cu)에 루테늄(Ru)이 첨가된 구리합금소스를 스퍼터링(Sputtering)하는 방식으로 형성될 수 있다.
본 발명의 다른 실시예에서 시드막(200)은 구리(Cu)에 루테늄(Ru)과 나이트라이드(N)가 첨가된 물질을 포함할 수 있다. 이때, 시드막(200)은 구리에 0.4%의 루테늄(Ru) 및 1.7%의 나이트라이드(N)가 포함될 수 있다. 또한, 본 발명에서 시드막(200)은 구리(Cu)에 루테늄(Ru) 및 나이트라이드(N)가 첨가된 물질을 스퍼터링하는 방식으로 형성될 수 있다.
또는, 나이트라이드(N)를 다마신 패턴 상에 도포하고, 그 위에 구리(Cu)에 루테늄(Ru)이 첨가된 물질을 물리기상증착(Physical Vapor Deposition, PVD) 방식으로 증착하여 시드막(200)을 형성할 수도 있다. 본 발명에서 물리기상증착(PVD) 방식을 사용하여 시드막(200)을 형성하는 이유는 오버행의 발생을 방지할 수 있는 장점이 있기 때문이다.
도 2d에서 시드막(200)의 기능을 향상시키기 위한 어닐(anneal) 공정을 수행한다. 예를 들어, 시드막(200)이 구리(Cu)에 루테늄(Ru)이 첨가된 물질을 포함하는 경우, 도 2d에서 보는 바와 같이 어닐 공정을 통하여 루테늄(Ru) 성분(200b)이 다마신 패턴의 표면쪽으로 이동하고, 상대적으로 구리(Cu) 성분(200a)은 시드막(200)의 외부쪽으로 남게된다. 따라서, 루테늄(Ru) 성분(200b)은 금속배선의 확산을 방 지하는 배리어(Barrier) 역할을 하게 되고, 구리(Cu) 성분(200a)은 금속배선의 증착에 기여하게 되므로, 결과적으로 시드막(200) 기능이 향상된다.
도 2e에서 시드막(200) 상에 다마신 패턴이 매립되도록 금속배선(108)을 증착한다. 본 발명의 일 실시예에서 시드막(200)에 구리가 포함된 경우, 금속배선(108)은 구리(Cu)로 형성하는 것이 바람직하다. 본 발명의 일 실시예에서 금속배선을 형성하는 단계는 전기도금(Electro Plating, EP) 방식으로 금속을 증착하여 형성할 수 있다. 그리고, 전기도금 방식으로 금속을 증착한 후에, 평탄화 공정을 수행한다.
도 3은 본 발명의 일 실시예에 따른 어닐공정 후의 저항 특성이 도시된 그래프이다. 도 3에서 a는 순수한 구리(Cu)의 그래프이고, b는 구리-루테늄 물질(Cu(Ru))의 그래프이고, c는 구리-루테늄-나이트라이트 물질(Cu(RuN))의 그래프이다.
도 3에서 온도가 200~500 ℃ 사이의 구간을 보면, 순수한 구리(Cu)의 경우 저항값이 급격히 상승하게 되나, 구리-루테늄 물질(Cu(Ru)) 및 구리-루테늄-나이트라이트 물질(Cu(RuN))의 경우 낮은 저항값을 유지하는 특성을 보인다. 즉, 순수한 구리(Cu) 대신에 구리(Cu)에 루테늄(Ru)이나 나이트라이드(N)를 혼합한 물질을 사용할 경우, 저항값이 상승하는 문제점을 방지하여 저항특성이 개선되는 효과가 있다.
도 4는 본 발명의 일 실시예에 따른 어닐공정 후의 누설 전류밀도 특성이 도 시된 그래프이다. 도 4는 어닐공정 후의 누설 전류밀도를 나타내는 그래프인데, 순수한 구리(Cu)보다 구리(Cu)에 루테늄(Ru)-나이트라이드(N)를 혼합한 물질의 누설 전류밀도가 더 낮은 것을 확인할 수 있다. 즉, 본 발명에서는 어닐공정 후에 구리(Cu)에 루테늄(Ru)-나이트라이드(N)를 혼합한 물질을 사용할 경우 순수한 구리(Cu)를 사용한 경우보다 열적 안정성이 뛰어난 결과를 나타냄을 알 수 있다.
이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
도 1a 및 도 1b는 종래 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 어닐공정 후의 저항 특성이 도시된 그래프이다.
도 4는 본 발명의 일 실시예에 따른 어닐공정 후의 전류밀도 특성이 도시된 그래프이다.
*도면의 주요 부분에 대한 부호의 설명*
100 반도체 기판 102 제1절연막
104 제2절연막 106 산화방지막
108 금속배선 110 보이드
200 시드막

Claims (13)

  1. 반도체 기판 상부의 층간 절연막에 다마신 패턴을 형성하는 단계;
    상기 다마신 패턴의 표면에 금속배선의 확산을 방지하며 금속배선의 증착을 위하여 루테늄(Ru)이 포함된 시드(seed)막을 형성하는 단계;
    상기 시드막 상에 상기 다마신 패턴이 매립되도록 금속배선을 형성하는 단계
    를 포함하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에 있어서,
    상기 시드막을 형성하는 단계 후에, 시드막의 기능을 향상시키기 위한 어닐(anneal) 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제1항에 있어서,
    상기 시드막은 구리(Cu)에 루테늄(Ru)이 첨가된 물질을 포함하는 반도체 소자의 금속 배선 형성 방법.
  4. 제3항에 있어서,
    상기 시드막은 0.6%의 루테늄(Ru)이 첨가된 반도체 소자의 금속 배선 형성 방법.
  5. 제3항에 있어서,
    상기 시드막은 구리(Cu)에 루테늄(Ru)이 첨가된 구리합금 소스를 스퍼터링(Sputtering)하는 방식으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  6. 제1항에 있어서,
    상기 시드막은 구리(Cu)에 루테늄(Ru)과 나이트라이드(N)가 첨가된 물질을 포함하는 반도체 소자의 금속 배선 형성 방법.
  7. 제6항에 있어서,
    상기 시드막은 구리(Cu)에 0.4%의 루테늄(Ru) 및 1.7%의 나이트라이드(N)가 첨가된 물질을 포함하는 반도체 소자의 금속 배선 형성 방법.
  8. 제6항에 있어서,
    상기 시드막은 구리에 루테늄(Ru) 및 나이트라이드(N)가 첨가된 물질을 스퍼터링하는 방식으로 형성하는 반도체 소자의 금속 배선 형성 방법.
  9. 제6항에 있어서,
    상기 나이트라이드(N)를 상기 다마신 패턴 상에 도포하고, 그 위에 상기 구리(Cu)에 루테늄(Ru)이 첨가된 물질을 물리기상증착(Physical Vapor Deposition, PVD) 방식으로 증착하여 상기 시드막을 형성하는 반도체 소자의 금속 배선 형성 방법.
  10. 제1항에 있어서,
    상기 금속배선을 형성하는 단계는 전기도금(Electro Plating, EP) 방식으로 금속을 증착하여 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
  11. 제1항에 있어서,
    상기 시드막을 200 내지 400 Å의 두께로 형성하는 반도체 소자의 금속 배선 형성 방법.
  12. 제1항에 있어서,
    상기 금속배선을 형성하는 단계는,
    상기 전기도금 방식으로 금속을 증착하는 단계 후에, 평탄화 공정을 수행하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.
  13. 제1항에 있어서,
    상기 금속배선에 사용되는 금속은 구리(Cu)인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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