JP5503147B2 - 無電解フェーズと電流供給フェーズとを含むウェット化学堆積によりパターニングされた絶縁体上の金属層 - Google Patents

無電解フェーズと電流供給フェーズとを含むウェット化学堆積によりパターニングされた絶縁体上の金属層 Download PDF

Info

Publication number
JP5503147B2
JP5503147B2 JP2008548562A JP2008548562A JP5503147B2 JP 5503147 B2 JP5503147 B2 JP 5503147B2 JP 2008548562 A JP2008548562 A JP 2008548562A JP 2008548562 A JP2008548562 A JP 2008548562A JP 5503147 B2 JP5503147 B2 JP 5503147B2
Authority
JP
Japan
Prior art keywords
layer
metal
deposition
barrier layer
wet chemical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008548562A
Other languages
English (en)
Other versions
JP2010505239A (ja
Inventor
プロイセ アクセル
ベーナー スザンヌ
ノッパー マルクス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Priority claimed from PCT/US2006/047603 external-priority patent/WO2007078790A1/en
Publication of JP2010505239A publication Critical patent/JP2010505239A/ja
Application granted granted Critical
Publication of JP5503147B2 publication Critical patent/JP5503147B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/1601—Process or apparatus
    • C23C18/1633—Process of electroless plating
    • C23C18/1646—Characteristics of the product obtained
    • C23C18/165—Multilayered product
    • C23C18/1653—Two or more layers with at least one layer obtained by electroless plating and one layer obtained by electroplating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/1601—Process or apparatus
    • C23C18/1633—Process of electroless plating
    • C23C18/1655—Process features
    • C23C18/1664—Process features with additional means during the plating process
    • C23C18/1671—Electric field
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/31—Coating with metals
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/18—Electroplating using modulated, pulsed or reversing current
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/34—Pretreatment of metallic surfaces to be electroplated
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60—Electroplating characterised by the structure or texture of the layers
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60—Electroplating characterised by the structure or texture of the layers
    • C25D5/615—Microstructure of the layers, e.g. mixed structure
    • C25D5/617—Crystalline layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76874—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Electrochemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemically Coating (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Other Surface Treatments For Metallic Materials (AREA)

Description

概して、本発明は、集積回路の形成に関し、より詳細には、トレンチならびにビアを含むパターニングされた絶縁体材料上に、ウェット化学蒸着プロセスによってメタル層を形成する技術に関する。
集積回路においては、適切な基板とその上に、膨大な数のトランジスタ、コンデンサ、抵抗器等の回路素子が通常は実質的に平面構成で形成される。膨大な数の回路素子が存在し、複雑なレイアウトの高度な集積回路が要求されることからに、一般に、個々の回路素子の電気的接続は、その回路素子が製造されているレベルと同レベルでは行うことができず、メタライゼーション層とも呼ばれる１層以上の追加の「配線」層が必要となる。このメタライゼーション層は、一般に層内の電気的接続を行っている金属配線を有するほか、複数の層間接続（ビアとも呼ばれる）も有しており、金属配線とビアは一般に相互接続とも呼ばれることがある。
現在の集積回路の回路素子においてはフィーチャーの縮小化が絶えず進んでいるため、所定のチップ面積に対する回路素子数、すなわち実装密度も増加しており、所望の回路機能を提供するには、さらに多くの電気的相互接続が必要となってい。このため、チップ面積あたりの回路素子数の増加に伴い、積層するメタライゼーション層の数が増えることがある。例えば、高性能マイクロプロセッサでは、複数の積層の機械的信頼性、熱的信頼性、電気的信頼性など、多層メタライゼーション層の製造には解決を要する極めて困難な問題がついて回る。このことから、半導体メーカーでは、公知のメタライゼーション金属であるアルミニウムをより高い電流密度を許容でき、従って相互接続寸法を縮小可能な金属で置き換える動きが進んでいる。
例えば、一般に、銅はアルミニウムに比較してエレクトロマイグレーション耐性が高く、抵抗率が大幅に低いことから、その優れた特性により、アルミニウムに代わる使用可能な候補とされている金属である。銅にはこのような利点があるにもかかわらず、半導体施設での銅の処理および取り扱いの面で多くの欠点がある。例えば、銅は、化学気相成長法（ＣＶＤ）および物理蒸着法（ＰＶＤ）等の確立されている堆積法によっては基板上に多くの量を効率よく形成することができず、さらに、銅は不揮発性の反応生成物を生成する性質を有するため、通常用いられる異方性エッチング法では効果的にパターニングすることができない。このため、銅を含むメタライゼーション層の製造では、最初に絶縁体層を施し、次にパターニングによりトレンチおよびビアを形成して、続いてトレンチおよびビアに銅を埋め込む、いわゆるダマシン技術が好ましくは用いられる。
銅のさらに大きな欠点として、二酸化シリコンおよびその他の絶縁体材料に拡散しやすい性質がある。このため、銅が、その後、影響を受けやすい半導体領域に容易に移動して、その特性を大きく変えかねないため、周囲の絶縁体材料への銅の外方拡散を実質的に防止するために、いわゆるバリア材料を、銅をベースとしたメタライゼーションと組み合わせて用いる必要がある。さらに、銅のインテグリティの点からは、バリア材料は、酸素、フッ素などの望ましくない材料が銅に拡散するのを抑制し、腐食や酸化のリスクを減らすように選択される。現在、トレンチおよびビアの寸法が幅または直径で約０．１μｍかそれ以下に、ビアのアスペクト比が約５以上に迫っているため、ビアおよびトレンチの全面にバリア層を確実に堆積し、次にそこにほぼ空隙なく銅を埋め込むことは、最新の集積回路の製造における最も困難な問題の１つとなっている。
現在のところ、銅をベースとしたメタライゼーション層の形成は、適切な絶縁体層をパターニングして、スパッタ堆積等の高性能のＰＶＤ法によって、例えばタンタル（Ta)および／または窒化タンタル（TaN)を含むバリア層を堆積させて行う。通常、アスペクト比５またはそれ以上のビアに１０〜５０ｎｍのバリア層を堆積させるには、高性能のスパッタ装置を用いる。このような装置は、ターゲットからスパッタさせたターゲット原子を所望の割合でイオン化させることができ、ビアの底部の被覆率および側壁の被覆率をある程度は制御可能である。その後、ビアおよびトレンチに銅が埋め込まれるが、これは電気めっき法が実行可能なプロセス技術であることが実証されている。
これは、底部を起点として開口部にほぼ隙間なく埋め込むいわゆるボトムアップ方式において、ＣＶＤおよびＰＶＤの成膜速度と比べて高い成膜速度でビアおよびトレンチを埋め込むことが可能なためである。一般に、金属の電気めっきでは、被めっき面とめっき液の間に外部電場が印加される。半導体製造用の基板では接点が狭い領域（通常は基板の周縁部）に限定されて形成されることから、金属が形成される基板とその表面とを覆う導電層を供給する必要がある。パターニングされた絶縁体の上に予め堆積されるバリア層は、電流分配層として機能し得るものの、所要の電気的特性と機械的特性を有する銅のトレンチおよびビアを得るには、現在のところ、結晶性、均一性および密着性の点でその後実施する電気めっきプロセスにおいていわゆる銅のシード層が必要となる。シード層は、通常は銅から構成され、典型的には、スパッタ堆積により、バリア層の堆積に使用するのと実質的に同じプロセス装置を使用し形成される。
将来の世代のデバイスの寸法０．１μｍ以下のビアでは、バリア層およびシード層に求められる高い共形性を有する極めて薄い金属層をスパッタ堆積することが制限要因となる場合がある。その理由は、上述の高性能のスパッタ装置の被覆特性は、このようなスパッタ装置を大幅な改造（この開発は一筋縄ではいかないように思われる）なしにはさらに向上させることができないからである。シード層の均一性によって、次の電気めっきプロセスの均一性がある程度決まってしまうため、開口部の内面の十分かつ完全な被覆率のみが要求されるバリア層とは違って、特にシード層の堆積は、ＰＶＤによって簡単な方法で行うことができないことがある。さらに、バリア層に適した極めて薄い層を形成するＰＶＤ法をシード層の形成に適用すると電気抵抗の上昇を招くことがあり、その後実施する電気めっきプロセスの初期成膜速度が低下してしまう場合がある。
このために、非常に高性能な用途に対する、従来の堆積法に代わる手法が、銅をベースとした配線のバリア堆積およびシード堆積のために提案されている。例えば、共形性の高いバリア層およびシード層を形成するＣＶＤ法が構築されており、被覆率の点でスパッタ堆積に優る、ＣＶＤの固有の挙動が利用される。同様に、高アスペクト比の開口部に、極めて薄いが信頼性のあるバリア層またはシード層を供給するように、様々な材料に対して、原子層堆積（ＡＬＤ：atomic layer deposition）として周知の自己制限的ＣＶＤベース堆積法が構築されている。しかし、このような手法は、それ自体では層のコンシステンシーおよび被覆率の点では利点をもたらすものの、その後実施する電気めっきプロセス後、銅材料の性質をあまり望ましくないものにしてしまう。具体的には、シード層は、非常に多くの汚染物質の混入により、一般に用いられるＰＶＤシード層よりも質が低下するおそれがあり、この結果、電気抵抗が高くなり、さらに、弱い集合組織が形成され、これにより、ほぼランダムに組織化された金属膜が形成されることになる。
上述の状況を鑑み、高アスペクト比の開口部にウェット化学堆積プロセスによって金属を効率的に堆積することができるようにして、上述の問題の１つ以上を回避するかまたは少なくとも緩和する技術を提供することが望まれる。
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
概して、本発明は、パターニングされた絶縁体層に形成される、金属が埋め込まれた開口部の形成を可能とする技術に関するものであって、その際に、少なくともバルク金属に埋め込むウェット化学堆積プロセスで用いられ、ある実施形態では、ある用途に必要とされるバリア層もまた、ウェット化学堆積プロセスによって形成されうる。これにより、スパッタ堆積などの、バリア層および／またはシード層を形成する物理蒸着法の問題点が解決され、実質的に性能を損失しすぎることなく、デバイスをさらにスケーリングする可能性が与えられる。本発明のある実施形態では、銅、銀などの適切な金属が、シード層としても機能しうる、中程度に薄い共形層を形成することにより、それぞれの開口部に堆積されうる。次に、それぞれの堆積パラメータは、残りの堆積プロセスが所望のボトムツートップの埋め込み挙動（ビヘイビア）をとるようにインサイチュ（in situ）で変更されうる。これにより、最終的に堆積される金属の所望の結晶性を得ることができ、その一方で、他の形態では、シード層の形成後に従来技術においてみられる、金属の腐食や酸化の悪影響が実質的に回避されるか、少なくとも著しく低減されるために、このような方法で性能を強化させることができる。
本発明の一実施例では、方法は、電解質溶液を施し、無電解ウェット化学堆積プロセスを実行することによって、パターニングされた半導体デバイスの層に金属を堆積するステップを含む。さらに、該方法は、外部から生成した電界を電解質溶液中に確立し、一方で、金属をさらに堆積するように電解質溶液を適用するステップを含む。
本発明の更なる実施形態では、該方法は、半導体デバイスの絶縁体層に形成される開口部の表面部位に、ウェット化学堆積プロセスによってバリア層を形成するステップを含む。さらに、バリア層上にウェット化学堆積プロセスによってシード層が形成され、最後に、この開口部は、このシード層を使用して電気めっきプロセスによって埋め込まれる。
本発明は、添付の図面とともに以下の説明を参照することにより理解される。図面において、同じ参照符号は同様の要素を表す。
本発明は、種々の変形および代替形態を取り得るが、その特定の実施形態が、図面に例として図示され、ここに詳細に記載されているに過ぎない。しかし、特定の実施形態の説明は、本発明を開示した特定の形態に限定することを意図するものではなく、反対に、添付の特許請求の範囲によって規定される本発明の趣旨ならびに範囲に含まれるすべての変形例、均等物および代替例を含むことを理解すべきである。
本発明の例示的な実施形態を以下に記載する。簡潔を期すために、実際の装置における特徴を全て本明細書に記載することはしない。当然、実際の実施形態の開発においては、システム上の制約およびビジネス上の制約に適合させるなど、開発の具体的な目的を達するために、実装に固有の判断が数多く必要とされ、これは実装によって変わるということが理解されよう。さらに、この種の開発作業は複雑かつ時間がかかるものであるが、本開示の利益を受ける当業者にとって日常的な作業であるということが理解されよう。添付の図面を参照して本発明を説明する。図面では、様々な構造、システムおよびデバイスが単に説明を目的として、さらに、当業者には周知の詳細で本発明を曖昧なものにしないように、概略的に描かれている。それにも関わらず、添付の図面は、本発明の例を記載および説明するために添付される。本明細書において使用される語句は、関連技術の当業者が理解している意味と同じ意味に使用されていると理解および解釈すべきである。本明細書においてある語句が一貫して用いられている場合、その語句が特別な定義を有する、すなわち通常かつ慣用的に用いられ、当業者が理解している意味と異なる定義を有することはない。ある語句が特別な意味を有する、すなわち当業者の理解とは異なる意味に用いられる場合は、そのような特別な定義を本明細書に明示的に記載して、その特別な定義を直接的かつ明確に示す。
本発明は、埋め込みまたはダマシン技術に基づいて金属が埋め込まれた開口部を形成する改良された技術を提供する。このダマシン技術では、トレンチ、ビア、ゲート開口部などの開口部を収容するように、まず層がパターニングされ、続いて、このような開口部に、銅、銀、その合金などの高導電性材料が埋め込まれる。これまでに説明したように、従来技術における重大な欠点としては、物理蒸着法は、材料の汚染ならびに費用効果の点では利点を有するものの、実質的に０．１μｍ以下のフィーチャーサイズのデバイス世代に対する物理蒸着は非常に困難であることが挙げられる。これにより、今日のスパッタ堆積法では、効率的な埋め込みプロセスの基板である銅シード層などのシード層を確実かつ非常に均一に堆積することは容易でなくなる。同様に、ＣＶＤ、ＡＬＤなどの非常に高度な堆積法により、結晶性が低下し、さらに不純物レベルが上昇してしまう。この結果、形成される金属領域の全体の抵抗率が上がり、これが全体の半導体デバイスの性能を低下させることにつながる。
本発明は、シード層がウェット化学堆積プロセスで形成され、ある実施形態では、さらに、適切なバリア層もまたウェット化学堆積プロセスに基づいて形成される技術を提供することにより、上述した問題点のいくつかを回避するか少なくとも緩和する。これにより、高度にスケーリングされた半導体デバイスであっても、バリア層ならびにシード層の形成において高度な共形性と信頼性とを実現することができる一方で、ウェット化学堆積プロセスによってシード層の所望の表面組織を得ることができ、その後実施するバルク金属の埋め込みに効率的なベース層が供給される。本発明のさらなる実施形態では、銅、銀などの金属は、ウェット化学堆積プロセスによって埋め込まれる。このプロセスでは、金属の堆積が、触媒反応によって開始されるか、少なくとも実質的に触媒反応によって支援される。次いで、堆積プロセスの後半段階で、この触媒反応が電気めっき堆積法によって「制圧される」、つまり電気メッキ堆積法が優勢となり、プロセスパラメータが適切に選択されて、所望のボトム・ツー・トップ埋め込み挙動が得られ、実質的に隙間のない高導電性の金属領域を供給するようにする。その際に、酸化、腐食などのいずれの悪影響も実質的に減少する。その理由として、最初に堆積される金属の材料層は、堆積プロセスの電気めっき優勢フェーズに対するシード層として機能することが挙げられる。ある実施例では、金属の埋め込みは、インサイチュ（in situ）プロセスで実行される。
ここでは、第１段階が無電解堆積プロセスであり、埋め込まれる開口部の露出面部分に供給される触媒材料によって金属の堆積が進められる。その後、外部から生成した電場がウェット化学堆積雰囲気に確立され、この電場に基づいて、つまり、堆積雰囲気を流れる電流に基づいて、および、ウェット化学堆積雰囲気に含まれる任意の適切に選択された添加剤に基づいて、堆積の速度論が実質的に制御される。本発明は、高度にスケーリングされた半導体デバイス、または、例えば、ゲート長が５０ｎｍあるいはそれ以下の電界効果トランジスタを有する複合集積回路に見られるような、極限寸法（クリティカルディメンション）が０．１μｍかそれ以下のいずれの他の微細構造と組み合わせることで、非常に有利である。しかし、本発明はさらに、それほどクリティカルではない用途にも適用することができ、その場合には、いずれのメタライゼーション層の優れた特性が、このようなそれほどクリティカルではない半導体デバイスの強化された信頼性と性能とに実質的に影響を与える。したがって、更なる詳細な説明ならびに添付の請求項に特に明記されていない限り、本発明は特定のデバイス寸法に制限されないものと理解される。
図１ａに、半導体デバイス１００が示されており、これは、微細構造にとっては典型的な寸法を有する、金属が埋め込まれたフィーチャを収容するいずれの適切なデバイスを表す。本実施形態では、半導体デバイス１００は、トランジスタ、キャパシタ、抵抗器などの複数の回路素子を含む集積回路を表し、少なくともこれらの回路素子のいくつかの極限寸法は、約５０ｎｍかそれ以下である。簡素化のために、このような回路素子のいずれも図１ａに図示していない。さらに、半導体デバイス１００は、絶縁体層などの１０２として示す第１層が上に形成された基板１０１を含み、金属領域１０３から構成される銅電線つまり領域１０４を含む。例えば、高度な用途では、金属領域１０３は、銅、銅合金、銀、タングステン、あるいは半導体デバイスにおいて典型的に用いられる任意の他の適切な材料を含みうる。一実施例では、金属領域１０３は、銅、銀などから構成され、金属領域１０３はバリア層１０５によって層１０２の周囲の絶縁体材料から分離されうる。
バリア層１０５は、タンタル、窒化タンタル、チタニウム、窒化チタニウム、タングステン、窒化タングステンなどの任意の適切な材料、または所要の機械的および化学的インテグリティを金属領域１０３に与えることに関連して所望の特徴を有する任意の他の適切な組成物から構成されうる。ある実施例では、バリア層１０５は、以下に挙げる組成物のうちの１つ以上から形成されうる。そのような組成物としては、コバルト、タングステン、リン（ＣｏＷＰ）および／または、コバルト、タングステン、ホウ素（ＣｏＷＢ）および／または、コバルト、ホウ素（ＣｏＢ）、および／または、モリブデン、ニッケル、ホウ素（ＭｏＮｉＢ）が挙げられる。導電線１０４は単なる例示に過ぎず、最新の半導体デバイスのメタライゼーション層の形成に用いられるダマシン技術に従って形成される典型的な構造を表しうることが分かる。他の実施形態では、導電線１０４は、そこに接続するビアまたはトレンチの形成を必要とする任意の回路素子を表す。例えば、導電線１０４は、回路素子の接触領域に直接接続する接触プラグを表し、または、この導電線は、ドレインまたはソース領域、ゲート電極などの回路素子の接触領域を表しうる。
第２絶縁体層１０７は、二酸化シリコン、窒化シリコンなどの任意の材料、または、ＳｉＣＯＨなどの任意の低誘電率材料(low-k material)、または適切なポリマーなどの任意の他の材料から構成されうるものであって、第１絶縁体層１０２の上方に形成され、金属領域１０３に接続するトレンチまたはビアなどの開口部１０８はこの第２絶縁体層１０７に形成される。すでに説明したように、ある実施例では、開口部１０８は高アスペクト比の開口部である。つまり、幅または直径などの横方向の寸法の少なくとも１つが、開口部１０８の深度よりも非常に短い。よって、横方向の寸法、つまり、図１ａ中の開口部１０８の水平方向の拡張部は約１００ｎｍかそれよりも非常に短く、これに対して、開口部１０８の深度は数百ｎｍに及ぶ。しかし、別の実施例では、開口部１０８は別の寸法を有し、対応するアスペクト比は約５未満であってもよい。
さらに、絶縁体材料１０７の露出面部位１０７Ａと開口部１０８内において、触媒的に活性化された材料領域１１２が供給される。領域１１２は、露出面部位１０７Ａの領域を表しうるが、この領域は、一実施形態では、その後実施するバリア材料のウェット化学堆積を開始するのに適した、いずれの触媒材料を含みうる。さらに他の実施形態では、領域１１２は実質的に連続する材料層を表しうる。この材料層は、開口部１０８に埋め込まれる銅、銀などの金属のバリア層として機能するのに適した特性を有する、適切な導電材料から構成されうる。そのような方法では、層１１２はさらに、コバルト、銀、パラジウム、白金、銅などの特定量の触媒材料を含み、これらは、その後の、銅、銀などのウェット化学堆積で用いられる。この場合、触媒材料は実質的に連続する方法で露出面部位１０７Ａ全体を覆う必要はないが、後続のウェット化学堆積を開始するのに十分な密度で組み込まれる。さらに別の実施例では、領域１１２は触媒材料層が上に形成されたバリア層を表しうる。この触媒材料層は、上述の種のうちの少なくとも１つを含み、開口部１０８を埋め込む銅、銀などの後続の堆積の触媒材料として機能するようにする。
さらに別の実施形態では、触媒的に活性化された領域１１２は、パラジウムまたは、後続の、バリア材料のウェット化学堆積の触媒材料として機能しうる他の適切な触媒が組み込まれた連続層または少なくとも表面部位を表す。
図１ａに示す半導体デバイス１００を形成する典型的なプロセスフローは、以下のプロセスを含みうる。基板１０１とその上に任意の回路素子または他の微細構造フィーチャを形成後に、第１絶縁体層１０２に導電線１０４が形成され、ある実施例では、この導電線１０４は、開口部１０８を埋め込む堆積プロセスを参照する際に後述しているようなプロセス技術と同じプロセス技術に従い形成されうる。よって、バリア層１０５ならびに金属領域１０３の形成に関しては、後述のものと同じ基準が適用されうる。他の実施例では、導電線１０４は、回路素子、接触領域などを形成するために確立されているような従来のプロセスに従って形成されてもよい。その後、第２絶縁体層１０７は、層１０７に使用された材料の種類に応じて、例えば、ＣＶＤ、スピンオン技術などによって堆積されうる。
絶縁体層１０７は、デバイス要件に従って、２つ以上の別の材料から構成されてもよく、絶縁体層１０７の形成前に、付加的なエッチストップ層（図示せず）を堆積してもよい。続いて、十分に確立されたプロセスレシピに基づいて、適切なフォトリソグラフィおよび異方性エッチ技術によって開口部１０８が形成されうる。その後、一実施例では、領域１１２を形成するように、半導体デバイス１００は触媒活性化プロセス１１６にさらされる。このために、この活性化プロセス１１６は、確立された技術に基づいて露出面部位１０７Ａに適切な触媒材料を適用する浸漬または噴射プロセスを含みうる。一実施例では、この触媒的に活性化された領域１１２を形成するように、パラジウム含有溶液が用いられる。
さらに別の実施例では、活性化プロセス１１６は、パラジウムなどの適切な触媒材料を含む薄い材料層を形成するように、例えば、ＣＶＤ、ＡＬＤ、ＰＶＤに基づく堆積プロセスとして実行されてもよく、このプロセスの被覆率は、十分な量の触媒材料が露出面部位１０７Ａに供給されていれば、あまり気にしなくてもよい。例えば、ＣＶＤ技術に基づいて、非常に均一で薄い層を形成することができ、ある実施形態では、プロセス１１６の前に、例えば、いずれの汚染物質および酸化した部分も金属領域１０３の露出面から除去されるように、対応する洗浄プロセスを行うことができ、これにより、次に実施するプロセスにおいて、汚染物質が混入する危険性が低減する。さらに別の実施例では、領域１１２は、例えば、タンタル、窒化タンタル、チタニウム、窒化チタニウム、タングステンに基づいて、バリア層として、十分に確立されたスパッタ蒸着によって形成されてもよく、その際に、銅、銀などの高導電性金属に対して後続のウェット化学堆積プロセスを可能とするように適切な触媒材料が層１１２に組み入れられ、これらの金属が単一の埋め込みプロセスで堆積されうる。これについては後述する。
図１ｂに、さらに進んだ製造段階における半導体デバイス１００を概略的に示す。この実施例では、バリア層１１０は、絶縁体層１０７の露出表面部位１０７Ａと開口部１０８内に形成される。一実施例では、バリア層１１０は、ウェット化学堆積プロセスに基づいて堆積されうる材料から構成されてもよい。一実施例では、バリア層１１０は、コバルト、タングステン、リン（ＣｏＷＰ）および／またはコバルト、タングステン、ホウ素（ＣｏＷＢ）、コバルト、ホウ素（ＣｏＢ）、モリブデン、ニッケル、ホウ素（ＭｏＮｉＢ）を含む１つ以上の化合物から構成される。バリア層１１０は、プロセスならびにデバイス要件に従い、適切な厚みで供給されうる。例えば、高度な用途では、約５〜５０ｎｍの範囲の厚みが適切である。
領域１１２に関してすでに説明したように、ウェット化学堆積雰囲気１１７との接触において、領域１１２の触媒的に活性化された表面部位は、適切な電解質溶液の形態で供給されうる雰囲気１１７に含まれる対応する金属イオンを減らし、バリア層１１０を形成する。この電解質溶液１１７は、めっきリアクタ、噴射装置などの適切な処理装置に基づいて、浸漬または噴射プロセスにより供給されうる。層１１０の材料の堆積は、例えば、予備試験に基づいて予め定められている堆積速度に基づいて制御されうる。さらに、他の実施例では、プロセスは、領域１１２と直接接触している電解質溶液の温度が実効的に制御されうるという点で、環境１１７および／または基板１０１の温度に基づいて制御されうる。このために、雰囲気１１７が電解質浴の形態で確立されるとき、浴温は、自己触媒反応に対するクリティカル温度を幾分か下回る特定の温度に維持され、対応する反応チャンバ中にいずれの金属も過度の自発的生成がなされないようにしている。反応の開始にあたって、基板１０１は所望の表面温度となるように加熱され、さらに、領域１１２と直接接触している電解質の温度を、電気化学堆積を開始させるために要求される活性温度にまで上昇させる。
層１１０の所望の厚みを堆積後、基板温度１０１が下げられ、さらなる堆積を実質的にスローダウンするか、または完全に停止させる。基板１０１の温度変化は、中程度に短い間隔において確立されうることから、基板温度に基づく堆積プロセス１１７は実効的に制御されうる。さらに、堆積雰囲気１１７が電解質浴の形態で供給されるとき、浴温は引き続きクリティカル温度以下に維持され得、その一方で、基板温度が所望のプロセス温度に維持されている限り非常に効率的に材料を蒸着することができる。例えば、通常、約５０〜９０℃のプロセス温度が層１１０の電気化学堆積に用いられ、その際の浴温は約４０〜５０℃に維持され、一方、基板温度は例えば５０〜９０℃にまで上昇される。堆積雰囲気１１７が噴射処理装置に基づいて確立されるときは、対応する電解質溶液は上述した処理温度かそれ以上の温度で適用され、触媒的に活性化された領域１１２との接触において、材料の堆積を開始するようにする。他の実施形態では、電解質溶液は、噴射処理装置によって、クリティカル温度以下の温度で供給される。一方で、基板温度１０１は、堆積プロセスを、「スイッチオンする、または、スイッチオフ」するように制御される。例えば、電解質量は、実質的に「瞬時に」その電解質量を冷却および加熱できるような方法で適切に選択される。例えば、基板あたり約２００ｍｌまでの量を用いることができる。
ある実施例では、ウェット化学堆積プロセス１１７は、開口部１０８を高導電性金属で埋め込む後続のウェット化学堆積プロセスのためのバリア層１１０を準備するように、所望の触媒材料が層１１０に、少なくともその表面部位に組み入れられるように構成されてもよい。例えば、雰囲気１１７の電解質溶液は、後続の金属堆積において触媒材料として機能しうる、コバルト、銀、パラジウム、白金、銅のうちの１つ以上を含みうる。さらに別の実施形態では、層１１０の堆積後ならびに任意の洗浄および乾燥プロセス後に、バリア層１１０にさらなる触媒活性化プロセスを実行し、その後に実施する導電性金属の埋め込みプロセスのために適切に活性化された表面部位を供給するようにしてもよい。図１ａに関してすでに説明したように、領域１１２がバリア層としても機能するように説明された場合は、所望の触媒特徴を備えたバリア層１１０を供給するように、さらに対応するプロセスを実行してもよい。例えば、一実施例では、付加的な層がＣＶＤ、ＡＬＤ、またはＰＶＤによって堆積され、すでに説明したように、対応して形成される触媒材料は、バリア層１１０を連続的に覆わなくてもよいことから、被覆率はあまり気にしなくてもよい。他の実施例では、バリア層１１０は、バリア層１１０の表面部位に組み入れられる触媒種を少なくとも１つ含むプラズマ雰囲気にさらされる。
図１ｃに、さらに進んだ製造段階における半導体デバイス１００を概略的に示す。一実施例では、半導体デバイス１００は、ウェット化学堆積雰囲気１１０にさらされる。これは、銅などの高導電性金属の堆積を可能にするものであって、一方、さらに別の実施例では、銀などの他の金属が雰囲気１１８に含まれてもよい。ウェット化学堆積雰囲気１１８は、任意の適切な処理装置、例えば、バスリアクタ、噴射装置などによってデバイス１００の露出面に施すように、電解質溶液の形態で供給される。したがって、雰囲気１１８の電解質溶液は、堆積される金属の塩と、適切な還元剤とを含む。例えば、銅が堆積されるとき、適切な電解液組成は、銅、ＥＤＴＡ、ＮａＯＨ、およびＨＣＨＯの形態で、銅、ＫＮａ、酒石酸塩、ＮａＯＨ、ＨＣＨＯなどの形態で用いられてもよい。さらに、雰囲気１１８の電解質溶液は、適切な添加剤を含有することができ、これにより、外部から生成した電場の存在下で堆積速度論を大幅に変化させることができる。これについては以下に詳述する。
周知のように、絶縁体材料中の高アスペクト比の開口部を、例えば銅や銅合金などで確実に埋め込むためには、典型的には、いわゆるボトム・ツー・トップ埋め込みビヘイビアが求められる。これは、適切なパルス電流法とそれぞれの添加剤に基づいて実現することができる。所要の埋め込みビヘイビアは、添加剤を電解質溶液に導入し、それぞれの位置に堆積される銅イオンの速度に影響を与えるようにすることにより、開口部１０８などのビア内の堆積速度論を制御することによって得ることができる。例えば、比較的大きくて拡散の遅い分子を含む有機剤、例えば、ポリエチレングリコールなどを電解質溶液に加えてもよく、これにより、対応する分子は優先的に平面とコーナー部位に浸入する。これにより、これらの領域において銅イオンの接触が減り、さらに、堆積速度も低下する。対応する活性剤は多くの場合、「抑制剤」と呼ばれる。他方、小さくて拡散の速い分子を含むさらなる添加剤を使用することもできる。これは、開口部１０８などの高アスペクト比の開口部に優先的に浸入するものであって、これにより、抑制剤添加剤の効果をオフセットすることによって堆積速度が高められる。対応する添加剤は、多くの場合、「促進剤」と呼ばれる。さらに、雰囲気１１８の電解質溶液にはプロセスならびにデバイス要件に従って、更なる添加剤を組み込んでもよい。このような添加剤は、上述の方法において堆積の速度論を実質的に変更するものであるが、これらは、雰囲気１１８の初期の堆積フェーズで求められうる、所望の促進特性ならびに抑制特性を典型的な腐食環境でさらに得ることが出来るように選択される。
すでに説明したように、バリア層１１０は、少なくともその表面部位に、ウェット化学雰囲気１１８にさらされるときに金属堆積用の触媒として機能する材料を含みうる。したがって、雰囲気１１８の電解質溶液の、触媒的に活性化されたバリア層１１０との接触において、層１１３が形成され、その際に、堆積ビヘイビアに起因して層１１３は、非常に共形的に形成される。それは、この堆積プロセスの段階では、雰囲気１１８は無電解堆積プロセスのウェット化学堆積雰囲気と考えられるからである。したがって、この初期の堆積フェーズにおいて形成される金属層１１３は、適切に外部から生成した電場の存在下で、所望の電気めっき法に従って電流フローを確立するように実行されうる後続の堆積フェーズのシード層と考えられる。一実施例では、ウェット化学堆積プロセス１１８の無電解フェーズは、厚みが約１〜５０ｎｍの層１１３を形成するように維持される。対応する厚み制御は、雰囲気１１８に外部から生成した電場なしに、特定の堆積時間の経過後に、特定の電流フローを生成することによって実現されるプロセス時間制御に基づいてなされる。
シード層１１３を形成する金属堆積の初期段階において、雰囲気１１８の処理温度は、材料の実効的な堆積を可能とするように制御されうる。温度制御に関しては、堆積雰囲気１１７に関してすでに説明したものと同じ基準が適用される。つまり、ある実施例では、雰囲気１１８の電解質溶液の温度および／または基板１０１の温度は、特定の処理温度を実現するように制御されうる。その温度は、例えば、約６０〜１００℃の範囲である。一実施例では、電解質浴等の形態で供給されうる電解質溶液の温度は、約６０度などの特定のクリティカル処理温度以下に維持される一方で、基板１０１の温度は特定の処理温度かそれ以上に維持される。したがって、デバイス１００の露出面部位のすぐ近くの電解質溶液の温度が、特定の処理温度かそれ以上の温度であれば金属を効率的に堆積することができ、その際に、処理温度に基づいて、この段階における実質的な共形蒸着が実効的に制御される。したがって、シード層１１３を形成する所望の共形堆積の段階後に処理温度が実質的に下げられ、さらなる共形堆積を実効的に減らすまたは回避するようにする。雰囲気１１８の電解質溶液に含まれる添加剤は、実質的にダイポール分子であり、外部から生成した電場に反応する一方で、シード層１１３を形成する初期の堆積フェーズにおいては、実質的に堆積ビヘイビアに影響を及ぼさない。但し、他の成分と雰囲気１１８に露出された露出面部位、つまり、層１１０との吸収／脱着平衡を確立する場合は、この限りではない。
その後、適切な電流フローが確立されて、ボトム・ツー・トップ埋め込みビヘイビアを有する十分に確立された電気めっきプロセスにおいて周知のように、金属のさらなる堆積を継続するようにしてもよい。ある実施例では、このウェット化学堆積雰囲気１１８は、外部から生成した電場に基づいて確立され、導電性のバリア層１１０を介して得られる対応する電流フローは、無電解堆積法と電気めっき堆積法とによる影響の割合を調節することによって、シード層１１３の形成において堆積ビヘイビアをわずかに変更することで適切に制御することができる。つまり、処理温度を対応して調節し、適切な電流フローを確立することで、さらなる異方性堆積ビヘイビアを得ることが出来る。また、この適切な電流フローは、無電解レジームにより支配された堆積ビヘイビアをなお維持することができるように選択することができる。
例えば、外部から生成した電場によって添加剤の性質がある程度「活性化され」、例えば開口部１０８の底部１１１の堆積を促進する一方、デバイス１００の他の表面部位においては適度に共形に堆積することができる。無電解法と電気めっき法とは、適切であると考えられる堆積プロセスのいずれの時点においても、対応する共存性を確立することができる。例えば、上述のように、高共形性の初期堆積フェーズを確立し、それから、ある特定の転移フェーズを確立して、シード層１１３の厚みをさらに増加するようにしてもよく、その一方で、開口部１０８の底部１１１の堆積速度を高めることによって、後続のボトム・ツー・トップ埋め込み処理に対する制約が緩和される。最後に、シード層１１３の所望の厚みが得られたときに、プロセス制御は、純粋な電気めっき法に「切替え」られる。
図１ｄに、ウェット化学堆積雰囲気１１８が電気めっき法にさらされている半導体デバイス１００を概略的に示す。したがって、外部から生成した電場１１９が雰囲気１１８に確立され、この雰囲気１１８の電解質溶液中を流れる電流１２０が誘導される。さらに、電気めっき法に基づいて、金属層１１４が、開口部１０８を実質的に完全に埋め込むように形成され、さらに、過剰な金属がデバイス１００の水平方向の表面部分に堆積される。図１ｄに示す電気めっきにおいて、電場１１９と、従って誘導電流１２０とが適切なストラテジー、例えば、定電位／動電位堆積法または定電流／動電流堆積法などに基づいて確立されうる。対応する電流パルス法において、堆積雰囲気１１８に含有される添加物は現在、従来の、そして十分に確立された電気めっきプロセスからも周知であるように、所要のボトム・ツー・トップ埋め込みビヘイビアを行っている。一実施例では、雰囲気１１８の電解溶液の温度と基板１０１の温度とは、無電解の制御方式から図４の電気めっき方式に転移するときに下げられ、共形堆積ビヘイビアが実効的に低減するかなくなる。よって、堆積速度論が電気めっき法によって実質的に制御される。例えば、電解質溶液ならびに基板１０１の温度を約４０℃またはそれ以下にまで下げて、無電解堆積プロセスを実質的に終了するようにしてもよい。
この結果、金属層１１４が所望の組織構造を有するシード層１１３に基づいて形成され、その際に、高度なＣＶＤまたはＡＬＤ技術に見られることの多いシード層の汚染物質は、シード層１１３と最終の金属層１１４を形成するプロセスのインサイチュの性質により実質的に減少する。
さらに他の実施形態では、シード層１１３は、例えば、シード層１１３が金属層１１４とは異なる材料組成から形成されるときに、ウェット化学堆積プロセスに基づいて形成されうるバリア層１１０に基づいて別の堆積プロセスで形成されうる。そのようなプロセスストラテジーにおいては、バリア層１１０とシード層１１３の電気化学堆積により、有意な利点が得られ、更なるデバイススケーリングの可能性が与えられる。一方で、高共形性で信頼のあるシード層１１３に別々の堆積プロセスが実行されることから、金属層１１４の形成に関して高度なプロセス柔軟性を実現することができる。
さらに別の実施例では、図１ｃおよび１ｄに関して上述しているように、ウェット化学堆積雰囲気１１８に基づくシード層１１３と金属層１１４の堆積を、ＣＶＤ、ＡＬＤ、またはＰＶＤなどの他の堆積法（触媒的に活性化した領域１１２をバリア層と呼ぶ場合に、図１ａに関してすでに説明している）に基づいて形成されるバリア層とともに使用してもよい。上述のように、このような場合では、バリア層１１２はそれぞれの触媒材料を含むか、対応する触媒材料が層１１２に形成されうる。
この結果、本発明は、シード層が埋め込みウェット化学堆積プロセスに基づいて形成される埋め込み技術に基づいて高導電性の金属領域を形成する強化された技術を提供し、一実施例では、該技術は、後続の電気めっきプロセスと組み合わせられ、一方で、デバイスは適切に設計された電解質溶液に継続的にさらされる。この場合、電気めっき法において、適切に選択された添加剤がボトム・ツー・トップ埋め込みビヘイビアをとるインサイチュプロセスが行われる一方で、これらの添加剤は、シード層の形成中は実質的に「非アクティブ」状態である。さらに、バリア層はウェット化学堆積プロセスに基づいて形成され、次に、該層は、高度にスケーリングされた半導体デバイスであってもそれぞれの開口部に埋め込まれる高導電性金属のウェット化学堆積を開始する、触媒層またはシード層として機能しうる。
これにより、本発明は、十分に確立された集積化コンセプトを用いつつも、デバイスの性能は実質的に低下させずに、４５ｎｍあるいはそれ以下の構造を相互接続するメタライゼーションの形成を可能にする。さらに、本発明は銅、銀などの複数の金属とともに用いることができる。上記に記載した特定の実施形態は、単なる例示に過ぎず、本発明は、本開示の教示の利益を得る当業者にとって明らかな、均等な別法によって変更および実施されてもよい。例えば、上記のプロセス工程を異なる順序で実施してもよい。さらに、添付の特許請求の範囲以外によって、ここに記載した構成または設計の詳細に本発明が限定されることはない。このため、上記に記載した特定の実施形態を変形または変更することが可能であり、このような変形例はすべて本発明の範囲ならびに趣旨に含まれることが意図されることが明らかである。従って、ここに保護を請求する対象は、添付の特許請求の範囲に記載したとおりである。
本発明の実施例に従う、パターニングされた絶縁体層に形成された開口部を埋め込む様々な製造段階における半導体デバイスの概略的断面図。 本発明の実施例に従う、パターニングされた絶縁体層に形成された開口部を埋め込む様々な製造段階における半導体デバイスの概略的断面図。 本発明の実施例に従う、パターニングされた絶縁体層に形成された開口部を埋め込む様々な製造段階における半導体デバイスの概略的断面図。 本発明の実施例に従う、パターニングされた絶縁体層に形成された開口部を埋め込む様々な製造段階における半導体デバイスの概略的断面図。

Claims (14)

  1. 電解質溶液（１１８）を適用して無電解ウェット化学堆積プロセスを実行することによって、パターニングされた半導体デバイス（１００）の層に金属（１１４）を堆積するステップと、
    外部から生成した電場（１１９）を前記電解質溶液（１１８）中に確立する一方、前記金属（１１４）をさらに堆積するように電解質溶液（１１８）を適用するステップを含み、
    無電解ウェット化学堆積プロセスと電気めっきプロセスとの共存状態が構築された後に純粋な電気めっきプロセス状態が構築されるように、前記外部から生成した電場による前記電解質溶液中の電流の流れが制御される、方法。
  2. 前記無電解ウェット化学堆積プロセスを実行する前に、前記パターニングされた層（１０７）の露出面領域（１０７Ａ）に触媒活性化プロセス（１１６）を実行するステップをさらに含む、請求項１記載の方法。
  3. 前記金属（１１４）を堆積する前に、パターニングされた絶縁体材料（１０７）にバリア層（１１０）を形成するステップをさらに含み、前記パターニングされた絶縁体材料（１０７）と前記バリア層（１１０）とは前記パターニングされた層を形成する、請求項１記載の方法。
  4. 前記バリア層（１１０）に白金、パラジウム、銀、銅、およびコバルトのうちの少なくとも１つを組み入れるステップをさらに含む、請求項３記載の方法。
  5. 前記金属（１１４）を堆積する前に、前記バリア層（１１０）上に触媒層（１１２）を形成するステップをさらに含む、請求項３記載の方法。
  6. 前記バリア層（１１０）は、無電解堆積プロセスによって形成される、請求項３記載の方法。
  7. 前記バリア層（１１０）の材料の堆積を開始するために、前記露出面（１０７Ａ）に触媒材料（１１２）を組み入れるように、前記バリア層（１１０）を形成する前に前記パターニングされた絶縁体材料（１０７）の露出面領域（１０７Ａ）に初期の触媒活性化プロセス（１１６）を実行するステップをさらに含む、請求項６記載の方法。
  8. 前記電解質溶液（１１８）は、前記電場（１１９）に基づくさらなる堆積において堆積ビヘイビアを制御する１つ以上の添加剤を含む、請求項１記載の方法。
  9. 前記電解質溶液（１１８）の温度を、前記無電解堆積プロセスの特定の処理温度以下に下げ、一方で、前記電場（１１９）に基づいて前記金属（１１４）をさらに堆積するステップをさらに含む、請求項１記載の方法。
  10. 前記温度は、前記外部から生成した電場（１１９）を確立する前に下げられる、請求項９記載の方法。
  11. 前記パターニングされた層は絶縁体層（１０７）を含み、前記金属（１１４）を堆積するステップはさらに、
    ウェット化学堆積プロセスによって前記絶縁体層（１０７）に形成される開口部（１０８）の表面部位（１０７Ａ）上にバリア層（１１０）を形成するステップと、
    ウェット化学堆積プロセスによって前記バリア層（１１０）上にシード層（１１３）を形成するステップと、
    前記シード層（１１３）を用いて、前記金属（１１４）で前記開口部（１０８）を埋め込むステップと、を含む請求項１記載の方法。
  12. 前記シード層（１１３）を形成する前記ウェット化学堆積プロセスにおいて、金属堆積を開始する前記バリア層（１１０）に触媒活性化プロセス（１１６）を実行するステップをさらに含む、請求項１１記載の方法。
  13. 前記シード層（１１３）を形成し、さらに、前記開口部（１０８）を形成するために使用される電解質溶液（１１８）の処理温度は、前記開口部（１０８）の埋め込みにおいて下げられる、請求項１２記載の方法。
  14. 外部から生成される電場（１１９）は、前記シード層（１１３）の形成において少なくとも一時的に確立される、請求項１３記載の方法。
JP2008548562A 2005-12-30 2006-12-13 無電解フェーズと電流供給フェーズとを含むウェット化学堆積によりパターニングされた絶縁体上の金属層 Active JP5503147B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE102005063093 2005-12-30
DE102006001253A DE102006001253B4 (de) 2005-12-30 2006-01-10 Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum mittels einer nasschemischen Abscheidung mit einer stromlosen und einer leistungsgesteuerten Phase
US11/536,041 2006-09-28
US11/536,041 US7517782B2 (en) 2005-12-30 2006-09-28 Method of forming a metal layer over a patterned dielectric by wet chemical deposition including an electroless and a powered phase
PCT/US2006/047603 WO2007078790A1 (en) 2005-12-30 2006-12-13 Metal layer over a patterned dielectric by wet chemical deposition including an electroless and a powered phase

Publications (2)

Publication Number Publication Date
JP2010505239A JP2010505239A (ja) 2010-02-18
JP5503147B2 true JP5503147B2 (ja) 2014-05-28

Family

ID=38135865

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008548562A Active JP5503147B2 (ja) 2005-12-30 2006-12-13 無電解フェーズと電流供給フェーズとを含むウェット化学堆積によりパターニングされた絶縁体上の金属層

Country Status (7)

Country Link
US (1) US7517782B2 (ja)
JP (1) JP5503147B2 (ja)
KR (1) KR101319844B1 (ja)
CN (1) CN101351869B (ja)
DE (1) DE102006001253B4 (ja)
GB (1) GB2446750B (ja)
TW (1) TWI443224B (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007004884A1 (de) * 2007-01-31 2008-08-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum durch stromlose Abscheidung unter Anwendung einer selektiv vorgesehenen Aktivierungsschicht
US20080261392A1 (en) * 2007-04-23 2008-10-23 John Trezza Conductive via formation
JP4647020B2 (ja) 2009-07-30 2011-03-09 キヤノン株式会社 窒化物半導体の微細構造の製造方法
DE102010003556B4 (de) * 2010-03-31 2012-06-21 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Herstellung von Kontaktelementen eines Halbleiterbauelements durch stromloses Plattieren und Entfernung von überschüssigem Material mit geringeren Scherkräften
US8836116B2 (en) * 2010-10-21 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level packaging of micro-electro-mechanical systems (MEMS) and complementary metal-oxide-semiconductor (CMOS) substrates
US8461043B2 (en) * 2011-04-11 2013-06-11 Micron Technology, Inc. Barrier layer for integrated circuit contacts
CN103094193B (zh) * 2011-11-02 2016-04-06 中芯国际集成电路制造(上海)有限公司 一种铜互连结构的制造方法
US9972504B2 (en) 2015-08-07 2018-05-15 Lam Research Corporation Atomic layer etching of tungsten for enhanced tungsten deposition fill
US9613909B2 (en) * 2015-08-12 2017-04-04 Globalfoundries Inc. Methods and devices for metal filling processes
US9824970B1 (en) * 2016-06-27 2017-11-21 Globalfoundries Inc. Methods that use at least a dual damascene process and, optionally, a single damascene process to form interconnects with hybrid metallization and the resulting structures
US9837312B1 (en) * 2016-07-22 2017-12-05 Lam Research Corporation Atomic layer etching for enhanced bottom-up feature fill
US10566212B2 (en) 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
US10103056B2 (en) * 2017-03-08 2018-10-16 Lam Research Corporation Methods for wet metal seed deposition for bottom up gapfill of features
US20210358767A1 (en) * 2018-02-01 2021-11-18 Tokyo Electron Limited Multilayer wiring forming method and recording medium
CN111937122A (zh) 2018-03-30 2020-11-13 朗姆研究公司 难熔金属和其他高表面结合能材料的原子层蚀刻和平滑化
US11133218B1 (en) * 2020-01-23 2021-09-28 Tae Young Lee Semiconductor apparatus having through silicon via structure and manufacturing method thereof

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5169680A (en) * 1987-05-07 1992-12-08 Intel Corporation Electroless deposition for IC fabrication
JPH071537B2 (ja) * 1991-09-24 1995-01-11 インターナショナル・ビジネス・マシーンズ・コーポレイション 磁気記録ディスク、基板及びその製造方法
US6180523B1 (en) * 1998-10-13 2001-01-30 Industrial Technology Research Institute Copper metallization of USLI by electroless process
JP3049315B1 (ja) * 1999-02-19 2000-06-05 名古屋大学長 磁場による電析または無電解析出膜の結晶方位制御方法
JP2000357671A (ja) * 1999-04-13 2000-12-26 Sharp Corp 金属配線の製造方法
JP2002093809A (ja) * 2000-09-14 2002-03-29 Fujitsu Ltd 半導体装置及びその製造方法
KR100425458B1 (ko) 2001-08-21 2004-03-30 삼성전자주식회사 무전해 도금을 이용한 금속 배선 형성 방법
JP3939124B2 (ja) * 2001-10-15 2007-07-04 株式会社荏原製作所 配線形成方法
DE10223957B4 (de) * 2002-05-31 2006-12-21 Advanced Micro Devices, Inc., Sunnyvale Ein verbessertes Verfahren zum Elektroplattieren von Kupfer auf einer strukturierten dielektrischen Schicht
DE10302644B3 (de) * 2003-01-23 2004-11-25 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum mittels stromloser Abscheidung unter Verwendung eines Katalysators
US6897152B2 (en) * 2003-02-05 2005-05-24 Enthone Inc. Copper bath composition for electroless and/or electrolytic filling of vias and trenches for integrated circuit fabrication
JP3819381B2 (ja) * 2003-07-07 2006-09-06 株式会社半導体理工学研究センター 多層配線構造の製造方法
US20070111519A1 (en) * 2003-10-15 2007-05-17 Applied Materials, Inc. Integrated electroless deposition system
US7141496B2 (en) * 2004-01-22 2006-11-28 Micell Technologies, Inc. Method of treating microelectronic substrates
US7005371B2 (en) * 2004-04-29 2006-02-28 International Business Machines Corporation Method of forming suspended transmission line structures in back end of line processing
JP2006016684A (ja) * 2004-07-05 2006-01-19 Ebara Corp 配線形成方法及び配線形成装置
US20070066081A1 (en) * 2005-09-21 2007-03-22 Chin-Chang Cheng Catalytic activation technique for electroless metallization of interconnects
US7582557B2 (en) * 2005-10-06 2009-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Process for low resistance metal cap

Also Published As

Publication number Publication date
CN101351869A (zh) 2009-01-21
DE102006001253A1 (de) 2007-07-05
GB2446750B (en) 2010-11-17
KR101319844B1 (ko) 2013-10-17
US20070166982A1 (en) 2007-07-19
DE102006001253B4 (de) 2013-02-07
US7517782B2 (en) 2009-04-14
GB0810898D0 (en) 2008-07-23
TW200732509A (en) 2007-09-01
GB2446750A (en) 2008-08-20
JP2010505239A (ja) 2010-02-18
KR20080081363A (ko) 2008-09-09
CN101351869B (zh) 2011-02-16
TWI443224B (zh) 2014-07-01

Similar Documents

Publication Publication Date Title
JP5503147B2 (ja) 無電解フェーズと電流供給フェーズとを含むウェット化学堆積によりパターニングされた絶縁体上の金属層
US20220115505A1 (en) Copper-filled trench contact for transistor performance improvement
US5969422A (en) Plated copper interconnect structure
TWI406361B (zh) 於互連應用中形成可靠介層接觸之結構及方法
US6211084B1 (en) Method of forming reliable copper interconnects
WO2011084666A2 (en) Superfilled metal contact vias for semiconductor devices
US20110057316A1 (en) Copper wiring line of semiconductor device and method for forming the same
KR20130041368A (ko) 직접 구리 도금을 이용하여 전자 디바이스를 제조하는 방법
US20090166867A1 (en) Metal interconnect structures for semiconductor devices
US6951816B2 (en) Method of forming a metal layer over patterned dielectric by electroless deposition using a catalyst
JP2023182638A (ja) 銅配線のためのシード層
US20080182409A1 (en) Method of forming a metal layer over a patterned dielectric by electroless deposition using a selectively provided activation layer
US8008774B2 (en) Multi-layer metal wiring of semiconductor device preventing mutual metal diffusion between metal wirings and method for forming the same
JP4886165B2 (ja) デポジション処理によって、相互接続領域を選択的に合金にする方法
KR100667905B1 (ko) 반도체 소자의 구리 금속배선 형성방법
KR100924556B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR100866138B1 (ko) 반도체 소자의 배선 및 그의 형성방법
KR20110123634A (ko) 이온 주입 방법에 의한 반도체 소자의 배선 형성방법
JP5214092B2 (ja) 触媒を用いた無電解めっきによりパターン化された絶縁体上に金属層を形成する方法
JP2003243499A (ja) 半導体装置及びその製造方法
US20040248403A1 (en) Method for forming electroless metal low resistivity interconnects
KR100587657B1 (ko) 이씨피공정에서의 터미날 효과 최소화 방법
JP2007027177A (ja) 半導体装置の製造方法
WO2007078790A1 (en) Metal layer over a patterned dielectric by wet chemical deposition including an electroless and a powered phase
KR20090113621A (ko) 증착 및 식각을 통한 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091214

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100421

RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20100902

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120829

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120904

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130321

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130617

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130624

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130722

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130729

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130820

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130827

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130920

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140314

R150 Certificate of patent or registration of utility model

Ref document number: 5503147

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250