JP2004014816A - 半導体製造方法および半導体装置 - Google Patents
半導体製造方法および半導体装置 Download PDFInfo
- Publication number
- JP2004014816A JP2004014816A JP2002166469A JP2002166469A JP2004014816A JP 2004014816 A JP2004014816 A JP 2004014816A JP 2002166469 A JP2002166469 A JP 2002166469A JP 2002166469 A JP2002166469 A JP 2002166469A JP 2004014816 A JP2004014816 A JP 2004014816A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- film
- layer
- cvd
- film forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【課題】本発明は、ＣＶＤの使用率を低減してコストを削減し、生産性を高く保ちつつ、ボイドの形成のない配線材を充填することができ、安価で信頼性の高い多層配線を用いた高集積回路となる半導体装置を安定して製造することができる半導体製造方法および半導体装置を提供することを課題とする。
【解決手段】シード層７上にＣＶＤによってＣＶＤ層８を形成する。配線材となるＣＶＤ層８の成膜の後、ＥＣＤによってほぼ配線溝深さと同等の配線材追加成膜層９の成膜を行い、配線材追加成膜層９とＣＶＤ層８６とをＣＭＰによって除去し、配線層４０を形成する。
【選択図】 図１
【解決手段】シード層７上にＣＶＤによってＣＶＤ層８を形成する。配線材となるＣＶＤ層８の成膜の後、ＥＣＤによってほぼ配線溝深さと同等の配線材追加成膜層９の成膜を行い、配線材追加成膜層９とＣＶＤ層８６とをＣＭＰによって除去し、配線層４０を形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体製造方法および半導体装置に関し、特に低抵抗で微細な信頼性の高い銅配線による多層配線構造を有する半導体装置を製造する半導体製造方法に関する。
【０００２】
【従来の技術】
従来、集積回路の配線には、アルミニウム（Ａｌ）もしくはＡｌ合金が、配線間および配線層間には、シリコン酸化膜（ＳｉＯ２）がそれぞれ広く用いられてきた。しかし、回路の微細化の進行に伴い、配線における信号伝送の遅延を抑制低減する上で、配線抵抗の低減のために配線材には、銅（Ｃｕ）が、配線間容量の低減のために配線間および配線層間における絶縁膜には、シリコン酸化膜より誘電率の低い有機物や空孔を含んだ膜が使用されるようになってきた。
【０００３】
Ｃｕを主成分とする配線においては、加工性の観点から、一般にダマシン法と呼ばれる手法による配線層形成が広く行われている。Ａｌ系を主成分とする配線においては、配線材を成膜してから、配線材をエッチングによって加工し、その後に絶縁膜で覆うという方法が一般的であったが、ダマシン法では、絶縁膜に溝又は孔を形成してから配線材を充填し、余剰な配線材を化学機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）によって除去することで配線構造を形成する。
【０００４】
一般に、集積回路の多層配線においては、配線層と、配線層間を接続するプラグ部が交互に形成され、最下層の配線層と下地となる半導体デバイスの導体部を接続する部分もプラグである。プラグ部と配線層部の導体充填を個別に行う手法がシングルダマシンと呼ばれるのに対し、下層と接続するプラグ部と配線層の両者に対して同時に配線材を充填する方法は、デュアルダマシンと呼ばれる。
【０００５】
シングルダマシン法では、配線層を一層形成するために、プラグ部と配線層部のそれぞれに対して配線材の成膜および余剰配線材のＣＭＰなどの工程が必要であるのに対し、デュアルダマシン法では各工程を１度ずつ行うだけで良いことから、コストと製造に要する時間を低減できる利点がある。
【０００６】
デュアルダマシン法においてプラグ部を高融点金属による配線材充填を行う例が特開平８−２９８２８５号公報等に記載されているが、プラグ部だけでなく配線層部においても高抵抗の配線材料が成膜されてしまうために、配線層部の抵抗が高くなり、かつ各配線間の抵抗が配線幅によって大きくばらつく。また、近年の微細化により、プラグ部における低抵抗化が性能を規定する要素として重要となってきており、高性能化のためにはプラグ部もＣｕ等の低抵抗金属で充填する必要が生じている。従って、デュアルダマシンによってＣｕを主体とする低抵抗配線材料をプラグ部と配線層部との両者に充填することによって、性能的にもコスト的にも優れた配線形成を行うことができる。
【０００７】
ダマシン法におけるＣｕ系配線の形成においては、電解メッキ（Ｅｌｅｃｔｏｒｏ Ｃｈｅｍｉｃａｌ Ｄｅｐｏｓｉｔｉｏｎ：ＥＣＤ）によるＣｕ埋め込みが広く用いられてきている。電解メッキは、コスト、スループットに優れ、また種々の添加剤を用いることによってボトムアップと呼ばれる、凹部の成膜速度を平坦部よりも高くすることで高い埋め込み性を得る手法を用いることが可能となってきた。しかしながら、ＥＣＤにおいては、成膜部に電位を与えるために、シードと呼ばれる低抵抗の表面層が必要とされている。従来、このシード層は、スパッタ法（又はＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成するのが一般的である。
【０００８】
図３は、従来のデュアルダマシン法による多層配線形成工程を示す製造工程断面図であり、図４は、微細化による埋め込みの困難性を説明するための模式図である。
図３（ａ）に示す導体１と絶縁膜２によって構成された下地上に、絶縁膜３を成膜した後、リソグラフィとエッチングによって、図３（ｂ）に示すように、下層の導体部１と接続されるプラグ孔４と配線溝５を形成する。
【０００９】
次に、図３（ｃ）に示すように、バリア導体膜６を成膜し、図３（ｄ）に示すように、シード層７を成膜し、図３（ｅ）に示すように、シード層７とバリア導体膜６を電極としてＥＣＤによる配線材の埋め込み成膜層３０の成膜を行い、図３（ｆ）に示すように、余剰な埋め込み成膜層３０とバリア導体膜６とシード層７とをＣＭＰによって除去することで配線層４０を形成する。図３（ｂ）から図３（ｆ）までの工程を順次繰り返すことによって、図３（ｇ）に示すように、複数の配線層４０が積層された多層配線構造を形成する。
【００１０】
ところが、近年の微細化の進行によって、従来どおりの手法では配線材の埋め込みが困難となってきた。図４（ａ）に示すように、絶縁膜１０に形成された孔もしくは溝の開口部が埋め込み深さに対して比較的広い、すなわちアスペクト比が小さい場合には、ＰＶＤによって、バリア導体膜１１およびシード層１２を十分な被覆性を持って形成することが可能であり、ＥＣＤによる埋め込み成膜層３０を埋め込み対象である孔又は溝に対して空隙（ボイド）なく形成することができる。
【００１１】
しかし、微細化によって埋め込む対象である孔又は溝の開口部が狭くなりアスペクト比が増大すると、図４（ｂ）および（ｃ）のようにボイドなく埋め込むことが困難になる。図４（ｂ）に示されるように、孔又は溝の内側面に十分な厚さのシード層１２を形成しようとすると、ＥＣＤ開始時において孔又は溝の上部付近が下部付近に比べて非常に狭くなってしまうため、開口部に近いところが容易に閉塞してしまい、孔又は溝の内部に空隙が残る。開口部付近での閉塞を抑制するために、シード層１２を減少させた場合、図４（ｃ）に示されるように、孔又は溝の底に近い側面には十分なシード層１２が形成されないため、電解メッキによる成膜が進行せず、埋め込み成膜層３０による埋め込みが達成されない。
【００１２】
そこで、段差被覆性に優れる化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）を用いた埋め込みが検討されるようになった。ＣＶＤの中でも、プラズマ等の基板表面以外での活性化手段を用いずに、加熱による化学反応によって成膜を行う熱ＣＶＤ法は、原理的に特に段差被覆性に優れる。十分な原料供給速度のもとで成膜速度はほぼ温度のみによって規定されるため、凹部、平坦部でほぼ等しい成膜速度を有するコンフォーマルな成膜を行うことができる。
【００１３】
ＥＣＤを用いずに、ＣＶＤによって微細な溝や孔を埋め込んだ例に関しては非常に多くの報告がある（例えば、小林明子、上智大学大学院理工学研究科電子電気工学科博士論文「超高集積回路の配線用銅薄膜の化学気相成長とその膜特性に関する研究」，１９９９など）。これらＣｕのＣＶＤに関しては、近年では、Ｃｕ（ｈｆａｃ）ｔｍｖｓ （ｈｆａｃ ＝１，１，１，５，５，５−ｈｅｘａｆｌｕｏｒｏａｃｅｔｙｌａｃｅｔｎａｔｅ， ｔｍｖｓ ＝ ｔｒｉｍｅｔｈｙｌ ｖｉｎｙｌ ｓｉｌａｎｅ）に代表される、ｈｆａｃとルイス塩基を配位子とした１価のＣｕ含有化合物を原料とする有機金属ＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ：ＭＯＣＶＤ）が、一般的となっている。
【００１４】
ごく最近では、ＣＶＤ直前に触媒を表面に付着させることによって、凹部での成膜速度を平坦部に比べて高くすることによる高埋め込みＣＶＤも報告されている（文献１：Ｈ． Ｐａｒｋら， Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ｔｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ， ｐ．１２〜１４）。また、例えば、特開２００１−２４４２１６号公報（文献２）には、シード層をＰＶＤ、ＣＶＤの順で形成することにより、良好なＥＣＤ埋め込みを達成する手法が提案されている。ＥＣＤに際して、基板面内で電圧が大きく異ならないために必要なシード膜厚をＰＶＤによって形成し、埋め込み対象である孔又は溝の側面のシード被覆をＣＶＤによって行うものである。
【００１５】
【発明が解決しようとする課題】
広く用いられるＣｕのＭＯＣＶＤは、複雑な組成の原料を合成する必要があるため、基本的にコストが高い。また、ＣｕのＣＶＤは、微細な孔や溝に対する配線材の埋め込みに用いられる際には比較的低い成膜温度を必要とするため、その成膜速度は低く抑えられてしまい、近年の報告中で高いものでも１００ｎｍ／ｍｉｎ程度である。ダマシン法によって配線層を形成するためには、配線溝の深さ以上の膜厚を成膜してからＣＭＰを行うため、配線溝よりも十分厚い膜厚を成膜しておかねばならない。従って、ＣＶＤのみによって埋め込みを行う条件でＣＭＰに必要な膜厚を成膜するには、コストに加えて多くの処理時間を必要とし、高い生産性を得ることが難しいという問題点があった。
【００１６】
図５は、コンフォーマルな成膜によるアスペクト比の増大を説明するための模式図である。
一方で、文献２に記述されるような、シードをＰＶＤとＣＶＤで形成した後にＥＣＤで埋め込みを行う場合、ＣＶＤによる成膜厚さが増大すると、ＥＣＤ埋め込みに際してのアスペクト比が増大してしまい、埋め込みが困難になるため、ＣＶＤによる成膜厚さを低く抑えなければなならい。図５（ａ）に示される成膜前において、開口幅Ｗ１と深さＨ１を持つ埋め込み対象に厚さｔのコンフォーマルな成膜が行われた場合、図５（ｂ）に示されるように開口幅Ｗ２はＷ１−２ｔと成膜厚さの２倍狭くなるのに対して、残存する埋め込み対象の深さＨ２は、Ｈ１−ｔと成膜厚さ分しか減少しない。さらに、後続の埋め込み工程における実効的な埋め込み深さはＨ２＋ｔ＝Ｈ１と全く減少しない。従って、コンフォーマルな成膜前にアスペクト比はＨ１／Ｗ１であったものが、成膜後にはＨ１／（Ｗ１−２ｔ）という値に増大してしまうため、ＣＶＤによる成膜厚さをできる限り少なくした方が後続の埋め込みが容易となる。
【００１７】
しかしながら、ＣＶＤでは化学反応にある程度の高温を必要とするため、近年のＭＯＣＶＤを用いても１５０℃程度以上の基板温度を用いねばならない。このため、Ｃｕの凝集などが生じ、１０ｎｍ以下の厚さで連続したＣｕ膜をＣＶＤで得るのは困難である。ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）の２００１版によれば、２００６年には多層配線の下層部におけるピッチは２００ｎｍ以下、すなわち配線幅は１００ｎｍ以下となり、深さはその１．６〜１．７倍程度となることが予想されている。例えば１００ｎｍの幅でアスペクト比１．６、すなわち１６０ｎｍの深さを持つ溝に対して、２０ｎｍのＣＶＤ成膜を行うと、深さは１４０ｎｍと変化が少ないのに対し、両側面に成膜が行われるために幅は６０ｎｍと急激に狭まり、ＥＣＤで埋め込むべきアスペクト比は２．３にまで増大し、埋め込みが困難になる。このような溝単体の場合に比べて孔の場合はさらに埋め込みの困難性は増し、接続孔とその上部の配線溝を一括して埋め込まねばならないデュアルダマシン法においては、さらに困難性が高まってしまうという問題点があった。
【００１８】
本発明は斯かる問題点を鑑みてなされたものであり、その目的とするところは、デュアルダマシン法による多層配線形成における配線材の埋め込みにおいて、ＣＶＤの使用率を低減してコストを削減し、生産性を高く保ちつつ、ボイドの形成のない配線材を充填することができ、安価で信頼性の高い多層配線を用いた高集積回路となる半導体装置を安定して製造することができる半導体製造方法および半導体装置を提供する点にある。
【００１９】
【課題を解決するための手段】
本発明は上記課題を解決すべく、以下に掲げる構成とした。
請求項１記載の発明の要旨は、半導体素子が形成された基板上において、導体と絶縁体とが混在する層上に絶縁膜を成膜し、該絶縁膜に溝又は孔を形成した後に配線材を充填し、化学機械研磨によって余剰な前記配線材を除去することで配線層を形成する半導体製造方法であって、化学気相成長法による成膜で配線材を充填する第１成膜工程と、該第１成膜工程とは異なる成膜によって配線材を追加成膜する第２成膜工程とを有することを特徴とする半導体製造方法に存する。
また請求項２記載の発明の要旨は、前記第１成膜工程は、前記導体と前記配線層とを電気的に接続するプラグ部を完全に埋め込むまで配線材を充填することを特徴とする請求項１記載の半導体製造方法に存する。
また請求項３記載の発明の要旨は、前記第１成膜工程は、前記配線層に形成された配線溝を完全に埋め込むまで配線材を充填することを特徴とする請求項１又は２記載の半導体製造方法に存する。
また請求項４記載の発明の要旨は、前記第１成膜工程で成膜される配線材の膜厚は、前記導体と前記配線層とを電気的に接続するプラグ部のうちで最小の内径を持つものの内径の半分以上であることを特徴とする請求項１乃至３のいずれかに記載の半導体製造方法に存する。
また請求項５記載の発明の要旨は、前記第１成膜工程で成膜される配線材の膜厚は、前記導体と前記配線層とを電気的に接続するプラグ部の上部に形成された配線溝の深さ以上であることを特徴とする請求項１乃至４のいずれかに記載の半導体製造方法に存する。
また請求項６記載の発明の要旨は、前記第１成膜工程で成膜される配線材の材質は、銅を９０％以上含むことを特徴とする請求項１乃至５のいずれかに記載の半導体製造方法に存する。
また請求項７記載の発明の要旨は、前記第２成膜工程は、メッキ法によって行うことを特徴とする請求項１乃至６のいずれかに記載の半導体製造方法に存する。
また請求項８記載の発明の要旨は、前記第２成膜工程は、前記第１成膜工程よりも速い成膜速度を有する条件での化学気相成長法によって行うことを特徴とする請求項１乃至７のいずれかに記載の半導体製造方法に存する。
また請求項９記載の発明の要旨は、前記第１成膜工程の前に、前記導体と前記配線層とを電気的に接続するプラグ部に充填する配線材の一部をスパッタ法によって形成することを特徴とする請求項１乃至８のいずれかに記載の半導体製造方法に存する。
また請求項１０記載の発明の要旨は、前記導体と前記配線層とを電気的に接続するプラグ部の上部に形成された溝の幅が、前記プラグ部の開口径に比して１．３以上１．７以下の範囲にないことを特徴とする請求項１乃至９のいずれかに記載の半導体製造方法に存する。
また請求項１１記載の発明の要旨は、半導体素子が形成された基板上において、導体と絶縁体とが混在する層上に絶縁膜を成膜し、該絶縁膜に溝又は孔を形成した後に配線材を充填し、化学機械研磨によって余剰な前記配線材を除去することで形成した配線層を有する半導体装置であって、前記導体と前記配線層とを電気的に接続するプラグ部の上部に形成された配線溝の幅が、前記プラグ部の開口径に比して１．３以上１．７以下の範囲にないことことを特徴とする半導体装置に存する。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２１】
（第１の実施の形態）
図１は、本発明に係る半導体製造方法の第１の実施の形態の製造工程を示す製造工程断面図である。
【００２２】
第１の実施の形態は、図１（ａ）に示す導体１と絶縁膜２とによって構成された下地上に上部配線層を形成する工程について説明する。なお、導体１と絶縁膜２とによって構成された下地は、基板上に形成されているが、図１においては、基板を省略している。
【００２３】
まず、下地上に絶縁膜３を成膜した後、リソグラフィとエッチングとによって、図１（ｂ）に示すような。下層の導体１と接続されるプラグ孔４と配線溝５とを形成する。
【００２４】
次に、図１（ｃ）に示すように、バリア導体膜６を成膜する。バリア導体膜６は、絶縁膜３中への配線材の拡散を防止するために設けられるものであり、拡散を十分防止できる範囲内でできるだけ薄い方が望ましい。その用途から、バリア導体膜６は主配線材よりも比抵抗が高いため、バリア導体膜６と主配線材とで最終的に構成される配線中におけるバリア導体膜６の割合が低いほど低抵抗で高性能な配線を形成できるからである。ここで、絶縁膜３中への配線材の拡散とは、製造工程中の熱処理による熱拡散だけでなく、電圧、電流が印可された使用状態におけるドリフト拡散等も含む。一般にＣｕなどの低抵抗配線材料を絶縁膜上に直接成膜した場合には優れた密着性や配向性等を得ることが難しいため、バリア導体膜６の部分には後続の配線材形成工程において十分な密着性を含めた良好な特性を得やすい金属を用いることが望ましく、Ｃｕを主配線材とする配線においては、Ｃｕ直下にα型のＴａを置く構造にすると良い。なお、絶縁膜３に対する配線材の拡散が十分小さい配線材と絶縁膜３との組み合わせが使用できる場合には、必ずしもバリア導体膜６を用いなくても良く、またバリア性のない膜を用いても良い。
【００２５】
次に、図１（ｄ）に示すように、バリア導体膜６上にＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）によってシード層７を形成し、図１（ｅ）に示すように、シード層７上にＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によってＣＶＤ層８を形成する。ここで、ＰＶＤによるシード層７は、ＣＶＤ層８と下地との接続、密着を良好にするために用いられる。例えば、ｈｆａｃを配位子としたＭＯＣＶＤでＣｕを成膜する場合、Ｔａの上などに直接ＣＶＤを行うと密着性が弱く抵抗の高い非晶質層が形成されるが、間にＰＶＤによるＣｕ層を挟むことで、不純物が少なく配向性の高い良質な配線を形成できるという報告（Ｎ． Ｙｏｓｈｉｄａ， Ｙ．Ｄ． Ｃｏｎｇ．， Ｒ． Ｔａｏ， Ｌ．Ｙ． Ｃｈｅｎ， Ｓ． Ｒａｍａｓｗａｍｉ， Ａｄｖａｎｃｅｄ Ｍｅｔａｌｌｉｚａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ １９９８， ｐ．１８９）がある。十分な密着性と低抵抗が得られる下地とＣＶＤ条件との組み合わせを用いる場合には、シード層７を用いなくても良い。近年では、ＭＯＣＶＤによるＣｕ形成の下地にＴｉＳｉＮもしくはＴａＳｉＮなどを用いることで、良好な密着性が得られるようになってきている。また、このＰＶＤ層の材質は、必ずしも後の配線材成膜工程で使用されるものと同一でなくとも良い。例えばＣｕに数％以下の別種の金属を添加した合金を用いて、形成しても良い。
【００２６】
配線材となるＣＶＤ層８の成膜の後、図１（ｆ）に示すように、ＥＣＤ（ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ｄｅｐｏｓｉｔｉｏｎ）によってほぼ配線溝深さと同等の配線材追加成膜層９の成膜を行い、図１（ｇ）に示すように、配線材追加成膜層９とＣＶＤ層８とシード層７とバリア導体膜６とをＣＭＰによって除去し、配線層４０を形成する。以下、図１（ｂ）から図１（ｇ）までの工程を繰り返すことによって、図１（ｈ）に示すように、複数の配線層４０が積層された多層配線構造を形成することができる。
【００２７】
（第２の実施の形態）
図２は、本発明に係る半導体製造方法の第２の実施の形態の製造工程を示す製造工程断面図である。
【００２８】
第２の実施の形態において、シード層７を形成するまでの工程は（図２（ａ）から図２（ｄ）まで）、第１の実施の形態と同様であるため、説明を省略する。
【００２９】
第２の実施の形態は、図２（ｄ）に示す構造（シード層７の形成までの工程）を得た後、図２（ｅ）に示すように、プラグ孔４を完全に埋め込むまで、ＣＶＤによって配線材となるＣＶＤ層８の成膜を行う。高い埋め込み性を持つＣＶＤ条件でのＣＶＤ層８の膜厚を、第１の実施の形態の場合よりも薄くできるため、さらにコストを低減して生産性を高めることができるが、多層配線構造中で埋め込みが必要な部分を全てＣＶＤ層８で成膜しないため、配線幅の設定等の制約が必要となる。なお、ＣＶＤによってプラグ孔４を完全に埋め込まない場合には、次の埋め込み工程におけるアスペクト比が高くなってしまう。
【００３０】
プラグ孔４を完全に埋め込んでしまうために、通常のコンフォーマルなＣＶＤ成膜においては、プラグ孔４の開口径の半分以上の膜厚のＣＶＤ層８をＣＶＤによって成膜する。一方で、異方性のある埋め込みＣＶＤ成膜を用いる場合には、プラグ孔４が完全に埋め込まれていれば必ずしも表面平坦部における成膜厚さはプラグ孔４の開口径の半分以上である必要はない。
【００３１】
基板全面にわたって、プラグ孔４を埋め込むためには、プラグ孔４の開口形状ができるだけ均一であることが望ましく、一般に近年のＬＳＩ多層配線におけるプラグ孔４の開口径は露光等のバラツキを除いて基板面内でほぼ同一であり、プラグ孔４の開口径は配線ピッチの半分程度である。ＩＴＲＳのロードマップによれば、埋め込みが最も困難な最微細となる下層配線部における配線ピッチは０．３μｍ程度以下になってきており、コンフォーマルなＣＶＤにおいても膜厚が１００ｎｍ程度のＣＶＤ層８を成膜することで、プラグ孔４を完全に埋め込むことができる。
【００３２】
また、ＣＶＤ層８を成膜するＣＶＤ工程において、ＣＶＤ層８は、プラグ孔４だけでなく配線溝５にも成膜される。ここで、コンフォーマルなＣＶＤ成膜を用いた場合、ＣＶＤ層８の膜厚の倍以下の幅を持つ配線溝５は同時に埋め込まれるが、ＣＶＤ層８の成膜厚さの倍よりもわずかに大きい幅を持つ配線溝５に対しては、完全に埋め込みが行われずにアスペクト比の高い溝が形成されてしまい、次の埋め込み工程において埋め込み不良の発生を招く。一般に、配線溝５の幅の最小値は最小配線ピッチの半分程度であり、プラグ孔４の開口径とほぼ等しい。最小配線幅の２倍（＝配線ピッチ）の幅を持つ配線溝５に関して、コンフォーマルなＣＶＤ膜８の成膜によってプラグ孔４の開口径（＝最小配線幅）のちょうど半分の厚さを成膜した場合のアスペクト比は、埋め込み前における最小の配線幅を持つ配線溝５のアスペクト比と等しくなる。従って、例えば後続の埋め込み工程における配線溝５の埋め込み基準を、埋め込み前における最小の配線幅を持つ配線溝５のアスペクト比とすると、最小配線幅より広い幅を持つ配線溝５は、その幅を配線ピッチ以上とすることが望ましい。ＣＶＤ膜８の成膜以外に露光等で生じるマージンを全て包括して考えたとき、そのマージンは、最大でも３０％程度以下である。従って、コンフォーマルなＣＶＤ成膜でプラグ孔４のみを埋め込む場合、最小配線幅より広い幅を持つ配線溝５の幅を、最小配線幅の１．３倍から１．７倍の範囲に設定しないことが望ましい。
【００３３】
なお、上記の配線幅に関する制約は、プラグ孔４の開口径が単一でない場合にも同様に適用される。開口径が小さい複数のプラグ孔４に対して、非常に開口径の大きいプラグ孔４が混在している場合には、開口径の小さい複数のプラグ孔４のみを対象として完全な埋め込みを行うＣＶＤ膜８の膜厚を決定すれば良い。開口径の非常に大きなプラグ孔４、具体的には開口径の小さいプラグ孔４によって規定されるＣＶＤ膜８の必要膜厚の３倍以上の開口径を持つものに関しては埋め込みの困難性が低いため、次の配線材追加成膜工程において容易に埋め込むことが可能である。
【００３４】
ＣＶＤによってプラグ孔４を埋め込んだ後は、図２（ｆ）に示すように、低コストで生産性の高い成膜によって配線材追加成膜層９の追加成膜を行い、図２（ｇ）に示すように、配線材追加成膜層９とＣＶＤ層８とシード層７とバリア導体膜６とをＣＭＰによって除去し、配線層４０を形成する。以下、図２（ｂ）から図２（ｇ）までの工程を繰り返すことによって、図２（ｈ）に示すように、複数の配線層４０が積層された多層配線構造を形成することができる。
【００３５】
コストと生産性の観点に加えて、配線溝５の幅およびプラグ孔４の開口径に関する制約においても、図２（ｅ）から図２（ｆ）に至る、埋め込み性の高いＣＶＤ条件でのＣＶＤ膜８の成膜は、プラグ孔４を埋め込むことができる限り、少ない方が望ましい。
【００３６】
次に、本発明の実施例について図６および図７を参照して詳細に説明する。
図６は、本発明に係る半導体製造方法の実施例の製造工程を示す製造工程断面図であり、図７は、本発明に係る半導体製造方法の実施例の良品率の変化を表わした図である。
【００３７】
図６（ａ）に示す導体１５と絶縁膜１６とによって構成された下地上に上部配線層を形成する工程について説明する。絶縁膜１６としては、シリコン酸化膜を用い、導体１５としては、側壁部にタンタルと窒化タンタルの積層構造を配したＣｕを用いた。なお、導体１と絶縁膜２とによって構成された下地は、基板上に形成されているが、図６においては、基板を省略している。
【００３８】
次に、図６（ｂ）に示すように、導体１５と絶縁膜１６とによって構成された下地上にバリア絶縁膜１７と、層間絶縁膜１８と、エッチングストップ用絶縁膜１９と、層間絶縁膜２０とを順次積層した。バリア絶縁膜１７として５０ｎｍのシリコン窒化膜を用い、層間絶縁膜１８として３００ｎｍのシリコン酸化膜を用い、エッチングストップ用絶縁膜１９として５０ｎｍのシリコン窒化膜を用い、層間絶縁膜２０として３００ｎｍのシリコン酸化膜を用いた。
【００３９】
次に、図６（ｃ）に示すように、層間絶縁膜２０上に、リソグラフィによって、プラグのパターンをレジスト２１にパターニングし、図６（ｄ）に示すように、異方性エッチングによって層間絶縁膜２０と、エッチングストップ用絶縁膜１９と、層間絶縁膜１８とをプラグのパターンに加工し後、レジスト２１を剥離した。なお、リソグラフィによるレジストパターンニングの際は、レジスト２１直下に図示しない薄い反射防止膜を必要に応じて用いており、レジスト２１をマスクとする異方性エッチングにおいては、その初期に反射防止膜のエッチングを行った。
【００４０】
次に、図６（ｅ）に示すように、リソグラフィによって配線溝のパターンをレジスト２２にパターニングし、図６（ｆ）に示すように、層間絶縁膜２０を配線溝のパターンに加工した後、レジスト２２を剥離した。なお、リソグラフィによるレジストパターンニングの際は、レジスト２２直下に図示しない薄い反射防止膜を必要に応じて用いており、レジスト２２をマスクとする異方性エッチングにおいては、その初期に反射防止膜のエッチングを行った。
【００４１】
次に、図６（ｇ）に示すように、プラグ底におけるバリア絶縁膜１７をエッチングし、下層導体１５との接合部を開口した。このとき、配線溝底におけるエッチングストップ用絶縁膜１９も同時にエッチングされるため、エッチングストップ用絶縁膜１９は、配線溝のパターンに加工される。図６（ｇ）の時点における、プラグ部の開口径は０．１８μｍであり、配線溝幅は０．１８μｍから１０μｍまでの範囲である。
【００４２】
次に、図６（ｈ）に示すように、ＰＶＤによって基板全面に対してバリア導体膜２３の成膜を行った。バリア導体膜２３としては、イオン化スパッタ法によって厚さ２０ｎｍの窒化タンタル上に厚さ２０ｎｍのタンタルが積層されたものを用いた。
【００４３】
バリア導体膜２３の成膜後、装置内の真空搬送を用いて大気に暴露することなく、シード層２４の成膜をＰＶＤによって行った。シード層２４に用いたのは、イオン化スパッタ法によるＣｕであり、シード層２４の膜厚は、実験水準として５０ｎｍ、１００ｎｍ、１５０ｎｍ、２００ｎｍに変化させた。
【００４４】
次に、図６（ｊ）に示すように、ＣＶＤによってＣＶＤ層２５を形成した後、図６（ｋ）に示すように、ＥＣＤによって配線材追加成膜層２６を形成し、図６（ｌ）に示すように、配線材追加成膜層２６とＣＶＤ層２５とシード層２４とバリア導体膜２３とをＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）によって除去し、配線層４０を形成した。ＣＶＤ層２５は、Ｃｕ（ｈｆａｃ）ｔｍｖｓを原料とするＣｕのＭＯＣＶＤによって成膜を行い、実験水準として０ｎｍ、２０ｎｍ、５０ｎｍ、１００ｎｍ、３００ｎｍに変化させた。以下、図６（ｂ）から図６（ｌ）までの工程を繰り返すことによって、図６（ｍ）に示すように、複数の配線層４０が積層された多層配線構造を形成した。
【００４５】
図６（ｂ）から図６（ｌ）の工程を２回繰り返した２層の配線において、０．１８μｍ〜１０μｍの配線幅を持つ５０万個のビアチェーンパターンにおける抵抗を測定し、良品率を求めた。なお、良品率とは、高抵抗が観測された個数／全体数である。
【００４６】
図７には、ＣＶＤ層２５の膜厚であるＣＶＤ膜厚を０ｎｍ、２０ｎｍ、５０ｎｍ、１００ｎｍ、３００ｎｍに変化させ、シード層２４の膜厚であるＰＶＤ膜厚を５０ｎｍ、１００ｎｍ、１５０ｎｍ、２００ｎｍに変化させた場合のそれぞれの良品率が示されており、ＣＶＤを全く用いない場合には（ＣＶＤ膜厚：０ｎｍ）、非常に良品率が低いことがわかる。試料断面を集束イオンビーム（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ：ＦＩＢ）で加工して、走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）で観察したところ、ＰＶＤによるシード層２４がプラグ下部で十分被覆していないことが確認された。
【００４７】
ＣＶＤ膜厚を２０ｎｍとするとＰＶＤ膜厚が１００ｎｍと１５０ｎｍのときは、良品率がかなり増加するが、ＣＶＤ膜厚を５０ｎｍに増大させると良品率が低下してしまう。これは、ＣＶＤによる成膜によってＥＣＤ時のアスペクト比が増大してしまうために埋め込み不良が生じていることが、上記と同様の断面観察によって確認された。ＰＶＤ膜厚が大きすぎると良品率が低下するのは、開口部のオーバーハングが大きくなり埋め込みが困難になるためである。
【００４８】
一方、ＣＶＤで１００ｎｍ、３００ｎｍの成膜を行ったものに関しては、ＰＶＤ膜厚が大きすぎない範囲（ＰＶＤ膜厚：５０ｎｍ、１００ｎｍ、１５０ｎｍ）で非常に高い良品率が得られた。図示しないが、ＣＶＤで７００ｎｍの成膜を行ったものも同様の結果であった。すなわち、ＣＶＤでの膜厚をプラグ開口径の半分以上とした場合に、高い良品率が得られることが確認された。
【００４９】
また、２５μｍの配線幅を持つ５０万個のビアチェーンパターンを測定したところ、ＣＶＤ膜厚が３００ｎｍの場合にはＰＶＤ膜厚が５０ｎｍから２００ｎｍの範囲でほぼ１００％の良品率が得られたのに対し、ＣＶＤ膜厚が１００ｎｍの場合には６０％以下の良品率しか得られなかった。このときには、配線部で埋め込み不良が生じているのが確認された。これは、ＣＶＤ層２５の成膜後のＥＣＤによる配線溝埋め込み時におけるアスペクト比が非常に高くなってしまっているためであると考えられる。従って、ＣＶＤで全て埋め込まれない配線溝５がある場合には、ＣＶＤ層２５の成膜後における埋め込み残存部のアスペクト比が十分低くなるように、配線溝５の幅を規定することが望ましいことが確認された。
【００５０】
なお、本実施例においては埋め込みの対象としてシリコン酸化膜およびシリコン窒化膜をビアファーストで露光・加工したデュアルダマシン溝孔を用いたが、本発明は、溝孔の形成される絶縁膜構成や加工順によらず適用することができる。例えば、特願２０００−２５０８７３号の実施例に記載したようなデュアルハードマスクを用いて形成されるデュアルダマシン溝孔や、プラグ孔底のバリア膜を除去したものに関しても適用可能である。さらに、前述のように、ＣＭＰに対してＣＶＤ膜と下地とのな密着性が得られる条件下でＰＶＤによるシード層を用いない適用も可能であり、絶縁膜に対する主配線材の拡散が問題とならない絶縁膜−主配線材の組み合わせ、もしくは構造においてバリア導体膜を用いずに適用することも可能である。
【００５１】
以上説明したように、本実施の形態によれば、埋め込み性の高いＣＶＤを用いて微細な埋め込みを全て充填した後は、ＥＣＤなどの安価で生産性の高い成膜によって配線材を追加成膜することでＣＭＰにおける平坦化を可能し、埋め込み性は高いが高コストと低生産性という難点を持つＣＶＤ条件を適用する範囲を低減することができ、配線構造形成全体のコストを低減して生産性を高く保ちつつ、ボイドの形成のない配線材を充填することができ、安価で信頼性の高い多層配線を用いた高集積回路となる半導体装置を安定して製造することができるという効果を奏する。
【００５２】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、各図において、同一構成要素には同一符号を付している。
【００５３】
【発明の効果】
本発明の半導体製造方法および半導体装置は、埋め込み性の高いＣＶＤを用いて微細な埋め込みを全て充填した後は、ＥＣＤなどの安価で生産性の高い成膜によって配線材を追加成膜することでＣＭＰにおける平坦化を可能し、埋め込み性は高いが高コストと低生産性という難点を持つＣＶＤ条件を適用する範囲を低減することができ、配線構造形成全体のコストを低減して生産性を高く保ちつつ、ボイドの形成のない配線材を充填することができ、安価で信頼性の高い多層配線を用いた高集積回路となる半導体装置を安定して製造することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る半導体製造方法の第１の実施の形態の製造工程を示す製造工程断面図である。
【図２】本発明に係る半導体製造方法の第２の実施の形態の製造工程を示す製造工程断面図である。
【図３】従来のデュアルダマシン法による多層配線形成工程を示す製造工程断面図である。
【図４】微細化による埋め込みの困難性を説明するための模式図である。
【図５】コンフォーマルな成膜によるアスペクト比の増大を説明するための模式図である。
【図６】本発明に係る半導体製造方法の実施例の製造工程を示す製造工程断面図である。
【図７】本発明に係る半導体製造方法の実施例の良品率の変化を表わした図である。
【符号の説明】
１、１５ 導体
２、３、１０、１６ 絶縁膜
４ プラグ孔
５ 配線溝
６、１１、２３ バリア導体膜
７、１２、２４ シード層
８、２５ ＣＶＤ層
９、２６ 配線材追加成膜層
１３ ＥＣＤ層
１４ ボイド
１７ バリア絶縁膜
１８、２０ 層間絶縁膜
１９ エッチングストップ用絶縁膜
２１、２２ レジスト
３０ 埋め込み成膜層
４０ 配線層
【発明の属する技術分野】
本発明は、半導体製造方法および半導体装置に関し、特に低抵抗で微細な信頼性の高い銅配線による多層配線構造を有する半導体装置を製造する半導体製造方法に関する。
【０００２】
【従来の技術】
従来、集積回路の配線には、アルミニウム（Ａｌ）もしくはＡｌ合金が、配線間および配線層間には、シリコン酸化膜（ＳｉＯ２）がそれぞれ広く用いられてきた。しかし、回路の微細化の進行に伴い、配線における信号伝送の遅延を抑制低減する上で、配線抵抗の低減のために配線材には、銅（Ｃｕ）が、配線間容量の低減のために配線間および配線層間における絶縁膜には、シリコン酸化膜より誘電率の低い有機物や空孔を含んだ膜が使用されるようになってきた。
【０００３】
Ｃｕを主成分とする配線においては、加工性の観点から、一般にダマシン法と呼ばれる手法による配線層形成が広く行われている。Ａｌ系を主成分とする配線においては、配線材を成膜してから、配線材をエッチングによって加工し、その後に絶縁膜で覆うという方法が一般的であったが、ダマシン法では、絶縁膜に溝又は孔を形成してから配線材を充填し、余剰な配線材を化学機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）によって除去することで配線構造を形成する。
【０００４】
一般に、集積回路の多層配線においては、配線層と、配線層間を接続するプラグ部が交互に形成され、最下層の配線層と下地となる半導体デバイスの導体部を接続する部分もプラグである。プラグ部と配線層部の導体充填を個別に行う手法がシングルダマシンと呼ばれるのに対し、下層と接続するプラグ部と配線層の両者に対して同時に配線材を充填する方法は、デュアルダマシンと呼ばれる。
【０００５】
シングルダマシン法では、配線層を一層形成するために、プラグ部と配線層部のそれぞれに対して配線材の成膜および余剰配線材のＣＭＰなどの工程が必要であるのに対し、デュアルダマシン法では各工程を１度ずつ行うだけで良いことから、コストと製造に要する時間を低減できる利点がある。
【０００６】
デュアルダマシン法においてプラグ部を高融点金属による配線材充填を行う例が特開平８−２９８２８５号公報等に記載されているが、プラグ部だけでなく配線層部においても高抵抗の配線材料が成膜されてしまうために、配線層部の抵抗が高くなり、かつ各配線間の抵抗が配線幅によって大きくばらつく。また、近年の微細化により、プラグ部における低抵抗化が性能を規定する要素として重要となってきており、高性能化のためにはプラグ部もＣｕ等の低抵抗金属で充填する必要が生じている。従って、デュアルダマシンによってＣｕを主体とする低抵抗配線材料をプラグ部と配線層部との両者に充填することによって、性能的にもコスト的にも優れた配線形成を行うことができる。
【０００７】
ダマシン法におけるＣｕ系配線の形成においては、電解メッキ（Ｅｌｅｃｔｏｒｏ Ｃｈｅｍｉｃａｌ Ｄｅｐｏｓｉｔｉｏｎ：ＥＣＤ）によるＣｕ埋め込みが広く用いられてきている。電解メッキは、コスト、スループットに優れ、また種々の添加剤を用いることによってボトムアップと呼ばれる、凹部の成膜速度を平坦部よりも高くすることで高い埋め込み性を得る手法を用いることが可能となってきた。しかしながら、ＥＣＤにおいては、成膜部に電位を与えるために、シードと呼ばれる低抵抗の表面層が必要とされている。従来、このシード層は、スパッタ法（又はＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって形成するのが一般的である。
【０００８】
図３は、従来のデュアルダマシン法による多層配線形成工程を示す製造工程断面図であり、図４は、微細化による埋め込みの困難性を説明するための模式図である。
図３（ａ）に示す導体１と絶縁膜２によって構成された下地上に、絶縁膜３を成膜した後、リソグラフィとエッチングによって、図３（ｂ）に示すように、下層の導体部１と接続されるプラグ孔４と配線溝５を形成する。
【０００９】
次に、図３（ｃ）に示すように、バリア導体膜６を成膜し、図３（ｄ）に示すように、シード層７を成膜し、図３（ｅ）に示すように、シード層７とバリア導体膜６を電極としてＥＣＤによる配線材の埋め込み成膜層３０の成膜を行い、図３（ｆ）に示すように、余剰な埋め込み成膜層３０とバリア導体膜６とシード層７とをＣＭＰによって除去することで配線層４０を形成する。図３（ｂ）から図３（ｆ）までの工程を順次繰り返すことによって、図３（ｇ）に示すように、複数の配線層４０が積層された多層配線構造を形成する。
【００１０】
ところが、近年の微細化の進行によって、従来どおりの手法では配線材の埋め込みが困難となってきた。図４（ａ）に示すように、絶縁膜１０に形成された孔もしくは溝の開口部が埋め込み深さに対して比較的広い、すなわちアスペクト比が小さい場合には、ＰＶＤによって、バリア導体膜１１およびシード層１２を十分な被覆性を持って形成することが可能であり、ＥＣＤによる埋め込み成膜層３０を埋め込み対象である孔又は溝に対して空隙（ボイド）なく形成することができる。
【００１１】
しかし、微細化によって埋め込む対象である孔又は溝の開口部が狭くなりアスペクト比が増大すると、図４（ｂ）および（ｃ）のようにボイドなく埋め込むことが困難になる。図４（ｂ）に示されるように、孔又は溝の内側面に十分な厚さのシード層１２を形成しようとすると、ＥＣＤ開始時において孔又は溝の上部付近が下部付近に比べて非常に狭くなってしまうため、開口部に近いところが容易に閉塞してしまい、孔又は溝の内部に空隙が残る。開口部付近での閉塞を抑制するために、シード層１２を減少させた場合、図４（ｃ）に示されるように、孔又は溝の底に近い側面には十分なシード層１２が形成されないため、電解メッキによる成膜が進行せず、埋め込み成膜層３０による埋め込みが達成されない。
【００１２】
そこで、段差被覆性に優れる化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）を用いた埋め込みが検討されるようになった。ＣＶＤの中でも、プラズマ等の基板表面以外での活性化手段を用いずに、加熱による化学反応によって成膜を行う熱ＣＶＤ法は、原理的に特に段差被覆性に優れる。十分な原料供給速度のもとで成膜速度はほぼ温度のみによって規定されるため、凹部、平坦部でほぼ等しい成膜速度を有するコンフォーマルな成膜を行うことができる。
【００１３】
ＥＣＤを用いずに、ＣＶＤによって微細な溝や孔を埋め込んだ例に関しては非常に多くの報告がある（例えば、小林明子、上智大学大学院理工学研究科電子電気工学科博士論文「超高集積回路の配線用銅薄膜の化学気相成長とその膜特性に関する研究」，１９９９など）。これらＣｕのＣＶＤに関しては、近年では、Ｃｕ（ｈｆａｃ）ｔｍｖｓ （ｈｆａｃ ＝１，１，１，５，５，５−ｈｅｘａｆｌｕｏｒｏａｃｅｔｙｌａｃｅｔｎａｔｅ， ｔｍｖｓ ＝ ｔｒｉｍｅｔｈｙｌ ｖｉｎｙｌ ｓｉｌａｎｅ）に代表される、ｈｆａｃとルイス塩基を配位子とした１価のＣｕ含有化合物を原料とする有機金属ＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ：ＭＯＣＶＤ）が、一般的となっている。
【００１４】
ごく最近では、ＣＶＤ直前に触媒を表面に付着させることによって、凹部での成膜速度を平坦部に比べて高くすることによる高埋め込みＣＶＤも報告されている（文献１：Ｈ． Ｐａｒｋら， Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ｔｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｎｆｅｒｅｎｃｅ， ｐ．１２〜１４）。また、例えば、特開２００１−２４４２１６号公報（文献２）には、シード層をＰＶＤ、ＣＶＤの順で形成することにより、良好なＥＣＤ埋め込みを達成する手法が提案されている。ＥＣＤに際して、基板面内で電圧が大きく異ならないために必要なシード膜厚をＰＶＤによって形成し、埋め込み対象である孔又は溝の側面のシード被覆をＣＶＤによって行うものである。
【００１５】
【発明が解決しようとする課題】
広く用いられるＣｕのＭＯＣＶＤは、複雑な組成の原料を合成する必要があるため、基本的にコストが高い。また、ＣｕのＣＶＤは、微細な孔や溝に対する配線材の埋め込みに用いられる際には比較的低い成膜温度を必要とするため、その成膜速度は低く抑えられてしまい、近年の報告中で高いものでも１００ｎｍ／ｍｉｎ程度である。ダマシン法によって配線層を形成するためには、配線溝の深さ以上の膜厚を成膜してからＣＭＰを行うため、配線溝よりも十分厚い膜厚を成膜しておかねばならない。従って、ＣＶＤのみによって埋め込みを行う条件でＣＭＰに必要な膜厚を成膜するには、コストに加えて多くの処理時間を必要とし、高い生産性を得ることが難しいという問題点があった。
【００１６】
図５は、コンフォーマルな成膜によるアスペクト比の増大を説明するための模式図である。
一方で、文献２に記述されるような、シードをＰＶＤとＣＶＤで形成した後にＥＣＤで埋め込みを行う場合、ＣＶＤによる成膜厚さが増大すると、ＥＣＤ埋め込みに際してのアスペクト比が増大してしまい、埋め込みが困難になるため、ＣＶＤによる成膜厚さを低く抑えなければなならい。図５（ａ）に示される成膜前において、開口幅Ｗ１と深さＨ１を持つ埋め込み対象に厚さｔのコンフォーマルな成膜が行われた場合、図５（ｂ）に示されるように開口幅Ｗ２はＷ１−２ｔと成膜厚さの２倍狭くなるのに対して、残存する埋め込み対象の深さＨ２は、Ｈ１−ｔと成膜厚さ分しか減少しない。さらに、後続の埋め込み工程における実効的な埋め込み深さはＨ２＋ｔ＝Ｈ１と全く減少しない。従って、コンフォーマルな成膜前にアスペクト比はＨ１／Ｗ１であったものが、成膜後にはＨ１／（Ｗ１−２ｔ）という値に増大してしまうため、ＣＶＤによる成膜厚さをできる限り少なくした方が後続の埋め込みが容易となる。
【００１７】
しかしながら、ＣＶＤでは化学反応にある程度の高温を必要とするため、近年のＭＯＣＶＤを用いても１５０℃程度以上の基板温度を用いねばならない。このため、Ｃｕの凝集などが生じ、１０ｎｍ以下の厚さで連続したＣｕ膜をＣＶＤで得るのは困難である。ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）の２００１版によれば、２００６年には多層配線の下層部におけるピッチは２００ｎｍ以下、すなわち配線幅は１００ｎｍ以下となり、深さはその１．６〜１．７倍程度となることが予想されている。例えば１００ｎｍの幅でアスペクト比１．６、すなわち１６０ｎｍの深さを持つ溝に対して、２０ｎｍのＣＶＤ成膜を行うと、深さは１４０ｎｍと変化が少ないのに対し、両側面に成膜が行われるために幅は６０ｎｍと急激に狭まり、ＥＣＤで埋め込むべきアスペクト比は２．３にまで増大し、埋め込みが困難になる。このような溝単体の場合に比べて孔の場合はさらに埋め込みの困難性は増し、接続孔とその上部の配線溝を一括して埋め込まねばならないデュアルダマシン法においては、さらに困難性が高まってしまうという問題点があった。
【００１８】
本発明は斯かる問題点を鑑みてなされたものであり、その目的とするところは、デュアルダマシン法による多層配線形成における配線材の埋め込みにおいて、ＣＶＤの使用率を低減してコストを削減し、生産性を高く保ちつつ、ボイドの形成のない配線材を充填することができ、安価で信頼性の高い多層配線を用いた高集積回路となる半導体装置を安定して製造することができる半導体製造方法および半導体装置を提供する点にある。
【００１９】
【課題を解決するための手段】
本発明は上記課題を解決すべく、以下に掲げる構成とした。
請求項１記載の発明の要旨は、半導体素子が形成された基板上において、導体と絶縁体とが混在する層上に絶縁膜を成膜し、該絶縁膜に溝又は孔を形成した後に配線材を充填し、化学機械研磨によって余剰な前記配線材を除去することで配線層を形成する半導体製造方法であって、化学気相成長法による成膜で配線材を充填する第１成膜工程と、該第１成膜工程とは異なる成膜によって配線材を追加成膜する第２成膜工程とを有することを特徴とする半導体製造方法に存する。
また請求項２記載の発明の要旨は、前記第１成膜工程は、前記導体と前記配線層とを電気的に接続するプラグ部を完全に埋め込むまで配線材を充填することを特徴とする請求項１記載の半導体製造方法に存する。
また請求項３記載の発明の要旨は、前記第１成膜工程は、前記配線層に形成された配線溝を完全に埋め込むまで配線材を充填することを特徴とする請求項１又は２記載の半導体製造方法に存する。
また請求項４記載の発明の要旨は、前記第１成膜工程で成膜される配線材の膜厚は、前記導体と前記配線層とを電気的に接続するプラグ部のうちで最小の内径を持つものの内径の半分以上であることを特徴とする請求項１乃至３のいずれかに記載の半導体製造方法に存する。
また請求項５記載の発明の要旨は、前記第１成膜工程で成膜される配線材の膜厚は、前記導体と前記配線層とを電気的に接続するプラグ部の上部に形成された配線溝の深さ以上であることを特徴とする請求項１乃至４のいずれかに記載の半導体製造方法に存する。
また請求項６記載の発明の要旨は、前記第１成膜工程で成膜される配線材の材質は、銅を９０％以上含むことを特徴とする請求項１乃至５のいずれかに記載の半導体製造方法に存する。
また請求項７記載の発明の要旨は、前記第２成膜工程は、メッキ法によって行うことを特徴とする請求項１乃至６のいずれかに記載の半導体製造方法に存する。
また請求項８記載の発明の要旨は、前記第２成膜工程は、前記第１成膜工程よりも速い成膜速度を有する条件での化学気相成長法によって行うことを特徴とする請求項１乃至７のいずれかに記載の半導体製造方法に存する。
また請求項９記載の発明の要旨は、前記第１成膜工程の前に、前記導体と前記配線層とを電気的に接続するプラグ部に充填する配線材の一部をスパッタ法によって形成することを特徴とする請求項１乃至８のいずれかに記載の半導体製造方法に存する。
また請求項１０記載の発明の要旨は、前記導体と前記配線層とを電気的に接続するプラグ部の上部に形成された溝の幅が、前記プラグ部の開口径に比して１．３以上１．７以下の範囲にないことを特徴とする請求項１乃至９のいずれかに記載の半導体製造方法に存する。
また請求項１１記載の発明の要旨は、半導体素子が形成された基板上において、導体と絶縁体とが混在する層上に絶縁膜を成膜し、該絶縁膜に溝又は孔を形成した後に配線材を充填し、化学機械研磨によって余剰な前記配線材を除去することで形成した配線層を有する半導体装置であって、前記導体と前記配線層とを電気的に接続するプラグ部の上部に形成された配線溝の幅が、前記プラグ部の開口径に比して１．３以上１．７以下の範囲にないことことを特徴とする半導体装置に存する。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２１】
（第１の実施の形態）
図１は、本発明に係る半導体製造方法の第１の実施の形態の製造工程を示す製造工程断面図である。
【００２２】
第１の実施の形態は、図１（ａ）に示す導体１と絶縁膜２とによって構成された下地上に上部配線層を形成する工程について説明する。なお、導体１と絶縁膜２とによって構成された下地は、基板上に形成されているが、図１においては、基板を省略している。
【００２３】
まず、下地上に絶縁膜３を成膜した後、リソグラフィとエッチングとによって、図１（ｂ）に示すような。下層の導体１と接続されるプラグ孔４と配線溝５とを形成する。
【００２４】
次に、図１（ｃ）に示すように、バリア導体膜６を成膜する。バリア導体膜６は、絶縁膜３中への配線材の拡散を防止するために設けられるものであり、拡散を十分防止できる範囲内でできるだけ薄い方が望ましい。その用途から、バリア導体膜６は主配線材よりも比抵抗が高いため、バリア導体膜６と主配線材とで最終的に構成される配線中におけるバリア導体膜６の割合が低いほど低抵抗で高性能な配線を形成できるからである。ここで、絶縁膜３中への配線材の拡散とは、製造工程中の熱処理による熱拡散だけでなく、電圧、電流が印可された使用状態におけるドリフト拡散等も含む。一般にＣｕなどの低抵抗配線材料を絶縁膜上に直接成膜した場合には優れた密着性や配向性等を得ることが難しいため、バリア導体膜６の部分には後続の配線材形成工程において十分な密着性を含めた良好な特性を得やすい金属を用いることが望ましく、Ｃｕを主配線材とする配線においては、Ｃｕ直下にα型のＴａを置く構造にすると良い。なお、絶縁膜３に対する配線材の拡散が十分小さい配線材と絶縁膜３との組み合わせが使用できる場合には、必ずしもバリア導体膜６を用いなくても良く、またバリア性のない膜を用いても良い。
【００２５】
次に、図１（ｄ）に示すように、バリア導体膜６上にＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）によってシード層７を形成し、図１（ｅ）に示すように、シード層７上にＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によってＣＶＤ層８を形成する。ここで、ＰＶＤによるシード層７は、ＣＶＤ層８と下地との接続、密着を良好にするために用いられる。例えば、ｈｆａｃを配位子としたＭＯＣＶＤでＣｕを成膜する場合、Ｔａの上などに直接ＣＶＤを行うと密着性が弱く抵抗の高い非晶質層が形成されるが、間にＰＶＤによるＣｕ層を挟むことで、不純物が少なく配向性の高い良質な配線を形成できるという報告（Ｎ． Ｙｏｓｈｉｄａ， Ｙ．Ｄ． Ｃｏｎｇ．， Ｒ． Ｔａｏ， Ｌ．Ｙ． Ｃｈｅｎ， Ｓ． Ｒａｍａｓｗａｍｉ， Ａｄｖａｎｃｅｄ Ｍｅｔａｌｌｉｚａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ １９９８， ｐ．１８９）がある。十分な密着性と低抵抗が得られる下地とＣＶＤ条件との組み合わせを用いる場合には、シード層７を用いなくても良い。近年では、ＭＯＣＶＤによるＣｕ形成の下地にＴｉＳｉＮもしくはＴａＳｉＮなどを用いることで、良好な密着性が得られるようになってきている。また、このＰＶＤ層の材質は、必ずしも後の配線材成膜工程で使用されるものと同一でなくとも良い。例えばＣｕに数％以下の別種の金属を添加した合金を用いて、形成しても良い。
【００２６】
配線材となるＣＶＤ層８の成膜の後、図１（ｆ）に示すように、ＥＣＤ（ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ ｄｅｐｏｓｉｔｉｏｎ）によってほぼ配線溝深さと同等の配線材追加成膜層９の成膜を行い、図１（ｇ）に示すように、配線材追加成膜層９とＣＶＤ層８とシード層７とバリア導体膜６とをＣＭＰによって除去し、配線層４０を形成する。以下、図１（ｂ）から図１（ｇ）までの工程を繰り返すことによって、図１（ｈ）に示すように、複数の配線層４０が積層された多層配線構造を形成することができる。
【００２７】
（第２の実施の形態）
図２は、本発明に係る半導体製造方法の第２の実施の形態の製造工程を示す製造工程断面図である。
【００２８】
第２の実施の形態において、シード層７を形成するまでの工程は（図２（ａ）から図２（ｄ）まで）、第１の実施の形態と同様であるため、説明を省略する。
【００２９】
第２の実施の形態は、図２（ｄ）に示す構造（シード層７の形成までの工程）を得た後、図２（ｅ）に示すように、プラグ孔４を完全に埋め込むまで、ＣＶＤによって配線材となるＣＶＤ層８の成膜を行う。高い埋め込み性を持つＣＶＤ条件でのＣＶＤ層８の膜厚を、第１の実施の形態の場合よりも薄くできるため、さらにコストを低減して生産性を高めることができるが、多層配線構造中で埋め込みが必要な部分を全てＣＶＤ層８で成膜しないため、配線幅の設定等の制約が必要となる。なお、ＣＶＤによってプラグ孔４を完全に埋め込まない場合には、次の埋め込み工程におけるアスペクト比が高くなってしまう。
【００３０】
プラグ孔４を完全に埋め込んでしまうために、通常のコンフォーマルなＣＶＤ成膜においては、プラグ孔４の開口径の半分以上の膜厚のＣＶＤ層８をＣＶＤによって成膜する。一方で、異方性のある埋め込みＣＶＤ成膜を用いる場合には、プラグ孔４が完全に埋め込まれていれば必ずしも表面平坦部における成膜厚さはプラグ孔４の開口径の半分以上である必要はない。
【００３１】
基板全面にわたって、プラグ孔４を埋め込むためには、プラグ孔４の開口形状ができるだけ均一であることが望ましく、一般に近年のＬＳＩ多層配線におけるプラグ孔４の開口径は露光等のバラツキを除いて基板面内でほぼ同一であり、プラグ孔４の開口径は配線ピッチの半分程度である。ＩＴＲＳのロードマップによれば、埋め込みが最も困難な最微細となる下層配線部における配線ピッチは０．３μｍ程度以下になってきており、コンフォーマルなＣＶＤにおいても膜厚が１００ｎｍ程度のＣＶＤ層８を成膜することで、プラグ孔４を完全に埋め込むことができる。
【００３２】
また、ＣＶＤ層８を成膜するＣＶＤ工程において、ＣＶＤ層８は、プラグ孔４だけでなく配線溝５にも成膜される。ここで、コンフォーマルなＣＶＤ成膜を用いた場合、ＣＶＤ層８の膜厚の倍以下の幅を持つ配線溝５は同時に埋め込まれるが、ＣＶＤ層８の成膜厚さの倍よりもわずかに大きい幅を持つ配線溝５に対しては、完全に埋め込みが行われずにアスペクト比の高い溝が形成されてしまい、次の埋め込み工程において埋め込み不良の発生を招く。一般に、配線溝５の幅の最小値は最小配線ピッチの半分程度であり、プラグ孔４の開口径とほぼ等しい。最小配線幅の２倍（＝配線ピッチ）の幅を持つ配線溝５に関して、コンフォーマルなＣＶＤ膜８の成膜によってプラグ孔４の開口径（＝最小配線幅）のちょうど半分の厚さを成膜した場合のアスペクト比は、埋め込み前における最小の配線幅を持つ配線溝５のアスペクト比と等しくなる。従って、例えば後続の埋め込み工程における配線溝５の埋め込み基準を、埋め込み前における最小の配線幅を持つ配線溝５のアスペクト比とすると、最小配線幅より広い幅を持つ配線溝５は、その幅を配線ピッチ以上とすることが望ましい。ＣＶＤ膜８の成膜以外に露光等で生じるマージンを全て包括して考えたとき、そのマージンは、最大でも３０％程度以下である。従って、コンフォーマルなＣＶＤ成膜でプラグ孔４のみを埋め込む場合、最小配線幅より広い幅を持つ配線溝５の幅を、最小配線幅の１．３倍から１．７倍の範囲に設定しないことが望ましい。
【００３３】
なお、上記の配線幅に関する制約は、プラグ孔４の開口径が単一でない場合にも同様に適用される。開口径が小さい複数のプラグ孔４に対して、非常に開口径の大きいプラグ孔４が混在している場合には、開口径の小さい複数のプラグ孔４のみを対象として完全な埋め込みを行うＣＶＤ膜８の膜厚を決定すれば良い。開口径の非常に大きなプラグ孔４、具体的には開口径の小さいプラグ孔４によって規定されるＣＶＤ膜８の必要膜厚の３倍以上の開口径を持つものに関しては埋め込みの困難性が低いため、次の配線材追加成膜工程において容易に埋め込むことが可能である。
【００３４】
ＣＶＤによってプラグ孔４を埋め込んだ後は、図２（ｆ）に示すように、低コストで生産性の高い成膜によって配線材追加成膜層９の追加成膜を行い、図２（ｇ）に示すように、配線材追加成膜層９とＣＶＤ層８とシード層７とバリア導体膜６とをＣＭＰによって除去し、配線層４０を形成する。以下、図２（ｂ）から図２（ｇ）までの工程を繰り返すことによって、図２（ｈ）に示すように、複数の配線層４０が積層された多層配線構造を形成することができる。
【００３５】
コストと生産性の観点に加えて、配線溝５の幅およびプラグ孔４の開口径に関する制約においても、図２（ｅ）から図２（ｆ）に至る、埋め込み性の高いＣＶＤ条件でのＣＶＤ膜８の成膜は、プラグ孔４を埋め込むことができる限り、少ない方が望ましい。
【００３６】
次に、本発明の実施例について図６および図７を参照して詳細に説明する。
図６は、本発明に係る半導体製造方法の実施例の製造工程を示す製造工程断面図であり、図７は、本発明に係る半導体製造方法の実施例の良品率の変化を表わした図である。
【００３７】
図６（ａ）に示す導体１５と絶縁膜１６とによって構成された下地上に上部配線層を形成する工程について説明する。絶縁膜１６としては、シリコン酸化膜を用い、導体１５としては、側壁部にタンタルと窒化タンタルの積層構造を配したＣｕを用いた。なお、導体１と絶縁膜２とによって構成された下地は、基板上に形成されているが、図６においては、基板を省略している。
【００３８】
次に、図６（ｂ）に示すように、導体１５と絶縁膜１６とによって構成された下地上にバリア絶縁膜１７と、層間絶縁膜１８と、エッチングストップ用絶縁膜１９と、層間絶縁膜２０とを順次積層した。バリア絶縁膜１７として５０ｎｍのシリコン窒化膜を用い、層間絶縁膜１８として３００ｎｍのシリコン酸化膜を用い、エッチングストップ用絶縁膜１９として５０ｎｍのシリコン窒化膜を用い、層間絶縁膜２０として３００ｎｍのシリコン酸化膜を用いた。
【００３９】
次に、図６（ｃ）に示すように、層間絶縁膜２０上に、リソグラフィによって、プラグのパターンをレジスト２１にパターニングし、図６（ｄ）に示すように、異方性エッチングによって層間絶縁膜２０と、エッチングストップ用絶縁膜１９と、層間絶縁膜１８とをプラグのパターンに加工し後、レジスト２１を剥離した。なお、リソグラフィによるレジストパターンニングの際は、レジスト２１直下に図示しない薄い反射防止膜を必要に応じて用いており、レジスト２１をマスクとする異方性エッチングにおいては、その初期に反射防止膜のエッチングを行った。
【００４０】
次に、図６（ｅ）に示すように、リソグラフィによって配線溝のパターンをレジスト２２にパターニングし、図６（ｆ）に示すように、層間絶縁膜２０を配線溝のパターンに加工した後、レジスト２２を剥離した。なお、リソグラフィによるレジストパターンニングの際は、レジスト２２直下に図示しない薄い反射防止膜を必要に応じて用いており、レジスト２２をマスクとする異方性エッチングにおいては、その初期に反射防止膜のエッチングを行った。
【００４１】
次に、図６（ｇ）に示すように、プラグ底におけるバリア絶縁膜１７をエッチングし、下層導体１５との接合部を開口した。このとき、配線溝底におけるエッチングストップ用絶縁膜１９も同時にエッチングされるため、エッチングストップ用絶縁膜１９は、配線溝のパターンに加工される。図６（ｇ）の時点における、プラグ部の開口径は０．１８μｍであり、配線溝幅は０．１８μｍから１０μｍまでの範囲である。
【００４２】
次に、図６（ｈ）に示すように、ＰＶＤによって基板全面に対してバリア導体膜２３の成膜を行った。バリア導体膜２３としては、イオン化スパッタ法によって厚さ２０ｎｍの窒化タンタル上に厚さ２０ｎｍのタンタルが積層されたものを用いた。
【００４３】
バリア導体膜２３の成膜後、装置内の真空搬送を用いて大気に暴露することなく、シード層２４の成膜をＰＶＤによって行った。シード層２４に用いたのは、イオン化スパッタ法によるＣｕであり、シード層２４の膜厚は、実験水準として５０ｎｍ、１００ｎｍ、１５０ｎｍ、２００ｎｍに変化させた。
【００４４】
次に、図６（ｊ）に示すように、ＣＶＤによってＣＶＤ層２５を形成した後、図６（ｋ）に示すように、ＥＣＤによって配線材追加成膜層２６を形成し、図６（ｌ）に示すように、配線材追加成膜層２６とＣＶＤ層２５とシード層２４とバリア導体膜２３とをＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）によって除去し、配線層４０を形成した。ＣＶＤ層２５は、Ｃｕ（ｈｆａｃ）ｔｍｖｓを原料とするＣｕのＭＯＣＶＤによって成膜を行い、実験水準として０ｎｍ、２０ｎｍ、５０ｎｍ、１００ｎｍ、３００ｎｍに変化させた。以下、図６（ｂ）から図６（ｌ）までの工程を繰り返すことによって、図６（ｍ）に示すように、複数の配線層４０が積層された多層配線構造を形成した。
【００４５】
図６（ｂ）から図６（ｌ）の工程を２回繰り返した２層の配線において、０．１８μｍ〜１０μｍの配線幅を持つ５０万個のビアチェーンパターンにおける抵抗を測定し、良品率を求めた。なお、良品率とは、高抵抗が観測された個数／全体数である。
【００４６】
図７には、ＣＶＤ層２５の膜厚であるＣＶＤ膜厚を０ｎｍ、２０ｎｍ、５０ｎｍ、１００ｎｍ、３００ｎｍに変化させ、シード層２４の膜厚であるＰＶＤ膜厚を５０ｎｍ、１００ｎｍ、１５０ｎｍ、２００ｎｍに変化させた場合のそれぞれの良品率が示されており、ＣＶＤを全く用いない場合には（ＣＶＤ膜厚：０ｎｍ）、非常に良品率が低いことがわかる。試料断面を集束イオンビーム（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ：ＦＩＢ）で加工して、走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）で観察したところ、ＰＶＤによるシード層２４がプラグ下部で十分被覆していないことが確認された。
【００４７】
ＣＶＤ膜厚を２０ｎｍとするとＰＶＤ膜厚が１００ｎｍと１５０ｎｍのときは、良品率がかなり増加するが、ＣＶＤ膜厚を５０ｎｍに増大させると良品率が低下してしまう。これは、ＣＶＤによる成膜によってＥＣＤ時のアスペクト比が増大してしまうために埋め込み不良が生じていることが、上記と同様の断面観察によって確認された。ＰＶＤ膜厚が大きすぎると良品率が低下するのは、開口部のオーバーハングが大きくなり埋め込みが困難になるためである。
【００４８】
一方、ＣＶＤで１００ｎｍ、３００ｎｍの成膜を行ったものに関しては、ＰＶＤ膜厚が大きすぎない範囲（ＰＶＤ膜厚：５０ｎｍ、１００ｎｍ、１５０ｎｍ）で非常に高い良品率が得られた。図示しないが、ＣＶＤで７００ｎｍの成膜を行ったものも同様の結果であった。すなわち、ＣＶＤでの膜厚をプラグ開口径の半分以上とした場合に、高い良品率が得られることが確認された。
【００４９】
また、２５μｍの配線幅を持つ５０万個のビアチェーンパターンを測定したところ、ＣＶＤ膜厚が３００ｎｍの場合にはＰＶＤ膜厚が５０ｎｍから２００ｎｍの範囲でほぼ１００％の良品率が得られたのに対し、ＣＶＤ膜厚が１００ｎｍの場合には６０％以下の良品率しか得られなかった。このときには、配線部で埋め込み不良が生じているのが確認された。これは、ＣＶＤ層２５の成膜後のＥＣＤによる配線溝埋め込み時におけるアスペクト比が非常に高くなってしまっているためであると考えられる。従って、ＣＶＤで全て埋め込まれない配線溝５がある場合には、ＣＶＤ層２５の成膜後における埋め込み残存部のアスペクト比が十分低くなるように、配線溝５の幅を規定することが望ましいことが確認された。
【００５０】
なお、本実施例においては埋め込みの対象としてシリコン酸化膜およびシリコン窒化膜をビアファーストで露光・加工したデュアルダマシン溝孔を用いたが、本発明は、溝孔の形成される絶縁膜構成や加工順によらず適用することができる。例えば、特願２０００−２５０８７３号の実施例に記載したようなデュアルハードマスクを用いて形成されるデュアルダマシン溝孔や、プラグ孔底のバリア膜を除去したものに関しても適用可能である。さらに、前述のように、ＣＭＰに対してＣＶＤ膜と下地とのな密着性が得られる条件下でＰＶＤによるシード層を用いない適用も可能であり、絶縁膜に対する主配線材の拡散が問題とならない絶縁膜−主配線材の組み合わせ、もしくは構造においてバリア導体膜を用いずに適用することも可能である。
【００５１】
以上説明したように、本実施の形態によれば、埋め込み性の高いＣＶＤを用いて微細な埋め込みを全て充填した後は、ＥＣＤなどの安価で生産性の高い成膜によって配線材を追加成膜することでＣＭＰにおける平坦化を可能し、埋め込み性は高いが高コストと低生産性という難点を持つＣＶＤ条件を適用する範囲を低減することができ、配線構造形成全体のコストを低減して生産性を高く保ちつつ、ボイドの形成のない配線材を充填することができ、安価で信頼性の高い多層配線を用いた高集積回路となる半導体装置を安定して製造することができるという効果を奏する。
【００５２】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、各図において、同一構成要素には同一符号を付している。
【００５３】
【発明の効果】
本発明の半導体製造方法および半導体装置は、埋め込み性の高いＣＶＤを用いて微細な埋め込みを全て充填した後は、ＥＣＤなどの安価で生産性の高い成膜によって配線材を追加成膜することでＣＭＰにおける平坦化を可能し、埋め込み性は高いが高コストと低生産性という難点を持つＣＶＤ条件を適用する範囲を低減することができ、配線構造形成全体のコストを低減して生産性を高く保ちつつ、ボイドの形成のない配線材を充填することができ、安価で信頼性の高い多層配線を用いた高集積回路となる半導体装置を安定して製造することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る半導体製造方法の第１の実施の形態の製造工程を示す製造工程断面図である。
【図２】本発明に係る半導体製造方法の第２の実施の形態の製造工程を示す製造工程断面図である。
【図３】従来のデュアルダマシン法による多層配線形成工程を示す製造工程断面図である。
【図４】微細化による埋め込みの困難性を説明するための模式図である。
【図５】コンフォーマルな成膜によるアスペクト比の増大を説明するための模式図である。
【図６】本発明に係る半導体製造方法の実施例の製造工程を示す製造工程断面図である。
【図７】本発明に係る半導体製造方法の実施例の良品率の変化を表わした図である。
【符号の説明】
１、１５ 導体
２、３、１０、１６ 絶縁膜
４ プラグ孔
５ 配線溝
６、１１、２３ バリア導体膜
７、１２、２４ シード層
８、２５ ＣＶＤ層
９、２６ 配線材追加成膜層
１３ ＥＣＤ層
１４ ボイド
１７ バリア絶縁膜
１８、２０ 層間絶縁膜
１９ エッチングストップ用絶縁膜
２１、２２ レジスト
３０ 埋め込み成膜層
４０ 配線層
Claims (11)
- 半導体素子が形成された基板上において、導体と絶縁体とが混在する層上に絶縁膜を成膜し、該絶縁膜に溝又は孔を形成した後に配線材を充填し、化学機械研磨によって余剰な前記配線材を除去することで配線層を形成する半導体製造方法であって、
化学気相成長法による成膜で配線材を充填する第１成膜工程と、
該第１成膜工程とは異なる成膜によって配線材を追加成膜する第２成膜工程とを有することを特徴とする半導体製造方法。 - 前記第１成膜工程は、前記導体と前記配線層とを電気的に接続するプラグ部を完全に埋め込むまで配線材を充填することを特徴とする請求項１記載の半導体製造方法。
- 前記第１成膜工程は、前記配線層に形成された配線溝を完全に埋め込むまで配線材を充填することを特徴とする請求項１又は２記載の半導体製造方法。
- 前記第１成膜工程で成膜される配線材の膜厚は、前記導体と前記配線層とを電気的に接続するプラグ部のうちで最小の内径を持つものの内径の半分以上であることを特徴とする請求項１乃至３のいずれかに記載の半導体製造方法。
- 前記第１成膜工程で成膜される配線材の膜厚は、前記導体と前記配線層とを電気的に接続するプラグ部の上部に形成された溝の深さ以上であることを特徴とする請求項１乃至４のいずれかに記載の半導体製造方法。
- 前記第１成膜工程で成膜される配線材の材質は、銅を９０％以上含むことを特徴とする請求項１乃至５のいずれかに記載の半導体製造方法。
- 前記第２成膜工程は、メッキ法によって行うことを特徴とする請求項１乃至６のいずれかに記載の半導体製造方法。
- 前記第２成膜工程は、前記第１成膜工程よりも速い成膜速度を有する条件での化学気相成長法によって行うことを特徴とする請求項１乃至７のいずれかに記載の半導体製造方法。
- 前記第１成膜工程の前に、前記導体と前記配線層とを電気的に接続するプラグ部に充填する配線材の一部をスパッタ法によって形成することを特徴とする請求項１乃至８のいずれかに記載の半導体製造方法。
- 前記導体と前記配線層とを電気的に接続するプラグ部の上部に形成された溝の幅が、前記プラグ部の開口径に比して１．３以上１．７以下の範囲にないことを特徴とする請求項１乃至９のいずれかに記載の半導体製造方法。
- 半導体素子が形成された基板上において、導体と絶縁体とが混在する層上に絶縁膜を成膜し、該絶縁膜に溝又は孔を形成した後に配線材を充填し、化学機械研磨によって余剰な前記配線材を除去することで形成した配線層を有する半導体装置であって、
前記導体と前記配線層とを電気的に接続するプラグ部の上部に形成された配線溝の幅が、前記プラグ部の開口径に比して１．３以上１．７以下の範囲にないことことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002166469A JP2004014816A (ja) | 2002-06-07 | 2002-06-07 | 半導体製造方法および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002166469A JP2004014816A (ja) | 2002-06-07 | 2002-06-07 | 半導体製造方法および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004014816A true JP2004014816A (ja) | 2004-01-15 |
Family
ID=30434002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002166469A Pending JP2004014816A (ja) | 2002-06-07 | 2002-06-07 | 半導体製造方法および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004014816A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10128267B2 (en) | 2016-12-20 | 2018-11-13 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
-
2002
- 2002-06-07 JP JP2002166469A patent/JP2004014816A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10128267B2 (en) | 2016-12-20 | 2018-11-13 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10256186B2 (en) | Interconnect structure having subtractive etch feature and damascene feature | |
| TW533535B (en) | Damascene processing using dielectric barrier films | |
| TWI643291B (zh) | 形成互連之方法 | |
| US7521358B2 (en) | Process integration scheme to lower overall dielectric constant in BEoL interconnect structures | |
| KR101382564B1 (ko) | 에어갭을 갖는 층간 절연막의 형성 방법 | |
| US6953745B2 (en) | Void-free metal interconnection structure and method of forming the same | |
| US20060163746A1 (en) | Barrier structure for semiconductor devices | |
| TW201709293A (zh) | 用於內連線的釕金屬特徵部填補 | |
| JP2004063556A (ja) | 半導体装置の製造方法 | |
| JP2002075994A (ja) | 半導体装置及びその製造方法 | |
| KR20050073949A (ko) | 확산방지막을 선택적으로 형성하여 반도체소자를 제조하는방법 및 그것에 의해 제조된 반도체소자 | |
| KR20100130551A (ko) | 무정형 탄탈륨 이리듐 확산 장벽을 갖는 구리 인터커넥트 구조 | |
| JP4339152B2 (ja) | 配線構造の形成方法 | |
| JP2006324584A (ja) | 半導体装置およびその製造方法 | |
| JP2001053077A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2003045878A (ja) | 半導体素子の配線形成方法 | |
| KR100924556B1 (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
| KR100749367B1 (ko) | 반도체 소자의 금속배선 및 그의 제조방법 | |
| JP4733804B2 (ja) | 配線の形成方法 | |
| JPH11283979A (ja) | 半導体装置の製造方法 | |
| JP2002064139A (ja) | 半導体装置の製造方法 | |
| JP2004014816A (ja) | 半導体製造方法および半導体装置 | |
| JPH10125785A (ja) | 半導体集積回路の配線形成方法 | |
| JP2002076114A (ja) | 半導体装置の製造方法 | |
| JP3269490B2 (ja) | 半導体集積回路装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050517 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070413 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070417 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070904 |