KR20050073949A - 확산방지막을 선택적으로 형성하여 반도체소자를 제조하는방법 및 그것에 의해 제조된 반도체소자 - Google Patents

확산방지막을 선택적으로 형성하여 반도체소자를 제조하는방법 및 그것에 의해 제조된 반도체소자 Download PDF

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Abstract

확산방지막을 선택적으로 형성하여 반도체소자를 제조하는 방법 및 그것에 의해 제조된 반도체소자가 개시된다. 이 방법은 반도체기판 상에 도전패턴 및 상기 도전패턴을 덮는 절연막을 형성하는 것을 구비한다. 상기 절연막을 패터닝하여 상기 도전패턴의 적어도 일부를 노출시키는 개구부를 형성한다. 그 후, 상기 개구부가 형성된 반도체기판 상에 선택적 증착기술을 사용하여 확산방지막을 형성한다. 이때, 상기 확산방지막은 상기 개구부 내부에 노출된 상기 절연막 상에서 보다 상기 노출된 도전패턴 상에서 얇도록 형성된다. 그 후, 상기 확산방지막을 식각하여 리세스된 확산방지막을 형성한다. 이에 따라, 상기 개구부를 채우는 금속플러그 또는 금속배선에서 상기 절연막으로 금속원자들이 확산되는 것을 방지하면서 비아저항을 최소화할 수 있다.

Description

확산방지막을 선택적으로 형성하여 반도체소자를 제조하는 방법 및 그것에 의해 제조된 반도체소자{Method of fabricating a semiconductor device forming a diffusion barrier layer selectively and a semiconductor device fabricated thereby}
본 발명은 반도체소자 제조방법 및 그것에 의해 제조된 반도체소자에 관한 것으로, 특히 확산방지막을 선택적으로 형성하여 반도체소자를 제조하는 방법 및 그것에 의해 제조된 반도체소자에 관한 것이다.
반도체소자의 집적도가 증가함에 따라, 다층의 금속배선들(multi-layered metal interconnects)을 채택하는 기술이 널리 사용되고 있다. 특히, 상기 다층의 금속배선들은 상기 반도체소자의 성능(performance)을 향상시키기 위하여 낮은 비저항(low resistivity) 및 높은 신뢰성(high reliability)을 갖는 금속막으로 형성되어야 한다. 이러한 금속막으로 구리막이 널리 사용되고 있다. 그러나, 상기 구리막을 통상의 사진/식각 공정을 사용하여 패터닝하는 것이 어렵다. 이에 따라, 최근에 상기 구리막을 패터닝하기 위한 기술로서 다마신 공정(damascene process)이 널리 사용된다.
상기 다마신 공정은 하부배선과 전기적으로 접속되는 상부배선을 형성하는 데 널리 사용된다. 이 경우에, 상기 상부배선은 층간절연막 내에 형성되는 그루브를 채운다. 상기 그루브는 상기 층간절연막을 사진/식각 공정을 사용하여 패터닝하여 금속플러그의 상부면을 가로지르도록 형성된다. 또한, 상기 다마신 공정은 금속플러그를 형성하는 데 사용된다. 즉, 하부배선의 소정영역을 노출시키도록 비아홀을 형성하고, 상기 비아홀을 채우는 금속플러그를 형성한다. 상기 금속플러그 또는 상기 상부배선을 형성하는 다마신 공정을 싱글 다마신 공정이라 한다.
이와 달리, 상기 다마신 공정은 상기 금속플러그와 상기 상부배선을 동시에 형성하기 위해서도 사용된다. 즉, 상기 하부배선의 소정영역을 노출시키는 비아홀 및 상기 비아홀의 상부를 가로지르는 그루브를 함께 형성하고, 상기 비아홀 및 상기 그루브를 채우는 상부배선을 형성한다. 이러한 다마신 공정을 이중다마신 공정(dual damascene process)이라 한다.
한편, 구리원자들(Cu atoms)은 절연막 및 실리콘막 내에서 확산율(diffusivity)이 크다. 그러므로, 상기 구리원자들은 절연막 내로 확산되어 누설전류를 유발할 수 있으며, 트랜지스터와 같은 개별소자들로 확산되어 불순물들로 작용할 수 있다. 따라서, 상기 구리막을 금속플러그 및/또는 상부배선에 적용하기 위해 확산방지막이 요구된다. 상기 확산방지막은 구리원자들이 상기 절연막 내로 확산되는 것을 방지한다. 그러나, 상기 확산방지막은 상기 하부배선과 상기 금속플러그 사이 및/또는 상기 상부배선과 상기 금속플러그 사이에 개재되어 비아저항을 증가시킨다.
한편, 금속플러그와 배선들 사이의 확산방지막을 제거하여 비아저항을 감소시킬 수 있는 방법이 미국특허 제6,559,061호에 "개선된 금속배선들을 형성하기 위한 방법 및 장치{method and apparatus for forming improved metal interconnects}"라는 제목으로 하심 등(Hashim et al.)에 의해 개시된 바 있다.
상기 미국특허 제6,559,061호에 개시된 방법은 구리 피처(copper feature) 상부의 절연막 내에 한정된 홀 내에 확산방지막을 증착하는 공정에 관한 것이다. 상기 공정은 홀의 표면들 상에 확산방지막(barrier layer)을 증착하는 것을 포함한다. 상기 구리 피처의 적어도 일부분 상의 확산방지막 및 자연산화막을 제거하여 상기 구리 피처의 적어도 일부분을 노출시킨다. 상기 방법에 따르면, 홀의 표면들상에는 확산방지막이 형성되고, 홀 하부의 구리피처 상에는 확산방지막이 제거된다. 그 결과, 홀을 채우는 구리막과 상기 구리피처는 직접 접촉하여 비아저항을 감소시킬 수 있다.
그러나, 싱글 다마신 공정을 사용하여 상부배선을 형성할 때 상기 방법을 적용하는 것이 어렵다. 즉, 금속플러그 상부의 절연막 내에 한정된 그루브 내에 확산방지막을 증착한다. 그 후, 상기 금속플러그 상의 확산방지막을 제거하여 상기 금속플러그를 노출시킨다. 이때, 상기 금속플러그에 인접한 절연막도 함께 노출된다. 그 후, 상기 그루브를 채우는 구리배선을 형성한다. 이때, 상기 구리배선은 상기 금속플러그에 인접한 절연막과 직접 접촉한다. 따라서, 상기 그루브를 채우는 구리배선에서 상기 금속플러그에 인접한 절연막으로 구리원자들이 확산될 수 있다.
또한, 반도체소자의 집적도가 증가함에 따라, 상기 금속배선들의 선폭이 감소한다. 상기 하부배선의 선폭 감소는 비아홀의 크기 감소로 이어진다. 상기 하부배선의 선폭 감소는 상기 비아홀을 상기 하부배선에 정렬시키기 위한 공정여유도(margin)를 감소시킨다. 이에 따라, 상기 비아홀이 상기 하부배선의 폭(width)을 벗어나서 상기 하부배선에 인접한 절연막을 노출시킬 수 있다. 그 결과, 상기 금속플러그가 상기 하부배선에 인접한 절연막에 접촉하는 언랜디드 비아(unlanded via)가 형성된다. 상기 언랜디드 비아는 상기 금속배선들의 선폭감소에 대응하여 상기 비아홀의 크기를 감소시킬 수 없는 경우에 더욱 빈번하게 형성된다. 이에 따라, 상기 금속플러그에서 상기 하부배선에 인접한 절연막으로 금속원자들이 확산되는 것을 방지하기 위한 확산방지막이 요구된다. 그러나, 상기 미국특허 제6,559,061호에 개시된 방법으로는 상기 금속플러그와 상기 하부배선에 인접한 절연막 사이에 확산방지막을 형성할 수 없다.
결과적으로, 상기 방법으로는 싱글다마신 공정을 사용하여 구리배선을 형성할 때, 비아저항을 감소시키면서 구리원자들의 확산을 방지할 수 없다. 또한, 상기 방법으로는 언랜디드 비아에서 하부배선에 인접한 절연막으로 금속원자들이 확산되는 것을 방지할 수 없다.
본 발명의 목적은, 금속원자들의 확산을 방지하면서, 비아저항을 최소화할 수 있는 반도체소자 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은, 금속원자들의 확산을 방지하면서, 비아저항을 최소화할 수 있는 반도체소자를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 확산방지막을 선택적으로 형성하여 반도체소자를 제조하는 방법을 제공한다. 이 방법은 반도체기판 상에 도전패턴 및 상기 도전패턴을 덮는 절연막을 형성하는 것을 구비한다. 상기 절연막을 패터닝하여 상기 도전패턴의 적어도 일부를 노출시키는 개구부를 형성한다. 그 후, 상기 개구부가 형성된 반도체기판 상에 선택적 증착기술을 사용하여 확산방지막을 형성한다. 이때, 상기 확산방지막은 상기 개구부 내부에 노출된 상기 절연막 상에서 보다 상기 노출된 도전패턴 상에서 더 얇도록 형성된다. 그 후, 상기 확산방지막을 식각하여 리세스된 확산방지막을 형성한다.
이에 더하여, 상기 개구부는 상기 절연막의 일부가 상기 개구부의 저면에 위치하도록, 상기 도전패턴과 상기 절연막의 계면을 노출시킬 수 있다.
바람직하게는, 상기 도전패턴은 W, Al 또는 Cu를 주요하게(principally) 포함할 수 있다. 상기 도전패턴을 형성하는 동안, 상기 도전패턴의 측벽과 상기 절연막 사이에 개재되는 장벽금속막(barrier metal layer)이 형성될 수 있다. 상기 장벽금속막은 상기 개구부를 통해 노출될 수 있다.
바람직하게는, 상기 확산방지막은 상기 개구부 내부에 노출된 상기 절연막의 표면 상에 30Å 내지 300Å 범위의 두께로 형성될 수 있으며, 더욱 바람직하게는 50Å 내지 200Å 범위의 두께로 형성될 수 있다. 상기 확산방지막은 화학기상증착(chemical vapor deposition) 기술 또는 원자층증착(atomic layer deposition) 기술을 사용하여 형성하는 것이 바람직하다. 상기 확산방지막은 탄탈륨(Ta), 또는 탄탈륨질화막(TaN), 타이타늄질화막(TiN), 텅스텐질화막(WN)과 같은 금속질화막 또는 탄탈륨실리콘질화막(TaSiN), 타이타늄실리콘질화막(TiSiN), 텅스텐실리콘질화막(WSiN)과 같은 금속실리콘질화막을 포함하는 것이 바람직하다. 상기 금속실리콘질화막은 상기 금속질화막을 형성한 후, 이를 표면처리하여 형성할 수 있다. 상기 CVD 기술을 사용하여 TiN 물질을 선택적으로 증착하는 방법이 미국특허 제6,541,374호에 "구리 배선 적용을 위한 확산방지막을 증착하는 방법{method of depositing a diffusion barrier for copper interconnection applications}"이라는 제목으로 드펠리페 등(de Felipe et al.)에 의해 개시된 바 있다. 상기 미국특허 제6,541,374호에 개시된 TiN 물질을 선택적으로 증착하는 CVD 기술은 증착두께를 제외하고는 본 발명에 속하는 것으로 한다. 이에 대해서는 실시예들에서 상세히 설명한다.
이에 더하여, 상기 리세스된 확산방지막은 상기 노출된 도전패턴 상에서 보다 상기 개구부의 저면에 위치하는 절연막 상에서 더 두꺼우며, 또한 상기 개구부의 저면에 위치하는 절연막 상에서 보다 상기 개구부의 내벽들 상에서 더 두껍다. 상기 개구부의 저면에 위치하는 절연막 상의 리세스된 확산방지막은 10Å 내지 100Å 범위의 두께를 갖는 것이 바람직하다. 한편, 상기 확산방지막을 식각하는 동안, 상기 노출된 도전패턴 상의 확산방지막은 모두 제거될 수 있다. 이때, 상기 도전패턴 상의 자연산화막을 함께 제거하는 것이 바람직하다.
상기 장벽금속막의 적어도 일부분이 노출되는 경우, 상기 장벽금속막 상의 상기 확산방지막은 상기 도전패턴 상의 그것 보다 더 두껍게 형성될 수 있다. 이에 더하여, 상기 리세스된 확산방지막은 상기 장벽금속막을 여전히 덮을 수 있다. 따라서, 상기 장벽금속막과 상기 절연막의 계면을 따라 구리원자들이 확산되는 것을 방지할 수 있다.
바람직하게는, 상기 확산방지막을 식각하여 리세스된 확산방지막을 형성하는 것은 통상적인 RIE(reactive ion etch) 기술 또는 Ar 플라즈마 식각 기술을 사용하여 수행될 수 있다. 상기 확산방지막을 식각한 후, 씨드층 및 Cu 도금막을 연속적으로 형성하여 상기 개구부를 채울 수 있다. 이에 따라, 상기 Cu 도금막과 상기 도전패턴 사이에 개재되는 확산방지막의 두께를 최소화할 수 있어 비아저항을 최소화할 수 있다. 이에 더하여, 상기 씨드층을 형성하기 전에 접착층(adhesion layer)을 형성할 수 있다. 상기 접착층은 상기 씨드층 및 상기 Cu 도금막의 접착특성을 향상시킨다. 상기 접착층은 Ta, Ti, Ru, Co 또는 W 물질막으로 형성할 수 있다.
한편, 상기 확산방지막을 식각하는 것과 동시에 씨드층을 형성할 수 있다. 즉, 상기 확산방지막이 형성된 반도체기판 상에 증착/식각이 가능한 이온화된 물리기상증착(ionized physical vapor deposition; i-PVD) 기술을 사용하여 상기 씨드층을 형성한다. 이때, 상기 물리기상증착 기술을 사용하여 상기 씨드층을 형성하는 동안, 이온화된 씨드 물질들이 상기 확산방지막을 식각하여 리세스된 확산방지막이 형성된다. 그 후, 상기 씨드층이 형성된 반도체기판 상에 Cu 도금막을 형성할 수 있다.
이와 달리, 상기 확산방지막을 식각하는 것과 동시에 접착층을 형성할 수 있다. 즉, 상기 이온화된 물리기상증착기술을 사용하여 접착층을 형성한다. 이때, 물리기상증착 기술을 사용하여 상기 접착층을 형성하는 동안, 이온화된 접착 물질들이 상기 확산방지막을 식각하여 리세스시킨다. 그 후, 상기 접착층이 형성된 반도체기판 상에 씨드층 및 Cu 도금막을 연속적으로 형성할 수 있다.
상기 목적을 달성하기 위하여, 본 발명은 확산방지막을 선택적으로 형성하여 반도체소자를 제조하는 방법을 제공한다. 이 방법은 반도체기판 상에 제1 절연막을 형성하는 것을 구비한다. 상기 제1 절연막내에 금속플러그를 형성한다. 그 후, 상기 제1 절연막 및 상기 금속플러그 상에 제2 절연막을 형성하고, 상기 제2 절연막을 패터닝하여 상기 금속플러그 및 상기 제1 절연막을 노출시키는 그루브를 형성한다. 상기 그루브를 갖는 반도체기판의 전면 상에 선택적 증착기술을 사용하여 콘포말하게 확산방지막을 형성한다. 이때, 상기 노출된 금속플러그 상의 상기 확산방지막은 상기 제1 및 제2 절연막들 상의 상기 확산방지막보다 얇도록 형성된다. 그 후, 상기 확산방지막을 식각하여 리세스된 확산방지막을 형성한다.
바람직하게는, 상기 금속플러그는 Al, W 또는 Cu 플러그일 수 있다. 상기 금속플러그를 형성하는 동안, 상기 금속플러그와 상기 제1 절연막 사이에 개재되는 장벽금속막(barrier metal layer)이 형성될 수 있다. 상기 장벽금속막은 상기 개구부를 통해 노출된다.
바람직하게는, 상기 확산방지막은 상기 노출된 제1 절연막의 표면 및 상기 제2 절연막의 표면 상에 30Å 내지 300Å 범위의 두께로 형성될 수 있으며, 더욱 바람직하게는 50Å 내지 200Å 범위의 두께로 형성될 수 있다. 상기 확산방지막은 화학기상증착(chemical vapor deposition) 기술 또는 원자층증착(atomic layer deposition) 기술을 사용하여 형성하는 것이 바람직하다.
이에 더하여, 상기 리세스된 확산방지막은 상기 노출된 금속플러그 상에서 보다 상기 제1 절연막 상에서 더 두꺼우며, 또한 상기 제1 절연막 상에서 보다 상기 제2 절연막 상에서 더 두껍다. 상기 제1 절연막 상의 리세스된 확산방지막은 10Å 내지 100Å 범위의 두께를 갖는 것이 바람직하다. 한편, 상기 확산방지막을 식각하는 동안, 상기 금속플러그 상의 확산방지막은 모두 제거될 수 있다. 이때, 상기 금속플러그 상의 자연산화막을 제거하는 것이 바람직하다.
상기 목적을 달성하기 위하여, 본 발명은 확산방지막을 선택적으로 형성하여 반도체소자를 제조하는 방법을 제공한다. 이 방법은 반도체기판 상에 하부배선 및 적어도 상기 하부배선의 측벽들을 덮는 제1 절연막을 형성한다. 그 후, 상기 제1 절연막 및 상기 하부배선 상에 제2 절연막을 형성하고, 상기 제2 절연막을 패터닝하여 상기 하부배선의 측벽과 상기 제1 절연막의 계면을 노출시키는 비아홀을 형성한다. 상기 비아홀이 형성된 반도체기판의 전면 상에 선택적 증착기술을 사용하여 확산방지막을 콘포말하게 형성한다. 이때, 상기 노출된 하부배선 상의 상기 확산방지막은 상기 제1 및 제2 절연막들 상의 상기 확산방지막보다 얇도록 형성된다. 그 후, 상기 확산방지막을 식각하여 리세스된 확산방지막을 형성한다.
바람직하게는, 상기 하부배선은 Al, Cu 또는 W 배선일 수 있다. 한편, 상기 하부배선을 형성하는 동안, 상기 하부배선과 상기 제1 절연막 사이에 개재되는 장벽금속막이 형성될 수 있다. 상기 장벽금속막은 상기 비아홀을 통해 노출된다.
바람직하게는, 상기 확산방지막은 상기 노출된 제1 절연막의 표면 및 상기 제2 절연막의 표면 상에 30Å 내지 300Å 범위의 두께로 형성될 수 있으며, 더욱 바람직하게는 50Å 내지 200Å 범위의 두께로 형성될 수 있다. 상기 확산방지막은 화학기상증착(chemical vapor deposition) 기술 또는 원자층증착(atomic layer deposition) 기술을 사용하여 형성하는 것이 바람직하다.
이에 더하여, 상기 리세스된 확산방지막은 상기 노출된 하부배선 상에서 보다 상기 제1 절연막 상에서 더 두꺼우며, 또한 상기 제1 절연막 상에서 보다 상기 제2 절연막 상에서 더 두껍다. 상기 제1 절연막 상의 리세스된 확산방지막은 10Å 내지 100Å 범위의 두께를 갖는 것이 바람직하다. 한편, 상기 확산방지막을 식각하는 동안, 상기 하부배선 상의 확산방지막을 모두 제거할 수 있다. 이때, 상기 노출된 하부배선 상의 자연산화막을 제거하는 것이 바람직하다.
상기 다른 목적을 달성하기 위하여, 본 발명의 일 태양은 확산방지막을 선택적으로 형성하여 제조된 반도체소자를 제공한다. 본 발명의 일 태양에 따르면, 상기 반도체소자는 반도체기판을 구비한다. 상기 반도체기판 상에 금속플러그가 위치한다. 한편, 금속배선이 상기 금속플러그의 상부를 가로지른다. 또한, 제1 절연막이 상기 금속플러그의 측벽을 덮고 연장되어 상기 금속배선과 상기 반도체기판 사이에 개재된다. 이에 더하여, 제2 절연막이 상기 금속배선의 측벽을 덮는다. 또한, 상기 금속배선과 상기 제2 절연막 사이, 상기 금속배선과 상기 제1 절연막 사이 및 상기 금속배선과 상기 금속플러그 사이에 확산방지막이 개재된다. 상기 금속배선과 상기 금속플러그 사이에 개재된 확산방지막은 상기 금속배선과 상기 제1 절연막 사이에 개재된 확산방지막 보다 얇은 두께를 갖는다.
상기 금속배선과 상기 제1 절연막 사이에 개재된 확산방지막은 상기 금속배선과 상기 제2 절연막 사이에 개재된 확산방지막 보다 얇은 두께를 가질 수 있다. 이에 더하여, 상기 금속배선과 상기 금속플러그 사이에 개재된 확산방지막은 연속적이거나 불연속적(discontinuous)일 수 있다.
이와 달리, 상기 금속배선과 상기 금속플러그 사이에는 확산방지막이 개재되지 않을 수 있다. 이에 따라, 상기 금속배선과 상기 금속플러그 사이의 계면저항을 최소화할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 일 태양은 확산방지막을 선택적으로 형성하여 제조된 반도체소자를 제공한다. 본 발명의 다른 일 태양에 따르면, 상기 반도체소자는 반도체기판을 구비한다. 상기 반도체기판 상에 하부배선이 위치한다. 한편, 제1 절연막이 상기 하부배선의 측벽을 덮는다. 또한, 상기 하부배선과 상기 제1 절연막의 계면 상에 금속플러그가 위치한다. 따라서, 상기 금속플러그는 상기 제1 절연막의 일부분 및 상기 하부배선의 일부분을 포함하는 영역 상에 위치한다. 한편, 제2 절연막이 상기 금속플러그의 측벽을 덮는다. 이에 더하여, 상기 금속플러그와 상기 제2 절연막 사이, 상기 금속플러그와 상기 제1 절연막 사이 및 상기 금속플러그와 상기 하부배선 사이에 확산방지막이 개재된다. 이때, 상기 금속플러그와 상기 하부배선 사이에 개재된 확산방지막은 상기 금속플러그와 상기 제1 절연막 사이에 개재된 확산방지막 보다 얇은 두께를 갖는다.
상기 금속플러그와 상기 제1 절연막 사이에 개재된 확산방지막은 상기 금속플러그와 상기 제2 절연막 사이에 개재된 확산방지막 보다 얇은 두께를 가질 수 있다. 이에 더하여, 상기 금속플러그와 상기 하부배선 사이에 개재된 확산방지막은 연속적이거나 불연속적(discontinuous)일 수 있다.
이와 달리, 상기 금속플러그와 상기 하부배선 사이에는 확산방지막이 개재되지 않을 수 있다. 이에 따라, 상기 금속플러그와 상기 하부배선 사이의 계면저항을 최소화할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체소자를 제조하는 방법을 설명하기 위한 공정순서도이고, 도 2 내지 도 10은 본 발명의 일 실시예에 따른 싱글다마신 공정을 사용하여 반도체소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1 및 도 2를 참조하면, 하부 도전패턴(23)을 갖는 반도체기판(21)을 준비한다(도 1의 단계 1). 상기 하부 도전패턴(23)은 소오스 영역 또는 드레인 영역일 수 있으며, 게이트 전극 또는 비트 라인일 수 있다. 또한, 상기 하부 도전패턴(23)은 커패시터 상부전극 또는 하부배선일 수 있다. 상기 하부 도전패턴(23)은 통상적인 사진/식각 공정 또는 다마신 공정을 사용하여 형성할 수 있다.
도 1 및 도 3을 참조하면, 상기 반도체기판(21) 상에 제1 절연막(26)을 형성한다(도 1의 단계 3). 상기 제1 절연막(26)은 차례로 적층된 하부 식각저지막(25) 및 하부 층간절연막(27)을 포함할 수 있으며, 상기 하부 층간절연막(27) 상에 하드마스크막(도시하지 않음)을 더 포함할 수 있다. 상기 하부 식각저지막(25)은 상기 하부 층간절연막(27)을 식각하는 동안 상기 하부 도전패턴(23)을 보호하거나, 상기 하부 도전패턴(23)으로 부터 원자들이 확산되는 것을 방지하기 위해 형성될 수 있다. 상기 하부 식각저지막(25)은 실리콘질화막(SiN), 실리콘탄화막(SiC) 또는 실리콘탄질화막(SiCN)으로 형성하는 것이 바람직하다. 상기 하부 층간절연막(27)은 저유전막으로 형성하는 것이 바람직하다.
도 1 및 도 4를 참조하면, 상기 제1 절연막(26)을 사진/식각 공정을 사용하여 패터닝하여 상기 하부 도전패턴(23)을 노출시키는 콘택홀 또는 비아홀을 형성한다.
그 후, 상기 콘택홀 또는 비아홀을 채우는 금속막(31)을 형성한다. 상기 금속막(31)은 Al, Cu 또는 W을 주요하게 포함하는 물질막일 수 있다. 바람직하게는, 상기 금속막(31)을 형성하기 전에, 장벽금속막(29)을 형성할 수 있다. 상기 장벽금속막(29)은 상기 금속막(31)에 따라 통상적으로 채택되는 물질막으로 형성할 수 있으며, 다층막으로 형성할 수 있다. 상기 장벽금속막(29)은 물리기상 증착(physical vapor deposition; PVD) 기술 또는 화학기상 증착(chemical vapor deposition; CVD) 기술을 사용하여 형성될 수 있으며, 이들을 조합하여 형성될 수 있다.
도 1 및 도 5를 참조하면, 상기 금속막(31) 및 상기 장벽금속막(29)을 상기 제1 절연막(26)의 상부면이 노출될 때 까지 평탄화시킨다. 그 결과, 상기 콘택홀 또는 비아홀 내에 한정되는 장벽금속막(29a) 및 금속플러그(도 1의 도전패턴, 31a)가 형성된다(도 1의 단계 5). 상기 금속막(31) 및 상기 장벽금속막(29)은 전면 식각 기술 또는 화학기계적 연마(chemical mechanical polishing; CMP) 기술을 사용하여 평탄화될 수 있다.
상기 금속플러그(31a)가 형성된 반도체기판 상에 제2 절연막(34)을 형성한다(도 1의 단계 7). 상기 제2 절연막(34)은 차례로 적층된 상부 식각저지막(33) 및 상부 층간절연막(35)을 포함할 수 있다. 상기 상부 식각저지막(33)은 실리콘질화막(SiN), 실리콘탄화막(SiC) 또는 실리콘탄질화막(SiCN)으로 형성하는 것이 바람직하며, 상기 상부 층간절연막(35)은 저유전막으로 형성하는 것이 바람직하다.
도 1 및 도 6을 참조하면, 상기 제2 절연막(34)을 사진/식각 공정을 사용하여 패터닝하여 상기 금속플러그(31a)를 노출시키는 그루브(도 1의 개구부, 37)를 형성한다(도 1의 단계 9). 상기 그루브(37)는 상기 금속플러그(31a)의 상부를 가로지르도록 형성된다. 이에 따라, 상기 그루브(37)를 통해 상기 제1 절연막(26)의 상부면 및 상기 장벽금속막(29a)이 노출된다.
상기 그루브(37)가 형성된 반도체기판 상에 선택적 증착기술(selective deposition technique)을 사용하여 확산방지막(39)을 형성한다(도 1의 단계 11). 상기 확산방지막(39)은 상기 노출된 금속플러그(31a)의 표면 보다 상기 제2 절연막(34)의 표면 및 상기 노출된 제1 절연막(26)의 표면 상에 더 두껍게 형성된다. 바람직하게는, 상기 확산방지막(39)은 상기 노출된 금속플러그(31a)의 표면 보다 상기 노출된 장벽금속막(29a)의 표면 상에 더 두껍게 형성될 수 있다. 바람직하게는, 상기 확산방지막(39)은 상기 제2 절연막(34)의 표면 및 상기 노출된 제1 절연막(26)의 표면상에 30Å 내지 300Å 범위의 두께로 형성될 수 있다. 이에 더하여, 상기 확산방지막(39)은 Ta 또는 TiN, TaN, WN와 같은 금속질화막 또는 TiSiN, TaSiN, WSiN과 같은 금속실리콘질화막을 포함하는 것이 바람직하다. 상기 금속실리콘질화막은 상기 금속질화막을 SiH4를 사용하여 표면처리하여 형성할 수 있다.
한편, 상기 선택적 증착기술은 CVD 기술 또는 ALD 기술일 수 있다. CVD 기술을 사용하여 TiN을 선택적으로 증착하는 방법은 미국특허 제6,541,374호에 개시되어 있다. 상기 미국특허 제6,541,374호에 개시된 방법은 다음과 같다.
상기 반도체기판(21)이 100℃ 내지 400℃ 사이에서 가열되고, 암모니아와 테트라키스(디에틸아미도)타이타늄(tetrakis(diethylamido)titanium; TDEAT)의 기상혼합물(gas-phase mixture)에 노출된다. 상기 방법은 10 토르(torr) 내지 400 토르(torr) 사이 범위의 압력에서 수행되며, 더욱 바람직하게는 50 토르 내지 70 토르에서 수행된다. 상기 미국특허 제6,541,374호에 개시된 방법에 따르면, 상기 노출된 제1 절연막(26)의 표면 및 상기 제2 절연막(34)의 표면 상에서 상기 노출된 금속플러그(31a)의 표면에 비해 상대적으로 더 두꺼운 TiN 막을 형성할 수 있다.
한편, 상기 미국특허 제6,541,374호에 개시된 방법은 상기 TiN 막을 도전체 상에서 불연속적인 모양(morphology)이 되도록 형성하나, 본 발명의 실시예들은 TiN 막을 불연속적인 모양이 되도록 형성할 것을 요하지 않는다.
도 1 및 도 7을 참조하면, 상기 확산방지막(39)을 식각하여 리세스된 확산방지막(39a)을 형성한다(도 1의 단계 13). 바람직하게는, RIE 또는 Ar 플라즈마 식각 기술을 사용하여 상기 확산방지막(39)을 건식식각하여 리세스시킬 수 있다. 상기 확산방지막(39)을 식각하는 동안, 상기 금속플러그(31a) 상부에 형성된 확산방지막(39)은 모두 제거될 수 있다. 이에 더하여, 상기 금속플러그(31a) 상부에 형성된 자연산화막(도시하지 않음)을 제거하는 것이 바람직하다. 이에 따라, 상기 자연산화막을 제거하는 동안, 상기 금속플러그(31a)에서 건식식각된 물질들이 상기 그루브(37)의 측벽 상에 다시 증착될 수 있다. 그러나, 상기 리세스된 확산방지막(39a)이 상기 다시 증착된 물질들이 상기 제2 절연막(34) 내부로 확산하는 것을 방지한다.
도 1 및 도 8을 참조하면, 상기 리세스된 확산방지막(39a) 상에 씨드층(seed layer, 43)을 형성한다(도 1의 단계 15). 상기 씨드층(43)은 PVD 기술을 사용하여 Cu막으로 형성할 수 있다. 바람직하게는, 상기 씨드층(43)을 형성하기 전에, 접착층(41)을 형성할 수 있다. 상기 접착층(41)은 PVD 기술을 사용하여 Ta, Ti, Ru, Co 또는 W 막으로 형성할 수 있다.
한편, 상기 씨드층(43)을 어플라이드 머티리얼스(Applied Mateials) 사의 SIP+와 같은 i-PVD 기술을 사용하여 형성할 수 있다. 상기 i-PVD 기술은 타겟물질에서 스퍼터된 원자들을 이온화시켜 반도체기판 상에 증착한다. 또한, 상기 i-PVD 기술은 상기 이온화된 원자들의 에너지를 이용하여 상기 반도체기판을 식각할 수 있다. 따라서, i-PVD 기술을 사용하여 상기 씨드층(43)을 형성하면서 동시에 상기 확산방지막(39)을 리세스시킬 수 있다. 이에 따라, RIE 또는 Ar 플라즈마 식각기술을 사용하여 상기 확산방지막(39)을 식각하는 것을 생략할 수 있다.
또한, 상기 접착층(41)을 i-PVD 기술을 사용하여 형성할 수 있다. 따라서, 상기 접착층(41)을 형성하면서 동시에 상기 확산방지막(39)을 리세스시킬 수 있다.
도 1 및 도 9를 참조하면, 상기 씨드층(43)이 형성된 반도체기판 상에 Cu 도금막(45)을 형성한다(도 1의 단계 17). 상기 Cu 도금막(45)은 통상적인 전해도금(electro plating) 기술 및 후 열처리(post anneal) 기술을 사용하여 형성할 수 있다. 상기 후 열처리는 N2 분위기 또는 N2와 H2 분위기에서 200℃ 내지 400℃의 온도범위에서 수행될 수 있다.
도 1 및 도 10을 참조하면, 상기 Cu 도금막(45), 상기 씨드층(43), 상기 접착층(41) 및 상기 리세스된 확산방지막(39a)을 화학기계적 연마(CMP) 기술을 사용하여 상기 제2 절연막(34)의 상부면이 노출될 때 까지 평탄화시킨다(도 1의 단계 19). 그 결과, 상기 그루브(37) 내에 한정되는 리세스된 확산방지막(39a), 접착층(41), 씨드층(43) 및 구리배선(45a)이 완성된다.
본 발명의 일 실시예에 따르면, 상기 구리배선(45a)과 상기 금속플러그(31a) 사이에 개재되는 확산방지막(39)의 두께를 감소시키거나 제거할 수 있어, 비아저항을 최소화할 수 있다. 한편, 상기 구리배선(39)과 상기 제2 절연막(34) 사이 및 상기 구리배선(39)과 상기 제1 절연막(26) 사이에 리세스된 확산방지막(39a)이 잔존하여 구리원자들의 확산을 방지한다.
이하에서는, 본 발명의 일 태양에 따른 반도체소자를 상세히 설명한다.
다시, 도 10을 참조하면, 하부 도전패턴(23)을 갖는 반도체기판(21) 상에 금속플러그(31a)가 위치한다. 상기 금속플러그(31a)는 상기 하부 도전패턴(23) 상에 위치할 수 있다. 상기 금속플러그(29a)는 Al 플러그, W 플러그 또는 Cu 플러그일 수 있다.
한편, 금속배선(45a)이 상기 금속플러그(29a)의 상부를 가로지른다. 상기 금속배선(45a)은 구리를 함유할 수 있으며, 구리배선일 수 있다.
한편, 제1 절연막(26)이 상기 금속플러그(31a)의 측벽을 덮고, 연장되어 상기 금속배선(45a)과 상기 반도체기판(21) 사이에 개재된다. 상기 제1 절연막(26)은 하부 식각저지막(25) 및 하부 층간절연막(27)을 포함할 수 있다. 또한, 제2 절연막(34)이 상기 금속배선(45a)의 측벽을 덮는다. 상기 제2 절연막(34)은 상부 식각저지막(33) 및 상부 층간절연막(35)을 포함할 수 있다.
이에 더하여, 상기 금속배선(45a)과 상기 제2 절연막(34) 사이, 상기 금속배선(45a)과 상기 제1 절연막(26) 사이 및 상기 금속배선(45a)과 상기 금속플러그(31a) 사이에 확산방지막(39a)이 개재된다. 이때, 상기 금속배선(45a)과 금속플러그(31a) 사이에 개재된 확산방지막(39a)은 상기 금속배선(45a)과 상기 제1 절연막(26) 사이에 개재된 확산방지막(39a)보다 얇은 두께를 갖는다.
한편, 상기 금속배선(45a)과 제1 절연막(26) 사이에 개재된 확산방지막(39a)은 상기 금속배선(45a)과 제2 절연막(34) 사이에 개재된 확산방지막(39a) 보다 얇은 두께를 가질 수 있다. 바람직하게는, 상기 금속배선(45a)과 제1 절연막(26) 사이에 개재된 확산방지막(39a)은 10Å 내지 100Å의 범위의 두께를 가질 수 있다.
이에 더하여, 상기 금속배선(45a)과 금속플러그(31a) 사이에 개재된 확산방지막(39a)은 연속적이거나 불연속적일 수 있다.
이와 달리, 상기 금속배선(45a)과 상기 금속플러그(31a) 사이에 상기 확산방지막(39a)이 개재되지 않을 수 있다. 이에 따라, 상기 금속배선(45a)과 상기 금속플러그(31a) 사이의 계면저항을 최소화할 수 있다.
한편, 상기 금속배선(45a)과 상기 확산방지막(39a) 및 상기 금속배선(45a)과 상기 금속플러그(31a) 사이에 씨드층(43)이 개재될 수 있다. 이에 더하여, 상기 씨드층(43)과 상기 확산방지막(39a) 및 상기 씨드층(43)과 상기 금속플러그(31a) 사이에 접착층(41)이 개재될 수 있다.
바람직하게는, 장벽금속막(29a)이 상기 금속플러그(31a)와 상기 제1 절연막(26) 사이에 개재될 수 있다. 또한, 상기 장벽금속막(29a)은 연장되어 상기 금속플러그(31a)와 상기 하부 도전패턴(23) 사이에 개재될 수 있다. 이 경우, 상기 확산방지막(29a)은 상기 금속배선(45a)과 상기 장벽금속막(29a) 사이에도 개재될 수 있다.
이하에서는 첨부한 도면들을 참조하여 본 발명의 다른 실시예에 따른 반도체소자를 제조하는 방법을 설명한다.
도 11 내지 도 18은 본 발명의 다른 실시예에 따른 다마신 공정을 사용하여 반도체소자를 제조하는 방법을 설명하기 위한 단면도들이다.
다시, 도 1 및 도 11을 참조하면, 반도체기판(51)을 준비한다(도 1의 단계 1). 상기 반도체기판(51) 내에는 트랜지스터(도시하지 않음) 또는 커패시터(도시하지 않음)와 같은 개별소자들이 형성되어 있을 수 있다.
상기 반도체기판(51) 상에 제1 절연막(53)을 형성한다(도 1의 단계 3). 상기 제1 절연막(53)을 통상의 사진/식각 공정을 사용하여 패터닝하여 상기 제1 절연막(53) 내에 한정되는 하부배선 그루브들을 형성한다. 그 후, 상기 하부배선 그루브들을 채우는 금속막을 형성한 후, 이를 평탄화시키어 하부배선들(도 1의 도전패턴, 57)을 형성한다(도 1의 단계 5). 바람직하게는, 상기 하부배선들(57)을 형성하기 전에 장벽금속막(55)을 형성할 수 있다.
이와 달리, 상기 제1 절연막(53)을 형성하기 전에, 상기 금속막을 형성할 수 있다. 상기 금속막을 통상의 사진 및 식각공정을 사용하여 패터닝하여 하부배선들(57)을 형성한다. 그 후, 상기 하부배선들(57)이 형성된 반도체기판 상에 상기 제1 절연막(53)을 형성할 수 있다. 상기 제1 절연막(53)은 화학기계적 연마기술을 사용하여 평탄화될 수 있다. 이 경우, 상기 장벽금속막(55)은 상기 하부배선들(57)의 측벽 상에 형성되지 않는다.
한편, 상기 하부배선들(57)은 Al, Cu 또는 W막으로 형성될 수 있다. 다만, 상기 하부배선들(57)이 Cu막으로 형성되는 경우, 상기 하부배선들(57)은 다마신 공정을 사용하여 형성된다.
도 1 및 도 12를 참조하면, 상기 제1 절연막(53) 및 상기 하부배선들(57)이 형성된 반도체기판 상에 제2 절연막(62)을 형성한다(도 1의 단계 7). 상기 제2 절연막(62)은 하부 식각저지막(59) 및 하부 층간절연막(61)을 포함할 수 있으며, 상부 식각저지막(63) 및 상부 층간절연막(65)을 더 포함할 수 있다. 상기 식각저지막들(59, 63)은 SiN, SiC 또는 SiCN으로 형성될 수 있다. 한편, 상기 층간절연막들(61, 65)은 저유전막으로 형성하는 것이 바람직하다. 한편, 상기 상부 식각저지막(63)이 생략되고, 상기 하부층간절연막(61)과 상기 상부층간절연막(65)은 동일한 저유전막으로 형성될 수 있다.
도 1 및 도 13을 참조하면, 상기 제2 절연막(62)을 사진 및 식각 공정을 사용하여 패터닝하여 상기 하부배선들(57)을 노출시키는 비아홀들(도 1의 개구부, 67a 및 67b)을 형성한다(도 1의 단계 9). 여기서, 상기 하부배선들(57) 및 상기 제1 절연막(53)을 동시에 노출시키는 비아홀(67a)을 언랜디드 비아홀(unlanded via hole, 67a)로 정의하고, 상기 하부배선들(57) 만을 노출시키는 비아홀(67b)을 랜디드 비아홀(landed via hole, 67b)로 정의한다.
상기 언랜디드 비아홀(67a)은 상기 하부배선들(57)과 상기 비아홀(67a)이 오정렬(misalign)되어 발생할 수 있다. 상기 언랜디드 비아홀(67a)은, 반도체소자가 고집적화함에 따라, 하부배선(57)의 선폭감소에 대응하여 상기 비아홀들(67a, 67b)의 크기를 감소시킬 수 없는 경우에 빈번하게 발생한다. 특히, 상기 언랜디드 비아홀(67a)은 사진공정의 한계에 기인하여 상기 하부배선(57)의 선폭에 비해 상대적으로 큰 폭을 갖는 비아홀을 형성할 때 필연적으로 형성된다.
한편, 상기 제2 절연막(62)을 패터닝하여 상기 비아홀들(67a, 67b)을 형성하는 동안, 상기 비아홀들(67a, 67b)의 상부를 가로지르는 상부배선 그루브들(69)을 형성할 수 있다.
도 1 및 도 14를 참조하면, 상기 비아홀들(67a, 67b) 및 상기 상부배선 그루브들(69)이 형성된 반도체기판 상에 선택적증착 기술을 사용하여 확산방지막(71)을 형성한다(도 1의 단계 11). 상기 확산방지막(71)은 상기 노출된 하부배선들(57)의 표면 보다 상기 제2 절연막(62)의 표면 및 상기 노출된 제1 절연막(53)의 표면 상에 더 두껍게 형성된다. 바람직하게는, 상기 확산방지막(71)은 상기 노출된 하부배선들(57)의 표면 보다 상기 노출된 장벽금속막(55)의 표면 상에 더 두껍게 형성될 수 있다. 바람직하게는, 상기 확산방지막(71)은 상기 제2 절연막(62)의 표면 및 상기 노출된 제1 절연막(53)의 표면상에 30Å 내지 300Å 범위의 두께로 형성될 수 있다. 이에 더하여, 상기 확산방지막(71)은 Ta 또는 TiN, TaN, WN와 같은 금속질화막 또는 TiSiN, TaSiN, WSiN과 같은 금속실리콘질화막을 포함하는 것이 바람직하다. 상기 금속실리콘질화막은 상기 금속질화막을 SiH4를 사용하여 표면처리하여 형성할 수 있다.
상기 선택적증착 기술은, 도 6을 참조하여 설명한 바와 같이, CVD 기술 또는 ALD 기술일 수 있다.
도 1 및 도 15를 참조하면, 상기 확산방지막(71)을 식각하여 리세스된 확산방지막(71a)을 형성한다(도 1의 단계 13). 도 7을 참조하여 설명한 바와 같이, RIE 또는 Ar 플라즈마 식각 기술을 사용하여 상기 확산방지막(71)을 건식식각하여 리세스시킬 수 있다. 상기 확산방지막(71)을 식각하는 동안, 상기 하부배선들(57) 상부에 형성된 확산방지막(71)은 모두 제거될 수 있다. 이에 더하여, 상기 하부배선들(57) 상부에 형성된 자연산화막(도시하지 않음)을 제거하는 것이 바람직하다. 이에 따라, 상기 자연산화막을 제거하는 동안, 상기 하부배선들(57)에서 건식식각된 물질들이 상기 비아홀들(67a, 67b)의 측벽 상에 다시 증착될 수 있다. 그러나, 상기 리세스된 확산방지막(71a)이 상기 다시 증착된 물질들이 상기 제2 절연막(62) 내부로 확산하는 것을 방지한다.
도 1 및 도 16을 참조하면, 상기 리세스된 확산방지막(71a) 상에 씨드층(seed layer, 75)을 형성한다(도 1의 단계 15). 상기 씨드층(75), 도 8을 참조하여 설명한 바와 같이, PVD 기술을 사용하여 Cu막으로 형성할 수 있다. 바람직하게는, 상기 씨드층(75)을 형성하기 전에, 접착층(73)을 형성할 수 있다. 상기 접착층(73)은 PVD 기술을 사용하여 Ta, Ti, Ru, Co 또는 W 막으로 형성할 수 있다.
한편, 상기 씨드층(75)을, 도 8을 참조하여 설명한 바와 같이, i-PVD 기술을 사용하여 형성할 수 있으며, i-PVD 기술을 사용하여 상기 씨드층(75)을 형성하면서 동시에 상기 확산방지막(71)을 리세스시킬 수 있다. 이에 따라, RIE 또는 Ar 플라즈마 식각기술을 사용하여 상기 확산방지막(71)을 식각하는 것을 생략할 수 있다.
또한, 상기 접착층(73)을, 도 8을 참조하여 설명한 바와 같이, i-PVD 기술을 사용하여 형성할 수 있다. 따라서, 상기 접착층(73)을 형성하면서 동시에 상기 확산방지막(71)을 식각하여 리세스된 확산방지막(71a)을 형성할 수 있다.
도 1 및 도 17을 참조하면, 상기 씨드층(75)이 형성된 반도체 기판 상에, 도 9를 참조하여 설명한 바와 같은 방법을 사용하여, Cu 도금막(77)을 형성한다(도 1의 단계 17). 상기 Cu 도금막(77)은 상기 비아홀들(67a, 67b) 및 상기 상부배선 그루브들(69)의 빈공간들을 채운다.
도 1 및 도 18을 참조하면, 상기 Cu 도금막(77), 상기 씨드층(75), 상기 접착층(73) 및 상기 리세스된 확산방지막(71a)을 상기 제2 절연막(62)의 상부면이 노출될 때 까지 화학기계적 연마기술을 사용하여 평탄화시킨다(도 1의 단계 19). 그 결과, 비아홀들(67a, 67b)을 채우는 금속 플러그들(77a, 77b) 및 상기 상부배선 그루브들(69)을 채우는 금속배선들(79)이 완성된다. 여기서, 상기 언랜디드 비아홀(67a)을 채우는 금속 플러그(77a)를 언랜디드 비아(unlanded via)로 정의하고, 상기 랜디드 비아홀(67b)을 채우는 금속 플러그(77b)를 랜디드 비아(landed via)로 정의한다.
본 발명의 다른 실시예에 따르면, 상기 금속 플러그들(77a, 77b)과 상기 하부배선들(57) 사이의 확산방지막(71)의 두께를 감소시키거나 최소화할 수 있어, 비아저항을 최소화할 수 있다. 한편, 상기 언랜디드 비아에서 상기 금속 플러그(77a)와 상기 제1 절연막(53) 사이에는 리세스된 확산방지막(71a)이 잔존하여 구리원자들의 확산을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다른 태양에 따른 반도체소자를 상세히 설명한다.
다시, 도 18을 참조하면, 반도체기판(51) 상에 하부배선(57)이 위치한다. 상기 하부배선들(57)은 Al, Cu 또는 W 배선들일 수 있다.
제1 절연막(53)이 상기 하부배선(57)의 측벽을 덮는다. 또한, 상기 제1 절연막(53)은 상기 하부배선(57)과 상기 반도체기판(51) 사이에 개재될 수 있다.
상기 하부배선(57)과 상기 제1 절연막(53)의 계면 상에 금속플러그(77a)가 위치한다. 즉, 상기 금속플러그(77a)는 언랜디드 비아이다. 한편, 상기 금속플러그(77a)는 구리를 함유할 수 있으며, Cu 플러그일 수 있다.
한편, 제2 절연막(62)이 상기 금속플러그(77a)의 측벽을 덮는다. 상기 제2 절연막(62)은 차례로 적층된 하부 식각저지막(59) 및 하부 층간절연막(61)을 포함할 수 있으며, 이에 더하여 상부 식각저지막(63) 및 상부 층간절연막(65)을 포함할 수 있다. 또한, 상기 상부 식각저지막(63)이 생략되고, 상기 하부 층간절연막(61)과 상기 상부 층간절연막(63)은 동일한 물질막일 수 있다.
상기 금속플러그(77a)와 상기 제2 절연막(62) 사이, 상기 금속플러그(77a)와 상기 제1 절연막(53) 사이 및 상기 금속플러그(77a)와 상기 하부배선(57) 사이에 확산방지막(71a)이 개재된다. 상기 금속플러그(77a)와 하부배선(57) 사이에 개재된 확산방지막(71a)은 상기 금속플러그(77a)와 제1 절연막(53) 사이에 개재된 확산방지막(71a) 보다 얇은 두께를 갖는다.
이에 더하여, 상기 금속플러그(77a)와 제1 절연막(53) 사이에 개재된 확산방지막(71a)은 상기 금속플러그(77a)와 제2 절연막(62) 사이에 개재된 확산방지막(71a) 보다 얇은 두께를 가질 수 있다. 바람직하게는, 상기 금속플러그(77a)와 제1 절연막(53) 사이에 개재된 확산방지막은 10Å 내지 100Å의 범위의 두께를 가질 수 있다.
이에 더하여, 상기 금속플러그(77a)와 하부배선(57) 사이에 개재된 확산방지막(71a)은 연속적이거나 불연속적일 수 있다.
이와 달리, 상기 금속플러그(77a)와 상기 하부배선(57) 사이에 상기 확산방지막(71a)이 개재되지 않을 수 있다. 이에 따라, 상기 금속플러그(77a)와 상기 하부배선(57) 사이의 계면저항을 최소화할 수 있다.
한편, 상기 금속플러그(77a)와 상기 확산방지막(71a) 사이 및 상기 금속플러그(77a)와 상기 하부배선(57) 사이에 씨드층(75)이 개재될 수 있다. 이에 더하여, 상기 씨드층(75)과 상기 확산방지막(71a) 사이 및 상기 씨드층(75)과 상기 하부배선(57) 사이에 접착층(73)이 개재될 수 있다.
또한, 상기 하부배선들(57)과 상기 제1 절연막(53) 사이에 장벽금속막(55)이 개재될 수 있다. 이때, 상기 확산방지막(71a)은 상기 장벽금속막(55)과 상기 금속플러그(77a) 사이에 개재된다.
한편, 상기 제2 절연막(62) 내에 한정되는 금속배선(79)이 상기 금속플러그(77a)의 상부(upper portion)를 가로지를 수 있다. 상기 금속배선(79)은 상기 상부 식각저지막(63) 및 상기 상부 층간절연막(65) 내에 한정될 수 있다. 이 경우, 상기 확산방지막(71a)은 연장되어 상기 금속배선(79)과 상기 제2 절연막(62)의 사이에 개재된다. 이에 더하여, 상기 씨드층(75) 및 상기 접착층(73)은 연장되어 상기 금속배선들(79)과 상기 확산방지막(71a) 사이에 개재될 수 있다.
본 발명의 다른 태양에 따르면, 언랜디드 비아에서 상기 확산방지막(71a)이 상기 금속플러그(77a)와 상기 제1 절연막(53) 사이 및 상기 금속플러그(77a)와 상기 제2 절연막(62) 사이에 개재되어 구리원자들의 확산을 방지한다. 또한, 상기 금속플러그(77a)와 하부배선(57) 사이에 개재되는 확산방지막(71a)의 두께를 최소화할 수 있어 비아저항을 최소화할 수 있다.
<실험예; example>
이하에서는, 본 발명의 다른 실시예에 따라 제작된 시료들(samples)의 여러가지 측정결과들(various measurement results)을 설명하기로 한다.
여기서, 상기 시료들은 도 11 내지 도 18을 참조하여 설명한 공정 순서에 따라 제작되었다. 상기 하부배선(도 11의 57)은 Cu 배선이었으며, 상기 장벽금속막(도 11의 55)을 형성하였다. 한편, 상기 제2 절연막(도 12의 62)은, 도 12에 도시한 바와 같이, 하부 식각저지막(59), 하부 층간절연막(61), 상부 식각저지막(63) 및 상부 층간절연막(65)을 적층하여 형성하였다. 이때, 상기 층간절연막들(61, 65)은 4000Å의 두께로 형성하였으며, 상기 비아홀(도 13의 67a)은 0.18 ㎛의 폭을 갖도록 형성하였다. 또한, 상기 확산방지막(도 14의 71)은 TDEAT를 원료물질(precursor)로 하는 CVD 기술을 사용하여 TiN 막으로 형성하였다.
도 19는 언랜디드 비아에서 제1 절연막과 금속플러그 사이에 개재된 리세스된 확산방지막을 설명하기 위해 도 18의 T 영역을 촬영한 TEM 사진이다. 여기서, 확산방지막은 상부 층간절연막(도 14의 65)의 상부면 상에 200Å의 두께가 되도록 형성하였으며, Ar 플라즈마 식각기술을 사용하여 상기 확산방지막을 식각하여 리세스된 확산방지막(85)을 형성하였다. 이때, 상기 Ar 플라즈마 식각은 열산화막 50Å의 타겟으로 수행되었다. 한편, 상기 리세스된 확산방지막(85)을 갖는 반도체기판 상에 씨드층 및 Cu 도금막을 형성하였으며, 접착층은 형성하지 않았다. 그 후, 상기 Cu 도금막을 평탄화하여 금속플러그(89)를 형성하였다.
도 19를 참조하면, 제1 절연막(81)과 상기 금속플러그(89) 사이에 약 31Å의 두께를 갖는 리세스된 확산방지막(85)이 관찰되었으나, 상기 금속플러그(89)와 하부배선(83) 사이에서 리세스된 확산방지막(85)은 관찰되지 않았다. 한편, 상기 금속플러그(89)의 측벽 상에서 리세스된 확산방지막(85)의 최소 두께가 약 60Å으로 관찰되었다.
도 20 및 도 21은 확산방지막(도 14의 71)의 두께에 따른 비아저항들 및 상기 확산방지막(71)의 리세스 유무에 따른 비아저항들을 설명하기 위한 그래프들이다.
여기서, 도 20 및 도 21의 시료들의 제작 조건을 표 1에 요약하였다.
조건 시료들 A B C D E
확산방지막(TiN) 두께(Å) 50 100 200 200 200
Ar 플라즈마 식각(열산화막 타겟) - - - 50Å 50Å
접착층 - - - - Ta 100Å
씨드층/Cu 도금막 1200Å/8000Å
도 20 및 도 21의 시료들에 있어서, 상기 확산방지막(71)은 모두 TiN 막으로 형성하였다. 이때, 도 20의 시료들은 상기 확산방지막(71)의 두께를 서로 달리 하여 제작하였다. 즉, 시료들 A, B 및 C는 상기 상부층간절연막(65)의 상부면 상에서 TiN 막이 각각 50Å, 100Å 및 200Å의 두께가 되도록 형성하였다. 또한, SiH4를 사용하여 상기 TiN 막들의 표면을 처리하였다. 한편, 도 20의 시료들 제작에 있어서, 상기 확산방지막(71)을 식각하는 공정을 생략하고, 상기 확산방지막(71) 상에 상기 씨드층(75) 및 상기 Cu 도금막(77)을 형성하였다.
한편, 도 21의 시료들은 TiN 막을 동일한 두께로 형성하였다. 즉, 시료들 C, D 및 E는 상기 상부 층간절연막(65)의 상부면에서 TiN 막이 200Å의 두께가 되도록 형성하였다. 또한, 시료들 D 및 E에 있어서, Ar 플라즈마 식각기술을 사용하여 열산화막 50Å 타겟으로 TiN 막을 식각하여 리세스된 확산방지막(71a)을 형성하였다. 그 후, 상기 E 시료에 있어서, Ta막으로 접착층(73)을 형성하였다. 상기 Ta 막은 상기 상부 층간절연막(65) 상에 100Å의 두께가 되도록 형성되었다. 그 후, 각 시료들 모두 동일한 씨드층(75) 및 Cu 도금막(77)을 형성하고, 화학기계적연마 기술을 사용하여 평탄화 공정을 수행하였다.
400℃의 진공분위기에서 2시간동안 이들 시료들을 열처리한 후, 체인 패턴(chain pattern)을 이용하여 비아저항을 측정하였다. 상기 체인 패턴은 43만개의 비아체인으로 형성되었다.
도 20을 참조하면, TiN 막의 두께가 얇은 시료들(A, B)이 TiN 막의 두께가 두꺼운 시료(C)에 비해 저항 분포가 불균일하였다. 이는 TiN 막의 두께가 얇을 경우, 고온 열처리에 따른 스트레스 마이그레이션(stress migration)이 발생하여 비아 내부에 보이드(void)가 형성되었기 때문이다. 한편, TiN 막의 두께가 두꺼울 수록 저항분포는 개선되었지만, 비아저항이 대체로 큰 값을 가졌다. 이는 비저항이 큰 TiN 막이 상기 하부배선(57)과 상기 구리플러그들(77a, 77b))사이에 개재되어 비아저항을 증가시켰기 때문이다.
도 21을 참조하면, TiN 막을 리세스시킨 시료들(D, E)이 그렇지 않은 시료(C)에 비해 비아저항이 작고 균일한 분포를 나타내었다. 접착층(73)으로 Ta막을 형성한 시료(E)는 접착층(73)을 형성하지 않은 시료(D)에 비해 비아저항이 약간 증가하였다. 그러나, 비아저항 분포는 큰 차이가 없었다.
결과적으로, TiN막을 형성한 후, 이를 식각하여 균일한 저항 분포를 얻을 수 있었으며 비아저항을 감소시킬 수 있었다.
본 발명에 따르면, 선택적증착기술을 사용하여 확산방지막을 형성한 후, 상기 확산방지막을 식각하여 리세스된 확산방지막을 형성하므로써 금속원자들의 확산을 방지하면서 비아저항을 최소화할 수 있는 반도체소자를 제조할 수 있다. 이에 따라, 오정렬에 따른 언랜디드 비아에서도 구리원자들의 확산을 방지할 수 있어, 하부배선에 비아홀을 정렬시키기 위한 사진 공정의 공정부담을 감소시킬 수 있다.
또한, 본 발명에 따르면, 금속원자들의 확산을 방지하면서, 비아저항을 최소화할 수 있는 반도체소자를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체소자를 제조하는 방법을 설명하기 위한 공정순서도이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 싱글다마신 공정을 사용하여 반도체소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 11 내지 도 18은 본 발명의 다른 실시예에 따른 다마신 공정을 사용하여 반도체소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 19는 본 발명의 다른 실시예에 따라 제작된 언랜디드 비아에서 리세스된 확산방지막을 설명하기 위해 촬영한 TEM 사진이다.
도 20 내지 도 21은 각각 확산방지막의 두께에 따른 비아저항들 및 확산방지막의 리세스 유무에 따른 비아저항들을 설명하기 위한 그래프들이다.

Claims (40)

  1. 반도체기판 상에 도전패턴 및 상기 도전패턴을 덮는 절연막을 형성하고,
    상기 절연막을 패터닝하여 상기 도전패턴의 적어도 일부를 노출시키는 개구부를 형성하고,
    상기 개구부가 형성된 반도체기판 상에 선택적 증착기술을 사용하여 확산방지막(diffusion barrier layer)을 형성하되, 상기 확산방지막은 상기 개구부 내부에 노출된 상기 절연막 상에서 보다 상기 노출된 도전패턴 상에서 더 얇도록 형성되고,
    상기 확산방지막을 식각하여 리세스된 확산방지막을 형성하는 것을 포함하는 반도체소자 제조방법.
  2. 제 1 항에 있어서,
    상기 리세스된 확산방지막은 상기 노출된 도전패턴 상에서 보다 상기 개구부내부에 노출된 절연막의 표면 상에서 더 두꺼운 것을 특징으로 하는 반도체소자 제조방법.
  3. 제 2 항에 있어서,
    상기 확산방지막을 식각하는 것은 RIE(reactive ion etch) 기술 또는 Ar 플라즈마 식각 기술을 사용하여 수행되는 반도체소자 제조방법.
  4. 제 3 항에 있어서,
    상기 확산방지막을 식각하는 동안, 상기 노출된 도전패턴 상의 상기 확산방지막은 모두 제거되는 반도체소자 제조방법.
  5. 제 4 항에 있어서,
    상기 리세스된 확산방지막을 갖는 반도체기판 상에 씨드층 및 구리도금막을 차례로 형성하는 것을 더 포함하는 반도체소자 제조방법.
  6. 제 5 항에 있어서,
    상기 씨드층을 형성하기 전에 접착층을 형성하는 것을 더 포함하는 반도체소자 제조방법.
  7. 제 2 항에 있어서,
    i-PVD 기술을 사용하여 씨드층을 형성하는 것을 더 포함하되, 상기 확산방지막을 식각하는 것과 상기 씨드층을 형성하는 것은 동시에 수행되는 반도체소자 제조방법.
  8. 제 7 항에 있어서,
    상기 확산방지막을 식각하는 동안, 상기 노출된 도전패턴 상의 상기 확산방지막은 모두 제거되는 반도체소자 제조방법.
  9. 제 8 항에 있어서,
    상기 씨드층을 갖는 반도체기판 상에 Cu 도금막을 형성하는 것을 더 포함하는 반도체소자 제조방법.
  10. 제 2 항에 있어서,
    i-PVD 기술을 사용하여 접착층을 형성하는 것을 더 포함하되, 상기 확산방지막을 식각하는 것과 상기 접착층을 형성하는 것은 동시에 수행되는 반도체소자 제조방법.
  11. 제 10 항에 있어서,
    상기 확산방지막을 식각하는 동안, 상기 노출된 도전패턴 상의 상기 확산방지막은 모두 제거되는 반도체소자 제조방법.
  12. 제 11 항에 있어서,
    상기 접착층을 갖는 반도체기판 상에 씨드층 및 Cu 도금막을 차례로 형성하는 것을 더 포함하는 반도체소자 제조방법.
  13. 제 1 항에 있어서,
    상기 개구부는, 상기 절연막의 일부가 상기 개구부의 저면에 위치하도록, 상기 도전패턴과 상기 절연막의 계면을 노출시키는 반도체소자 제조방법.
  14. 제 13 항에 있어서,
    상기 리세스된 확산방지막은 상기 노출된 도전패턴 상에서 보다 상기 개구부의 저면에 위치하는 절연막 상에서 더 두꺼우며, 또한 상기 개구부의 저면에 위치하는 절연막 상에서 보다 상기 개구부의 내벽들 상에서 더 두꺼운 것을 특징으로 하는 반도체소자 제조방법.
  15. 제 14 항에 있어서,
    상기 확산방지막을 식각하는 것은 RIE(reactive ion etch) 기술 또는 Ar 플라즈마 식각 기술을 사용하여 수행되는 반도체소자 제조방법.
  16. 제 15 항에 있어서,
    상기 확산방지막을 식각하는 동안, 상기 노출된 도전패턴 상의 상기 확산방지막은 모두 제거되는 반도체소자 제조방법.
  17. 제 16 항에 있어서,
    상기 리세스된 확산방지막을 갖는 반도체기판 상에 씨드층 및 구리도금막을 차례로 형성하는 것을 더 포함하는 반도체소자 제조방법.
  18. 제 17 항에 있어서,
    상기 씨드층을 형성하기 전에 접착층을 형성하는 것을 더 포함하는 반도체소자 제조방법.
  19. 제 14 항에 있어서,
    i-PVD 기술을 사용하여 씨드층을 형성하는 것을 더 포함하되, 상기 확산방지막을 식각하는 것과 상기 씨드층을 형성하는 것은 동시에 수행되는 반도체소자 제조방법.
  20. 제 19 항에 있어서,
    상기 확산방지막을 식각하는 동안, 상기 노출된 도전패턴 상의 상기 확산방지막은 모두 제거되는 반도체소자 제조방법.
  21. 제 20 항에 있어서,
    상기 씨드층을 갖는 반도체기판 상에 Cu 도금막을 형성하는 것을 더 포함하는 반도체소자 제조방법.
  22. 제 14 항에 있어서,
    i-PVD 기술을 사용하여 접착층을 형성하는 것을 더 포함하되, 상기 확산방지막을 식각하는 것과 상기 접착층을 형성하는 것은 동시에 수행되는 반도체소자 제조방법.
  23. 제 22 항에 있어서,
    상기 확산방지막을 식각하는 동안, 상기 노출된 도전패턴 상의 상기 확산방지막은 모두 제거되는 반도체소자 제조방법.
  24. 제 23 항에 있어서,
    상기 접착층을 갖는 반도체기판 상에 씨드층 및 Cu 도금막을 차례로 형성하는 것을 더 포함하는 반도체소자 제조방법.
  25. 반도체기판;
    상기 반도체기판 상에 위치하는 금속플러그;
    상기 금속플러그의 상부를 가로지르는 금속배선;
    상기 금속플러그의 측벽을 덮고 연장되어 상기 금속배선과 상기 반도체기판 사이에 개재된 제1 절연막;
    상기 금속배선의 측벽을 덮는 제2 절연막; 및
    상기 금속배선과 상기 제2 절연막 사이, 상기 금속배선과 상기 제1 절연막 사이 및 상기 금속배선과 상기 금속플러그 사이에 개재된 확산방지막을 포함하되, 상기 금속배선과 상기 금속플러그 사이에 개재된 확산방지막은 상기 금속배선과 상기 제1 절연막 사이에 개재된 확산방지막보다 얇은 두께를 갖는 반도체소자.
  26. 제 25 항에 있어서,
    상기 금속배선과 상기 제1 절연막 사이에 개재된 확산방지막은 상기 금속배선과 상기 제2 절연막 사이에 개재된 확산방지막 보다 얇은 두께를 갖는 반도체소자.
  27. 제 26 항에 있어서,
    상기 금속배선과 상기 금속플러그 사이에 개재된 확산방지막은 불연속적인(discontinuous) 반도체소자.
  28. 제 26 항에 있어서,
    상기 금속배선과 상기 금속플러그 사이에 개재된 확산방지막은 연속적인(continuous) 반도체소자.
  29. 반도체기판;
    상기 반도체기판 상에 위치하는 금속플러그;
    상기 금속플러그의 상부를 가로지르는 금속배선;
    상기 금속플러그의 측벽을 덮고 연장되어 상기 금속배선과 상기 반도체기판 사이에 개재된 제1 절연막;
    상기 금속배선의 측벽을 덮는 제2 절연막; 및
    상기 금속배선과 상기 제1 절연막 사이 및 상기 금속배선과 상기 제2 절연막 사이에 개재된 확산방지막을 포함하되, 상기 금속배선과 상기 제1 절연막 사이에 개재된 확산방지막은 상기 금속배선과 상기 제2 절연막 사이에 개재된 확산방지막보다 얇은 두께를 갖는 반도체소자.
  30. 제 29 항에 있어서,
    상기 금속배선과 상기 금속플러그 사이에는 확산방지막이 개재되지 않는 것을 특징으로 하는 반도체소자.
  31. 제 30 항에 있어서,
    상기 금속배선은 구리를 함유하고 있는 것을 특징으로 하는 반도체소자.
  32. 제 31 항에 있어서,
    상기 확산방지막은 상기 금속배선으로부터 구리원자들이 상기 제1 절연막 또는 상기 제2 절연막으로 확산되는 것을 방지하는 반도체소자.
  33. 반도체기판;
    상기 반도체기판 상에 위치하는 하부배선;
    상기 하부배선의 측벽을 덮는 제1 절연막;
    상기 하부배선과 상기 제1 절연막의 계면 상에 위치하는 금속플러그;
    상기 금속플러그의 측벽을 덮는 제2 절연막;
    상기 금속플러그와 상기 제2 절연막 사이, 상기 금속플러그와 상기 제1 절연막 사이 및 상기 금속플러그와 상기 하부배선 사이에 개재된 확산방지막을 포함하되, 상기 금속플러그와 상기 하부배선 사이에 개재된 확산방지막은 상기 금속플러그와 상기 제1 절연막 사이에 개재된 확산방지막 보다 얇은 두께를 갖는 반도체소자.
  34. 제 33 항에 있어서,
    상기 금속플러그와 상기 제1 절연막 사이에 개재된 확산방지막은 상기 금속플러그와 상기 제2 절연막 사이에 개재된 확산방지막 보다 얇은 두께를 갖는 반도체소자.
  35. 제 34 항에 있어서,
    상기 금속플러그와 상기 하부배선 사이에 개재된 확산방지막은 불연속적인 반도체소자.
  36. 제 34 항에 있어서,
    상기 금속플러그와 상기 하부배선 사이에 개재된 확산방지막은 연속적인 반도체소자.
  37. 반도체기판;
    상기 반도체기판 상에 위치하는 하부배선;
    상기 하부배선의 측벽을 덮는 제1 절연막;
    상기 하부배선과 상기 제1 절연막의 계면 상에 위치하는 금속플러그;
    상기 금속플러그의 측벽을 덮는 제2 절연막;
    상기 금속플러그와 상기 제2 절연막 사이 및 상기 금속플러그와 상기 제1 절연막 사이에 개재된 확산방지막을 포함하되, 상기 금속플러그와 상기 제1 절연막 사이에 개재된 확산방지막은 상기 금속플러그와 상기 제2 절연막 사이에 개재된 확산방지막 보다 얇은 두께를 갖는 반도체소자.
  38. 제 37 항에 있어서,
    상기 하부배선과 상기 금속플러그 사이에 확산방지막이 개재되지 않는 것을 특징으로 하는 반도체소자.
  39. 제 38 항에 있어서,
    상기 금속플러그는 구리를 함유하고 있는 것을 특징으로 하는 반도체소자.
  40. 제 39 항에 있어서,
    상기 확산방지막은 상기 금속플러그로부터 구리원자들이 상기 제1 절연막 또는 상기 제2 절연막들로 확산되는 것을 방지하는 반도체소자.
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