KR100920040B1 - 반도체 소자의 배선 및 그의 형성방법 - Google Patents

반도체 소자의 배선 및 그의 형성방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 배선 및 그의 형성방법은, 다마신(Damascene) 패턴을 갖는 절연막과, 상기 다마신 패턴 내에 형성된 금속배선 및 상기 금속배선의 표면에 형성되고, CoReP의 물질로 이루어진 베리어막을 포함한다.

Description

반도체 소자의 배선 및 그의 형성방법{LINE OF SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 실시예에 따른 반도체 소자의 배선을 도시한 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 배선 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200 : 반도체 기판 110, 210 : 절연막
112a, 212a : 제1식각정지막 112b, 212b : 제2식각정지막
120a, 220a : 제1도전막 120b, 220b : 제2도전막
130, 230 : 베리어막 140, 240 : 층간절연막
D : 제1다마신패턴 D' : 제2다마신패턴
본 발명은 반도체 소자의 배선 및 그의 형성방법에 관한 것으로, 보다 자세하게는, 다층 금속배선 형성시 금속배선 간의 접촉으로 인한 고저항 화합물의 생성을 방지하여 수율 감소 및 원가절감 효과를 얻을 수 있는 반도체 소자의 배선 및 그의 형성방법에 관한 것이다.
일반적으로, 반도체 소자에는 소자와 소자 간, 또는, 배선과 배선 간을 전기적으로 연결하기 위해 금속배선이 형성되며, 상기 금속배선의 형성 공정으로서 다마신 공정이 제안된 바 있다. 상기 다마신 공정은 절연막을 식각하여 트렌치를 형성한 다음, 상기 트렌치를 텅스텐, 알루미늄, 구리 등의 도전성 물질로 매립하여 금속배선을 형성하는 기술이며, 싱글-다마신(Single-Damascene) 공정과 듀얼-다마신(Dual-Damascene) 공정으로 나눌 수 있다.
상기 다마신 공정의 적용하는 경우에는 다층 금속배선에서 상층 금속배선, 그리고, 상기 상층 금속배선과 하층 금속배선을 콘택시키기 위한 콘택콘택홀을 동시에 형성할 수 있을 뿐 아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.
한편, 60nm급 이상의 반도체 소자의 경우에는 상기 도전성 물질로서 텅스텐을 주로 사용해왔다. 그러나, 반도체 소자의 고집적화 추세에 따라 미세해진 52nm급 이하의 소자의 제조시, RC 딜레이(RC Delay) 현상이 심화되어 기존의 텅스텐으로는 원하는 성능을 얻을 수 없으므로 상기 텅스텐보다 비저항 측면에서 우수한 알루미늄을 도전성 물질로 적용하게 되었다.
이하에서는, 종래 기술에 따른 반도체 소자의 금속배선 형성방법을 간략하게 설명하도록 한다.
먼저, 소정의 하부 구조물이 형성된 반도체 기판 상에 상기 하부 구조물을 덮도록 절연막을 증착한 후, 상기 절연막을 식각하여 콘택홀을 형성한다. 이어서, 상기 콘택홀을 포함한 기판 표면 상에 확산방지막을 형성한 다음, 상기 확산방지막이 형성된 기판 결과물 상에 상기 콘택홀을 매립하도록 금속막, 예컨데, 텅스텐막, 또는, 알루미늄막을 증착한다.
계속해서, 상기 금속막에 대해 상기 절연막이 노출될 때까지 CMP(Chemical Mechanical Polishing), 또는, 에치백(Etch Back) 공정을 수행하여 평탄화시켜 플러그를 형성한다.
다음으로, 상기 플러그 형성된 절연막 상에 제1층간절연막을 증착하고, 그리고 나서, 상기 제1층간절연막을 식각하여 상기 플러그를 노출시키는 금속배선용 트렌치를 형성한 후, 상기 금속배선용 트렌치가 형성된 기판 전면 상에 베리어막을 형성한다.
이어서, 상기 베리어막 상에 상기 금속배선용 트렌치를 완전 매립하도록 알루미늄막을 증착한 다음, 상기 알루미늄막에 대해 상기 제1층간절연막이 노출될 때까지 CMP, 또는, 에치백하여 다마신 공정을 적용한 하부 금속배선을 형성한다. 이때, 상기 플러그와 하부 금속배선은 듀얼 다마신 공정을 적용하여 형성해도 무방하다.
그런 다음, 상기 하부 금속배선을 포함한 기판 결과물 상에 제2층간절연막을 증착한 후, 상기 제2층간절연막을 식각하여 하부 금속배선을 노출시키는 홀을 형성한다. 계속해서, 상기 홀 내에 금속막을 매립하여 후속으로 형성될 상부 금속배선과 하부 금속배선을 연결하는 콘택플러그를 형성한다. 그리고 나서, 상기 콘택플러그가 형성된 기판 결과물 상에 상기 콘택플러그를 통해 하부 금속배선과 콘택되는 상부 금속배선을 형성한다.
그러나, 전술한 종래 기술의 경우, 트렌치 저면에 형성된 베리어막을 리스퍼터링(Resputtering)하여 트렌치 측벽의 두께를 확보하는 것이 일반적인데, 상기 리스퍼링 공정에 의해서 트렌치 저면의 베리어막의 두께가 감소하게 되며, 이와 같은 트렌치 저면의 베리어막의 두께 감소는 하부 금속배선과 상부 금속배선이 동일한 금속일 경우에는 문제가 발생하지 않으나, 하부 금속배선과 상부 금속배선이 서로 다른 이 종의 금속일 경우, 예컨대, 하부 금속배선이 알루미늄이고, 상부 금속배선이 구리일 경우, 상기 얇아진 베리어막으로는 그 역할을 제대로 수행하지 못하게 되어, 상기 구리와 알루미늄간이 서로 접촉하여 고저항 화합물을 생성하게 된다.
그 결과, 반도체 소자의 특성 열화를 초래하게 되고, 따라서, 수율 및 원가절감효과를 감소시키게 된다.
본 발명은, 하부 금속배선과 상부 금속배선간 고저항 화합물의 생성을 방지할 수 있는 반도체 소자의 배선 및 그의 형성방법을 제공한다.
또한, 본 발명은, 반도체 소자의 특성 열화에 따른 수율 및 원가절감효과 감소를 방지할 수 있는 반도체 소자의 배선 및 그의 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 배선은, 다마신(Damascene) 패턴을 갖는 절연막; 상기 다마신 패턴 내에 형성된 금속배선; 및 상기 금속배선의 표면에 형성되고, CoReP의 물질로 이루어진 베리어막;을 포함한다.
상기 금속배선은 상부에서 도전성 패턴과 콘택하도록 형성된다.
상기 도전성 패턴은 구리로 이루어진다.
상기 금속배선은 알루미늄막, 또는, 알루미늄 합금막으로 이루어진다.
상기 알루미늄 합금막은 구리, 또는, 실리콘이 함유된다.
상기 금속배선은 싱글(Single) 트렌치 구조로 다마신 되어 형성된다.
상기 금속배선은 듀얼(Dual) 트렌치 구조로 다마신 되어 형성된다.
상기 금속배선은 트렌치와 그 저면에 콘택홀이 결합된 공간에 형성된다.
상기 CoReP 및 CoWP막은 5∼400Å의 두께를 갖는다.
상기 Ru막은 5∼200Å의 두께를 갖는다.
또한, 본 발명에 따른 반도체 소자의 배선 형성방법은, 다마신된 하부 금속배선을 형성하는 제1단계; 상기 하부 금속배선의 프로파일을 따라 CoReP, CoWP 및 Ru 중 어느 하나의 물질로 베리어막을 형성하는 제2단계; 및 상기 베리어막 상부에 다마신된 상부 금속배선을 형성하는 제3단계;를 포함한다.
상기 제1단계 후, 그리고, 상기 제2단계 전, 상기 하부 금속배선에 대해 350∼560℃의 온도로 열처리하는 단계;를 더 포함한다.
상기 하부 금속배선은 알루미늄, 또는, 알루미늄 합금으로 형성한다.
상기 알루미늄 합금막은 구리, 또는, 실리콘이 함유된다.
상기 하부 금속배선은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 및 ALD(Atomic Layer Deposition) 중 적어도 하나 이상의 방식으로 형성한다.
상기 제1단계는, 절연막 상에 제1다마신 패턴을 형성하는 단계; 상기 제1다마신 패턴을 매립하도록 제1금속막을 형성하는 단계; 및 상기 제1금속막을 상기 절연막이 노출될 때까지 CMP(Chemical Mechanical Polishing)하는 단계;를 더 포함한다.
상기 CoReP, CoWP은 무전해도금방식으로 형성한다.
상기 CoReP, CoWP은 5∼400Å의 두께로 형성한다.
상기 Ru막은 5∼200Å의 두께로 형성한다.
상기 Ru막은 ALD, PEALD(Plasma-Enhanced CVD), Cyclic CVD 및 CVD 중 어느 하나의 방식으로 형성한다.
상기 ALD, 또는, PE-ALD 방식은, 상기 Ru막이 금속배선의 표면에만 선택적으로 형성되도록 절연막 상에서의 인큐베이션 싸이클(Incubation Cycle) 이내로 수행한다.
상기 인큐베이션 싸이클은 1∼400회인 것을 특징으로 한다.
상기 CVD, 또는, Cyclic-CVD 방식은, 상기 Ru막이 금속배선의 표면에만 선택적으로 형성되도록 절연막 상에서의 인큐베이션 타임(Incubation Time) 이내로 수행한다.
상기 인큐베이션 타임은 1∼180초인 것을 특징으로 한다.
상기 PE-ALD 방식은, 5∼2000W의 플라즈마 파워를 사용하여 수행한다.
상기 PE-ALD 방식은, NH3, N2O, O2, O3 및 H2 중 적어도 하나 이상의 가스를 사용하여 수행한다.
상기 상부 금속배선은 구리막으로 형성한다.
상기 제2단계 후, 그리고, 상기 제3단계 전, 상기 베리어막이 형성된 기판 결과물에 대해 O2 플라즈마 처리를 수행하는 단계;를 더 포함한다.
상기 O2 플라즈마 처리는 5∼2000W의 플라즈마 파워를 사용하여 수행한다.
상기 O2 플라즈마 처리는 1∼200초 동안 수행한다.
상기 제3단계는, 상기 베리어막을 포함한 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 제2다마신 패턴을 형성하는 단계; 상기 제2다마신 패턴을 매립하도록 제2금속막을 형성하는 단계; 및 상기 제2금속막을 상기 층간절연막이 노출될 때까지 CMP(Chemical Mechanical Polishing)하는 단계;를 더 포함한다.
상기 상부 및 하부 금속배선은 싱글(Single) 트렌치 구조로 다마신하여 형성한다.
상기 상부 및 하부 금속배선은 듀얼(Dual) 트렌치 구조로 다마신하여 형성한다.
상기 상부 금속배선은 트렌치와 그 저면에 콘택홀이 결합된 공간에 형성한다.
게다가, 본 발명에 따른 반도체 소자의 배선 형성방법은, 하부 구조물이 형성된 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 제1다마신 패턴을 형성하는 단계; 상기 제1다마신 패턴을 제1금속막으로 매립하여 하부 금속배선을 형성하는 단계; 상기 하부 금속배선의 표면에만 선택적으로 CoReP, CoWP 및 Ru 중 어느 하나의 물질로 베리어막을 형성하는 단계; 상기 베리어막을 포함한 절연막 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 제2다마신 패턴을 형성하는 단계; 및 상기 제2다마신 패턴을 매립하도록 제2금속막으로 매립하여 상부 금속배선을 형성하는 단계;를 포함한다.
상기 하부 금속배선을 형성하는 단계 후, 그리고, 상기 베리어막을 형성하는 단계 전, 상기 하부 금속배선이 형성된 기판에 대해 350∼560℃의 온도로 열처리하는 단계;를 더 포함한다.
상기 하부 금속배선은 알루미늄, 또는, 알루미늄 합금으로 형성한다.
상기 알루미늄 합금막은 구리, 또는, 실리콘이 함유된다.
상기 하부 금속배선은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 및 ALD(Atomic Layer Deposition) 중 어느 하나의 방식으로 형성한다.
상기 하부 금속배선을 형성하는 단계는, 상기 제1다마신 패턴이 형성된 기판 결과물 상에 상기 제1다마신 패턴을 매립하도록 제1금속막을 형성하는 단계; 및 상기 제1금속막을 상기 절연막이 노출될 때까지 CMP(Chemical Mechanical Polishing)하는 단계;를 더 포함한다.
상기 CoReP, CoWP은 무전해도금방식으로 형성한다.
상기 CoReP, CoWP은 5∼400Å의 두께로 형성한다.
상기 Ru막은 5∼200Å의 두께로 형성한다.
상기 Ru막은 ALD, PEALD(Plasma-Enhanced CVD), Cyclic CVD 및 CVD 중 적어도 하나 이상의 방식으로 형성한다.
상기 ALD, 또는, PE-ALD 방식은, 상기 Ru막이 금속배선의 표면에만 선택적으로 형성되도록 절연막 상에서의 인큐베이션 싸이클(Incubation Cycle) 이내로 수행한다.
상기 인큐베이션 싸이클은 1∼400회인 것을 특징으로 한다.
상기 CVD, 또는, Cyclic-CVD 방식은, 상기 Ru막이 금속배선의 표면에만 선택적으로 형성되도록 절연막 상에서의 인큐베이션 타임(Incubation Time) 이내로 수행한다.
상기 인큐베이션 타임은 1∼180초인 것을 특징으로 한다.
상기 PE-ALD 방식은, 5∼2000W의 플라즈마 파워를 사용하여 수행한다.
상기 PE-ALD 방식은, NH3, N2O, O2, O3 및 H2 중 적어도 하나 이상의 가스를 사용하여 수행한다.
상기 상부 금속배선은 구리막으로 형성한다.
상기 베리어막을 형성하는 단계 후, 그리고, 상기 층간절연막을 형성하는 단계 전, 상기 절연막을 포함한 기판 결과물에 대해 O2 플라즈마 처리를 수행하는 단계;를 더 포함한다.
상기 O2 플라즈마 처리는 5∼2000W의 플라즈마 파워를 사용하여 수행한다.
상기 O2 플라즈마 처리는 1∼200초 동안 수행한다.
상기 상부 금속배선을 형성하는 단계는, 상기 제2다마신 패턴이 형성된 기판 결과물 상에 상기 제2다마신 패턴을 매립하도록 제2금속막을 형성하는 단계; 및 상기 제2금속막을 상기 절연막이 노출될 때까지 CMP(Chemical Mechanical Polishing)하는 단계;를 더 포함한다.
상기 상부 및 하부 금속배선은 싱글(Single) 트렌치 구조로 다마신하여 형성한다.
상기 상부 및 하부 금속배선은 듀얼(Dual) 트렌치 구조로 다마신하여 형성한다.
상기 상부 금속배선은 트렌치와 그 저면에 콘택홀이 결합된 공간에 형성한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 다마신(Damascene) 공정을 통해 형성된 하부 금속배선 상에만 CoReP, CoWP 및 Ru막 중에 어느 하나로 이루어진 베리어막을 선택적으로 증착하고, 상기 베리어막 상에 홀을 구비된 층간절연막을 형성하여 상부 금속배선을 형성한다.
이렇게 하면, 상기와 같이 하부 금속배선 상에만 CoReP, CoWP 및 Ru막 중에 어느 하나로 이루어진 베리어막을 선택적으로 증착함으로써, 홀이 구비된 층간절연막 형성 후, 상기 홀에 의해 하부 금속배선이 직접 노출되는 것을 방지할 수 있다.
따라서, 상기 하부 금속배선이 직접 노출되는 것을 방지할 수 있어, 상기 홀 상에 상기 홀을 매립하도록 형성되는 상부 금속배선과 하부 금속배선간의 접촉으로 인한 고저항 화합물의 생성을 방지할 수 있으므로, 반도체 소자의 특성열화를 방지할 수 있다.
그 결과, 반도체 소자의 수율 및 원가절감효과를 향샹시킬 수 있다.
자세하게, 도 1은 본 발명의 실시예에 따른 반도체 소자의 금속배선을 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자의 금속배선은, 게이트 및 캐패시터와 같은 하부 구조물이 형성된 반도체 기판(100) 상에 절연막(110)이 형성된다. 이때, 상기 절연막(110) 내에는 금속배선을 다마신 공정으로 형성하기 위해 식각에 의한 홈이 형성되며, 상기 홈은 제1다마신 패턴(D)이라 정의한다.
그리고, 상기 절연막(110) 상에는 제1도전막(120a)으로 이루어진 하부 금속배선과 제2도전막(220b)으로 이루어진 상부 금속배선간의 직접적인 접촉으로 인한 반응을 방지하기 위한 베리어막(130)이 상기 하부 금속배선의 표면상에만 선택적으로 형성된다.
상기 제1도전막(120a)은 알루미늄막, 또는, 알루미늄 합금막으로 이루어지며, 상기 알루미늄 합금막은 구리, 또는, 실리콘이 함유된다. 상기 베리어막(130)은 CoReP, CoWP 및 Ru 중 어느 하나의 물질로 이루어지며, 상기 CoReP, CoWP 및 Ru는 각각 5∼400Å, 5∼400Å 및 5∼200Å의 두께를 갖도록 형성된다.
또한, 상기 베리어막(130) 상에는 층간절연막(140)이 형성된다. 이때, 상기 층간절연막(140) 내에는, 금속배선을 다마신 공정으로 형성하기 위해 식각에 의한 홈이 형성되며, 상기 홈은 제2다마신 패턴(D')이라 정의한다. 그리고, 상기 층간절연막(140) 상에 상기 제2다마신 패턴(D')을 제2도전막(220b)으로 매립되어 상부 금속배선이 형성된다. 상기 제2도전막(220b)은 구리막으로 이루어진다.
한편, 상기 제1 및 제2다마신 패턴(D, D')은 듀얼(Dual) 다마신 공정에 형성되는 경우, 트렌치 및 콘택홀로 형성되며, 싱글(Single) 다마신 공정에 형성되는 경우에는, 트렌치 또는 콘택홀로 형성된다.
여기서, 미설명된 도면 부호 112a 및 112b는 각각 제1 및 제2식각정지막을 나타낸다.
이 경우, 본 발명은 다마신(Damascene) 공정을 통해 형성되는 다층 금속배선 형성시, 상기와 같이 하부 금속배선 상에만 CoReP, CoWP 및 Ru막 중에 어느 하나로 이루어진 베리어막을 선택적으로 증착함으로써, 상부 금속배선을 형성하기 위한 홀 형성 후, 상기 하부 금속배선이 직접 노출되는 것을 방지할 수 있다.
따라서, 상기 하부 금속배선이 직접 노출되는 것을 방지할 수 있어, 상기 홀을 매립하도록 형성되는 상부 금속배선과 상기 하부 금속배선간의 접촉으로 인한 고저항 화합물의 생성을 방지할 수 있으므로, 반도체 소자의 특성열화를 방지할 수 있다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 게이트 및 캐패시터와 같은 소정의 하부 구조물이 형성된 반도체 기판(200) 상에 상기 하부 구조물들을 덮도록 산화막 재질의 절연막(210)을 형성한다.
도 2b를 참조하면, 상기 절연막(210) 상에 금속배선 형성 영역을 노출시키기 위한 마스크패턴(도시안됨)을 형성한 다음, 상기 마스크패턴을 식각마스크로 이용하여 상기 마스크패턴에 의해 노출된 절연막(210) 부분을 식각하여, 금속배선을 다마신 공정으로 형성하기 위해 홈을 형성하며, 이때, 상기 홈은 제1다마신 패턴(D)이라 정의한다. 그런다음, 상기 마스크패턴을 제거한다.
도 2c를 참조하면, 상기 제1다마신 패턴(D) 내에 제1다마신 패턴(D)의 프로파일을 따라 확산방지용 제1식각정지막(212a)을 형성한다. 이때, 상기 제1다마신 패턴(D)과 콘택되는 하부 구조물이 폴리실리콘막으로 이루어진 경우에는, 실리사이드를 형성하는 원소들, 예컨데, Ti, Co, Ni, Pt 등과 같은 원소들을 먼저 증착하여 금속실리사이드막을 형성한 다음에, 상기 금속실리사이드막 상에 베리어막(212a)을 형성함이 바람직하다.
이어서, 상기 제1식각정지막(212a)을 포함한 기판(200) 결과물 상에 상기 금속배선용 패턴(D)을 매립하도록 제1도전막(220a)을 형성한다.
상기 제1도전막(220a)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 및 ALD(Atomic Layer Deposition) 중 어느 하나의 방식을 통해 알루미늄막이나 알루미늄 합금막, 바람직하게는, 알루미늄막으로 형성하며, 상기 알루미늄 합금막으로 형성하는 경우에는 구리, 또는, 실리콘이 함유된 알루미늄막으로 형성한다.
계속해서, 상기 알루미늄막 내에 잔존하는 공공이 매립되도록 기판(200) 결과물을 350∼560℃ 정도의 온도로 열처리한 다음, 상기 알루미늄막을 상기 절연막(200)이 노출될 때까지 CMP(Chemical Mechanical Polishing)하여 하부 금속배선을 형성한다.
도 2d를 참조하면, 상기 하부 금속배선의 표면에만 선택적으로 베리어막(230)을 형성하며, 이때, 상기 베리어막(230)은 CoReP, CoWP 및 Ru막 중 어느 하나의 막으로 형성한다.
상기 CoReP 및 CoWP막은 무 전해 도금방식으로 각 5∼400Å 정도의 두께로 형성한다.
상기 Ru막은 ALD, PE-ALD(Plasma Enhanced-Atomic Layer Deposition), Cyclic-CVD 및 CVD 중 어느 하나의 방식으로 5∼200Å 정도의 두께로 형성하며, 상기 Ru막을 ALD, 또는, PE-ALD 방식으로 형성하는 경우에 상기 ALD, 또는, PE-ALD 방식은 상기 Ru막이 금속배선의 표면에만 선택적으로 형성되도록 절연막(210) 상에서의 인큐베이션 싸이클(Incubation Cycle) 이내, 바람직하게는, 400회 이내(1∼400회) 정도로 수행한다.
상기 Ru막을 CVD, 또는, Cyclic-CVD 방식으로 형성하는 경우에는 상기 CVD, 또는, Cyclic-CVD 방식은 상기 Ru막이 금속배선의 표면에만 선택적으로 형성되도록 절연막(210) 상에서의 인큐베이션 타임(Incubation Time) 이내, 바람직하게는, 3분 이내(1∼180초) 정도로 수행한다.
또한, 상기 Ru막을 PE-ALD 방식으로 형성하는 경우에는, 5∼2000W 정도의 플 라즈마 파워 및 NH3, N2O, O2, O3 및 H2 중 적어도 하나 이상의 가스를 사용하여 수행한다.
다음으로, 상기 절연막(210) 상에 미세하게 형성된 Ru 성분이 제거되도록 상기 Ru막과 같은 물질로 이루어진 베리어막(230) 이 형성된 기판(200) 결과물에 대해 O2 플라즈마 처리를 수행함이 바람직하다. 상기 O2 플라즈마 처리는 5∼2000W 정도의 플라즈마 파워를 사용하여 1∼200초 정도 동안 수행한다.
도 2e를 참조하면, 상기 Ru막과 같은 물질로 이루어진 베리어막(230)을 포함한 절연막(210) 상에 층간절연막(240)을 형성한다.
도 2f를 참조하면, 상기 층간절연막(240)을 식각하여 상기 베리어막(230)을 노출시키고, 금속배선을 다마신 공정으로 형성하기 위해 홈을 형성하며, 이때, 상기 홈은 제2다마신 패턴(D')이라 정의한다.
도 2g를 참조하면, 상기 제2다마신 패턴(D') 내에 제2다마신 패턴(D')의 프로파일을 따라 확산방지용 제2식각정지막(212b)을 형성하고, 이어서, 상기 제2식각정지막(212b)을 포함한 기판(200) 결과물 상에 상기 제2다마신 패턴(D')을 매립하도록 제2도전막(220b)을 형성한다음, 상기 제2도전막(220b)을 상기 층간절연막(240)이 노출될 때까지 CMP(Chemical Mechanical Polishing)하여 상부 금속배선을 형성하여 본 발명의 실시예에 따른 금속배선을 형성한다. 상기 상부 금속배선은 구리막으로 형성한다.
한편, 상기 제1 및 제2다마신 패턴(D, D')은 듀얼(Dual) 다마신 공정에 형성 되는 경우, 트렌치 및 콘택홀로 형성하며, 싱글(Single) 다마신 공정에 형성되는 경우에는, 트렌치 또는 콘택홀로 형성한다.
이와 같이 본 발명은, 상기와 같이 하부 금속배선 상에만 CoReP, CoWP 및 Ru막 중에 어느 하나로 이루어진 베리어막을 선택적으로 증착함으로써, 상부 금속배선을 형성하기 위한 홀이 구비된 층간절연막 형성 후, 상기 홀에 의해 하부 금속배선이 직접 노출되는 것을 방지할 수 있으므로, 상부 금속배선과의 직접적인 접촉으로 인한 고저항 화합물의 생성을 방지할 수 있어, 그래서, 반도체 소자의 특성열화를 방지할 수 있다.
따라서, 반도체 소자의 수율 및 원가절감효과를 향샹시킬 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이 본 발명은, 다마신 공정을 적용한 다층 금속배선 형성시, 상기와 같이 하부 금속배선 상에만 CoReP, CoWP 및 Ru막 중에 어느 하나로 이루어진 베리어막을 선택적으로 증착하여, 상기 하부 금속배선이 직접 노출되는 것을 방지할 수 있어, 상부 금속배선과의 접촉으로 인한 고저항 화합물의 생성을 방지할 수 있으므로, 반도체 소자의 특성열화를 방지할 수 있다.
따라서, 본 발명은, 반도체 소자의 수율 및 원가절감효과를 향샹시킬 수 있다.

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  44. 하부 구조물이 형성된 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 제1다마신 패턴을 형성하는 단계;
    상기 제1다마신 패턴을 제1금속막으로 매립하여 하부 금속배선을 형성하는 단계;
    상기 하부 금속배선의 표면에만 선택적으로 Ru의 물질로 베리어막을 형성하는 단계;
    상기 베리어막을 포함한 절연막 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 제2다마신 패턴을 형성하는 단계; 및
    상기 제2다마신 패턴을 매립하도록 제2금속막으로 매립하여 상부 금속배선을 형성하는 단계;
    를 포함하며,
    상기 Ru의 물질로 이루어진 베리어막은, 상기 Ru막이 상기 금속배선의 표면에만 선택적으로 형성되도록 절연막 상에서의 인큐베이션 싸이클(Incubation Cycle) 이내로 수행하는 ALD, 또는, PE-ALD 방식에 의해 형성되는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
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  46. 제 44 항에 있어서,
    상기 인큐베이션 싸이클은 1∼400회인 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  47. 하부 구조물이 형성된 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 제1다마신 패턴을 형성하는 단계;
    상기 제1다마신 패턴을 제1금속막으로 매립하여 하부 금속배선을 형성하는 단계;
    상기 하부 금속배선의 표면에만 선택적으로 Ru의 물질로 베리어막을 형성하는 단계;
    상기 베리어막을 포함한 절연막 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 제2다마신 패턴을 형성하는 단계; 및
    상기 제2다마신 패턴을 매립하도록 제2금속막으로 매립하여 상부 금속배선을 형성하는 단계;
    를 포함하며,
    상기 Ru의 물질로 이루어진 베리어막은, 상기 Ru막이 상기 금속배선의 표면에만 선택적으로 형성되도록 절연막 상에서의 인큐베이션 타임(Incubation Time) 이내로 수행하는 CVD, 또는, Cyclic-CVD 방식에 의해 형성되는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  48. 제 47 항에 있어서,
    상기 인큐베이션 타임은 1∼180초인 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  49. 제 44 항에 있어서,
    상기 PE-ALD 방식은, 5∼2000W의 플라즈마 파워를 사용하여 수행하는 것을 특징으로 반도체 소자의 배선 형성방법.
  50. 제 44 항에 있어서,
    상기 PE-ALD 방식은, NH3, N2O, O2, O3 및 H2 중 적어도 하나 이상의 가스를 사용하여 수행하는 것을 특징으로 반도체 소자의 금속배선 형성방법.
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