KR100562985B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 알루미늄이나 알루미늄 합금을 금속배선 재료로 하고, 저유전체 물질을 하드 마스크 패턴으로 한 반응성 이온 식각 공정을 통해 다수의 밀집된 금속배선을 형성하고, 금속배선의 측벽에 배리어 메탈층을 형성하고, 저유전체 하드 마스크 패턴이 존재하는 상태에서 저유전체 층간 절연층을 형성하므로, 배선 공정상 마진 확보와 함께 금속배선간을 절연시키는 층간 절연층의 임계치수 이득을 확보할 수 있어 인접된 금속배선간의 누화 현상 억제 및 캐패시턴스의 감소로 인한 RC 지연 시간을 줄일 수 있다.
알루미늄, 금속배선, 저유전체, 하드 마스크, 배리어 메탈
Description
도 1a 내지 1e는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11: 기판 12: 제 1 층간 절연층
13: 콘택 플러그 14: 제 1 배리어 메탈층
15: 배선용 물질층 16: 제 2 배리어 메탈층
17: 하드 마스크층 18: 포토레지스트 패턴
19: 제 3 배리어 메탈층 20: 제 2 층간 절연층
150: 금속배선 170: 하드 마스크 패턴
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 유전 상수 값이 낮은 절연물(low-k dielectric)을 사용하면서 반응성 이온 식각(RIE) 공정을 적용하여 금속배선간의 누화(cross talk) 현상 억제 및 캐패시턴스(capacitance)의 감소시켜 RC 지연 시간을 줄일 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체 소자의 초고집적, 고기능 및 축소화에 따라 금속배선 재료로 비저항이 낮아서 RC 지연 시간에 대해 유리하고, EM(electromigration) 및 SM(stressmigration)에 대한 저항성이 우수한 물질이 요구되고 있다. 이에 부합할 수 있는 가장 적합한 재료로 널리 사용되고 있는 알루미늄 대신에 구리가 최근에 관심의 대상이 되고 있다.
구리를 금속배선 재료로 이용하는 이유는, 알루미늄의 녹는점이 660 ℃인 반면에 구리의 녹는점은 1080 ℃로서 비교적 높을 뿐만 아니라, 비저항이 1.7 μΩ㎝로서 2.7 μΩ㎝인 알루미늄 보다 낮기 때문이다.
이와 같이 구리배선의 우수성으로 인하여 반도체 소자의 금속배선으로 적용하기 위한 노력이 계속되고 있다. 그러나 구리배선은 건식 식각이 어렵고, 대기 중에서 쉽게 부식되며, 구리 원자가 절연막으로 쉽게 확산되는 등의 문제를 지니고 있어서, 실용화에 상당한 어려움을 지니고 있다. 이를 개선하고 실용화하기 위하여 싱글 다마신 공정(Single damascene process) 또는 듀얼 다마신 공정(Dual Damascene process)을 적용하고 있다. 또한, 금속배선간의 캐패시턴스의 증가를 방 지하기 위하여 층간 절연층으로 유전 상수 값이 낮은 절연물(low-k dielectric)을 사용하고 있다.
다마신 공정으로 저유전체 층간 절연층에 구리배선을 형성함에도 불구하고, 플래쉬 메모리 소자가 120 nm 이하로 점점 축소(shrink)되어감에 따라 밀집된 구리배선간의 공간(space) 및 구리배선의 폭이 줄어들어 구리배선간의 누화 현상 및 캐패시턴스(capacitance)의 증가로 RC 지연 시간(RC delay time)이 크게 증가되는 문제가 발생되고 있다. 이러한 RC 지연 시간의 증가는 소자의 신뢰성을 저하시킬 뿐만 아니라 소자의 고집적화 실현도 어렵게 한다.
이러한 문제는 구리배선 공정상의 높은 난이도에 기인된다할 수 있는데, 일반적인 구리배선 공정을 통해 공정상의 문제점들을 설명하기로 한다. 여기서 설명되는 구리배선 공정은 구리배선이 플래쉬 메모리 소자의 비트 라인과 같이 밀집되며, 고집적 소자에 적용되는 경우이다. 밀집되지 않고 고집적 소자가 아닐 경우 상기한 문제는 발생되지 않는다.
구리배선은 저유전체 층간 절연층에 다마신 공정으로 트렌치(라인이 형성될 부분) 및 비아 콘택홀(하부 도전층과 전기적으로 연결될 부분)로 이루어진 다마신 패턴을 형성하고, 다마신 패턴 내부에 구리를 채워 넣고, 층간 절연층 표면 위의 구리층을 화학적 기계적 연마(CMP) 방법으로 연마하여 형성된다.
첫째, 구리배선 공정을 완료할 때까지 수차례의 포토레지스트 패턴 제거 공정, 수차례의 세정 공정 등을 거치게 되고, 이러한 공정 동안에 구리배선간을 절연시키는 층간 절연층은 식각 손실(etch loss)을 당하게 되어 구리배선 사이의 폭이 좁아지게 되며, 이로 인하여 구리배선간을 절연시키는 층간 절연층의 임계치수를 확보할 수 없어 인접된 구리배선간의 누화 현상 및 캐패시턴스로 인한 RC 지연 시간의 증가를 초래하게 된다.
둘째, 다마신 패턴의 크기가 작을 경우 기존의 물리기상증착법(PVD)이나 화학기상증착법(CVD)으로 공극의 형성 없이 구리를 균일하게 채우기 어렵다. 공극 없는 구리 증착을 위하여 현재 적당한 첨가제가 혼합된 도금액을 사용하는 전기도금법을 적용하고 있다. 전기도금법을 적용하기 위해서는 구리 시드층이 반드시 필요하기 때문에 구리 시드층 형성으로 실제 선폭보다 트렌치 및 비아 콘택홀은 더 좁아져 구리를 균일하게 채우는 것을 어렵게 하며, 현재 이와 같은 문제점을 해결하기 위하여 충진 능력이 뛰어난 도금액이 개발되고 있으며, 화학기상증착법을 이용한 구리 충진 방법이 연구중이다.
셋째, 구리는 절연막으로의 확산이 쉽게 이루어지는 물질이기 때문에 구리의 확산을 억제할 수 있는 확산 방지막을 구리배선 둘레에 형성하는 것이 필수적이다. 선폭이 줄어들면서 확산 방지막이 차지하는 부피 비를 일정하게 유지하고 배선의 비저항 증가를 억제하기 위해서는 확산 방지막의 두께 역시 더욱 얇아져야 하는데, 트렌치 및 비아 콘택홀의 굴곡진 표면을 따라 얇고 균일한 확산 방지막을 형성하기 어렵기 때문에 ALD(Atomic Layer Deposition) 등의 증착 방법이 연구중이다. 그런데 확산 방지막의 두께가 얇아지면 그 역할을 제대로 수행하기 어려운 문제가 있어 완벽하고 이상적인 확산 방지막으로서의 역할을 차세대 반도체 소자에서 기대하는 것은 무리이다.
넷째, 전기도금으로 구리층을 증착한 후 필수적으로 거치는 화학적 기계적 연마 공정에서도 공정상의 난제가 존재한다. 화학적 기계적 연마 공정에서는 기계적인 마찰과 화학적인 반응이 가해지는데, 이와 같은 열악한 조건에서도 견딜 수 있도록 층간 절연막은 우수한 기계적 특성을 지녀야 한다. 그런데 층간 절연막으로 사용되는 저유전체 물질은 일반적으로 취약한 기계적 성질을 가지고 있기 때문에 화학적 기계적 연마 공정에 많은 어려움이 따른다. 더욱이 구리와 층간 절연막의 다른 기계적 특성으로 화학적 기계적 연마 공정시 연마 비율이 다르게 되어 평탄화 작업이 어렵게 되는 문제가 있다. 따라서 저유전체 층간 절연막 자체의 기계적 물성 향상이 크게 요구되고 있다.
상기한 바와 같이, 구리배선은 알루미늄을 대체하여 차세대 고성능 반도체 소자에 사용될 수 있는 기본 물성을 가지고 있음은 분명하지만, 앞서 기술한 문제들로 인해 단순히 알루미늄을 구리로 대체하는 것만으로는 고신뢰성의 금속배선을 형성하기 어렵다.
따라서, 본 발명은 구리보다는 기본 물성이 부족한 알루미늄이나 알루미늄 합금을 금속배선 재료로 사용함에도 불구하고, 차세대 고성능 고집적 반도체 소자에서 금속배선간의 누화(cross talk) 현상을 억제시키면서 금속배선간의 캐패시턴스(capacitance)를 감소시켜 RC 지연 시간을 줄일 수 있고, 고신뢰성의 금속배선을 구현할 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법은 콘택 플러그들이 형성된 기판 상에 유전 상수 값이 낮은 절연물로 된 하드 마스크 패턴을 이용한 반응성 이온 식각 공정으로 밀집된 다수의 금속배선을 형성하는 단계; 금속배선들 측벽에 배리어 메탈층을 형성하는 단계; 및 배리어 메탈층이 형성된 전체 구조 상에 유전 상수 값이 낮은 절연물로 된 층간 절연층을 형성하는 단계를 포함한다.
상기에서, 하드 마스크 패턴 및 층간 절연층은 HOSP, HSQ, SiLKTM제품, Black Diamond, Nanoglass을 이용하여 형성한다. 금속배선은 제 1 배리어 메탈층, 배선용 물질층 및 제 2 배리어 메탈층이 적층된 구조로 형성되는데, 제 1 및 제 2 배리어 메탈층들은 Ti 또는 Ti/TiN으로 형성하며, 배선용 물질층은 알루미늄이나 알루미늄 합금으로 형성한다. 금속배선 측벽의 배리어 메탈층은 TDMAT를 전구체로 이용하여 500 ℃ 이하의 증착온도에서 화학기상증착법으로 100 내지 200 Å의 두께로 TiN을 증착한 후, 블랭킷 에치-백 공정을 실시하여 형성하며, TiN 증착시에 증착과 식각이 반복되는 RF 처리를 실시한다.
또한, 이러한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 금속배선 형성방법은 콘택 플러그들이 형성된 기판 상에 제 1 배리어 메탈층, 배선용 물질층 및 제 2 배리어 메탈층을 순차적으로 형성하는 단계; 제 2 배리 어 메탈층 상에 밀집된 다수의 하드 마스크 패턴을 형성하는 단계; 하드 마스크 패턴들을 이용한 반응성 이온 식각 공정으로 제 2 배리어 메탈층, 배선용 물질층 및 제 1 배리어 메탈층을 순차적으로 식각하여 밀집된 다수의 금속배선을 형성하는 단계; 금속배선들 측벽에 제 3 배리어 메탈층을 형성하는 단계; 및 제 3 배리어 메탈층이 형성된 전체 구조 상에 층간 절연층을 형성하는 단계를 포함한다.
상기에서, 제 1 및 제 2 배리어 메탈층들은 Ti 또는 Ti/TiN으로 형성하고, 배선용 물질층은 알루미늄이나 알루미늄 합금으로 형성한다. 하드 마스크 패턴 및 층간 절연층은 유전 상수 값이 낮은 절연물인 HOSP, HSQ, SiLKTM제품, Black Diamond, Nanoglass를 이용하여 형성한다. 제 3 배리어 메탈층은 TDMAT를 전구체로 이용하여 500 ℃ 이하의 증착온도에서 화학기상증착법으로 100 내지 200 Å의 두께로 TiN을 증착한 후, 블랭킷 에치-백 공정을 실시하여 금속배선 측벽에 형성하며, TiN 증착시에 증착과 식각이 반복되는 RF 처리를 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면 상에서 동일 부호는 동일 요소를 지칭한다.
도 1a 내지 1e는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 트랜지스터나 메모리 셀과 같은 반도체 소자의 구성 요소들이 형성된 기판(11) 상에 제 1 층간 절연막(12)을 형성한다. 제 1 층간 절연막(12)의 일부분을 식각하여 다수의 콘택홀을 형성한 후, 콘택 플러그 물질로 콘택홀들 내부를 채워 다수의 콘택 플러그(13)를 형성한다. 콘택 플러그들(13)이 형성된 제 1 층간 절연막(12) 상에 제 1 배리어 메탈층(barrier metal layer; 14), 배선용 물질층(15), 제 2 배리어 메탈층(16) 및 하드 마스크층(17)을 순차적으로 형성한다. 하드 마스크층(17) 상에 금속배선이 형성될 부분이 덮인(close) 포토레지스트 패턴들(18)을 형성한다.
상기에서, 120 nm 이하의 플래쉬 메모리 소자의 비트 라인 콘택홀과 같이 사이즈가 작은 콘택홀에는 알루미늄(Al) 보다는 비저항이 상대적으로 높지만 매립 특성이 우수한 텅스텐(W)을 콘택 플러그 물질로 하여 콘택 플러그들(13)을 형성하는 것이 바람직하다. 제 1 및 제 2 배리어 메탈층들(14 및 16)은 Ti 또는 Ti/TiN으로 형성한다. 배선용 물질층(15)은 반응성 이온 식각(RIE) 공정의 적용이 용이하면서 차세대 고성능 고집적 반도체 소자의 금속배선으로서의 기본 물성을 갖추고 있는 알루미늄이나 알루미늄 합금으로 형성한다. 하드 마스크층(17)은 금속배선의 선폭 및 금속배선간의 공간 거리가 0.27 ㎛ 이하에서는 반응성 이온 식각 공정의 난이도가 증가하여 포토레지스트 패턴(18) 만으로 양호한 패턴 형상(good pattern profile)의 금속배선을 얻을 수 없기 때문에 적용하는데, 금속배선간의 공간 거리가 좁아서 발생하는 캐패시턴스의 증가를 방지하기 위하여 유전 상수 값이 낮은 절연물(low-k dielectric) 예를 들어, HOSP, HSQ(Hydrogen SilsesQuioxane), SiLKTM제품, Black Diamond, Nanoglass 등의 절연물을 이용하여 500 내지 5,000 Å의 두께로 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(18)을 이용한 식각 공정으로 하드 마스크층(17)의 노출된 부분을 제거하여 금속배선이 형성될 부분에 밀집된 다수의 하드 마스크 패턴(170)을 형성하고, 포토레지스트 패턴(18)을 제거한다.
도 1c를 참조하면, 하드 마스크 패턴들(170)을 식각 마스크로한 반응성 이온 식각 공정으로 제 2 배리어 메탈층(16), 배선용 물질층(15) 및 제 1 배리어 메탈층(14)을 순차적으로 식각하고, 이로 인하여 하단부에는 제 1 배리어 메탈층(14)이 존재하고 상단부에는 제 2 배리어 메탈층(16)이 존재하는 밀집된 다수의 금속배선(150)이 형성된다. 금속배선들(150)은 120 nm 이하의 플래쉬 메모리 소자와 같이 고집적 소자에 적합함을 보이기 위해 선폭 및 공간 거리가 0.27 ㎛ 이 하로 형성할 수 있다. 반응성 이온 식각 공정시에 식각 마스크로 사용된 저유전 물질의 하드 마스크 패턴들(170)은 제거하지 않고 남겨둔다.
도 1d를 참조하면, 금속배선들(150)의 측벽에 제 3 배리어 메탈층(19)을 형성한다. 이에 따라 금속배선들(150) 각각은 제 1, 제 2 및 제 3 배리어 메탈층들(14, 16 및 19)에 의해 완전히 둘러싸이게 되어 외부로 부터 전면 차단된 상태가 된다. 이와 같이, 배리어 메탈층(14, 16 및 19)은 하드 마스크 패턴(170)으로 사용된 저유전 물질층 및 이후에 층간 절연층으로 사용될 저유전 물질층이 직접 금속배선들(150)과 접촉되는 것을 방지하는 역할을 하므로, 저유전 절연층과 금속배선(150)간의 반응성을 억제하면서, 금속배선(150)의 폭을 증대시키는 결과를 가져와 금속배선(150)의 전체 저항을 감소시키게 된다.
상기에서, 제 3 배리어 메탈층(19)은 금속배선들(150)을 포함한 결과물의 표면을 따라 TiN을 화학기상증착(CVD)법으로 100 내지 200 Å의 두께로 증착한 후, 이웃하는 금속배선(150)간이 전기적으로 분리되도록 블랭킷 에치-백(blanket etch-back) 공정을 실시하여 금속배선들(150) 각각의 측벽에 형성하는데, 120 nm 이하의 플래쉬 메모리 소자와 같이 고집적 소자에서 금속배선들(150)이 좁은 공간으로 밀집되어 있을 경우 제 3 배리어 메탈층(19)을 금속배선(150) 측벽에 양호하게 형성하기가 어려운데, 이를 해결하기 위하여 다음과 같이 공정을 실시한다. 먼저, 열 버짓(thermal budget)을 줄이기 위해 TDMAT(Tetrakis DiMethylAmino Titanium)를 전구체(precursor)로 이용하여 500 ℃ 이하의 증착온도에서 화학기상증착법으로 100 내지 200 Å의 두께로 TiN을 증착한다. 100 내지 200 Å의 두께 범위로 형성하 는 것은 이후에 형성될 저유전 층간 절연층과 금속배선(150)간의 상호 반응을 억제시키면서 금속배선(150)간의 공간에 매립되는 저유전 층간 절연층의 볼륨(volume)을 최대한 확보하기 위해서이다. 증착된 TiN은 전도성 물질로서 이웃하는 금속배선(150)과 전기적으로 연결된 상태이며, 금속배선(150) 각각을 전기적으로 격리시키는 후속 공정을 용이하게 하기 위해서는 금속배선(150) 사이의 공간 저면(space bottom) 부분에 증착되는 TiN의 두께가 얇을 수록 유리하다. 이에 따라 TiN의 증착 공정시 증착과 식각이 반복되는 RF 처리를 실시하여 금속배선(150) 공간 저면에 증착되는 TiN의 두께를 최소화하는 것이 바람직하다. 이후 금속배선(150) 각각을 전기적으로 격리시키기 위해 금속배선(150) 사이의 공간 저면(space bottom) 부분에 존재하는 TiN을 블랭킷 에치-백 공정으로 제거하고, 이로 인하여 TiN으로 된 제 3 배리어 메탈층(19)이 금속배선(150)의 측면에 남아 있게된다.
도 1e를 참조하면, 제 3 배리어 메탈층(19)이 형성된 전체 구조 상에 제 2 층간 절연층(20)을 형성한다. 제 2 층간 절연층(20)은 금속배선(150)간의 공간 거리가 좁아서 발생하는 캐패시턴스를 줄이기 위하여 유전 상수 값이 낮은 절연물(low-k dielectric) 예를 들어, HOSP, HSQ(Hydrogen SilsesQuioxane), SiLKTM제품, Black Diamond, Nanoglass 등의 절연물을 이용하여 금속배선(150) 간의 공간이 충분히 매립되도록 형성한다.
상술한 바와 같이, 본 발명은 유전 상수 값이 낮은 절연물로 하드 마스크층을 형성하고, 반응성 이온 식각 공정으로 알루미늄이나 알루미늄 합금을 패터닝하여 밀집된 다수의 금속배선을 형성하므로, 120 nm 이하의 플래쉬 메모리 소자와 같은 고집적 소자에서도 양호한 패턴 형상의 금속배선을 얻을 수 있고, 배선 공정상 마진 확보와 함께 금속배선간을 절연시키는 층간 절연층의 임계치수 이득을 확보할 수 있어 금속배선간의 누화 현상 억제 및 금속배선간의 캐패시턴스를 감소시켜 RC 지연 시간을 줄일 수 있다. 또한, 본 발명은 전도성 물질인 TiN으로 된 배리어 메탈층으로 금속배선을 완전히 밀봉시키므로 저유전 층간 절연층과 금속배선간의 반응성을 억제하여 층간 절연층의 저유전 특성을 유지할 수 있을 뿐만 아니라 금속배선의 폭을 증대시키는 결과를 가져와 금속배선의 전체 저항을 감소시킬 수 있다.
Claims (13)
- 콘택 플러그들이 형성된 기판 상에 유전 상수 값이 낮은 절연물로 형성된 하드 마스크 패턴을 이용한 반응성 이온 식각 공정으로 밀집된 다수의 금속배선을 형성하는 단계;상기 금속배선들 측벽에 배리어 메탈층을 형성하는 단계; 및상기 배리어 메탈층이 형성된 전체 구조 상에 유전 상수 값이 낮은 절연물을 이용한 층간 절연층을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 하드 마스크 패턴 및 상기 층간 절연층은 HOSP, HSQ, SiLKTM제품, Black Diamond, Nanoglass를 이용하여 형성하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 금속배선은 제 1 배리어 메탈층, 배선용 물질층 및 제 2 배리어 메탈층이 적층된 구조로 형성되는 반도체 소자의 금속배선 형성방법.
- 제 3 항에 있어서, 상기 제 1 및 제 2 배리어 메탈층들은 Ti 또는 Ti/TiN으로 형성하는 반도체 소자의 금속배선 형성방법.
- 제 3 항에 있어서, 상기 배선용 물질층은 알루미늄이나 알루미늄 합금으로 형성하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 배리어 메탈층은 TDMAT를 전구체로 이용하여 500 ℃ 이하의 증착온도에서 화학기상증착법으로 100 내지 200 Å의 두께로 TiN을 증착한 후, 블랭킷 에치-백 공정을 실시하여 상기 금속배선 측벽에 형성하는 반도체 소자의 금속배선 형성방법.
- 제 6 항에 있어서, 상기 TiN 증착시에 증착과 식각이 반복되는 RF 처리를 실시하는 반도체 소자의 금속배선 형성방법.
- 콘택 플러그들이 형성된 기판 상에 제 1 배리어 메탈층, 배선용 물질층 및 제 2 배리어 메탈층을 순차적으로 형성하는 단계;상기 제 2 배리어 메탈층 상에 밀집된 다수의 하드 마스크 패턴을 형성하는 단계;상기 하드 마스크 패턴들을 이용한 반응성 이온 식각 공정으로 상기 제 2 배리어 메탈층, 상기 배선용 물질층 및 상기 제 1 배리어 메탈층을 순차적으로 식각하여 밀집된 다수의 금속배선을 형성하는 단계;상기 금속배선들 측벽에 제 3 배리어 메탈층을 형성하는 단계; 및상기 제 3 배리어 메탈층이 형성된 전체 구조 상에 층간 절연층을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제 8 항에 있어서, 상기 제 1 및 제 2 배리어 메탈층들은 Ti 또는 Ti/TiN으로 형성하는 반도체 소자의 금속배선 형성방법.
- 제 8 항에 있어서, 상기 배선용 물질층은 알루미늄이나 알루미늄 합금으로 형성하는 반도체 소자의 금속배선 형성방법.
- 제 8 항에 있어서, 상기 하드 마스크 패턴 및 상기 층간 절연층은 유전 상수 값이 낮은 절연물인 HOSP, HSQ, SiLKTM제품, Black Diamond, Nanoglass를 이용하여 형성하는 반도체 소자의 금속배선 형성방법.
- 제 8 항에 있어서, 상기 제 3 배리어 메탈층은 TDMAT를 전구체로 이용하여 500 ℃ 이하의 증착온도에서 화학기상증착법으로 100 내지 200 Å의 두께로 TiN을 증착한 후, 블랭킷 에치-백 공정을 실시하여 상기 금속배선 측벽에 형성하는 반도체 소자의 금속배선 형성방법.
- 제 12 항에 있어서, 상기 TiN 증착시에 증착과 식각이 반복되는 RF 처리를 실시하는 반도체 소자의 금속배선 형성방법.
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