KR101022675B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 설계기술에 관한 것으로서, 반도체 소자의 전송라인 간에 발생하는 크로스토크를 제거하는 기술에 관한 것이다. 본 발명은 크로스토크로 인한 스큐를 감소시키는 반도체 소자를 제공하는 것을 그 목적으로 한다.
종래의 기술에서는 크로스토크로 인한 스큐를 제거하기 위해 지연고정루프(Delay Locked Loop, DLL) 등과 같은 복잡한 회로를 이용하는 것으로 요약된다. 본 발명에서는 각 전송라인에 실린 전송신호의 천이형태를 검출하고, 검출신호를 통해서 인접한 전송라인 간에 형성되는 신호전송모드를 판단해서 신호전송모드에 따라 전송신호의 지연을 조절하였다. 즉, 신호전송모드 별로 전송신호의 전송지연이 달라지므로 그에 따라 전송신호의 지연차이를 조절하고 스큐를 제거하였다
크로스토크, 커플링, 신호모드, ODD모드, EVEN모드, 신호무결성

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 반도체 소자의 전송라인 간에 발생하는 크로스토크를 제거하는 기술에 관한 것이다.
전송라인을 통해서 신호를 전송할 때, 신호에 영향을 주는 전자기필드에 대해 자세히 살펴보면 다음과 같다.
금속과 금속 사이에 유전체가 있을 경우에 금속과 금속 사이에는 캐패시턴스가 존재한다. 일반적으로 전송라인은 금속으로 이루어져 있고, 전송라인 사이에는 유전체가 위치하므로 전송라인과 전송라인 사이에 캐패시턴스가 존재한다고 할 수 있다. 공기도 비유전율(Dielectric Constant)이 '1'인 유전체이므로 공기를 사이에 두고 전송라인이 위치할 경우 그 사이에도 캐패시턴스가 존재한다고 할 수 있다. 전송라인에 고주파 대역의 교류신호가 흐를 때, 고주파 대역으로 갈수록 전송라인 사이의 캐패시턴스 즉, 상호 캐패시턴스(mutual capacitance)의 영향으로 인해 전기적 에너지 간섭이 일어나게 되고, 전송라인의 특성 임피던스 값 등에 영향을 주 게 된다. 또한, 전송라인에 교류신호가 흐르면서 전송라인에는 자기필드가 형성되고, 다른 전송라인의 자기필드에 영향을 주는 상호 인덕턴스(mutual inductance)가 나타나게 되는데, 이 상호 인덕턴스는 각 전송라인의 인덕턴스 값에 영향을 주게 되는 등의 자기적 에너지 간섭이 일어나게 되고, 전송라인의 특성 임피던스 값 등에 영향을 주게 된다.
즉, 독립된 공간 또는 전송라인 사이에 전기필드와 자기필드의 교류에너지가 상호 전달되는 현상을 커플링(Coupling)이라고 한다. 금속과 금속간의 거리가 가까워짐으로써 신호가 간섭받게 되는 이런 현상은 원하지 않는 기생효과(parasitic effect)이고 이러한 불필요한 커플링을 EMI(ElectroMagnetic Interference)적 관점에서는 크로스토크(crosstalk)라는 용어를 사용해서 표현하기도 한다. 본 발명에서는 커플링으로 인한 불필요한 상호간섭을 크로스토크(crosstalk)라고 정의하고 기술하기로 한다.
상기와 같이 인접한 전송라인 사이에 발생하는 전자기적인 간섭을 크로스토크라고 하며, 이러한 현상은 상호 인덕턴스(mutual inductance)와 상호 캐패시턴스(mutual capacitance)에 의해서 일어나게 되는데, 이러한 상호 인덕턴스(LM)와 상호 캐패시턴스(CM)는 전송라인의 전체 인덕턴스와 전체 캐패시턴스에 영향을 주는데, 결합 전송라인(coupled transmission line) 이론에서의 ODD모드와 EVEN모드 해석법에 있어서, 각 모드에서의 상호 인덕턴스와 상호 캐패시턴스의 영향을 알아본다.
도 1은 결합전송라인(coupled transmission line)의 등가회로 모델이며, 인덕턴스와 캐패시턴스의 등가회로(100), 인덕턴스 등가회로(110) 및 캐패시턴스 등가회로(120)로 나타낼 수 있다.
인접한 전송라인 사이에 형성되는 신호모드는 크게 ODD모드와 EVEN모드로 구분할 수 있다. 두 전송라인이 있을 때 ODD모드는 두 전송라인에 서로 180도 위상차이가 나는 동일한 크기의 신호를 인가할 때를 말한다. 먼저 인덕턴스에 대해 살펴보면 전압은 인덕티브 커플링(inductive coupling)에 의해 발생되고 인덕턴스 등가회로(110)에서 두 전송라인에 흐르는 전류 I1 과 I2 는 크기는 같고 방향은 반대이다. 자기 인덕턴스(self inductance)는 L11 = L22 = L0 이고, 상호 인덕턴스(mutual inductance)는 L12 = LM 이라고 한다면, 인덕턴스 등가회로(110)의 V1 과 V2 는 [수학식 1]과 [수학식 2]로 나타낼 수 있다.
Figure 112008040270577-pat00001
Figure 112008040270577-pat00002
ODD모드에서는 I1 = -I2, V1 = -V2 이므로 [수학식 3] , [수학식 4]로 나타낼 수 있다.
Figure 112008040270577-pat00003
Figure 112008040270577-pat00004
Figure 112008040270577-pat00005
[수학식 5]에서 보는 것과 같이 ODD모드에서 전체 인덕턴스 LODD 는 자기 인덕턴스(self inductance) L11 에서 상호 인덕턴스(mutual inductance) LM 만큼 작아진다는 것을 알 수 있다.
마찬가지로 캐패시턴스는 캐패시턴스 등가회로(120)에서 자기 캐패시턴스(self capacitance)는 C1G = C2G = C0 이고, 상호 캐패시턴스(mutual capacitance)는 C12 = CM 이라고 한다면, 캐패시턴스 등가회로(120)의 I1 과 I2 는 [수학식 6]과 [수학식 7]로 나타낼 수 있다.
Figure 112008040270577-pat00006
Figure 112008040270577-pat00007
ODD모드에서는 I1 = -I2, V1 = -V2 이므로 I1 과 I2 는 다시 [수학식 8]과 [수학식 9]로 나타낼 수 있다.
Figure 112008040270577-pat00008
Figure 112008040270577-pat00009
Figure 112008040270577-pat00010
Figure 112008040270577-pat00011
[수학식 10]에서 보는 것과 같이 ODD모드에서 전체 캐패시턴스(total capacitance) CODD 는 자체 캐패시턴스(self capacitance) C1G 보다 2CM 만큼 더 커지게 된다.
상기의 [수학식5]와 [수학식10]에서의 LODD와 CODD를 이용하여 ZODD 와 TDODD를 구하면 [수학식11]과 [수학식12]와 같다.
Figure 112008040270577-pat00012
Figure 112008040270577-pat00013
EVEN모드는 두 전송라인에 같은 위상을 가진 동일한 크기의 신호를 인가할 때를 말한다. 먼저 인덕턴스에 대해 살펴보면 전압은 인덕티브 커플링(inductive coupling)에 의해 발생되고 인덕턴스 등가회로(110)에서 두 전송라인에 흐르는 전류 I1 과 I2 는 크기도 같고 방향도 동일하다. L11 = L22 = L0, L12 = LM 이라면 인덕턴스 등가회로(110)의 V1 과 V2 는 [수학식 1]과 [수학식 2]로 나타낼 수 있고, EVEN모드에서는 I1 = I2 , V1 = V2 이므로, 다시 [수학식 13]와, [수학식 14]로 나타낼 수 있다.
Figure 112008040270577-pat00014
Figure 112008040270577-pat00015
Figure 112008040270577-pat00016
[수학식 15]에서 보는 바와 같이, EVEN모드에서 전체 인덕턴스(total inductance) LEVEN 은 자체 인덕턴스(self inductance) L11 에서 LM 만큼 증가한다. 마찬가지로 캐패시턴스는 캐패시턴스 등가회로(120)에서 [수학식 6]과 [수학식 7]로 나타낼 수 있고, EVEN모드에서는 I1 = I2, V1 = V2 이므로 I1 과 I2 는 다시 [수학식 16]과 [수학식 17]로 나타낼 수 있다.
Figure 112008040270577-pat00017
Figure 112008040270577-pat00018
Figure 112008040270577-pat00019
Figure 112008040270577-pat00020
따라서, [수학식 18]과 같이 EVEN모드에서 전체 캐패시턴스 CEVEN 은 자체 캐패시턴스 C1G 이다. 상기의 [수학식15]와 [수학식18]에서의 LEVEN 와 CEVEN 를 이용하여 ZEVEN 와 TDEVEN 를 구하면 [수학식 19]와 [수학식20]과 같다.
Figure 112008040270577-pat00021
Figure 112008040270577-pat00022
상기와 같이, 전송라인에서 인접한 전송라인의 커플링의 영향으로 인해서, 인접한 전송라인과 형성되는 신호모드(신호전송모드)에 따라 전송라인의 특성임피던스 등이 변하게 되며 신호의 전송속도 차이가 생기게 된다. 신호의 전송속도가 일정하지 않다는 것은 타이밍 마진(TIMING MARGIN)을 저해하는 요소로 작용한다.
도 2는 신호전송모드에 따른 크로스토크의 발생형태를 나타낸 도면이다.
도 2를 참조하면 인접한 전송라인 사이에 형성되는 신호모드는 크게 EVEN모드(310) 또는 ODD모드(320)로 구분할 수 있다. 두 전송라인이 있을 때, EVEN모드(310)는 두 전송라인에 같은 위상을 가진 동일한 크기의 신호가 인가될 때를 지칭한다. 또한, ODD모드(320)는 두 전송라인에 서로 180도 위상차이가 나는 동일한 크기의 신호가 인가될 때를 지칭한다. 추가적으로 두 전송라인 중 어느 한 라인의 신호만 변화할 때는 EVEN모드(310)와 ODD모드(320)의 중첩으로 생각할 수 있는데 이를 중첩모드(300)라고 지칭하기로 한다.
두 전송라인 간에 형성되는 신호모드가 전송라인의 전송신호에 어떤 영향을 주는지를 도 2를 참조하여 설명하면 다음과 같다.
우선, EVEN모드의 모델(311)을 참고하면 두 전송라인 간에 EVEN모드가 형성될 때는 신호의 전송시간이 가장 느리다는 것을 EVEN모드의 신호 전송형태(312)에서 확인할 수 있다. 또한, ODD모드의 모델(321)을 참고하면 두 전송라인 간에 ODD모드가 형성될 때는 신호의 전송시간이 가장 빠르다는 것을 ODD모드의 신호 전송형태(322)에서 확인할 수 있다. 마지막으로, 중첩모드의 모델(301)을 참고하면, EVEN모드와 ODD모드의 신호 전송형태(312, 322)를 중첩한 것으로 생각할 수 있고 중첩모드의 신호 전송형태(302)에서 확인할 수 있다.
상술한 바와 같이 인접한 전송라인 간에 형성되는 신호모드에 따라서 신호의 전송속도 차이, 즉 스큐(skew)가 발생하게 된다. 스큐를 보상하기 위한 방법은 여러 가지가 있는데 보통 지연고정루프(Delay Locked Loop, DLL) 등을 사용해서 보상하는 방법을 많이 사용하고 있다. 하지만, 이러한 종류의 장치는 크로스토크가 어떠한 형태로 발생했는가를 전혀 고려하지 않고 클럭과 같은 기준신호에 동기시키는 보상을 하게 되어 내부적으로 많은 컨트롤 신호등이 요구되므로 회로가 복잡하며, 넓은 면적을 차지하고 많은 전력을 소모한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 크로스토크로 인한 스큐를 감소시키는 반도체 소자를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 신호교환을 위한 다수의 전송라인; 각 전송라인에 실린 전송신호의 천이형태를 검출하기 위한 다수의 천이검출수단; 상기 다수의 천이검출수단의 출력신호에 응답하여 인접한 전송라인 간에 형성되는 신호전송모드를 판단하기 위한 신호모드 판단수단; 및 각 전송라인에 접속되어 상기 신호모드 판단수단의 출력신호에 따라 상기 전송신호의 전송지연을 조절하기 위한 다수의 지연수단을 구비하는 반도체 소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 신호교환을 위한 다수의 전송라인; 각 전송라인에 실린 전송신호의 천이여부 및 천이형태를 검출하기 위한 다수의 천이검출수단; 상기 다수의 천이검출수단의 출력신호에 응답하여 인접한 전송라인 간에 형성되는 신호전송모드를 판단하기 위한 신호모드 판단수단; 상기 신호모드 판단수단의 출력신호에 응답하여 인가되는 클럭신호를 지연시켜 출력하기 위한 다수의 클럭지연수단; 및 각 전송라인에 접속되며, 해당 클럭지연수단의 출력신호에 응답하여 상기 전송신호를 래칭하기 위한 다수의 래칭수단을 구비하는 반도체 소자가 제공된다.
종래의 기술에서는 크로스토크로 인한 스큐를 제거하기 위해 지연고정루프(Delay Locked Loop, DLL) 등과 같은 복잡한 회로를 이용하는 것으로 요약된다. 본 발명에서는 각 전송라인에 실린 전송신호의 천이형태를 검출하고, 검출신호를 통해서 인접한 전송라인 간에 형성되는 신호전송모드를 판단해서 신호전송모드에 따라 전송신호의 지연을 조절하였다. 즉, 신호전송모드 별로 전송신호의 전송지연이 달라지므로 그에 따라 전송신호의 지연차이를 조절하고 스큐를 제거하였다.
본 발명은 지연고정루프(Delay Locked Loop, DLL) 등과 같은 종래의 스큐보상회로와는 달리 스큐의 발생 원인을 직접 고려하기 때문에 크로스토크로 인한 스큐제거에 보다 특성화되고 적합한 기술이며, 회로의 면적과 전력소비 등의 면에서 유리하다. 또한, 스큐를 제거할 경우에 타이밍 마진의 증가로 인해 성능이 향상되며 전송라인을 좀 더 집적할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다. 일반적으로 회로의 디지털 논리신호는 하이레벨(HIGH, H) 또는 로우레벨(LOW, L)로 구분하며, 각각 '1' 과 '0' 으로 표현하기도 한다. 또한, 추가적으로 하이임피던스(HI-Z) 상태 등을 가질 수 있다고 정의하고 기술한다
도 3은 본 발명의 실시예에 따른 구성도이다.
도 3을 참조하면 반도체 소자는 신호교환을 위한 제1, 제2 전송라인(4A,4B), 제1, 제2 전송라인(4A,4B)에 실린 전송신호(S1,S2)의 천이형태를 검출하기 위한 제1, 제2 신호천이 검출부(400,410), 제1, 제2 신호천이 검출부(400,410)의 출력신호(S1t, S2t)에 응답하여 서로 이웃하고 있는 제1 전송라인과 제2 전송라인 간에 형성되는 신호전송모드를 판단하기 위한 신호모드 판단부(420), 각 전송라인에 접속되어 신호모드 판단부(420)의 출력신호(D1,D2)에 따라 전송신호(S1,S2)의 전송지연을 조절하기 위한 제1, 제2 지연부(430, 440)를 구비한다.
상기와 같이 구성되는 반도체 소자의 동작은 다음과 같이 이루어진다.
제1, 제2 신호천이 검출부(400,410)는 연결된 각 전송라인에 실린 전송신호(S1,S2)의 시간에 따른 천이여부와 천이형태 등을 검출하여 출력(S1t, S2t)한다. 신호모드 판단부(420)는 제1, 제2 신호천이 검출부(400,410)의 출력신호를 인가받아서 제1 전송라인(4A)과 제2 전송라인(4B) 간에 형성되는 신호전송모드가 EVEN모드, ODD모드, 중첩모드 중에서 어느 신호모드로 형성되는지를 판단한다. 제1, 제2 지연부(430,440)는 신호모드 판단부(420)의 출력신호(D1, D2)에 따라서, 접속되어 있는 각 전송라인의 전송신호(S1, S2)를 지연시키게 된다. 즉, 두 전송라인(4A,4B) 간에 형성되는 신호전송모드에 따라 전송신호(S1, S2)의 지연정도를 조절하여 신호모드별로 발생하는 스큐를 보상한다.
도 3A는 본 발명의 다른 실시예에 따른 구성도이다.
도 3A를 참조하면 반도체 소자는 신호교환을 위한 제1, 제2 전송라인(4A,4B), 제1, 제2 전송라인(4A,4B)에에 실린 전송신호(S1,S2) 천이형태를 검출하기 위한 제1, 제2 신호천이 검출부(400,410), 제1, 제2 신호천이 검출부(400,410)의 출력신호(S1t, S2t)에 응답하여 서로 이웃하고 있는 제1 전송라인과 제2 전송라인 간에 형성되는 신호전송모드를 판단하기 위한 신호모드 판단부(420), 신호모드 판단부(420)의 출력신호(D1,D2)에 응답하여 인가되는 클럭신호(CLK)를 지연시켜 출력하기 위한 제1, 제2 클럭지연부(450A,460A), 각 전송라인에 접속되며, 해당 클럭지연부의 출력신호에 응답하여 전송신호를 래칭하기 위한 제1, 제2 래치(430A,440A)를 구비한다.
상기와 같이 구성되는 반도체 소자의 동작은 다음과 같이 이루어진다.
제1, 제2 신호천이 검출부(400,410)는 연결된 각 전송라인에 실린 전송신호(S1,S2)의 시간에 따른 천이여부와 천이형태 등을 검출하여 출력(S1t, S2t)한다. 신호모드 판단부(420)는 제1, 제2 신호천이 검출부(400,410)의 출력신호를 인가받아서 제1 전송라인(4A)과 제2 전송라인(4B) 간에 형성되는 신호전송모드가 EVEN모드, ODD모드, 중첩모드 중에서 어느 신호모드로 형성되는지를 판단한다. 제1, 제2 클럭지연부(450A,460A)는 신호모드 판단부(420)의 출력신호(D1,D2)에 응답하여 인가되는 클럭신호(CLK)를 일정시간 지연시켜 출력(CLK_D)하고, 각 전송라인에 접속된 제1, 제2 래치(430A,440A)는 해당 클럭지연부의 출력신호에 응답하여 전송신호를 래칭한다. 즉, 각 전송라인의 전송신호를 래칭하는 시점을 제어하는 클럭신호(CLK)의 인가시점을 조절함으로서 신호모드별로 발생하는 스큐를 보상한다. 여기 에서 클럭신호(CLK)는 단일클럭을 사용하였으나, 필요에 따라 다수의 클럭신호를 이용할 수도 있을 것이다.
도 4는 본 발명의 또 다른 실시예에 따른 구성도이다.
도 4를 참조하면, 반도체 소자는 신호교환을 위한 다수의 전송라인(5A,5B,5C,5D), 각 전송라인에 실린 전송신호(S1,S2,S3,S4)의 천이형태를 검출하기 위한 다수의 신호천이 검출부(500~503), 다수의 신호천이 검출부(500~503)의 출력신호(S1t, S2t, S3t, S4t)에 응답하여 서로 이웃하는 전송라인 간에 형성되는 신호전송모드를 판단하기 위한 다수의 신호모드 판단부(510~513), 각 전송라인에 접속되며 인접한 신호모드 판단부의 출력신호(D1,D2,D3,D4)에 따라 전송신호(S1,S2,S3,S4)의 전송지연을 조절하기 위한 다수의 지연부(520~523)를 구비한다.
상기와 같이 구성되는 반도체 소자의 동작은 도 3의 실시예와 기본적으로 동일하다. 다만, 다수의 전송라인을 구비한 반도체 소자에서 서로 이웃하는 전송라인에 본 발명을 적용한 예이며 동작은 다음과 같이 이루어진다.
다수의 신호천이 검출부(500~503)는 연결된 각 전송라인에 실린 전송신호(S1,S2,S3,S4)의 시간에 따른 천이여부와 천이형태 등을 검출하여 출력(S1t, S2t, S3t, S4t)한다. 다수의 신호모드 판단부(510~513)는 다수의 신호천이 검출부(500~503)의 출력신호(S1t, S2t, S3t, S4t)에 응답하여 서로 이웃한 전송라인 간에 형성되는 신호전송모드를 판단한다. 다수의 지연부(520~523)는 각 신호모드 판단부의 출력신호(D1,D2,D3,D4)에 따라 전송신호(S1,S2,S3,S4)의 전송지연을 조절한다. 즉, 다수의 전송라인(5A,5B,5C,5D) 중에서 서로 이웃하는 전송라인의 신호전송 모드에 따라 전송신호(S1,S2,S3,S4)의 지연정도를 조절하여 신호모드별로 발생하는 스큐를 보상한다.
도 5는 본 발명의 또 다른 실시예에 따른 구성도이다.
도 5를 참조하면, 반도체 소자는 신호교환을 위한 다수의 전송라인(6A,6B,6C,6D), 각 전송라인에 실린 전송신호(S1,S2,S3,S4)의 천이형태를 검출하기 위한 다수의 신호천이 검출부(600~603), 다수의 신호천이 검출부(600~603)의 출력신호(S1t, S2t, S3t, S4t)에 응답하여 인접한 전송라인 간에 형성되는 신호전송모드를 판단하기 위한 신호모드 판단부(610), 각 전송라인에 접속되며 신호모드 판단부(610)의 출력신호(D1,D2,D3,D4)에 따라 전송신호(S1,S2,S3,S4)의 전송지연을 조절하기 위한 다수의 지연부(620~623)를 구비한다.
상기와 같이 구성되는 반도체 소자의 동작은 다음과 같이 이루어진다.
다수의 신호천이 검출부(600~603)는 연결된 각 전송라인에 실린 전송신호(S1,S2,S3,S4)의 시간에 따른 천이여부와 천이형태 등을 검출하여 출력(S1t, S2t, S3t, S4t)한다. 신호모드 판단부(610)는 다수의 신호천이 검출부(600~603)의 출력신호(S1t, S2t, S3t, S4t)에 응답하여 서로 이웃한 전송라인 간에 형성되는 신호전송모드를 종합적으로 판단한다. 다수의 지연부(620~623)는 신호모드 판단부의 출력신호(D1,D2,D3,D4)에 따라 전송신호(S1,S2,S3,S4)의 전송지연을 조절한다. 즉, 다수의 전송라인(5A,5B,5C,5D) 중에서 인접하는 전송라인의 신호전송모드를 종합적으로 고려하여 전송신호(S1,S2,S3,S4)의 지연정도를 조절하고 발생하는 스큐를 보상한다. 상기의 실시예는 도 3의 실시예에서 단지 이웃하는 전송라인 사이에 형성 되는 신호전송모드만을 고려하는 것과는 달리 인접한 전송라인 간에 형성되는 신호모드를 종합적으로 판단하여 전송신호의 전송지연을 조절한다.
도 3 내지 도 5의 실시예에서 반도체 소자는 지연부 또는 래치 보다 각 전송라인에 먼저 접속되어 전송신호를 일정시간 지연시키기 위한 다수의 보조지연부를 포함하여 구성될 수도 있다. 즉, 신호천이 검출부와 신호모드 판단부에서 동작지연시간이 클 경우에는 지연제어신호 또는 지연된 클럭신호가 원하는 시점에 제때 도착하지 못할 수도 있기 때문에 미리 전송신호를 어느 정도 지연시켜 줄 수도 있다.
도 6은 신호천이 검출부의 실시예에 따른 회로도이다.
도 6을 참조하면 신호천이 검출부는 전송라인에 실린 제1 전송신호(S1)를 지연시키기 위한 지연부(700)와, 지연부의 출력신호(S1t -1)와 전송라인에 실린 제2 전송신호(S1t)를 비교하기 위한 신호 비교부(710)를 구비한다. 신호비교부(710)는 배타적 논리합 게이트(XOR)를 통해 두 신호를 비교한다.
상기와 같이 구성되는 신호천이 검출부의 동작은 다음과 같이 이루어진다.
지연부(700)는 전송라인의 제1 전송신호(S1)를 인가받아서 1UI(Unit Interval) 이내로 지연을 시킨 후에 지연신호(S1t-1)을 출력하고, 신호 비교부(710)는 지연신호(S1t -1)와 전송라인에 실린 제2 전송신호(S1t)를 배타적 논리합을 통해 비교한다. 신호 비교부(710)의 출력신호(S1C)를 통해서 전송라인에서 전송되는 신호의 천이여부를 확인 할 수 있다. 즉, 지연신호(S1t -1)와 제2 전송신호(S1t)를 비교하 여 전송신호(S1)가 천이 했으면 제1 논리신호인 '1' 이 출력되며, 천이하지 않았을 경우에는 제2 논리신호인 '0' 이 출력된다.
또한, 비교부(710)의 출력신호(S1C)와 제2 전송신호(S1t)를 통해서 전송신호(S1)의 천이형태도 확인 할 수 있다. 비교부(710)의 출력신호(S1C)가 '1' 이고 제2 전송신호(S1t)가 '1' 이면 전송신호(S1)가 '0'에서 '1'로 천이한 것이고, 비교부 출력신호(S1C)가 '1' 이고 제2 전송신호(S1t)가 '0' 이면 전송신호(S1)가 '1'에서 '0'으로 천이한 것이다. 이와 같이 비교부의 출력신호와(S1C)과 제2 전송신호(S1t)를 통해서 전송신호(S1)의 천이여부와 천이형태를 검출할 수 있다. 즉, 전송라인에 실린 전송신호를 일정시간 지연시킨 신호와 현재 전송라인에 실린 신호를 비교해서 신호의 천이형태를 판단한다.
상기 실시예와는 달리 전송신호가 프리엠블(Preamble)되어 있다면, 즉 디지털 논리로 로우레벨이나 하이레벨로 미리 세팅되고 난 후에, 회로의 동작이 시작될 경우는 단순히 신호의 레벨을 감지하는 것만으로도 전송신호의 천이여부와 천이형태를 검출할 수 있다. 즉, 프리엠블이 로우레벨로 정의된 시스템에서 현재 전송신호 되는 신호가 하이레벨이라는 것은 그 순간 전송신호가 로우레벨에서 하이레벨로 천이되었다는 것이다.
도 7은 신호모드 판단부의 실시예에 따른 도면이다. 도 7은 제1 전송라인과 제2 전송라인에 실린 전송신호(S1, S2)의 천이여부와 천이형태를 신호천이 검출 부(910) 검출할 때, 신호모드 판단부(920)의 회로와 그에 대한 결과를 표 1(930)에 도시하였다.
도 7을 참조하면, 신호모드 판단부(920)는 신호천이 검출부(910)의 제1 출력신호(S1c), 제2 출력신호(S2c), 제3 출력신호(S1t), 제4 출력신호(S2t)를 인가받아 제1 전송라인과 제2 전송라인 간에 형성되는 신호모드를 판단한다. 즉, 신호모드 판단부(920)는 제1 출력신호(S1c)와 제2 출력신호(S2c)를 입력으로 하는 제1 논리곱 게이트(AND1), 제3 출력신호(S1t)와 제4 출력신호(S2t)를 입력으로 하는 배타적 논리합 게이트(XOR), 배타적 논리합 게이트(XOR)의 출력신호와 제1 출력신호(S1c)를 입력으로 하는 제2 논리곱 게이트(AND2), 제2 논리곱 게이트(AND2)의 출력신호와 제2 출력신호(S2c)를 입력으로 하는 논리합 게이트(OR)를 구비한다. 제1 논리곱 게이트(AND1)에서 출력되는 제1 모드신호(Q1)와 논리합 게이트(OR)에서 출력되는 제2 모드신호(Q2)를 통해서 두 전송라인 간에 형성되는 신호모드를 판단할 수 있으며 그에 대한 결과는 표 1(930)에 도시되어 있다.
도 8은 본 발명의 지연부의 실시예에 따른 회로도이다.
도 8을 참조하면, 지연부는 신호모드 판단부의 출력신호(CONTROL)를 인가받는 제어신호 생성기(1001)와, 전송신호(DATA)가 실린 전송라인에 접속되며 제어신호 생성기(1001)의 출력신호에 응답하는 제1, 제2 MOS 캐패시터(1002)를 구비한다. 상기의 지연부는 단지 ODD모드의 신호를 지연시키기 위한 회로를 구성할 때 사용될 수 있으며 신호모드 판단부의 출력신호(CONTROL)가 ODD모드를 나타낼 때, 제어신호 생성기(1001)에서 MOS 캐패시터(1002)를 활성화 하는 신호를 출력하여 전송신 호(DATA)를 지연시킨다.
도 9는 본 발명의 지연부의 실시예에 따른 다른 회로도이다.
도 9를 참조하면, 지연부는 신호모드 판단부의 제1 출력신호(Q1)와 제2 출력신호(Q2)를 인가받는 제어신호 생성기(1011)와, 전송신호(DATA)가 실린 전송라인에 접속되며 제어신호 생성기(1011)의 출력신호에 응답하는 제1 내지 제4 MOS 캐패시터(1012)를 구비한다.
상기의 지연부는 각 신호모드에 따라 지연정도를 조절하는 회로를 구성할 때 사용될 수 있으며 신호모드 판단부의 제1 출력신호(Q1)와 제2 출력신호(Q2)에 따른 동작을 살펴보면 다음과 같다.
우선, (Q1,Q2)=(0,0) 인 경우와 (Q1,Q2)=(1,0) 인 경우에는 MOS 캐패시터를 활성화 하지 않으며, (Q1,Q2)=(0,1)인 경우에는 한 쌍의 MOS 캐패시터가 활성화 되고, (Q1,Q2)=(1,1)인 경우에는 두 쌍의 MOS 캐패시터가 활성화 된다. 따라서, 각 신호모드에 따라 전송신호(DATA)의 전송지연을 조절할 수 있다.
이상, 본 발명의 실시예에 대한 구체적인 설명을 하였다. 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 구성에서는 신호모드 판단수단이 고려하는 전송라인의 수는 변경 될 수 있다. 단지 이웃하는 전송라인을 고려할 수도 있으며, 필요에 따라 인접한 전송라인 간에 발생하는 크로스토크의 영향의 강약을 고려하여 임의의 범위를 정해서 본 발명을 적용할 수도 있을 것이다. 또한, 본 발명의 실시예에서 지연부는 MOS 캐패시터를 구비하여 일반적인 RC지연을 이용하였는데 신호를 지연시키는 방법은 여러 가지가 있고 면적이나 전력 소모 여건에 따라 적당한 방법을 선택할 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 결합전송라인(coupled transmission line)의 등가회로 모델이다.
도 2는 신호전송모드에 따른 크로스토크의 발생형태를 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 구성도이다.
도 3A는 본 발명의 다른 실시예에 따른 구성도이다.
도 4는 본 발명의 또 다른 실시예에 따른 구성도이다.
도 5는 본 발명의 또 다른 실시예에 따른 구성도이다.
도 6은 신호천이 검출부의 실시예에 따른 회로도이다.
도 7은 신호모드 판단부의 실시예에 따른 도면이다.
도 8은 본 발명의 지연부의 실시예에 따른 회로도이다.
도 9는 본 발명의 지연부의 다른 실시예에 따른 회로도이다.
*도면의 주요 부분에 대한 부호의 설명
700 : 지연부
710 : 신호 비교부
1001, 1011 : 제어신호 생성부

Claims (9)

  1. 신호교환을 위한 다수의 전송라인;
    각 전송라인에 실린 전송신호의 천이여부 및 천이형태를 검출하기 위한 다수의 천이검출수단;
    상기 다수의 천이검출수단의 출력신호에 응답하여 인접한 전송라인 간에 형성되는 신호전송모드를 판단하기 위한 신호모드 판단수단; 및
    각 전송라인에 접속되어 상기 신호모드 판단수단의 출력신호에 따라 상기 전송신호의 전송지연을 조절하기 위한 다수의 지연수단
    을 구비하는 반도체 소자.
  2. 제1항에 있어서,
    각 전송라인에 접속 - 지연수단 보다 먼저 접속됨- 되어 상기 전송신호를 지연시키기 위한 다수의 보조지연수단을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 신호교환을 위한 다수의 전송라인;
    각 전송라인에 실린 전송신호의 천이여부 및 천이형태를 검출하기 위한 다수 의 천이검출수단;
    상기 다수의 천이검출수단의 출력신호에 응답하여 인접한 전송라인 간에 형성되는 신호전송모드를 판단하기 위한 신호모드 판단수단;
    상기 신호모드 판단수단의 출력신호에 응답하여 인가되는 클럭신호를 지연시켜 출력하기 위한 다수의 클럭지연수단; 및
    각 전송라인에 접속되며, 해당 클럭지연수단의 출력신호에 응답하여 상기 전송신호를 래칭하기 위한 다수의 래칭수단
    을 구비하는 반도체 소자.
  4. 제3항에 있어서,
    각 전송라인에 접속 - 래칭수단 보다 먼저 접속됨- 되어 상기 전송신호를 지연시키기 위한 다수의 보조지연수단을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제1항 또는 제3항에 있어서,
    상기 다수의 천이검출수단은 각각,
    전송라인에 실린 제1 전송신호를 지연시키기 위한 지연부와,
    상기 지연부의 출력신호와 상기 전송라인에 실린 제2 전송신호를 비교하기 위한 신호 비교부를 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제2 전송신호는 상기 제1 전송신호보다 느리게 상기 전송라인에 실리는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 신호 비교부는,
    상기 지연부의 출력신호와 상기 제2 전송신호를 입력으로 하는 배타적 논리합수단을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제6항에 있어서,
    상기 신호모드 판단수단은,
    상기 다수의 전송라인 중에서 제1 전송라인과 접속된 제1 천이검출수단의 신호 비교부에서 출력되는 제1 출력신호와 제2 전송라인과 접속된 제2 천이검출수단의 신호 비교부에서 출력되는 제2 출력신호를 입력으로 하는 제1 논리곱수단;
    상기 제1 천이검출수단의 제2 전송신호에 대응하는 제3 출력신호와 상기 제2 천이검출수단의 제2 전송신호에 대응하는 제4 출력신호를 입력으로 하는 배타적 논리합수단;
    상기 제1 출력신호와 상기 배타적 논리합수단의 출력신호를 입력으로 하는 제2 논리곱수단; 및
    상기 제2 출력신호와 상기 제2 논리곱수단의 출력신호를 입력으로 하는 논리합수단을 포함하며,
    상기 제1 논리곱수단은 제1 모드신호를 출력하고, 상기 논리합수단은 제2 모드신호를 출력하는 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서,
    상기 다수의 지연수단은 각각,
    상기 신호모드 판단수단의 출력신호에 응답하여 지연제어신호를 생성하는 제어신호 생성부와,
    각 전송라인에 접속되어 상기 지연제어신호의 제어를 받는 다수의 MOS 캐패시터를 포함하는 것을 특징으로 하는 반도체 소자.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109644019B (zh) * 2016-08-29 2021-07-13 英国电讯有限公司 通过金属线对传输数据的方法和装置
EP3301898A1 (en) 2016-09-29 2018-04-04 British Telecommunications public limited company Method and apparatus for transmitting data from a transmitter device to one or more receiver devices
TWI664807B (zh) 2018-11-20 2019-07-01 智原科技股份有限公司 放大器
CN111491451B (zh) * 2020-04-22 2021-12-07 无锡市同步电子科技有限公司 一种用于过孔差分信号串扰分析的建模方法
US20220255587A1 (en) * 2021-02-05 2022-08-11 The Regents Of The University Of California Termination circuit for low power backscatter communication

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000046659A (ko) * 1998-12-31 2000-07-25 구본준 데이터 전송 장치 및 그 방법
KR20040014237A (ko) * 2002-08-08 2004-02-14 후지쯔 가부시끼가이샤 반도체 기억 장치 및 반도체 기억 장치의 시험 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4894626A (en) * 1988-09-30 1990-01-16 Advanced Micro Devices, Inc. Variable length shift register
KR960002463B1 (ko) * 1993-12-11 1996-02-17 한국전기통신공사 고속데이타 전송에서의 디지틀 데이타 리타이밍 장치
TW311299B (en) * 1996-10-30 1997-07-21 Tanarack Microelectronics Inc Silicon substrate filter buffer device and operation method thereof
US5949269A (en) * 1997-01-13 1999-09-07 Intel Corporation Method and apparatus to reduce signal delay mismatch in a high speed interface
JP2000029925A (ja) 1998-07-15 2000-01-28 Fujitsu Ltd クロストークノイズ計算方法及び記憶媒体
US6496889B1 (en) * 1999-09-17 2002-12-17 Rambus Inc. Chip-to-chip communication system using an ac-coupled bus and devices employed in same
KR100331554B1 (ko) 1999-09-27 2002-04-06 윤종용 인접된 커패시터 사이의 크로스토크가 억제된 반도체 소자의 커패시터 어레이 및 그 제조방법
TW439363B (en) * 2000-01-26 2001-06-07 Via Tech Inc Delay device using a phase lock circuit for calibrating and its calibrating method
JP2002007322A (ja) * 2000-06-27 2002-01-11 Hitachi Ltd 位相調整制御方法及び情報処理装置
EP1386308B1 (en) * 2001-04-09 2006-04-12 Koninklijke Philips Electronics N.V. Adpcm speech coding system with specific step-size adaptation
US6614278B2 (en) * 2001-05-29 2003-09-02 Samsung Electronics Co., Ltd. Pulsed signal transition delay adjusting circuit
US6998892B1 (en) * 2002-02-13 2006-02-14 Rambus Inc. Method and apparatus for accommodating delay variations among multiple signals
US7020792B2 (en) * 2002-04-30 2006-03-28 Intel Corporation Method and apparatus for time domain equalization
JP4181847B2 (ja) * 2002-10-25 2008-11-19 エルピーダメモリ株式会社 タイミング調整回路、半導体装置及びタイミング調整方法
KR100506063B1 (ko) * 2002-12-21 2005-08-05 주식회사 하이닉스반도체 셋업/홀드 타임 제어 장치
US6861886B1 (en) * 2003-05-21 2005-03-01 National Semiconductor Corporation Clock deskew protocol using a delay-locked loop
KR100562985B1 (ko) 2003-12-30 2006-03-23 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
US7830166B2 (en) * 2005-06-29 2010-11-09 Intel Corporation Pulse shift modulation for reducing cross-talk of single ended I/O interconnects
TWI269044B (en) * 2005-09-15 2006-12-21 Silicon Integrated Sys Corp A system and a method for determining processing speed of an integrated circuit
TWI301696B (en) * 2005-12-15 2008-10-01 Via Tech Inc Transmission circuit and related method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000046659A (ko) * 1998-12-31 2000-07-25 구본준 데이터 전송 장치 및 그 방법
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