KR101657339B1

KR101657339B1 - Dll 동작 모드 제어회로 및 그 방법

Info

Publication number: KR101657339B1
Application number: KR1020130058004A
Authority: KR
Inventors: 김정현; 정규영; 강정수
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2013-05-22
Filing date: 2013-05-22
Publication date: 2016-09-19
Also published as: US8890593B1; TW201503599A; US20140347106A1; CN104184462A; TWI606696B; CN104184462B; KR20140137518A

Abstract

본 발명은 DLL 동작 모드 제어회로 및 그 방법에 관한 것이다. 본 발명은 DDI의 출력 값인 CLKP/N 주파수 및 CLKP/N 공통단자 전압 상태 중 하나를 검출하여 DLL 블록을 스탠바이 모드로 전환 시키고 있다. 따라서 DLL 블록의 정상 모드 구간 중 일부 구간에 존재하던 불가능한 주파수영역을 스탠바이 모드로 포함시킬 수 있어, DLL 회로를 더 안정적으로 동작시키는 이점이 있다.

Description

DLL 동작 모드 제어회로 및 그 방법{DLL Operation mode controller circuit and method for controlling thereof}

본 발명은 DLL 동작 모드 제어에 관한 것으로, 더욱 상세하게는 DDI(Display Driver IC)의 클럭 주파수 또는 동작상태에 따라 DLL 회로 블록의 스탠바이 모드(standby mode) 또는 정상 모드(normal operation mode)를 결정하도록 하는 DLL 동작 모드 제어회로 및 그 방법에 관한 것이다.

반도체 집적회로는 동작 속도를 더 향상시키기 위해 점점 더 높은 주파수의 클럭(clock)을 활용하는 추세에 있으며, 이에 따라 DLL 회로(Delay Locked Loop circuit)의 구동으로 인한 소모 전류는 더 증가하고 있다. 따라서 이와 병행하여 상기 DLL 회로에 의해 발생하는 전류 소모를 줄이기 위한 연구 개발도 활발하게 진행되고 있다.

이는 근래 디스플레이 구동을 위한 DDI(Display Driver IC)가 디스플레이 제품의 소형화 때문에 저전력 소비를 요구하는 것과 관련이 있다. 즉 DDI은 휴대전화나 PMP와 같은 모바일 제품에도 적용이 되는데, 저전력 소비 요구는 이러한 모바일 제품의 사용시간을 증가시키는 것과 밀접하기 때문이다. 물론 LCD, PDP, TV 및 노트북과 같은 패널용 DDI의 경우에도 소모 전력을 절감하기 위한 노력은 계속되고 있다.

DDI의 전력 소모를 감소하기 위한 방법으로는 DLL 회로의 구동상태를 제어하는 방안이 고려되고 있다. 즉 DDI의 구동 상태에 따라 DLL 회로를 정상모드(normal mode) 또는 스탠바이 모드(standby mode)를 가지도록 하여, DLL 회로 구동에 의해 발생하는 전류 소모를 줄이는 것이다.

DDI와 함께 사용되는 DLL 회로 블록의 구동상태를 제어하는 방안은 종래에도 개시되고 있다. 이는 도 1 및 도 2를 참조한다.

그 중 하나의 예로서, 도 1과 같이 외부 신호를 이용하는 경우이다.

도 1에 도시된 제어회로(10)은 외부에서 스탠바이 인에이블 신호(standby enable signal)를 인가시켜 DLL 회로 블록(20)을 스탠바이 모드로 전환시키는 구성이다.

이를 위해 인에이블 신호 인가핀(12)이 활성화되면 상기 DLL 회로 블록(20)에 스탠바이 인에이블(stb_en) 신호를 인가하는 제어부(14)가 포함되고 있다.

참고로 스탠바이 인에이블 신호 인가핀(12)은 버튼이나 스위치 등이 될 수 있다. 그리고 DLL 회로 블록(20)에는 CLKP 및 CLKN 신호를 인가받는 비교부, 위상 검출부, 차지 펌프 및 전압제어 지연부 등의 구성이 포함되고 있다.

이처럼 도 1의 구성은 사용자(user)가 스탠바이 인에이블 신호 인가핀(12)을 활성화하기 때문에 자신의 의도대로 DLL 회로 블록(20)의 구동 모드를 변환시킬 수 있다.

하지만, 스탠바이 인에이블 신호 인가핀(12)을 이용하는 구성은 그 스탠바이 인에이블 신호 인가핀(12) 및 이와 관련된 회로의 구성이 필요하기 때문에 비용이 추가되는 문제가 있다.

더욱이 사용자 자신이 직접 스탠바이 인에이블 신호 인가핀(12)을 활성화하기 때문에 정상 모드에서 스탠바이 모드로의 전환 타이밍이 정확해야 한다. 만약 스탠바이 모드로 전환할 시점보다 스탠바이 인에이블 신호가 늦게 인가될 경우 전류 소모가 불필요하게 발생하는 단점이 있다. 또한 정상 모드로 구동 중에 강제로 스탠바이 인에이블 신호가 인가될 수도 있다. 이 경우에는 DLL 회로 블록(20)이 정상적으로 동작하지 않게 된다.

다른 예로 DDI의 출력 값인 CLKP/N의 동작상태를 검출하여 DLL 회로 블록의 구동상태를 제어하는 방법이 있다. 이는 도 2를 참조한다.

도 2를 보면 DLL 회로 블록(40)에는 DDI의 출력 값인 CLKP/N의 신호가 입력되고 있다.

그리고 DLL 회로 블록(40)의 입력단, 즉 상기 CLKP/N 신호가 인가되는 공통단자(n)에 레벨 검출유닛(50)이 연결된다.

레벨 검출유닛(50)은 하나의 비교기(52)를 포함한다.

비교기(52)는 비반전 단자(+)에 풀-업 저항(R3) 및 내부전압(VDDI) 단자가 연결되어 공통단자 전압(Vcom)이 인가되고, 반전 단자(-)에는 기준 전압(Vref)이 인가되는 구성이다.

그리고 비교기(52)는 상기 공통단자 전압(Vcom)이 상기 기준전압(Vref) 이상일 경우에만 스탠바이 인에이블 신호(stb_en)를 출력하게 된다. 즉 상기 CLKP/N 신호가 하이 임피던스 상태가 되면 상기 비반전 단자(+)는 내부전압(VDDI)으로 풀-업 상태가 되기 때문에 공통단자 전압(Vcom)이 상기 기준전압(Vref)보다 높은 상태가 되기 때문이다.

이와 같이, 도 2는 외부 신호를 사용하지 않고 CLKP/N 신호가 하이 임피던스 상태임을 검출하여 DLL 회로 블록(40)을 자동으로 스탠바이 모드로 전환하고 있다.

그러나, 도 2에 도시된 회로 구성은 다음과 같은 문제가 있다.

이는 도 3a 및 도 3b를 참조하여 설명한다. 도 3a은 도 2의 회로에서 스탠바이 모드 구간과 정상 모드 구간을 표시하는 도면이고, 도 3b는 도 2의 회로에서 스탠바이 모드 및 정상동작 모드의 동작 영역을 표시하고 있는 도면이다.

도 3a를 보면, DDI의 출력인 CLKP/N이 하이 임피던스 상태를 벗어난 시점(a)부터 상기 CLKP/N이 다시 하이 임피던스 상태가 되기 시점(b)까지가 정상 모드 구간(c)이고, 이외 구간(d)(e)은 스탠바이 모드 구간이다. 즉 상기 정상 모드 구간(c)은 공통단자 전압(Vcom)이 상기 기준전압(Vref)보다 작아서 DLL 회로 블록이 정상동작 범위 내에 존재하는 경우가 해당된다.

하지만, 스탠바이 모드에서 정상 모드로 전환할 경우(d 에서 c), 반대로 정상 모드에서 스탠바이 모드로 전환할 경우(c 에서 e), DDI TX CLK의 PLL(DLL) 회로가 정상적인 주파수에 도달하기 위해서는 소정의 시간이 소요된다.

이는 다시 말해, 모드 전환 시간만큼 DLL 회로 블록(40)이 정상적으로 동작할 수 없는 구간이 존재하고 있음을 나타낸다. 즉 CLKP/N의 클럭 주파수가 DLL 회로 블록의 정상 동작 주파수보다 작을 경우에도 DLL 회로 블록(40)을 스탠바이 모드로 전환을 해야한다.

하지만 상기 도 2의 구성에서는 공통단자 전압(Vcom)이 상기 기준전압(Vref)보다 높아지는 경우로 한정하기 때문에, 실질적으로 정상 모드 구간에서 DLL 회로 블록(40)의 동작이 정상적으로 수행되지 못하는 낮은 주파수 영역이 있는 것이다.

이처럼 DLL 회로 블록의 동작이 불가능한 주파수 영역(f')(f")을 도 3b에 도시하였다. 그 결과 도 3b를 보면 비록 정상 모드 구간(c)에 포함되지만 그 정상모드 구간 중 DLL 회로 블록(40)이 오동작 발생할 수 있는 구간(g')(g")이 존재하게 된다.

즉, 도 2에서는 DLL 회로 블록(40)이 정상 모드 구간(c)을 가지더라도 DLL 회로 블록(40)이 정상적으로 동작할 수 없는 불가능한 주파수 영역(f')(f")으로 인하여 DLL 회로 블록이 정상 동작하지 않는 구간(g')(g")이 존재하고 있다.

이와 아울러 도 2는 DLL 회로 블록(40)이 일정 구간에서는 스탠바이 모드로 동작되어야 하지만 상기의 불가능한 주파수 영역 때문에 스탠바이 모드로의 전환이 어려운 문제도 있었다.

따라서 종래 회로 구성에서는 DLL 회로 블록이 안정적으로 동작할 수 없는 문제가 잇다.

한국공개특허공보 10-2011-0035746

따라서 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, DLL 회로 블록이 정상 모드(normal operation mode)로 동작할 경우 DLL 회로 블록의 오동작 발생 구간을 제거하기 위한 것이다.

본 발명의 다른 목적은 DDI의 출력 값에 따라 DLL 회로 블록을 빠르게 스탠바이 모드로 전환시키기 위한 것이다.

상기한 목적을 달성하기 위한 본 발명의 목적은, DDI(Display Driver IC)의 클럭 주파수와 기준 주파수를 비교하는 제1 비교유닛; DDI의 공통단자 전압과 기준 전압을 비교하는 제2 비교유닛; 및 상기 제1 비교유닛 및 제2 비교유닛 중 어느 하나로부터 스탠바이 모드 전환 신호가 인가되면 DLL 회로를 스탠바이 모드가 되게 스탠바이 인에이블 신호(stb_en)를 출력하는 논리 게이트를 포함하는 DLL 동작 모드 제어회로를 제공한다.

상기 제1 비교유닛은, 상기 DDI의 클럭 주파수 CLKP 및 CLKN 신호를 인가받는 제1 비교기; 상기 제1 비교기의 출력 주파수를 필터링하는 로우 패스 필터; 및 상기 출력 주파수와 상기 로우 패스 필터를 통과한 출력 주파수를 인가받고 상기 출력주파수의 상승 에지 개수를 비교하여 상기 스탠바이 모드 전환 신호를 발생하는 제어기를 포함한다.

상기 스탠바이 모드 전환 신호는, 상기 출력 주파수의 상승 에지의 개수가 동일한 경우에 발생한다.

상기 로우 패스 필터는 상기 DLL 회로가 정상적으로 동작 가능한 최소 주파수와 크거나 같게 설계된다.

상기 제1 비교유닛은, 상기 DDI의 클럭 주파수가 상기 DLL 회로의 정상 동작 주파수보다 작으면 상기 스탠바이 모드 전환 신호를 발생한다.

상기 논리 게이트는, 오아 게이트(OR Gate)이다.

상기 제2 비교유닛은, 풀-업 저항 및 내부전압(Vddi) 단자에 연결되며 상기 DDI의 공통 단자 전압(Vcom)을 인가받는 비반전 단자(+)와, 기 설정된 기준 전압(Vref)을 인가받는 반전 단자(-)를 갖는 제2 비교기를 포함하고, 상기 제2 비교기는 상기 공통단자 전압(Vcom)이 상기 기준전압(Vref)보다 클 경우에 상기 스탠바이 모드 전환 신호를 발생한다.

본 발명의 다른 특징에 따르면, DLL 동작 모드 제어회로가 DDI의 동작 상태 또는 클럭 주파수를 검출하는 단계; 상기 동작 상태가 정상 동작하지 않는 경우 또는 클럭 주파수가 기 설정된 DLL 정상동작 주파수보다 작을 경우 스탠바이 모드 전환신호를 발생하는 단계; 및 상기 스탠바이 모드 전환 신호에 따라 DLL 회로를 스탠바이 인에이블 하는 단계를 포함하는 DLL 동작 모드 제어방법을 제공한다.

그리고 상기 동작 상태에 따라 상기 스탠바이 모드 전환신호가 발생하는 것은 상기 DDI의 CLKP/N이 정상동작에서 하이 임피던스(Hi-z) 상태를 갖는 경우이다.

이와 같은 구성을 가지는 본 발명의 DLL 동작 모드 제어회로는 다음과 같은 효과를 제공한다.

즉, 추가적인 외부 신호(signal)을 사용하지 않고 DDI의 클럭 신호의 동작 상태와 주파수로서 DDI의 동작 모드를 검출하여 DLL 회로를 스탠바이 시키고 있다.

따라서 종래에 스탠바이 모드에서 정상 모드로의 전환 또는 정상 모드에서 스탠바이 모드로의 전환 시에, 정상 모드 구간에 존재하였던 DLL 동작 불능 구간을 스탠바이 모드에 포함시킬 수 있다. 이에 따라 종래에 정상 모드 구간에서 DLL 회로가 정상적으로 동작하지 못하는 오동작 발생빈도를 제거할 수 있기 때문에 DDI의 클럭 신호가 정상 동작하지 못하는 영역에서 DLL 회로를 안정적으로 동작시킬 수 있게 된다.

또한 DLL 동작 불능 구간이 스탠바이 모드에 포함되기 때문에, DLL 동작으로 인한 전류 소모를 최소화할 수도 있다.

도 1은 외부에서 스탠바이 인에이블 신호(standby enable signal)를 인가시켜 DLL 회로 블록을 스탠바이 모드로 전환시키는 회로 구성도
도 2는 DDI의 출력값인 CLKP/N의 동작상태를 검출하여 DLL 회로 블록의 구동상태를 제어하는 회로 구성도
도 3a은 도 2의 회로에서 스탠바이 모드 구간과 정상 모드 구간을 표시하는 도면
도 3b는 도 2의 회로에서 스탠바이 모드 및 정상동작 모드의 동작 영역을 표시하고 있는 도면
도 4는 본 발명의 실시 예에 따른 DLL 동작 모드 제어회로를 보인 구성도
도 5는 본 발명의 실시 예에 따른 DLL 블록을 스탠바이 시키는 동작을 보인 흐름도
도 6a는 본 발명의 실시 예에 따라 스탠바이 모드 구간과 정상 모드 구간을 표시하고 있는 도면
도 6b는 본 발명의 실시 예에 따라 스탠바이 모드 및 정상 모드의 동작 영역을 함께 표시한 도면
도 7은 본 발명의 실시 예에 따라 주파수 검출 유닛이 정상 모드로 전환되는 경우의 시뮬레이션 결과
도 8은 본 발명의 실시 예에 따라 주파수 검출 유닛이 스탠바이 모드로 전환되는 경우의 시뮬레이션 결과
도 9는 본 발명의 실시 예에 따라 레벨 검출유닛이 정상 모드로 전환되는 경우의 시뮬레이션 결과
도 10은 본 발명의 실시 예에 따라 레벨 검출유닛이 스탠바이 모드로 전환되는 경우의 시뮬레이션 결과

본 발명의 실시 예를 설명함에 있어서 DLL 동작 모드 제어회로는 디스플레이 구동 칩(DDI, Display Driver IC)과 관련되며, DLL 회로 블록은 상기 DDI의 출력단에 연결 구성되는 것을 예를 든다. 물론 이는 일 실시 예에 불과할 뿐 DLL 회로 블록을 사용하는 모든 회로 구성에 적용할 수 있음은 당연할 것이다.

DDI는 디스플레이 패널(panel)의 구동에 필수적인 IC로서 화면에 문자나 영상 등이 표시되도록 구동신호 및 데이터를 디스플레이 패널에 전기적으로 제공하는 IC이다. 그리고 DDI는 소스 드라이버 IC(source driver IC) 게이트 드라이버 IC(gate driver IC), 그래픽 램(graphic RAM), 전원회로(power generation circuit) 등으로 구성된다.

따라서 DDI가 장착된 제품(ex, 스마트폰, TV 등)이 선택적으로 저전력 요구에 따라 스탠바이 상태가 되면, 상기 스탠바이 상태를 검출하여 DLL 회로 블록도 스탠바이 모드로 빠르게 전환하는 것이 요구된다. 아울러 DDI의 출력인 CLKP/N의 동작 상태 및 주파수를 검출하여 정상 모드로 구동중인 DLL 회로 블록을 빠르게 스탠바이 모드로 전환하는 것이 필요하다. 본 실시 예는 이와 같은 기술적 특징을 위한 것이다.

그리고 본 실시 예는 DDI의 출력인 CLKP/N의 출력과 같이 디퍼런트 입력 페어(differential input pair)를 갖는 고속 인터페이스에 적용할 수 있다. 예컨대 LVDS, SubLVDS, mLVDS, AiPi 등에 적용할 수 있다.

이하 본 발명에 의한 DLL 동작 모드 제어회로의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 4는 본 발명의 바람직한 실시 예에 따른 DLL 동작 모드 제어 회로의 구성도이다. 이하에서는 DLL 동작 모드 제어 회로를 '제어 회로'라고 약칭하기로 한다.

제어 회로(100)에는 DDI 블록(미도시)의 출력단에 연결되는 DLL 블록(110)이 구성된다.

DLL 블록(110)은 DDI의 출력 값인 CLKP 및 CLKN 신호를 인가받는 비교기(112)를 구비한다. 비교기(112)는 비반전 단자(+)를 통해 'CLKP' 신호를 입력받고, 반전 단자(-)를 통해 'CLKN' 신호를 입력받는다. 그리고 상기 비반전 단자(+)와 반전 단자(-) 사이에는 단자부하 저항인 R1, R2가 연결되어 있다.

비교기(112)의 출력단에는 비교기의 출력신호(clkout)와 후술하는 피드백된 내부 클럭 신호(fb_clk)를 입력받고 그 위상 차이를 비교하는 위상 검출기(PFD, Phase Frequency Detector)(114)가 연결된다. 위상 검출기(114)의 출력신호는 상승 에지 펄스신호 또는 하강 에지 펄스신호이다.

위상 검출기(114)의 출력신호를 전달받는 차지 펌프(CP, Charge Pump)(116)가 구비된다. 차지 펌프(116)는 위상검출기(114)의 출력신호를 전압신호로 변환하고 소정 시간만큼의 지연시간을 가변하기 위한 제어신호(vctrl)를 출력하는 역할을 한다.

차지 펌프(116)의 출력에는 전압제어 지연기(VCDL, Voltage Controlled Delay Line)(118)가 연결된다. 전압제어 지연기(118)는 상기 지연시간만큼 출력신호를 조정하여 내부 클럭 신호(fb_clk)를 출력하는 역할을 한다. 상기 내부 클럭 신호(fb_clk)는 위상 검출기(114)로 피드백된다.

이러한 구성을 가지는 DLL 블록은 DDI 및 DDI가 장착된 제품의 동작속도를 향상시킨다.

한편 DLL 블록(110)은 전술한 바와 같이 DDI 블록의 동작 모드에 따라 정상 모드 또는 스탠바이 모드로 동작한다. 따라서 DDI 블록의 동작 모드를 빠르게 검출한 후 DLL 블록(110)도 이와 대응되는 동작 모드로 전환하는 것이 요구된다.

이를 위해 본 실시 예에는 DDI 블록의 동작 모드 상태를 검출하는 비교블록이 제공된다. 도시된 바와 같이 비교블록은 주파수 비교유닛(120), 레벨 비교유닛(130), 그리고 하나의 논리 게이트(140)를 포함하여 구성된다.

주파수 비교유닛(120)은 DDI 출력측과 연결되어 CLKP/N 클럭 주파수를 검출하는 주파수 검출용 비교기(이하, '제1 비교기'라 함)(122)가 구비된다. 제1 비교기(122)의 출력신호는 하이 주파수 또는 로우 주파수가 된다.

제1 비교기(122)와 연결되는 제어기(124)가 구비된다. 제어기(124)는 제1 비교기(122)의 출력 주파수를 제1 전송경로를 통해 직접 전달받거나 제2 전송경로에 제공된 로우 패스 필터(LPF)(126)를 통해 필터링된 후의 출력 주파수를 전달받는다. 이때 로우 패스 필터(126)는 DLL 블록(110)이 동작 가능한 최소 주파수보다 크거나 같도록 설계된다. 즉 출력 주파수가 로우 패스 필터(126)를 통과한 경우에만 DLL 블록(110)을 스탠바이 시키기 위한 과정이 수행된다. 이에 제어기(124)는 DLL 블록(110)을 스탠바이 시키기 위한 제1 신호(stb_fd_out)를 발생한다. 상기 제1 신호는 상기 논리 게이트(140)의 제1 입력단자를 통해 전달된다.

이처럼 주파수 비교유닛(120)은 CLKP/N 주파수와 DLL 블록(110)을 정상적으로 동작시키는 주파수를 상호 비교하는 역할을 한다.

레벨 비교유닛(130)은 하나의 레벨 검출용 비교기(이하, '제2 비교기라 함)(132)를 포함한다.

제2 비교기(132)에는 비반전 단자(+)가 풀-업 저항(R3) 및 내부전압(VDDI) 단자가 연결된 상태에서 상기 단자 부하저항 R1 및 R2 사이에 접속되어 DDI의 공통 단자 전압(Vcom)을 인가받고, 반전 단자(-)가 기준 전압(Vref)을 인가받는다. 그리고 제2 비교기(132)는 상기 공통단자 전압(Vcom)이 상기 기준전압(Vref)보다 클 경우에만 DLL 블록(110)을 스탠바이 시키기 위한 제2 신호(stb_ld_out)를 발생한다. 상기 제2 신호는 상기 논리 게이트(140)의 제2 입력단자를 통해 전달된다.

즉 레벨 비교유닛(130)은 CLKP/N 클럭 신호가 하이 임피던스(Hi-z) 상태임을 검출하는 역할을 하는 것이다.

논리 게이트(140)는 주파수 비교유닛(120)의 제1 신호(stb_fd_out) 또는 레벨 비교유닛(130)의 제2 신호(stb_ld_out)를 제1 입력단자 및 제2 입력단자를 통해 인가받고, DLL 블럭(110)을 스탠바이 시키는 스탠바이 인에이블 신호(stb_en)를 발생한다. 상기 스탠바이 인에이블 신호(stb_en)는 하이 레벨 값을 가지며, 상기 제1 신호(stb_fd_out) 또는 제2 신호(stb_ld_out) 중 어느 하나의 신호가 인가되기만 하면 DLL 블록(110)에 전달된다. 실시 예에서 논리 게이트(140)는 오아 게이트(OR Gate)가 사용된다. 그러나 상기의 스탠바이 인에이블 신호(stb_en)를 발생할 수 있는 어떠한 구성이라도 상관없다.

이어서는 상기와 같이 구성된 DLL 동작 모드 제어 회로의 동작을 설명한다.

도 5는 본 발명의 실시 예에 따른 DLL 블록을 스탠바이 시키는 동작을 보인 흐름도이다.

DDI 및 DLL 블록(110)이 장착된 일련의 디바이스가 구동되기 시작한다(s100).

이때는 정상 모드로 동작한다. 즉 CLKP/N 주파수가 DLL 동작 주파수 범위 이내이고 아울러 CLKP/N 공통단자 전압(Vcom)이 기준전압(Vref)보다 작은 경우가 해당된다.

정상 모드에서 주파수 비교유닛(120) 및 레벨 비교유닛(130)은 지속적으로 DDI의 구동상태를 검출한다(s102). 검출 동작에 따라 상기와 같이 CLKP/N 주파수가 DLL 동작 주파수 범위 이내이고 CLKP/N의 공통단자 전압(Vcom)이 기준전압(Vref)보다 작은 경우가 계속 유지될 경우 이는 정상 모드 조건으로 인지한다(s104). 따라서 상기 제1 신호(stb_fd_out) 및 제2 신호(stb_ld_out)는 발생하지 않는다(s106).

하지만, 주파수 비교유닛(120)이 CLKP/N 주파수가 DLL 동작 주파수 범위를 벗어난 경우, 또는 레벨 비교유닛(130)이 CLKP/N의 공통단자 전압(Vcom)이 기준전압(Vref)보다 큰 상태의 경우를 비교 검출할 경우, 이는 스탠바이 모드 조건으로 인지한다. 이에 주파수 비교유닛(120)은 제1 신호(stb_fd_out)를 발생하거나 레벨 비교유닛(130)은 제2 신호(stb_ld_out)를 발생한다(s108).

상기 제1 신호(stb_fd_out) 또는 제2 신호(stb_ld_out) 중 적어도 하나는 오아 게이트(OR Gate)(140)에 전달된다(s110).

이에 오아 게이트(OR Gate)(140)는 상기 제1 신호(stb_fd_out)와 제2 신호(stb_ld_out) 중 어느 하나의 신호가 입력되기만 하면, 스탠바이 인에이블 신호(stb_en)를 발생시킨다(s112).

그러면 DLL 블럭(110)은 스탠바이 모드로 전환되어 동작한다(s114).

이후, 디바이스의 구동이 종료되지 않으면, 주파수 비교유닛(120)과 레벨 비교유닛(130)은 DDI의 구동상태를 검출하는 과정을 반복 수행한다.

이처럼 주파수 비교유닛(120) 및 레벨 비교유닛(130) 중 하나의 비교유닛이 DDI의 동작모드를 검출하여 DLL 블록(110)을 스탠바이 시키게 되면, 종래에 DLL 블록(110)의 정상 모드 구간 중 일부 구간에 존재하던 불가능한 주파수영역을 제거할 수 있게 된다. 이는 도 6을 참조하여 더 상세하게 설명한다.

도 6a는 본 실시 예에 따라 스탠바이 모드 구간과 정상 모드 구간을 표시하고 있는 도면이고, 도 6b는 본 실시 예에 따라 스탠바이 모드 및 정상 모드의 동작 영역을 함께 표시한 도면이다.

도 6a를 보면, 스탠바이 모드 구간(a)에서 CLKP/N가 하이 임피던스 상태를 벗어나거나 또는 DLL 블록(110)이 동작 가능한 최소 주파수 범위에 들어오면 그 시점부터 정상동작 모드 구간(b)이 된다.

마찬가지로 정상동작 모드 구간(b)에서 CLKP/N가 하이 임피던스 상태가 되거나 또는 DLL 블록이 동작 가능한 최소 주파수 범위를 벗어날 경우에는 다시 스탠바이 모드 구간(c)이 된다.

그런데 도 6b를 참조하면 DLL 블록(110)이 동작 불가능한 주파수 영역(d')(d")을 스탠바이 모드 구간(a)(c)으로 전환시킬 수 있음을 알 수 있다.

즉 종래 기술에서 설명했던 DLL 블록(110)이 동작하지 못한 주파수 영역이 스탠바이 모드 구간(a)(c)에 포함되는 것이다. 다시 말해 DLL 블록(110)이 정상적으로 동작하지 못하는 구간이 배제되고 그 구간이 스탠바이 모드 구간(a)(c)으로 전환됨으로써, DLL 블록(110)의 오동작을 방지할 수 있게 된다.

이는 정상 모드에서 스탠바이 모드로 전환되는 경우에도 동일하게 적용된다. 예컨대 스탠바이 모드에 DLL 블록이 동작하지 못한 주파수 영역이 존재하였지만, 도 6b를 보면 그 영역이 모두 스탠바이 모드 구간에 포함되고 있는 것이다.

이어서는 본 실시 예에 따른 시뮬레이션 결과를 살펴본다. 이는 DLL 블록을 스탠바이 시키는 주파수 비교유닛과 레벨 비교유닛의 구분하여 설명한다.

먼저 주파수 비교유닛(120)의 시뮬레이션 결과이다.

도 7은 본 발명의 실시 예에 따라 주파수 비교유닛이 정상 모드로 전환되는 경우의 시뮬레이션 결과이다.

정상 모드는 CLKP/N 주파수가 DLL 동작 주파수 범위 이내인 경우이다. 예컨대, CLKP/N 주파수가 DLL 블록(110)의 정상 동작 주파수인 4MHz 이내라고 가정한다.

즉 (a)와 같이 CLKP/N 주파수가 4MHz로 인가되면, 제1 비교기(122)는 (b)와 같이 제1 경로를 통해 출력되는 출력 주파수를 제어기(124)로 전달한다. 이때 제2 경로를 통해 제어기(124)로 전달되는 출력 주파수는 (c)와 같이 로우(low) 값을 갖는다. 이는 제1 비교기(122)의 출력 주파수가 제2 경로에 구비된 로우 패스 필터(126)를 통과하지 못하기 때문이다.

제어기(124)는 상기 제1 경로 및 제2 경로를 통해 전달되는 출력 주파수를 비교한다. 출력 주파수의 비교는 상기 제1 경로 및 제2 경로를 통해 전달되는 출력 주파수의 상승 에지(rising edge)나 하강 에지(falling edge)의 개수를 비교할 수 있다.

상기 비교 결과 그 개수가 다를 경우, 제어기(124)는 정상동작 모드로 전환하기 위한 제1 신호(stb_fd_out)를 오아 게이트(140)로 출력하고, 오아 게이트(140)는 (d)와 같은 로우 레벨 값의 스탠바이 인에이블 신호(stb_en)를 출력한다.

따라서 DLL 블록(110)은 스탠바이 모드에서 정상동작 모드로 전환된다.

도 8은 본 발명의 실시 예에 따라 주파수 비교유닛이 스탠바이 모드로 전환되는 경우의 시뮬레이션 결과이다.

스탠바이 모드는 CLKP/N 주파수가 DLL 블록(110)의 동작 주파수를 벗어난 경우이다. 예컨대 CLKP/N 주파수가 500kHz라고 가정한다.

(a)와 같이 500kHz의 CLKP/N 주파수가 제1 비교기(122)로 전달된다.

그러면, 제1 비교기(122)는 제1 경로를 통해 (b)의 출력 주파수를 전달받고, 아울러 제2 경로를 통해서는 (c)의 출력 주파수를 전달받는다. (c)의 출력 주파수는 로우 패스 필터(126)를 통과한 주파수이다. 그리고 상기 (b) 및 (c)의 출력 주파수는 제어기(124)로 전달된다.

제어기(124)는 제1 경로 및 제2 경로를 통해 전달된 출력 주파수를 비교한다. 출력 주파수의 비교는, 상기 제1 경로 및 제2 경로를 통해 전달되는 출력 주파수의 상승 에지(rising edge)나 하강 에지(falling edge)의 개수를 비교할 수 있다. 비교 결과 상승 에지 또는 하강 에지의 개수가 같을 경우, 제어기(124)는 스탠바이 모드로 전환하기 위한 신호를 오아 게이트(140)로 전달한다.

그러면 오아 게이트(140)는 하이 레벨 값의 스탠바이 인에이블 신호(stb_en)를 출력하고(d), 이에 DLL 블록(110)은 정상 모드에서 스탠바이 모드로 전환된다.

다음에는 레벨 비교유닛의 시뮬레이션 결과이다.

도 9는 본 발명의 실시 예에 따라 레벨 비교유닛이 정상 모드로 전환되는 경우의 시뮬레이션 결과이다.

(a)와 같이 제2 비교기(132)의 비 반전단자(+)에 공통단자 전압(Vcom), 예컨대 0.9V가 인가된다.

그리고 (b)와 같이 제2 비교기(132)의 반전단자(-)에 인가되는 기준전압(Vref), 예컨대 1.3V가 인가된다.

그러면 제2 비교기(132)는 상기 (a) 및 (b)의 전압을 비교하고, 비교 결과 상기 공통단자 전압(Vcom)이 상기 기준전압(Vref)보다 낮기 때문에 로우 레벨의 출력신호(c)를 출력한다.

이에 오아 게이트(140)는 로우 레벨 값의 스탠바이 인에이블 신호(stb_en)(d)를 출력하고, 따라서 DLL 블록은 정상동작 모드로 동작한다.

도 10은 본 발명의 실시 예에 따라 레벨 비교유닛이 스탠바이 모드로 전환되는 경우의 시뮬레이션 결과이다.

(a)와 같이 제2 비교기(132)의 비 반전단자(+)에 공통단자 전압(Vcom), 예컨대 1.4V가 인가된다.

그리고 (b)와 같이 제2 비교기(132)의 반전단자(-)에 인가되는 기준전압(Vref)인 1.3V가 인가된다.

그러면 제2 비교기(132)는 상기 (a) 및 (b)의 전압을 비교하고, 상기 공통단자 전압(Vcom)이 상기 기준전압(Vref)보다 크기 때문에 하이 레벨의 출력신호(c)를 출력한다.

이에 오아 게이트(140)는 하이 레벨 값의 스탠바이 인에이블 신호(stb_en)(d)를 출력하고, 따라서 DLL 블록(110)은 스탠바이 모드 상태가 된다.

이상에서 설명한 바와 같이, 본 발명의 실시 예에서는 DDI의 출력 값인 CLKP/N 주파수 및 CLKP/N 공통단자 전압 상태 중 하나를 검출하여 DLL 블록을 스탠바이 모드로 전환 시키고 있음을 알 수 있다. 그러면 DLL 블록의 정상 모드 구간 중 일부 구간에 존재하던 불가능한 주파수영역을 스탠바이 모드로 포함시킬 수 있어, DLL 회로가 오동작하는 것을 방지할 수 있을 것이다.

이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.

110 : DLL 블록 112 : 비교기
114 : 위상 검출기 116 : 차지 펌프
118 : 전압제어 지연기 120 : 주파수 비교유닛
122 : 제1 비교기 124 : 제어기
126 : 로우 패스 필터 130 : 레벨 비교유닛
140 : 오아 게이트

Claims

DDI(Display Driver IC)의 클럭 주파수와 기준 주파수를 비교하는 제1 비교유닛;
DDI의 공통단자 전압과 기준 전압을 비교하는 제2 비교유닛; 및
상기 제1 비교유닛 및 제2 비교유닛 중 어느 하나로부터 스탠바이 모드 전환 신호가 인가되면 DLL 회로를 스탠바이 모드가 되게 스탠바이 인에이블 신호(stb_en)를 출력하는 논리 게이트를 포함하는 DLL 동작 모드 제어회로.
제 1 항에 있어서,
상기 제1 비교유닛은,
상기 DDI의 클럭 주파수 CLKP 및 CLKN 신호를 인가받는 제1 비교기;
상기 제1 비교기의 출력 주파수를 필터링하는 로우 패스 필터; 및
상기 출력 주파수와 상기 로우 패스 필터를 통과한 출력 주파수를 인가받고 상기 출력주파수의 상승 에지 개수를 비교하여 상기 스탠바이 모드 전환 신호를 발생하는 제어기를 포함하는 DLL 동작 모드 제어회로.
제 2 항에 있어서,
상기 스탠바이 모드 전환 신호는,
상기 출력 주파수의 상승 에지의 개수가 동일한 경우에 발생하는 DLL 동작 모드 제어회로.
제 2 항에 있어서,
상기 로우 패스 필터는,
상기 DLL 회로가 정상적으로 동작 가능한 최소 주파수와 크거나 같게 설계되는 DLL 동작 모드 제어회로.
제 1 항에 있어서,
상기 제1 비교유닛은,
상기 DDI의 클럭 주파수가 상기 DLL 회로의 정상 동작 주파수보다 작으면 상기 스탠바이 모드 전환 신호를 발생하는 DLL 동작 모드 제어 회로.
제 1 항에 있어서,
상기 논리 게이트는, 오아 게이트(OR Gate)인 DLL 동작 모드 제어회로.
제 1 항에 있어서,
상기 제2 비교유닛은,
풀-업 저항 및 내부전압(Vddi) 단자에 연결되며 상기 DDI의 공통 단자 전압(Vcom)을 인가받는 비반전 단자(+)와, 기 설정된 기준 전압(Vref)을 인가받는 반전 단자(-)를 갖는 제2 비교기를 포함하고,
상기 제2 비교기는 상기 공통단자 전압(Vcom)이 상기 기준전압(Vref)보다 클 경우에 상기 스탠바이 모드 전환 신호를 발생하는 DLL 동작 모드 제어회로.
DLL 동작 모드 제어회로가 DDI의 동작 상태 또는 클럭 주파수를 검출하는 단계;
상기 동작 상태가 정상 동작하지 않는 경우 또는 클럭 주파수가 기 설정된 DLL 정상동작 주파수보다 작을 경우 스탠바이 모드 전환신호를 발생하는 단계; 및
상기 스탠바이 모드 전환 신호에 따라 DLL 회로를 스탠바이 인에이블 하는 단계를 포함하는 DLL 동작 모드 제어방법.
제 8 항에 있어서,
상기 동작 상태에 따라 상기 스탠바이 모드 전환신호가 발생하는 것은 상기 DDI의 CLKP/N이 정상동작에서 하이 임피던스(Hi-z) 상태를 갖는 경우인 DLL 동작 모드 제어방법.