CN101741382A - 一种宽带频率综合器的低误差高速频率自动校准电路 - Google Patents

Abstract

本发明属于射频无线收发机集成电路设计技术领域，具体涉及一种频率自动校准电路。该频率自动校准电路结构由五部分构成：输入级、计数时间控制器、编码器、比较器和状态机。与传统输入级中仅用一个计数器的结构相比，本发明中的输入级采用两个并行的计数器和一个反相器以及一个加法器。通过这种结构，使频率自动校准中的计数误差大大减小，或者在计数误差一定的情况下，大大缩短频率校准的时间。本发明可用于现在多模收发机以及未来软件定义无线电(Software Defined Radio)和认知无线电(CognitiveRadio)的宽带频率综合器的频率自动校准。

Description

一种宽带频率综合器的低误差高速频率自动校准电路

技术领域

本发明属于射频无线收发机集成电路技术领域，具体涉及一种用于宽带频率综合器中的频率自动校准电路。

背景技术

随着技术的不断发展，人们对无线通信的要求越来越高。对现在的多模无线通信收发机以及未来的软件定义无线电、可重构无线电应用来说，宽带频率综合器的实现是一个重点也是个难点。

在宽带频率综合器中，为了在一个低相位噪声的前提下覆盖宽的频率范围，电容电感压控振荡器通常都会通过开关电容阵列来实现多调谐曲线。为了选择最优的调谐曲线，许多自动频率校准技术得以应用。但是自动频率校准技术的应用，会使频率综合器的总锁定时间等于锁相环环路的锁定时间加上自动频率校准电路的选频时间。为了不恶化总的锁定时间，自动频率校准的时间希望尽可能的小。

现有的自动频率校准技术大致可以分为两类：模拟自动频率校准技术和数字自动频率校准技术。模拟自动频率校准技术的复杂度较高且对失配非常敏感；而数字自动频率校准技术虽然对失配不敏感，但存在一定的计数误差，实验证明，这种数字校准中的计数误差是可以通过增加计数时间而被减小的。然而增加计数时间意味着增加自动频率校准的时间，它的直接代价就是使宽带频率综合器的频率锁定时间延长，不能满足频率快速可重构的要求。因此，研究既能减小自动频率校准的时间，又能减低计数误差的AFC(频率自动校准)技术，对AFC技术直接应用到无线通信多模收发机、软件定义无线电收发机和可重构收发机起到决定性作用。

发明内容

本发明的目的在于提供一种既能减小自动频率校准的时间，又能降低计数误差的用于带频率综合器中的频率自动校准电路。

本发明提出的低误差高速频率自动校准方法，和原来单纯的延长计数时间的方法相比，将自动校准的时间缩短为原来的二分之一；或者换种说法，在相同的自动校准时间内，本发明的技术能够使计数误差减小为原来的一半。因此，我们提出的这种自动校准技术，既能减小自动频率校准的时间，又能减低计数误差，大大缓解了总锁定时间和计数误差间的矛盾。

为了实现低误差高速的频率自动校准，本发明采用两个并行的计数器来代替原来的单个计数器对输入信号进行计数。但是，如果仅仅用两个计数器，还是对同一个输入信号进行计数，那么计数误差并不会减小，而仅仅是将计数时间缩短一倍，同时计数误差也增大了一倍。因此，我本发明在第二计数器的前面加上一个反相器，通过对其中一路输入信号进行反相的处理，来实现降低误差的功能。综上所述，本发明的技术方案是：采用两个并行的计数器分别对原输入信号和原输入信号的反相信号进行计数，将这两个计数结果相加得到总的计数值N_cntr，然后再和编码量N_dec进行比较，从而完成自动校准的过程。

本发明提出的自动校准方法降低误差的原理分析如下：

传统的自动校准结构是对输入信号f_vco在时间T_cntr内计数。且理论上的计数值为

$f_{\mathrm{VCO}}\×T_{\mathrm{cntr}}=f_{\mathrm{VCO}}\×\frac{p}{f_{\mathrm{REF}}}=C.F---\left(1\right)$

其中，p＝2ⁿ(n为自然数)用来减小分数误差，C.F为任意一个小数，C为其整数部分，F为其小数部分。但计数值N_cntr显然只能为整数，并可能为C也可能为C+1。且如图7(A)(B)所示，如果从一个周期内的区域a开始计数，计数值将为C；如果从区域b开始计数，计数值将为C+1。区域a和区域b的定义如图7(A)和式(2)(3)所示，其分别在一个周期T_P内所占的时间长度为：

T_a＝T_P-T_b          (2)

T_b＝(C.F-C)·T_P    (3)

这样C.F与C或C+1就会产生计数误差，误差大小为1/C.F。并且如果将计数时间延长1倍，那么误差会减为原来的一半，变为

图2为本发明提出的频率自动校准电路结构，由输入级、计算时间控制器、编码器、比较器和状态机经电路连接组成。其中，输入级由一个反相器和二个并行的计数器以及一个加法器构成，其中，一个计数器直接接输入信号，另一个计数器通过反相器再接输入信号；两个计数器的输出接入加法器，有加法器得到总的计数值。本发明通过一个反相器产生两个相差180°的信号：^fVCO和^fVCO。两个计数器分别并行对这两路信号进行计数，然后相加得到最后总的计数值N_cntr，这时理论上得到的总计数值为：

$2\×f_{\mathrm{VCO}}\×T_{\mathrm{cntr}}=2\×f_{\mathrm{VCO}}\×\frac{p}{f_{\mathrm{REF}}}=2\×C.F---\left(4\right)$

如图8(A)所示，如果T_a＜T_b，由式(2)(3)即可得C.F-C＝0.F＞0.5，那么总计数值等于C+(C+1)＝2C+1或者(C+1)+(C+1)＝2C+2。又因为0.5＜0.F＜1，所以2C+1＜2×C.F＜2C+2，此时的误差可计算为

如图8(B)所示，如果T_a≥T_b，由式(2)(3)即可得C.F-C＝0.F≤0.5，那么总计数值等于C+C＝2C或者C+(C+1)＝2C+1。又因为0≤0.F≤0.5，所以2C≤2×C.F≤2C+1，此时的误差也可计算为

综上所述，本发明提出的频率自动校准电路结构在计数时间长度同为T_cntr的前提下，将计数误差降为

或者在获得同样的计数误差

的前提下，计数时间比原先缩短50％，频率自动校准的工作时间也就缩短了约50％。

本发明中，根据上述同样的原理，所述输入级也可采用如图3所示的结构。它由一个除二除法器和4个并行的计算器以及一个加法器构成，其中，除二除法器连接输入信号，将输入信号分为相差90°的信号(0°、90°、180°、270°)分别送入4个并行的计数器，4个计数器的计数值分别送入加法器，相加得到总的计数值。

本发明的频率自动校准电路，其计数时间控制器由一个分频器构成，这个分频器对参考时钟频率进行分频，并利用分频后得到的信号去控制输入级计数器。具体如图2所示，利用分频后信号的高电平作为计数器的使能电平，也就是说计数器的计数时间长度为T_cntr。

其编码器由一个移位器构成，这个移位器对宽带小数频率综合器的分频比进行移位，或者等效于将分频比乘以p(p＝2ⁿ，n为自然数)，得到编码量N_dec。

其比较器由一个减法器构成，将输入级得到的计数值N_cntr和编码器得到的编码量N_dec进行比较，得到差值ε。

其状态机的状态转换图如图4所示。状态机根据比较的结果来判断是向上选频还是向下选频，并且确定选频的结束时间。

有益效果：

使用本发明提出的频率自动校准电路结构的优点在于，通过在传统的频率自动校准结构(如图1所示)的基础上增加有限的硬件开销，使得频率校准的误差大大减小，校准时间因而大大缩短。另外，尽管增加了额外的硬件，但是由于校准时间的缩短，功耗并不会增大。因此，该结构实用性和灵活性强，可以用于针对各种不同协议和应用的宽带频率综合器当中。

附图说明

图1传统的频率自动校准电路结构示意图，

图2本发明频率自动校准电路结构示意图，虚线框内为权利要求1。

图3为基于除二除法器的四并行计数器的输入级结构图。

图4为状态机的状态图。

图5全定制设计的计数器低三位。

图6用于计数器的带异步复位的真单相时钟(TSPC)D触发器电路图。

图7计数器计数的时序图，其中：

(A)区域a和区域b的定义，

(B)从区域b开始计数的情况，

(C)从区域a开始计数的情况。

图8本发明中的计数器计数的时序图，其中：

(A)T_a＜T_b的情况

(B)T_a≥T_b的情况

图9应用本发明的宽带分数分频频率综合器。

图10宽带频率综合器的锁定特性仿真结果。

具体实施方式

具体实施方式按图2所示的结构，除了输入级，其余的模块全部用基于标准单元的数字定制设计方法实现。先用VerilogHDL编写各模块的行为级可综合代码，然后在Mentor公司的仿真器ModelSim里进行仿真、验证功能的正确性，接着使用Synopsys公司的逻辑综合工具DC将行为级代码综合成RTL级代码，最后用Synopsys公司的自动布局布线工具Astro将RTL级代码自动布局布线生成版图并生成时序文件在Synopsys公司的时序验证工具PT里进行最后的时序验证。另外，所用的工艺是台湾半导体制造公司(TSMC)的0.13um的数字逻辑工艺，其中的标准单元的IP核由ARM公司提供。

输入级的计数器由于要对频率高达几个GHz的输入信号f_vco进行计数，因此采用基于标准单元的半定制设计方法是不能设计出工作在这么高频率的计数器的。于是计数器的低三位必须采用全定制的设计方法，其结构图如图5所示，由一个多路选择器(MUX)和三个D触发器(DFF)构成。其中D触发器采用带有异步复位功能的真单相时钟(TSPC)D触发器，这种触发器的电路图如图6所示。因为经过这三级后，输入信号的频率已经大大降低，为了减少设计复杂性，计数器的后几位全部采用如上所述的基于标准单元的数字半定制设计方法来设计。

该频率自动校准技术，应用于一个宽带小数分频频率综合器中，该宽带频率综合器的结构图如图9所示，图10的PLL锁定时间仿真结果显示，本发明提出的频率自动校准技术能正常工作，且在64条频率曲线的情况下，频率自动校准的工作时间只有3us，如图10的“AFCtime”所示。

Claims (2)

1.一种频率自动校准电路，共由下面五部分组成：输入级、计数时间控制器、编码器、比较器和状态机，其特征在于输入级由一个反相器和两个并行的计数器以及一个加法器构成，其中，一个计数器直接接输入信号，另一个计数器通过反相器再接输入信号；两个计数器的输出接入加法器，有加法器得到总的计数值；或者所述输入级由一个除二除法器和四个并行计数器以及一个加法器构成，其中，除二除法器连接输入信号，将输入信号分为相差90°的信号分别送入4个并行的计数器，4个计数器的计数值分别送入加法器，相加得到总的计数值。

2.根据权利要求1所述的频率自动校准电路，其特征在于所述计数器的低3位采用全定制设计，有一个多路选择器和3个D触发器依次电路连接构成，其中D触发器采用真单相时钟D触发器；计算器的后几位全部采用基于标准单元的数字半定制设计。

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