KR20040014237A - 반도체 기억 장치 및 반도체 기억 장치의 시험 방법 - Google Patents

반도체 기억 장치 및 반도체 기억 장치의 시험 방법 Download PDF

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KR20040014237A
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Abstract

본 발명은 디바이스 평가를 용이하고 정확하게 행할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
펄스 합성 회로(26)는 제어 신호{CTL(/CE, /WE, /OE)}의 천이를 검출하는 천이 검출 회로(21∼23)로부터의 검출 신호(ceb, web, oeb) 및 외부 어드레스 신호 {ADD(A0, A1)}의 천이를 검출하는 천이 검출 회로(24, 25)로부터의 검출 신호(ad0, ad1)를 펄스 발생 제어 코드(en-code)에 의해 선택적으로 논리 합성한 천이 검출 신호(mtds)를 생성한다. 이에 따라, 불량 모드의 존재 유무를 용이하고 정확하게 검출하는 것이 가능해진다. 또한, 테스트 모드에서는 필요 없는 리프레시 동작의 발생을 억제하여 원하는 동작 패턴을 의사적(擬似的)으로 재현할 수 있다.

Description

반도체 기억 장치 및 반도체 기억 장치의 시험 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR TESTING SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치 및 반도체 기억 장치의 시험 방법에 관한 것으로, 상세하게는 외부 액세스 동작과 내부 액세스 동작을 처리하는 기능을 갖춘 반도체 기억 장치 및 그 시험 방법에 관한 것이다.
최근, 전자 정보 기기 등에는 기억 용량이 큰 반도체 기억 장치(DRAM: Dynamic Random Access Memory)가 이용되고 있다. DRAM은 내부 회로의 카운터 동작에 따라, 메모리 셀에 대하여 셀 데이터의 리프레시 동작을 행하는 셀프 리프레시 기능을 갖고 있다. 이 셀프 리프레시 기능을 갖는 DRAM은 외부로부터의 리프레시 조작이 불필요하기 때문에, 저소비 전력화를 꾀할 수 있는 동시에, DRAM 주변의 회로 설계를 간단하게 할 수 있는 이점이 있다.
이러한 셀프 리프레시 기능을 갖는 DRAM에 있어서, 내부의 타이머 등으로부터는 리프레시 요구(내부 액세스)가 소정의 시간 간격마다 발생하고, 외부의 메모리 컨트롤러 등으로부터는 데이터의 기록/판독 요구(외부 액세스)가 임의의 시간에 발생한다. 즉, 내부 액세스와 외부 액세스는 서로 비동기로 발생한다. 따라서, 서로 비동기로 발생하는 2개의 액세스 모드를 처리하는 DRAM(반도체 기억 장치)의 디바이스 평가를 정확하게 행할 수 있다.
도 13은 종래의 셀프 리프레시 기능을 갖은 반도체 기억 장치(DRAM)의 입력 회로 부분을 도시하는 블록 회로도이다.
DRAM에는 복수의 제어 신호(CTL)로서의 칩 인에이블 신호(/CE), 기록 인에이블 신호(/WE), 출력 인에이블 신호(/OE)와 복수(도면에서는 간략하게 2비트 도시함)의 외부 어드레스 신호(ADD)로서의 어드레스 신호(A0, A1)가 외부 단자를 통해 공급된다. 이들 각 신호(/CE, /WE, /OE) 및 어드레스 신호(A0, A1)는 각각 입력 버퍼(61∼65)를 통해 천이 검출 신호 발생 회로(70)에 입력된다. 입력 버퍼(61∼65)는 입력 신호를 디바이스의 내부 전압에 따른 레벨의 신호로 변환하는 초기 입력단 회로로서, CMOS 인버터 형식 또는 C/M 차동 증폭 형식 등으로 구성되어 있다.
천이 검출 신호 발생 회로(70)는 복수{도면에서는 예컨대 입력 버퍼(61∼65)에 대응하여 5개}의 천이 검출 회로{71∼75; 도면에서 TD(Transition Detector)로 도시함}와, 펄스 합성 회로(76)를 포함한다.
천이 검출 회로(71, 72, 73)는 각각 입력되는 제어 신호(CTL; 여기서는 /CE, /WE, /OE)의 천이(H 레벨 또는 L 레벨로의 변이)를 검출하여 입력 검출 신호(ceb, web, oeb)를 출력한다. 마찬가지로, 천이 검출 회로(74, 75)는 각각 입력되는 외부 어드레스 신호(ADD; 여기서는 A0, A1)의 상태의 천이(각 비트의 변화)를 검출하여 어드레스 검출 신호(ad0, ad1)를 출력한다. 각 천이 검출 회로(71∼75)로부터 출력되는 검출 신호(ceb, web, oeb, ad0, ad1)는 펄스 합성 회로(76)에 입력된다.
펄스 합성 회로(76)는 각 검출 신호(ceb, web, oeb, ad0, ad1)를 논리 합성한 천이 검출 신호(mtd)를 메모리 제어 회로(77)에 출력한다.
메모리 제어 회로(77)는 이 천이 검출 신호(mtd)를 받으면, 외부 어드레스 신호(ADD; 여기서는 A0, A1만 도시함)에 의해 부여되는 소정의 판독/기록용 어드레스에 대응하는 메모리 셀의 워드선을 활성화시키기 위해 워드선 활성 타이밍 신호(w1-timing)를 메모리 코어(79)에 출력한다.
이 메모리 제어 회로(77)에는 리프레시 타이머(78)가 접속되어 있다. 리프레시 타이머(78)는 소정의 시간 간격마다 생성한 리프레시 요구 신호(ref-req)를 메모리 제어 회로(77)에 출력한다. 그리고, 메모리 제어 회로(77)는 이 리프레시 요구 신호(ref-req)를 받으면, 내부의 어드레스 카운터(도시 생략)에 의해 생성되는 소정의 리프레시용 어드레스에 대응하는 메모리 셀의 워드선을 활성화시키기 위한 워드선 활성 타이밍 신호(w1-timing)를 메모리 코어(79)에 출력한다.
또한, 이 메모리 제어 회로(77)에는 테스트 회로(도시 생략)로부터의 테스트 신호(test)가 입력되고, 메모리 제어 회로(77)는 그 테스트 신호(test)에 기초하여 후술하는 테스트 모드에서의 시험을 행한다.
도 14는 메모리 제어 회로(77)의 블록 회로도이다.
메모리 제어 회로(77)는 리프레시 판정 회로(81), 내부 명령 발생 회로(82) 및 타이밍 발생기(timing generator; 83)를 포함한다.
리프레시 판정 회로(81)에는 펄스 합성 회로(76)로부터의 천이 검출 신호(mtd), 리프레시 타이머(78)로부터의 리프레시 요구 신호(ref-req) 및 테스트 신호(test)가 입력된다.
리프레시 판정 회로(81)는 리프레시 요구 신호(ref-req)에 응답하여 내부 액세스, 즉 리프레시 동작을 개시하기 위한 리프레시 개시 신호(ref-start)를 타이밍 발생기(83)에 출력하고, 리프레시 상태 신호(ref-state)를 내부 명령 발생 회로(82)에 출력한다.
여기서, 리프레시 판정 회로(81)는 리프레시 요구 신호(ref-req)보다도 먼저(빠른 타이밍으로) 천이 검출 신호(mtd)를 입력하는 경우에는, 리프레시 동작을 일단 보류한다{즉, 리프레시 개시 신호(ref-start) 및 리프레시 상태 신호(ref-state)의 발생을 일단 보류함}.
그리고, 이 경우에는 리프레시 판정 회로(81)는 외부 액세스, 즉, 판독/기록 동작을 우선 행하고, 그 판독/기록 처리가 완료된 후에 리프레시 동작을 개시한다. 구체적으로는, 타이밍 발생기(83)로부터 출력되는 판독/기록 상태 신호(rw-state)가 리셋된 후에, 리프레시 판정 회로(81)는 리프레시 개시 신호(ref-start) 및 리프레시 상태 신호(ref-state)를 출력한다.
이와 같이, 리프레시 판정 회로(81)는 서로 비동기로 입력되는 리프레시 요구 신호(ref-req)와 천이 검출 신호(mtd)의 입력 타이밍을 판정하고, 액세스 경합시(한쪽 액세스 처리 중에 다른 쪽 액세스를 접수하는 경우)의 리프레시 동작과 판독/기록 동작 처리의 우선 순위를 판단한다.
내부 명령 발생 회로(82)에는 천이 검출 신호(mtd)가 입력된다. 내부 명령 발생 회로(82)는 천이 검출 신호(mtd)에 응답하여 판독/기록 동작을 개시하기 위한 판독/기록 개시 신호(rw-start)를 타이밍 발생기(83)에 출력한다. 그 때, 내부 명령 발생 회로(82)는 리프레시 판정 회로(81)로부터의 리프레시 상태 신호(ref-state)를 입력하는 경우에는 그 리프레시 상태 신호(ref-state)가 리셋된 후에, 판독/기록 개시 신호(rw-start)를 출력한다.
타이밍 발생기(83)에는 리프레시 판정 회로(81)로부터의 리프레시 개시 신호(ref-start)와 내부 명령 발생 회로(82)로부터의 판독/기록 개시 신호(rw-start)가 입력된다.
그리고, 타이밍 발생기(83)는 리프레시 개시 신호(ref-start)에 응답하여 소정의 리프레시용 어드레스에 대응하는 워드선을 활성화시키기 위해 워드선 활성 타이밍 신호(w1-timing)를 출력한다. 또한, 타이밍 발생기(83)는 판독/기록 개시 신호(rw-start)에 응답하여 판독/기록 상태 신호(rw-state)를 출력하고, 소정의 판독/기록용 어드레스에 대응하는 워드선을 활성화시키기 위해 워드선 활성 타이밍 신호(w1-timing)를 출력한다.
또한, 타이밍 발생기(83)는 이 워드선 활성 타이밍 신호(w1-timing) 이외에도, 그 밖에 예컨대 감지 증폭기를 활성화시키기 위해 감지 증폭기 활성 타이밍 신호 등의 각종 내부 동작 신호를 생성한다. 이하에서는, 설명의 형편상, 이들 신호에 대한 상세한 설명 및 도면은 생략하고, 워드선 활성 타이밍 신호(w1-timing)에 대해서만 설명한다.
다음에, 상기한 바와 같이 구성된 DRAM의 동작에 대해서 설명한다.
도 15는 천이 검출 신호 발생 회로(70)의 동작 원리를 도시하는 파형도이다.
현재, 예컨대 칩 인에이블 신호(/CE)의 상태가 L 레벨로 천이하고, 그것을검출한 천이 검출 회로(71)는 입력 검출 신호(ceb; 펄스 신호)를 출력한다. 그 검출 신호(ceb)를 받아 펄스 합성 회로(76)는 천이 검출 신호(mtd)를 출력한다. 계속해서, 예컨대 어드레스 신호(A0)의 상태가 H 레벨(1)로 천이하고, 그것을 검출한 천이 검출 회로(74)는 어드레스 검출 신호(ad0; 펄스 신호)를 출력한다. 그 검출 신호(ad0)를 받아 펄스 합성 회로(76)는 천이 검출 신호(mtd)를 출력한다.
이와 같이, 천이 검출 신호 발생 회로(70)에 있어서, 펄스 합성 회로(76)는 제어 신호{CTL(/CE, /WE, /OE)} 및 외부 어드레스 신호{ADD(A0, A1)} 중 어느 하나의 신호가 상태 천이한 경우에도 천이 검출 신호(mtd)를 출력한다.
도 16 및 도 17은 메모리 제어 회로(77)의 동작 원리를 도시하는 파형도이다.
우선, 도 16을 참조하면서, 액세스 경합시에 천이 검출 신호(mtd)가 리프레시 요구 신호(ref-req)보다도 빠른 타이밍으로 메모리 제어 회로(77)에 입력되는 경우에 대해서 설명한다.
현재, 제어 신호(CTL) 및 외부 어드레스 신호(ADD) 중 상태 천이한 신호를 검출하여 펄스 합성 회로(76)는 천이 검출 신호(mtd)를 출력한다. 그 출력 후에 있어서, 리프레시 타이머(78)로부터 리프레시 요구 신호(ref-req)가 출력된다. 이 경우, 판독/기록 동작 후에 리프레시 동작이 행해진다.
상세히 설명하면, 내부 명령 발생 회로(82)는 천이 검출 신호(mtd)에 응답하여 판독/기록 개시 신호(rw-start)를 출력하고, 그것을 받아 타이밍 발생기(83)는 판독/기록 상태 신호(rw-state)를 출력하며, 워드선 활성 타이밍 신호(w1-timing)를 출력한다. 이에 따라, 소정의 판독/기록용 어드레스에 대응하는 워드선이 활성화되고, 셀 데이터의 판독 또는 기록이 행해진다.
판독/기록 동작이 종료되고, 판독/기록 상태 신호(rw-state)가 리셋되면, 그것에 응답하여 리프레시 판정 회로(81)는 리프레시 개시 신호(ref-start)와 리프레시 상태 신호(ref-state)를 출력한다. 이 리프레시 개시 신호(ref-start)를 받아 타이밍 발생기(83)는 워드선 활성 타이밍 신호(w1-timing)를 출력한다. 이에 따라, 소정의 리프레시용 어드레스에 대응하는 워드선이 활성화되고, 셀 데이터의 리프레시가 행해진다.
다음에, 도 17을 참조하면서, 액세스 경합시에 리프레시 요구 신호(ref-req)가 천이 검출 신호(mtd)보다도 빠른 타이밍으로 메모리 제어 회로(77)에 입력되는 경우에 대해서 설명한다.
이 경우는, 상술한 도 16의 동작과는 반대로 리프레시 동작 후에 판독/기록 동작이 행해진다.
즉, 리프레시 판정 회로(81)는 입력 타이밍이 빠른 리프레시 요구 신호(ref-req)에 응답하여 리프레시 개시 신호(ref-start)와 리프레시 상태 신호(ref-state)를 출력하고, 그 리프레시 개시 신호(ref-start)를 받아 타이밍 발생기(83)는 워드선 활성 타이밍 신호(w1-timing)를 출력한다. 이에 따라, 셀 데이터의 리프레시가 행해진다.
그리고, 리프레시 동작이 종료되고, 리프레시 상태 신호(ref-state)가 리셋되면, 내부 명령 발생 회로(82)는 천이 검출 신호(mtd)에 응답하여 판독/기록 개시신호(rw-start)를 출력한다. 그것을 받아 타이밍 발생기(83)는 판독/기록 상태 신호(rw-state)를 출력하고, 워드선 활성 타이밍 신호(w1-timing)를 출력한다. 이에 따라, 셀 데이터의 판독 또는 기록이 행해진다.
이와 같이, 액세스 경합시에 있어서 리프레시 동작 후에 판독/기록 동작이 행해지는 경우에는, 판독/기록 동작의 실행이 가장 늦어진다. 즉, 외부 액세스 타임이 가장 커진다.
이 때문에, 이러한 2개의 액세스 모드{외부 액세스와 내부 액세스(판독/기록 동작과 셀프 리프레시 동작)}를 처리하는 DRAM의 특성 평가를 행하는 데 있어서는 외부 액세스 타임이 최대가 되는 동작 패턴(이하, 최악의 패턴)의 점검을 빠뜨릴 수 없다.
도 18은 테스트 모드를 설명하기 위한 동작 파형도이다.
이 도면은 리프레시 동작 후에 판독/기록 동작을 행하는 경우의 동작 패턴을 의사적으로 재현하는 시험(이하, 이것을 테스트 모드라 함)의 동작 파형도이다.
테스트 모드에서는, 리프레시 판정 회로(81)는 테스트 회로(도시 생략)로부터의 테스트 신호(test)를 입력한다. 그리고, 리프레시 판정 회로(81)는 이 테스트 신호(test)의 입력시에는 천이 검출 신호(mtd)를 입력하면, 리프레시 개시 신호 (ref-start)를 출력한다.
이것은 전술한 바와 같이, 리프레시 판정 회로(81)는 리프레시 요구 신호(ref-req)와 천이 검출 신호(mtd)를 서로 비동기로 입력하기 때문에, 시험시에 리프레시 요구 신호(ref-req)에 의해 리프레시 동작을 발생시키는 방법에서는, 소망하는 동작 패턴의 재현성이 없기 때문이다.
이 때문에, 테스트 모드에서는, 리프레시 판정 회로(81)는 천이 검출 신호(mtd)에 응답하여 리프레시 개시 신호(ref-start)와 리프레시 상태 신호(ref-state)를 출력한다. 그리고, 리프레시 동작이 종료되고, 리프레시 상태 신호(ref-state)가 리셋되면, 내부 명령 발생 회로(82)는 (앞의 리프레시 동작 개시의 트리거가 된) 천이 검출 신호(mtd)에 응답하여 판독/기록 개시 신호(rw-start)를 출력한다(즉 판독/기록 동작이 행해짐).
이와 같이, 테스트 모드에서는, 천이 검출 신호(mtd)의 발생을 트리거하여 리프레시 동작을 개시함으로써 외부 액세스의 최악의 패턴을 의사적으로 재현하고, 그 때의 외부 액세스 타임을 계측하여 판독/기록 동작의 평가를 행하고 있다.
그런데, 전술한 바와 같은 종래의 구성에서는 이하의 문제가 있다.
[1: 불량 모드 검출시의 문제점]
DRAM에 생기는 문제점(불량 모드)으로서, 예컨대, 외부 액세스(판독/기록)가 연속할 때에, 디바이스 내부에서의 동작 지연(프로세스 변동, 온도 변동, 전압 마진의 부족 등에 기인함) 등에 의해 사이클 길이가 길어지고, 다음 사이클의 판독/기록 동작으로 이행할 수 없게 되는 경우가 있다.
도 19는 그 불량 모드를 도시하는 동작 파형도이다. 또한, 여기서는, 예컨대 칩 인에이블 신호(/CE)의 하강, 출력 인에이블 신호(/OE)의 상승, 어드레스 신호 [ADD(A0, A1)]의 변화시에 천이 검출 신호(mtd)가 출력되는 경우를 나타내고 있다.
현재, 칩 인에이블 신호(/CE)의 하강으로 천이 검출 신호(mtd)가 출력되고, 그것을 받아 판독/기록 개시 신호(rw-start) 및 판독/기록 상태 신호(rw-state)가 출력된다. 이에 따라, 판독/기록 동작이 행해진다.
계속해서, 출력 인에이블 신호(/OE)의 상승으로 천이 검출 신호(mtd)가 출력된다. 이 때, 상기와 같은 디바이스 내부에서의 동작 지연 등이 생기는 경우에는 다음 사이클로 이행할 수 없고, 판독/기록 개시 신호(rw-start) 및 판독/기록 상태 신호(rw-state)가 출력되지 않는다[도면에서 일점 쇄선은 원래(정상시)의 동작을 나타냄].
그런데, 이러한 도 19에 도시한 바와 같은 불량 모드가 존재하는 경우에 있어서, 도 20에 도시한 바와 같이, 출력 인에이블 신호(/OE)의 상승 후에 어드레스 신호(ADD)가 변화되어 천이 검출 신호(mtd)가 출력되는 경우에는, 그것을 받아 판독/기록 개시 신호(rw-start) 및 판독/기록 상태 신호(rw-state)가 출력된다.
이 경우에는, 판독/기록 동작이 개시되기 때문에, 실제로는 불량 모드(도면에서 일점 쇄선)가 존재하고 있음에도 불구하고, 그 문제점을 검출할 수 없는 경우가 있었다. 이 때문에, 종래에는 디바이스 평가를 정확하게 행할 수 없었다.
[2: 테스트 모드에 관한 문제점]
전술한 바와 같이, 테스트 모드에서는, 천이 검출 신호(mtd)가 출력되면 리프레시 개시 신호(ref-start)가 출력된다(리프레시 동작이 개시됨). 이 때문에, 테스트 모드시에는 통상 모드(비 테스트 모드)시에 원래 실행되지 않는 리프레시 동작이 실행되기 때문에, 소망하는 동작 패턴에서의 시험을 행할 수 없는 경우가 있었다.
도 21은 통상 모드에 있어서의 동작 패턴의 예를 도시하는 동작 파형도이다.
이 도면은 외부로부터의 기록 동작과 내부의 리프레시 동작과의 경합시에 리프레시 동작이 먼저 실행되는 경우(기록 동작의 실행이 가장 늦어지는 경우)의 동작 패턴을 도시한 것이다. 여기서는, 예컨대 칩 인에이블 신호(/CE)의 하강, 기록 인에이블 신호(/WE)의 상승으로 천이 검출 신호(mtd)가 발생하는 경우를 나타내고 있다{또한, 이 예에서는, 기록 동작은 칩 인에이블 신호(/CE)의 하강으로 개시됨).
도 22는 이 동작 패턴(도 21)을 테스트 모드를 이용하여 실현한 경우를 도시하는 동작 파형도이다.
현재, 칩 인에이블 신호(/CE)의 하강으로 천이 검출 신호(mtd)가 출력되고, 그 신호(mtd)를 받아 리프레시 개시 신호(ref-start)가 출력된다(리프레시 동작이 개시됨). 이 리프레시 동작이 종료되면, 상기 천이 검출 신호(mtd)를 받아 판독/기록 개시 신호(rw-start; 구체적으로는 기록 개시 신호)가 출력된다. 이에 따라, 기록 동작이 개시된다.
그 기록 동작의 종료 후, 기록 인에이블 신호(/WE)가 상승하고, 그것에 응답하여 천이 검출 신호(mtd)가 출력되면, 그 신호(mtd)를 받아 리프레시 개시 신호(ref-start)가 출력된다.
이와 같이, 종래의 테스트 모드에서는, 원래 의도하지 않은 리프레시 동작(기록 동작후의 리프레시 동작)이 행해짐으로써, 도 21에 도시하는 통상 모드에서의 동작 패턴을 재현하는 것이 불가능하였다.
또한, 도 23은 통상 모드에서의 별도의 동작 패턴의 예를 도시하는 동작 파형도이다.
이 도면은 외부로부터의 기록 동작과 내부의 리프레시 동작의 경합시에 리프레시 동작이 먼저 실행되는 경우(기록 동작의 실행이 늦어지는 경우)로서, 그 기록 동작의 종료 후에 판독 동작이 행해지는 경우의 동작 패턴을 도시한 것이다. 여기서는, 예컨대 칩 인에이블 신호(/CE)의 하강, 기록 인에이블 신호(/WE)의 상승, 출력 인에이블 신호(/OE)의 상승으로 천이 검출 신호(mtd)가 발생하는 경우를 도시한다[또한, 이 예에서는, 기록 동작은 칩 인에이블 신호(/CE)의 하강으로 개시되고, 판독 동작은 출력 인에이블 신호(/OE)의 하강으로 개시됨].
도 24는 이 동작 패턴(도 23)을 테스트 모드를 이용하여 실현한 경우를 도시하는 동작 파형도이다.
현재, 칩 인에이블 신호(/CE)의 하강으로 천이 검출 신호(mtd)가 출력되고, 그 신호(mtd)를 받아 리프레시 개시 신호(ref-start)가 출력된다(리프레시 동작이 개시됨). 이 리프레시 동작이 종료되면, (그 리프레시 동작 개시의 트리거 된) 천이 검출 신호(mtd)를 받아 판독/기록 개시 신호(rw-start; 구체적으로는 기록 개시 신호)가 출력된다. 이에 따라, 기록 동작이 개시된다.
그 기록 동작의 종료 후, 기록 인에이블 신호(/WE)가 상승하고, 그것에 응답하여 천이 검출 신호(mtd)가 출력되면, 그 신호(mtd)를 받아 리프레시 개시 신호 (ref-start)가 출력된다(리프레시 동작이 개시됨). 이 리프레시 동작이 종료되면, (2번째의 리프레시 동작 개시가 트리거 된) 천이 검출 신호(mtd)를 받아 판독/기록개시 신호(rw-start; 구체적으로는 판독 개시 신호)가 출력된다. 이에 따라, 판독 동작이 개시된다.
따라서, 이 경우에도, 위와 마찬가지로 하여 원래 의도하지 않은 리프레시 동작(기록 동작후의 리프레시 동작)이 행해짐으로써, 도 23에 도시하는 통상 모드에서의 동작 패턴을 테스트 모드로써 재현할 수 없었다.
전술한 바와 같이, 종래에는, 테스트 모드에 있어서, 의도하지 않은 리프레시 동작이 행해짐으로써, 실제로는 일어날 수 없는 동작 패턴으로 특성 평가가 행해지게 된다. 이 때문에, 디바이스 평가를 정확하게 행할 수 없었다.
이러한 테스트 모드가 실시되는 경우에는, 필요 없는 리프레시 동작이 실행되기 때문에, 그 만큼 전원 인출이 커진다. 이 때문에, 그 시험 결과를 바탕으로 지나친 동작 보증이 행해져 버리는 경우나, 실제로는 동작 이상이 없는 경우에도 불량이라고 판정되어 버리는 경우가 있었다. 따라서, 종래에는, 원래 의도하는 임의의 동작 패턴의 테스트를 실현할 수 없고, 디바이스 평가를 정확하게 행할 수 없었다.
본 발명은 이러한 문제점을 해결하기 위해서 이루어진 것으로서, 그 목적은 디바이스 평가를 용이하고 정확하게 행할 수 있는 반도체 기억 장치 및 반도체 기억 장치의 시험 방법을 제공하는 것에 있다.
도 1은 제1 실시 형태의 반도체 기억 장치의 일부 블록 회로도.
도 2는 도 1의 천이 검출 회로의 하나의 구성예를 도시하는 회로도.
도 3은 리프레시 판정 회로의 하나의 구성예를 도시하는 회로도.
도 4는 제1 실시 형태의 동작 파형도(불량 모드 검출예).
도 5는 제1 실시 형태의 동작 파형도(테스트 모드 실시예).
도 6은 제2 실시 형태의 반도체 기억 장치의 일부 블록 회로도.
도 7은 메모리 제어 회로의 블록 회로도.
도 8은 도 6의 천이 검출 회로의 하나의 구성예를 도시하는 회로도.
도 9는 별도의 천이 검출 회로의 구성예를 도시하는 회로도.
도 10은 제2 실시 형태의 동작 파형도(불량 모드 검출예).
도 11은 제2 실시 형태의 동작 파형도(테스트 모드 실시예).
도 12는 제2 실시 형태의 동작 파형도(테스트 모드 실시예).
도 13은 종래의 반도체 기억 장치의 일부 블록 회로도.
도 14는 메모리 제어 회로의 블록 회로도.
도 15는 천이 검출 회로의 동작 원리를 도시하는 파형도.
도 16은 메모리 제어 회로의 동작 원리를 도시하는 파형도.
도 17은 메모리 제어 회로의 동작 원리를 도시하는 파형도.
도 18은 테스트 모드를 설명하기 위한 동작 파형도.
도 19는 불량 모드의 예를 도시하는 동작 파형도.
도 20은 종래의 동작 파형도.
도 21은 동작 패턴의 예를 도시하는 동작 파형도.
도 22는 도 21에 대한 종래의 테스트 모드의 동작 파형도.
도 23은 동작 패턴의 예를 도시하는 동작 파형도.
도 24는 도 23에 대한 종래의 테스트 모드의 동작 파형도.
〈도면의 주요부분에 대한 부호의 설명〉
CTL(/CE, /WE, /OE), ADD(A0, A1) : 복수의 외부 단자로부터 입력되는 각 입력 신호로서의 제어 신호, 외부 어드레스 신호
en-code : 선택 제어 신호로서의 펄스 발생 제어 코드
mtds : 제1 엔트리 신호로서의 천이 검출 신호
mtdcs : 제1 엔트리 신호로서의 명령용 천이 검출 신호
ref-req : 제2 엔트리 신호로서의 리프레시 요구 신호
mtdrs : 제3 엔트리 신호로서의 리프레시용 천이 검출 신호
rw-start : 제1 모드 트리거 신호로서의 판독/기록 개시 신호
ref-start : 제2 모드 트리거 신호로서의 리프레시 개시 신호
20, 31 : 천이 검출 신호 발생 회로
21∼25 : 천이 검출 회로
26, 32 : 펄스 합성 회로
27, 33 : 제어 회로로서의 메모리 제어 회로
이러한 목적을 달성하기 위해서, 청구항 1에 기재한 발명에 따르면, 천이 검출 신호 발생 회로는 복수의 외부 단자로부터 입력되는 각 입력 신호의 천이를 검출하고, 그 각 입력 신호를 논리 합성하여 제1 액세스 모드를 처리하기 위한 제1 엔트리 신호를 생성한다. 이 천이 검출 신호 발생 회로는 선택 제어 신호에 기초하여 각 입력 신호를 선택적으로 논리 합성하여 상기 제1 엔트리 신호를 생성한다. 그리고, 제어 회로는 이 천이 검출 신호 발생 회로로부터의 제1 엔트리 신호에 응답하여 제1 액세스 모드의 처리에 대응한 제1 모드 트리거 신호를 출력한다. 이것에 따르면, 반도체 기억 장치의 시험시에, 천이 검출 신호 발생 회로로써 논리 합성하는 입력 신호를 특정한 입력 신호만으로 할 수 있기 때문에, 디바이스내에 문제점이 존재하는지 여부를 용이하게 또한 정확하게 검출하는 것이 가능해진다. 또한, 필요 없는 리프레시 동작의 발생을 억제할 수 있기 때문에, 원하는 동작 패턴을 의사적으로 정밀도 좋게 재현할 수 있다.
청구항 2에 기재한 발명에 따르면, 상기 선택 제어 신호는 코드 정보로서, 이 코드 정보는 상기 각 입력 신호 중 논리 합성하는 신호를 그 각 입력 신호마다 설정 가능하도록 생성된다. 이에 따라, 시험시에 천이 검출 신호 발생 회로에서 논리 합성하지 않는 입력 신호를 임의의 신호로 할 수 있다.
청구항 3에 기재한 발명에 따르면, 천이 검출 신호 발생 회로는 복수의 천이 검출 회로와 펄스 합성 회로를 구비하고 있다. 그리고, 복수의 천이 검출 회로는 각 입력 신호의 천이를 각각 검출하고, 펄스 합성 회로는 각 천이 검출 회로로부터의 검출 신호를 선택 제어 신호에 기초하여 선택적으로 논리 합성하여 제1 엔트리 신호를 생성한다. 이 구성에 따르면, 천이 검출 신호 발생 회로의 회로 크기가 커지는 일도 없다.
청구항 4에 기재한 발명에 따르면, 제어 회로는 테스트 신호의 입력시에는, 제2 액세스 모드를 처리하기 위한 제2 엔트리 신호를 무효화하고 상기 제1 엔트리 신호에 응답하여 그 제2 액세스 모드의 처리에 대응한 제2 모드 트리거 신호를 생성한다. 이에 따라, 서로 비동기로 발생하는 제1 액세스 모드와 제2 액세스 모드에 있어서, 제2 액세스 모드를 의도하는 소정의 타이밍으로 발생시키는 것이 가능하다. 또한, 시험시에 있어서, 이 제2 액세스 모드는 천이 검출 신호 발생 회로로부터의 제1 엔트리 신호를 트리거로서 발생하기 때문에, 그 제2 액세스 모드의 필요 없는 발생이 억제된다.
청구항 5에 기재한 발명에 따르면, 상기 천이 검출 신호 발생 회로는 상기 선택 제어 신호에 기초하여 상기 각 입력 신호를 선택적으로 논리 합성하고, 상기 제2 액세스 모드를 처리하기 위한 제3 엔트리 신호를 생성한다. 이것에 따르면, 천이 검출 신호 발생 회로는 제1 액세스 모드를 발생시키기 위한 제1 엔트리 신호와 제2 액세스 모드를 발생시키기 위한 제3 엔트리 신호를 출력하기 때문에, 테스트시에 있어서, 원래 필요로 하지 않는 제2 액세스 모드의 발생을 저지하였기 때문에, 제1 액세스 모드를 발생할 수 없게 되는 것이 방지된다.
청구항 6에 기재한 발명에 따르면, 상기 천이 검출 신호 발생 회로는 상기 각 입력 신호의 천이를 검출하는 복수의 천이 검출 회로와, 각 천이 검출 회로로부터의 검출 신호를 상기 선택 제어 신호에 기초하여 선택적으로 논리 합성하여 상기 제1 엔트리 신호와 상기 제3 엔트리 신호를 생성하는 펄스 합성 회로를 구비하고 있다. 따라서, 이 구성에 따르면, 천이 검출 신호 발생 회로의 회로 크기가 커지는일도 없다.
청구항 7에 기재한 발명에 따르면, 상기 제어 회로는 테스트 신호의 입력시에는, 제2 액세스 모드를 처리하기 위한 제2 엔트리 신호를 무효화하고 상기 제3 엔트리 신호에 응답하여 그 제2 액세스 모드의 처리에 대응한 제2 모드 트리거 신호를 생성한다. 이에 따라, 서로 비동기로 발생하는 제1 액세스 모드와 제2 액세스 모드에 있어서, 제2 액세스 모드를 의도하는 소정의 타이밍으로 발생시키는 것이 가능하다. 또한, 시험시에 있어서, 이 제2 액세스 모드는 천이 검출 신호 발생 회로로부터의 제3 엔트리 신호를 트리거로서 발생하기 때문에, 그 제2 액세스 모드의 필요 없는 발생이 억제된다.
청구항 8에 기재한 발명에 따르면, 상기 제1 액세스 모드와 제2 액세스 모드를 처리하는 반도체 기억 장치의 시험에서는, 테스트 신호를 입력하는 제1 단계와, 복수의 외부 단자로부터 입력하는 각 입력 신호 중 선택한 특정한 입력 신호의 천이를 검출하여 제2 액세스 모드의 처리를 개시하는 제2 단계를 행한다. 이에 따라, 서로 비동기로 발생하는 제1 액세스 모드와 제2 액세스 모드에 있어서, 제2 액세스 모드를 의도하는 소정의 타이밍으로 발생시키고, 시험시에 원하는 동작 패턴을 의사적으로 정밀도 좋게 재현할 수 있다.
청구항 9에 기재한 발명에 따르면, 상기 제2 액세스 모드의 처리가 종료된 후에는 상기 제2 단계에서 선택된 입력 신호의 천이에 대응하여 제1 액세스 모드의 처리를 개시하는 제3 단계를 행한다. 이에 따라, 제1 액세스 모드의 액세스 타임이 가장 길어지는 경우를 재현하여 디바이스 평가를 행할 수 있다.
청구항 10에 기재한 발명에 따르면, 상기 제1 액세스 모드의 처리가 종료된 후에는 상기 제2 단계에서 선택되지 않은 다른 입력 신호의 천이에 대응하여 상기 제1 액세스 모드의 처리를 개시하는 제4 단계를 행한다. 이에 따라, 제2 액세스 모드의 필요 없는 발생이 억제된다.
(제1 실시 형태)
이하, 본 발명을 구체화한 제1 실시 형태를 도 1∼도 5에 따라 설명한다.
도 1은 본 실시 형태의 셀프 리프레시 기능을 갖은 반도체 기억 장치(DRAM)의 입력 회로 부분을 도시하는 블록 회로도이다.
DRAM에는 복수의 제어 신호(CTL)로서의 칩 인에이블 신호(/CE), 기록 인에이블 신호(/WE), 출력 인에이블 신호(/OE)와 복수(도면에서는 간략하게 2 비트분을 도시함)의 외부 어드레스 신호(ADD)로서의 어드레스 신호(A0, A1)가 외부 단자를 통해 공급된다. 이들 각 신호(/CE, /WE, /OE) 및 어드레스 신호(A0, A1)는 각각 입력 버퍼(11∼15)를 통해 천이 검출 신호 발생 회로(20)에 입력된다. 입력 버퍼(11∼15)는 입력 신호를 디바이스의 내부 전압에 따른 레벨의 신호로 변환하는 초기 입력단 회로로서, CMOS 인버터 형식 또는 C/M 차동 증폭 형식 등으로 구성되어 있다.
천이 검출 신호 발생 회로(20)는 복수{도면에서는 예컨대 입력 버퍼(11∼15)에 대응하여 5개}의 천이 검출 회로{21∼25; 도면에서 TD(Transition Detector)로 도시함}와, 펄스 합성 회로(26)를 포함한다.
천이 검출 회로(21, 22, 23)는 각각 입력되는 제어 신호(CTL; 여기서는 /CE,/WE, /OE)의 천이(H 레벨 또는 L 레벨로의 변이)를 검출하여 입력 검출 신호(ceb, web, oeb)를 출력한다. 마찬가지로, 천이 검출 회로(24, 25)는 각각 입력되는 외부 어드레스 신호(ADD; 여기서는 A0, A1)의 상태의 천이(각 비트의 변화)를 검출하여 어드레스 검출 신호(ad0, ad1)를 출력한다. 이들 각 천이 검출 회로(21∼25)로부터 출력되는 검출 신호(ceb, web, oeb, ad0, ad1)는 펄스 합성 회로(26)에 입력된다.
펄스 합성 회로(26)는 각 검출 신호(ceb, web, oeb, ad0, ad1)를 논리 합성하고, 제1 액세스 모드로서의 외부 액세스, 즉 판독/기록 처리를 실행하기 위한 천이 검출 신호(mtds; 제1 엔트리 신호)를 생성하여 메모리 제어 회로(27)에 출력한다.
이 펄스 합성 회로(26)에는 코드 발생 회로(도시 생략)가 접속되어 있다. 코드 발생 회로는 테스트 회로(도시 생략)로부터 공급되는 테스트 신호의 입력에 기초하여 내부의 레지스터(도시 생략)에 미리 기억된 선택 제어 신호로서의 펄스 발생 제어 코드(en-code)를 펄스 합성 회로(26)에 출력한다. 또한, 펄스 발생 제어 코드(en-code)는 복수의 외부 단자로부터 공급되는 입력 신호(도시 생략)에 의해 설정되는 코드 정보이다.
상세히 설명하면, 이 펄스 발생 제어 코드(en-code)는 펄스 합성 회로(26)에 입력되는 각 천이 검출 회로(21∼25)로부터의 검출 신호(ceb, web, oeb, ad0, ad1)를 필요에 따라 마스크(무효화)한다. 즉, 펄스 합성 회로(26)는 각 천이 검출 회로(21∼25)로부터 출력되는 검출 신호(ceb, web, oeb, ad0, ad1) 중 논리 합성 신호를 펄스 발생 제어 코드(en-code)에 기초하여 선택한다.
이와 같이, 펄스 합성 회로(26)는 펄스 발생 제어 코드(en-code)에 따라 각 천이 검출 회로(21∼25)로부터의 검출 신호(ceb, web, oeb, ad0, ad1)를 선택적으로 논리 합성하고, 그 펄스 발생 제어 코드(en-code)에 의해 무효화되는 신호에 대해서는 그것을 입력하는 경우에도 천이 검출 신호(mtds)를 발생시키지 않는다.
메모리 제어 회로(27)는 이 펄스 합성 회로(26)로부터의 천이 검출 신호 (mtds)를 받아 외부 어드레스 신호(ADD; 여기서는 A0, A1만 나타냄)에 의해 소정의 판독/기록용 어드레스에 대응하는 메모리 셀의 워드선을 활성화시키기 위해 워드선 활성 타이밍 신호(w1-timing)를 메모리 코어(29)에 출력한다.
이 메모리 제어 회로(27)에는 리프레시 타이머(28)가 접속되어 있다. 리프레시 타이머(28)는 제2 액세스 모드로서의 내부 액세스, 즉 리프레시 처리를 실행하기 위한 리프레시 요구 신호(ref-req; 제2 엔트리 신호)를 소정의 시간 간격마다 생성하여 메모리 제어 회로(27)에 출력한다.
메모리 제어 회로(27)는 이 리프레시 요구 신호(ref-req)를 받아 내부의 어드레스 카운터(도시 생략)로부터 출력되는 소정의 리프레시용 어드레스에 대응하는 메모리 셀의 워드선을 활성화시키기 위해 워드선 활성 타이밍 신호(w1-timing)를 메모리 코어(29)에 출력한다.
또한, 이 메모리 제어 회로(27)에는 테스트 회로(도시 생략)로부터의 테스트 신호(test)가 입력되고, 메모리 제어 회로(27)는 이 테스트 신호(test)에 기초하여 후술하는 테스트 모드에서의 시험을 행한다.
덧붙여서, 본 실시 형태에 있어서, 메모리 제어 회로(27)는 도 14에 도시하는 메모리 제어 회로(77)와 마찬가지로 구성되고, 판정 회로로서의 리프레시 판정 회로(81), 모드 트리거 발생 회로로서의 내부 명령 발생 회로(82) 및 신호 생성 회로로서의 타이밍 발생기(83)를 포함한다. 이 때문에, 여기서는 이들의 상세한 설명을 일부 생략하여 설명한다.
즉, 본 실시 형태에서는, 리프레시 판정 회로(81)에는 리프레시 타이머(28)로부터의 리프레시 요구 신호(ref-req) 및 펄스 합성 회로(26)로부터의 천이 검출 신호(mtds)가 입력된다. 리프레시 판정 회로(81)는 서로 비동기로 입력되는 리프레시 요구 신호(ref-req)와 천이 검출 신호(mtds)의 입력 타이밍을 판정하여 리프레시 동작과 판독/기록 동작의 처리 우선 순위를 판단하고, 그 우선 순위에 따라 리프레시 개시 신호(ref-start; 제2 모드 트리거 신호)를 출력한다.
그 때, 전술한 바와 같이, 리프레시 판정 회로(81)에는 테스트 회로(도시 생략)로부터의 테스트 신호(test)가 입력되고, 이 리프레시 판정 회로(81)는 그 테스트 신호(test)를 입력하는 경우에는, 천이 검출 신호(mtds)에 응답하여 리프레시 개시 신호(ref-start)를 출력한다. 또한, 도 3에는 본 실시 형태의 리프레시 판정 회로[81; 펄스 발생 제어 코드(en-code)에 기초하여 생성되는 천이 검출 신호 (mtds)를 입력함]의 하나의 구성예를 도시한다.
내부 명령 발생 회로(82)에는 펄스 합성 회로(26)로부터의 천이 검출 신호(mtds)가 입력된다. 내부 명령 발생 회로(82)는 그 천이 검출 신호(mtds)에 응답하여 판독/기록 개시 신호(rw-start; 제1 모드 트리거 신호)를 출력한다.
그리고, 타이밍 발생기(83)는 리프레시 판정 회로(81)로부터의 리프레시 개시 신호(ref-start)와 내부 명령 발생 회로(82)로부터의 판독/기록 개시 신호(rw-start)를 입력하고, 각 신호(ref-start, rw-start)에 각각 대응하는 워드선 활성 타이밍 신호(w1-timing; 내부 동작 신호)를 출력한다.
도 2는 천이 검출 신호 발생 회로(20)의 하나의 구성예를 도시하는 회로도이다.
예컨대, 천이 검출 회로(21)는 칩 인에이블 신호(/CE)의 하강에 응답하여 단안정 펄스(펄스 폭은 딜레이 회로의 지연 시간에 의존함)를 생성한다. 또한, 천이 검출 회로(22, 23)는 각각 기록 인에이블 신호(/WE), 출력 인에이블 신호(/OE)의 상승에 응답하여 단안정 펄스를 생성한다.
마찬가지로, 천이 검출 회로(24)는 어드레스 신호(A0)의 상승/하강에 응답하여 단안정 펄스를 생성한다. 또한, 어드레스 신호(A1; 도 1 참조)의 변화를 검출하는 천이 검출 회로(25) 및 그 밖의 어드레스 신호의 변화를 검출하는 천이 검출 회로는 천이 검출 회로(24)와 동일한 구성이다.
또한, 예컨대 펄스 합성 회로(26)는 복수의 신호 선택용 회로[도면에서 NAND 회로(26a∼26d)]와, 하나의 신호 합성용 회로[도면에서 NAND 회로(26e)]를 구비한다. 여기서, 각 신호 선택용 회로는 천이 검출 회로(21∼25)에 각각 대응하여 설치되고, 신호 합성용 회로는 각 신호 선택용 회로의 출력 신호를 논리 합성한 신호를 출력한다[또한, 도 2에 있어서는, 천이 검출 회로(21∼24)만을 도시하고 있고, 이들에 대응하여 4개의 신호 선택용 회로(NAND 회로 26a∼26d)를 도시하고 있음].
구체적으로는, 각 NAND 회로(26a∼26d)에는 천이 검출 회로(21∼24)로부터의검출 신호(ceb, web, oeb, ad0)와, 이들에 대응한 코드 정보를 갖는 펄스 발생 제어 코드(en-code; 도면에서 en-ceb, en-web, en-oeb, en-ad0)가 입력된다.
예컨대, NAND 회로(26a)는 L 레벨의 펄스 발생 제어 코드(en-ceb)에 응답하여 천이 검출 회로(21)로부터의 검출 신호(ceb)를 무효화한다{즉, L 레벨의 펄스 발생 제어 코드(en-ceb)를 입력하는 동안, NAND 회로(26a)의 출력은 H 레벨로 고정됨}. 마찬가지로, NAND 회로(26b∼26d)는 각각 L 레벨의 펄스 발생 제어 코드(en-web, en-oeb, en-ad0)에 응답하여 천이 검출 회로(22∼24)로부터의 검출 신호(web, oeb, ad0)를 무효화한다.
이와 같이, 펄스 합성 회로(26)는 펄스 발생 제어 코드(en-code; 여기서는 en-ceb, en-web, en-oeb, en-ad0)에 기초하여 각 검출 신호(ceb, web, oeb, ad0)를 선택적으로 논리 합성하여 생성한 천이 검출 신호(mtds)를 출력한다.
다음에, 전술한 바와 같이 구성된 DRAM의 동작에 대해서 설명한다.
도 4는 불량 모드를 검출하는 실시예를 도시하는 동작 파형도이다.
또한, 도면은 예컨대 칩 인에이블 신호(/CE)의 하강시 및 출력 인에이블 신호(/OE)의 상승시에 천이 검출 신호(mtds)가 출력되고, 외부 어드레스 신호{ADD(A0, A1)}의 변화시에는 천이 검출 신호(mtds)가 출력되지 않는 경우를 나타내는 것이다. 즉, 천이 검출 신호 발생 회로(20)에 있어서, 펄스 합성 회로(26)에 입력되는 천이 검출 회로(24, 25)로부터의 검출 신호(ad0, ad1)는 펄스 발생 제어 코드(en-code)에 의해 무효화된다.
현재, 칩 인에이블 신호(/CE)의 하강으로 천이 검출 신호(mtds)가 출력되고,그것을 받아 판독/기록 개시 신호(rw-start) 및 판독/기록 상태 신호(rw-state)가 출력된다. 이에 따라, 판독/기록 동작이 행해진다.
계속해서, 출력 인에이블 신호(/OE)의 상승으로 천이 검출 신호(mtds)가 출력된다. 이 때, 디바이스 내부에서의 동작 지연(노이즈, 프로세스 변동, 온도 변동, 전압 마진의 부족 등에 기인함) 등이 생기는 경우는, 다음 사이클의 판독/기록 동작으로 이행할 수 없다. 즉, 이 경우에는, 원래 출력되어야 하는 판독/기록 개시 신호(rw-start) 및 판독/기록 상태 신호(rw-state)가 출력되지 않게 된다(도면에서 일점 쇄선은 원래(정상시간)의 동작을 나타냄).
여기서, 출력 인에이블 신호(/OE)의 상승 후에, 외부 어드레스 신호(ADD; 어드레스값)가 변화된다. 그러나, 이 때, 천이 검출 회로(24) 또는 천이 검출 회로(25)로부터의 검출 신호(ad0, ad1)는 펄스 발생 제어 코드(en-code)에 의해 무효화된다. 즉, 외부 어드레스 신호(ADD)가 변화되어도 천이 검출 신호(mtds; 도면에서 이점 쇄선으로 도시함)는 출력되지 않고, 판독/기록 개시 신호(rw-start) 및 판독/기록 상태 신호(rw-state)는 출력되지 않는다.
따라서, 본 실시 형태에서는, 이러한 불량 모드(원래 실행되어야 하는 판독/기록 동작이 실행되지 않는 문제점)가 존재하고 있는 경우에도, 그 동작 패턴을 재현하는 것이 가능하기 때문에, 디바이스내에 존재하는 문제점을 정확하게 검출하는 것이 가능하다. 또한, 본 실시 형태에서는, 설명의 간략화를 위해, 외부 어드레스 신호(ADD)의 변화시에 천이 검출 신호(mtds)를 출력하지 않는 경우에 대해서만 설명하였지만, 마찬가지로 선택적으로 제어 신호[CTL(/CE, /WE, /OE)]의 천이시에 천이 검출 신호(mtds)를 출력하지 않도록 하여 불량 모드가 존재하는지 여부를 검출하도록 하여도 좋다.
도 5는 테스트 모드의 실시예를 도시하는 동작 파형도이다.
또한, 도면은 액세스 경합시에 기록 동작이 리프레시 동작 후에 실행되는 경우(기록 동작의 실행이 가장 늦어지는 경우)의 동작 패턴(도 21 참조)을 테스트 모드로써 재현한 예를 도시하는 것이다. 여기서는, 예컨대 칩 인에이블 신호(/CE)의 하강으로 기록 동작을 위한 천이 검출 신호(mtds)가 출력되고, 기록 인에이블 신호 (/WE)의 상승으로 발생하는 천이 검출 신호(mtds)가 펄스 발생 제어 코드(en-code)에 의해 억제되는 경우를 나타낸다.
현재, 칩 인에이블 신호(/CE)의 하강으로 천이 검출 신호(mtds)가 출력되고, 그 신호(mtds)를 받아 리프레시 개시 신호(ref-start)가 출력된다(리프레시 동작이 개시됨). 리프레시 동작이 종료되면, (리프레시 동작 개시가 트리거 된) 상기 천이 검출 신호(mtds)를 받아 판독/기록 개시 신호(rw-start; 구체적으로는 기록 개시 신호)가 출력된다. 이에 따라, 기록 동작이 개시된다.
그 기록 동작의 종료 후, 기록 인에이블 신호(/WE)가 상승한다. 이 때, 천이 검출 회로(22)로부터의 검출 신호(web)는 펄스 발생 제어 코드(en-code)에 의해 무효화된다. 즉, 기록 인에이블 신호(/WE)가 천이하여도 천이 검출 신호(mtds; 도면에서 이점 쇄선으로 도시함)는 출력되지 않는다. 이 때문에, 리프레시 개시 신호 (ref-start)는 출력되지 않고, 리프레시 동작은 실행되지 않는다.
즉, 본 실시 형태에서는, 리프레시 동작은 펄스 발생 제어 코드(en-code)에기초하여 칩 인에이블 신호(/CE)의 하강시에만 발생한다. 따라서, 테스트 모드시에 있어서, 원래 의도하지 않은 리프레시 동작은 실행되지 않고, 도 21에 도시하는 동작 패턴(액세스 경합시에 리프레시 동작 후의 기록 동작)을 의사적으로 재현하는 것이 가능하다. 이에 따라, 최악의 패턴 등의 원하는 동작 패턴을 테스트 모드로 재현하여 디바이스 평가를 정밀도 좋게 행하는 것이 가능하다.
이상 기술한 바와 같이, 본 실시 형태에 따르면, 이하의 효과를 발휘한다.
(1) 펄스 합성 회로(26)는 제어 신호(CTL)의 천이를 검출하는 천이 검출 회로(21∼23)부터의 검출 신호(ceb, web, oeb) 및 외부 어드레스 신호(ADD)의 천이를 검출하는 천이 검출 회로(24, 25)로부터의 검출 신호(ad0, ad1)를 펄스 발생 제어 코드(en-code)에 의해 선택적으로 논리 합성한 천이 검출 신호(mtds)를 생성한다. 이에 따라, 불량 모드의 존재 유무를 용이하게 또한 정확하게 검출하는 것이 가능해진다.
(2) 테스트 모드의 실행시에 있어서, 마찬가지로 펄스 합성 회로(26)는 검출 신호(ceb, web, oeb, ad0, ad1)를 펄스 발생 제어 코드(en-code)에 기초하여 선택적으로 논리 합성한 천이 검출 신호(mtds)를 생성한다. 이에 따라, 필요 없는 리프레시 동작의 발생을 억제할 수 있으므로, 최악의 패턴 등의 원하는 동작 패턴을 의사적으로 재현하는 것이 가능해진다. 따라서, 보다 적정한 디바이스 평가를 행할 수 있다.
(3) 본 실시 형태에서는, 펄스 합성 회로(26)로써 생성하는 천이 검출 신호(mtds)를 펄스 발생 제어 코드(en-code)에 의해 제어하는 구성으로 하였기 때문에, 종래의 구성에 비하여 회로 크기가 커지는 일도 없다.
(제2 실시 형태)
이하, 본 발명을 구체화한 제2 실시 형태를 도 6∼도 12에 따라 설명한다.
도 6은 제2 실시 형태의 반도체 기억 장치(DRAM)의 입력 회로 부분을 도시하는 블록 회로도이다. 또한, 본 실시 형태는 제1 실시 형태에 있어서의 천이 검출 신호 발생 회로(20)내의 펄스 합성 회로(26)와, 메모리 제어 회로(27)의 구성을 일부 변경한 구성이다. 따라서, 제1 실시 형태와 동일한 구성 부분에 대해서는 동일 부호를 붙여 이들의 상세한 설명을 일부 생략한다.
즉, 천이 검출 신호 발생 회로(31)는 복수[도면에서는 제1 실시 형태와 동일, 예컨대 각 신호/CE, /WE, /OE, A0, A1)의 천이를 각각 검출하는 5개를 나타냄]의 천이 검출 회로(21∼25)와, 이들의 각 검출 신호(ceb, web, oeb, ad0, ad1)를 논리 합성하는 펄스 합성 회로(32)를 포함한다.
이 펄스 합성 회로(32)는 각 검출 신호(ceb, web, oeb, ad0, ad1)를 논리 합성하고, 명령용 천이 검출 신호(mtdcs; 제1 엔트리 신호)와 리프레시용 천이 검출 신호(mtdrs; 제3 엔트리 신호)를 생성하여 메모리 제어 회로(33)에 출력한다. 구체적으로는, 본 실시 형태에 있어서, 펄스 합성 회로(32)는 상기 펄스 발생 제어 코드(en-code)에 기초하여 각 검출 신호(ceb, web, oeb, ad0, ad1)를 선택적으로 논리 합성하여 생성한 명령용 천이 검출 신호(mtdcs)와 리프레시용 천이 검출 신호(mtdrs)를 각각 출력한다.
도 7은 도 6의 메모리 제어 회로(33)의 블록 회로도이다.
이 메모리 제어 회로(33)는 리프레시 판정 회로(41), 내부 명령 발생 회로(42) 및 타이밍 발생기(43)를 포함한다.
리프레시 판정 회로(41)는 도 14의 리프레시 판정 회로(81)와 거의 동일하게 구성되고, 본 실시 형태에서는, 펄스 합성 회로(32)로부터의 리프레시용 천이 검출 신호(mtdrs), 리프레시 타이머(28)로부터의 리프레시 요구 신호(ref-req) 및 테스트 회로(도시 생략)로부터의 테스트 신호(test)를 입력한다.
그리고, 리프레시 판정 회로(41)는 서로 비동기로 입력되는 리프레시 요구 신호(ref-req)와 천이 검출 신호(mtdrs)의 입력 타이밍을 판정하여 액세스 경합시의 리프레시 동작과 판독/기록 동작의 처리 우선 순위를 판단한다.
상세하게는, 리프레시 판정 회로(41)는 리프레시 요구 신호(ref-req)에 응답하여 리프레시 개시 신호(ref-start) 및 리프레시 상태 신호(ref-state)를 출력한다. 그 때, 리프레시 판정 회로(41)는 리프레시 요구 신호(ref-req)보다도 먼저(빠른 타이밍으로) 천이 검출 신호(mtdrs)를 입력하는 경우에는, 판독/기록 상태 신호(rw-state)가 리셋된 후에, 리프레시 개시 신호(ref-start) 및 리프레시 상태 신호(ref-state)를 출력한다.
또한, 내부 명령 발생 회로(42)는 도 14의 내부 명령 발생 회로(82)와 거의 동일하게 구성되며, 본 실시 형태에서는, 펄스 합성 회로(32)로부터의 천이 검출 신호(mtdcs)를 입력한다.
그리고, 내부 명령 발생 회로(42)는 천이 검출 신호(mtdcs)에 응답하여 판독/기록 개시 신호(rw-start)를 한다. 그 때, 내부 명령 발생 회로(42)는 리프레시 판정 회로(41)로부터의 리프레시 상태 신호(ref-state)를 입력하는 경우에는 그 리프레시 상태 신호(ref-state)가 리셋된 후에, 판독/기록 개시 신호(rw-start)를 출력한다.
타이밍 발생기(43)는 도 14의 타이밍 발생기(83)와 동일하게 구성되며, 리프레시 판정 회로(41)로부터의 리프레시 개시 신호(ref-start)와 내부 명령 발생 회로(42)로부터의 판독/기록 개시 신호(rw-start)를 입력한다.
그리고, 타이밍 발생기(43)는 리프레시 개시 신호(ref-start)에 응답하여 내부 어드레스 카운터(도시 생략)로써 생성되는 소정의 리프레시용 어드레스에 대응하는 워드선을 활성화시키기 위해 워드선 활성 타이밍 신호(w1-timing)를 출력한다.
한편, 타이밍 발생기(43)는 판독/기록 개시 신호(rw-start)에 응답하여 판독/기록 상태 신호(rw-state)를 출력하고, 외부 어드레스 신호(ADD)로써 부여되는 소정의 판독/기록용 어드레스에 대응하는 워드선을 활성화시키기 위해 워드선 활성 타이밍 신호(w1-timing)를 출력한다.
또한, 타이밍 발생기(43)는 이 워드선 활성 타이밍 신호(w1-timing) 이외에도, 그 밖에 예컨대 감지 증폭기를 활성화시키기 위해 감지 증폭기 활성 타이밍 신호 등의 각종 내부 동작 신호를 생성한다. 여기서는, 설명의 형편상, 이들 신호에 대한 상세한 설명 및 도면은 생략하고, 워드선 활성 타이밍 신호(w1-timing)에 대해서만 설명한다.
도 8은 천이 검출 신호 발생 회로(31)의 하나의 구성예를 도시하는 회로도이다.
또한, 동 도면에 있어서, 입력 버퍼(11∼14), 천이 검출 회로(21∼24)의 구성은 도 2와 동일하기 때문에, 여기서는 상세한 설명은 생략한다.
본 실시 형태에 있어서, 펄스 합성 회로(32)는 명령용 천이 검출 신호(mtdcs)를 생성하기 위한 복수의 신호 선택용 회로[도면에서 NAND 회로 (32a∼32d)]와 하나의 신호 합성용 회로{도면에서 NAND 회로(32e)}를 구비한다. 또한, 이 펄스 합성 회로(32)는 리프레시용 천이 검출 신호(mtdrs)를 생성하기 위한 복수의 신호 선택용 회로[도면에서 NAND 회로(32f∼32i)]와 하나의 신호 합성용 회로[도면에서 NAND 회로(32j)]를 구비한다.
또한, 복수의 신호 선택용 회로는 천이 검출 신호 발생 회로(31)내의 각 천이 검출 회로에 대응하여 설치되는 것으로, 도 8에서는, 설명의 간략화를 위해, 각 천이 검출 신호(21∼24)에 대응하여 각각 NAND 회로(32a∼32d, 32f∼32i)가 설치되는 모습을 도시하고 있다.
구체적으로는, 각 NAND 회로(32a∼32d)에는 천이 검출 회로(21∼24)로부터의 검출 신호(ceb, web, oeb, ad0)와, 이들에 대응한 코드 정보를 갖는 펄스 발생 제어 코드(en-code; 도면에서 en-ceb1, en-web1, en-oeb1, en-ad01)가 입력된다.
예컨대 NAND 회로(32a)는 L 레벨의 펄스 발생 제어 코드(en-ceb1)에 응답하여 천이 검출 회로(21)로부터의 검출 신호(ceb)를 무효화한다[즉, L 레벨의 펄스 발생 제어 코드(en-ceb1)를 입력하는 동안, NAND 회로(32a)의 출력은 H 레벨로 고정됨]. 마찬가지로, NAND 회로(32b∼32d)는 각각 L 레벨의 펄스 발생 제어코드(en-web1, en-oeb1, en-ad01)에 응답하여 천이 검출 회로(22∼24)로부터의 검출 신호(web, oeb, ad0)를 무효화한다.
또한, 마찬가지로 각 NAND 회로(32f∼32i)에는 천이 검출 회로(21∼24)로부터의 검출 신호(ceb, web, oeb, ad0)와, 이들에 각각 대응한 펄스 발생 제어 코드 (en-code; 도면에서 en-ceb2, en-web2, en-oeb2, en-ad02)가 입력된다.
그리고, 예컨대 각 NAND 회로(32f∼32i)는 각각 L 레벨의 펄스 발생 제어 코드(en-ceb2, en-web2, en-oeb2, en-ad02)에 응답하여 천이 검출 회로(22∼24)로부터의 검출 신호(ceb, web, oeb, ad0)를 무효화한다.
이와 같이, 펄스 합성 회로(32)는 펄스 발생 제어 코드(en-code; 여기서는 en-ceb1, en-web1, en-oeb1, en-ad01 및 en-ceb2, en-web2, en-oeb2, en-ad02)에 기초하여 각 검출 신호(ceb, web, oeb, ad0)를 선택적으로 논리 합성하여 생성한 명령용 천이 검출 신호(mtdcs)와 리프레시용 천이 검출 신호(mtdrs)를 출력한다.
다음에, 전술한 바와 같이 구성된 DRAM의 동작에 대해서 설명한다.
도 10은 불량 모드를 검출하는 실시예를 도시하는 동작 파형도이다.
또한, 도면은 예컨대 칩 인에이블 신호(/CE)의 하강시 및 출력 인에이블 신호(/OE)의 상승시에 명령용 천이 검출 신호(mtdcs)가 출력되고, 외부 어드레스 신호[ADD(A0, A1)]의 변화시에는 그 천이 검출 신호(mtdcs)가 출력되지 않는 경우를 나타내고 있다. 즉, 명령용 천이 검출 신호(mtdcs)의 생성시에 있어서, 펄스 합성 회로(32)에 입력되는 천이 검출 회로(24, 25)로부터의 검출 신호(ad0, ad1)는 펄스 발생 제어 코드(en-code)에 의해 무효화된다.
또한, 여기서는, 리프레시용 천이 검출 신호(mtdrs)는 칩 인에이블 신호(/CE), 출력 인에이블 신호(/OE), 외부 어드레스 신호{ADD(A0, A1)} 중 어느 하나가 천이하는 경우에도 출력되지 않는다. 즉, 리프레시용 천이 검출 신호 (mtdrs)의 생성시에 있어서, 펄스 합성 회로(32)에 입력되는 천이 검출 회로(21∼ 25)로부터의 검출 신호(ceb, web, oeb, ad0, ad1)는 펄스 발생 제어 코드(en-code)에 의해 무효화된다.
현재, 칩 인에이블 신호(/CE)의 하강으로 명령용 천이 검출 신호(mtdcs)가 출력되고, 그것을 받아 판독/기록 개시 신호(rw-start) 및 판독/기록 상태 신호 (rw-state)가 출력된다. 이에 따라, 판독/기록 동작이 행해진다.
계속해서, 출력 인에이블 신호(/OE)의 상승으로 명령용 천이 검출 신호 (mtdcs)가 출력된다. 이 때, 디바이스 내부에서의 동작 지연(노이즈, 프로세스 변동, 온도 변동, 전압 마진의 부족 등에 기인함) 등이 생기는 경우는, 다음 사이클의 판독/기록 동작으로 이행할 수 없다. 즉, 이 경우에는 원래 출력되어야 하는 판독/기록 개시 신호(rw-start) 및 판독/기록 상태 신호(rw-state)가 출력되지 않게 된다[도면에서 일점 쇄선은 원래(정상시)의 동작을 나타냄].
여기서, 상기 출력 인에이블 신호(/OE)의 상승 후에, 외부 어드레스 신호 (ADD; 어드레스값)가 변화된다. 그러나, 이 때, 천이 검출 회로(24) 또는 천이 검출 회로(25)로부터의 검출 신호(ad0, ad1)는 펄스 발생 제어 코드(en-code)에 의해 무효화된다. 즉, 외부 어드레스 신호(ADD)가 변화되어도 명령용 천이 검출 신호(mtdcs; 도면에서 이점 쇄선으로 도시함)는 출력되지 않고, 판독/기록 개시 신호(rw-start) 및 판독/기록 상태 신호(rw-state)는 출력되지 않는다.
따라서, 본 실시 형태에서는, 제1 실시 형태와 마찬가지로, 불량 모드가 존재하고 있는 경우에도, 그 동작 패턴을 재현하는 것이 가능하기 때문에, 디바이스내에 존재하는 문제점을 정확히 검출하는 것이 가능하다. 또한, 본 실시 형태에서는, 외부 어드레스 신호(ADD)의 변화시에 명령용 천이 검출 신호(mtdcs)를 출력하지 않는 경우에 대해서만 설명하였지만, 마찬가지로 선택적으로 제어 신호{CTL (/CE, /WE, /OE)}의 천이시에 그 천이 검출 신호(mtdcs)를 출력하지 않도록 하여 불량 모드가 존재하는지 여부를 검출하도록 하여도 좋다.
도 11은 테스트 모드의 실시예를 도시하는 동작 파형도이다.
또한, 도면은 액세스 경합시에 기록 동작이 리프레시 동작 후에 실행되는 경우(기록 동작의 실행이 가장 늦어지는 경우)의 동작 패턴(도 21 참조)을 테스트 모드로써 재현한 예를 도시하는 것이다.
여기서, 동 도면에서는, 예컨대 명령용 천이 검출 신호(mtdcs)는 칩 인에이블 신호(/CE)의 하강시, 기록 인에이블 신호(/WE)의 상승시에 출력되는 경우를 나타낸다. 한편, 리프레시용 천이 검출 신호(mtdrs)는 칩 인에이블 신호(/CE)의 하강시에만 출력되고, 기록 인에이블 신호(/WE)의 상승시에는 그 발생이 펄스 발생 제어 코드(en-code)에 의해 억제되는 경우를 나타낸다.
현재, 칩 인에이블 신호(/CE)의 하강으로 각 천이 검출 신호(mtdcs, mtdrs)가 출력되고, 리프레시용 천이 검출 신호(mtdrs)를 받아 리프레시 개시 신호(ref-start)가 출력된다(리프레시 동작이 개시됨). 리프레시 동작이 종료되면, [상기 칩인에이블 신호(/CE)의 하강으로 발생한] 명령용 천이 검출 신호(mtdcs)를 받아 판독/기록 개시 신호(rw-start; 구체적으로는 기록 개시 신호)가 출력된다. 이에 따라, 기록 동작이 개시된다.
그 기록 동작의 종료 후, 기록 인에이블 신호(/WE)가 상승한다. 이 때, 리프레시용 천이 검출 신호(mtdrs)의 생성시에 있어서, 천이 검출 회로(22)로부터의 검출 신호(web)는 펄스 발생 제어 코드(en-code)에 의해 무효화된다. 즉, 기록 인에이블 신호(/WE)가 천이하여도 리프레시용 천이 검출 신호(mtdrs; 도면에서 이점 쇄선으로 도시함)는 출력되지 않는다. 이 때문에, 리프레시 개시 신호(ref-start)는 출력되지 않고, 리프레시 동작은 실행되지 않는다.
즉, 제1 실시 형태와 마찬가지로, 리프레시 동작은 펄스 발생 제어 코드(en-code)에 기초하여 칩 인에이블 신호(/CE)의 하강시에만 발생한다. 따라서, 상기 마찬가지로, 도 21에 도시하는 동작 패턴(액세스 경합시에 있어서의 리프레시 동작후의 기록 동작)을 테스트 모드에 의해 의사적으로 재현할 수 있고, 디바이스의 평가를 정밀도 좋게 행하는 것이 가능하다.
도 12는 테스트 모드의 다른 실시예를 도시하는 동작 파형도이다.
또한, 도면은 액세스 경합시에 기록 동작이 리프레시 동작 후에 실행되는 경우(기록 동작의 실행이 가장 늦어지는 경우)에 있어서, 기록 동작의 종료 후에 판독 동작이 행해지는 경우의 동작 패턴(도 23 참조)을 테스트 모드로써 재현한 예를 도시하는 것이다.
여기서, 동 도면에서는, 예컨대 명령용 천이 검출 신호(mtdcs)는 칩 인에이블 신호(/CE)의 하강시, 기록 인에이블 신호(/WE)의 상승시, 출력 인에이블 신호 (/OE)의 상승시에 출력되는 경우를 나타낸다. 한편, 리프레시용 천이 검출 신호 (mtdrs)는 칩 인에이블 신호(/CE)의 하강시, 출력 인에이블 신호(/OE)의 상승시에만 출력되고, 기록 인에이블 신호(/WE)의 상승시에는 그 발생이 펄스 발생 제어 코드(en-code)에 의해 억제되는 경우를 나타낸다.
현재, 칩 인에이블 신호(/CE)의 하강으로 각 천이 검출 신호(mtdcs, mtdrs)가 출력되고, 리프레시용 천이 검출 신호(mtdrs)를 받아 리프레시 개시 신호(ref-start)가 출력된다(리프레시 동작이 개시됨). 리프레시 동작이 종료되면, (상기 칩 인에이블 신호(/CE)의 하강으로 발생한) 명령용 천이 검출 신호(mtdcs)를 받아 판독/기록 개시 신호(rw-start; 구체적으로는 기록 개시 신호)가 출력된다. 이에 따라, 기록 동작이 개시된다.
그 기록 동작의 종료 후, 기록 인에이블 신호(/WE)가 상승한다. 이 때, 리프레시용 천이 검출 신호(mtdrs)의 생성시에 있어서, 천이 검출 회로(22)로부터의 검출 신호(web)는 펄스 발생 제어 코드(en-code)에 의해 무효화된다. 즉, 기록 인에이블 신호(/WE)가 천이하여도 리프레시용 천이 검출 신호(mtdrs; 도면에서 이점 쇄선으로 도시함)는 출력되지 않는다. 이 때문에, 리프레시 개시 신호(ref-start)는 출력되지 않고, 리프레시 동작은 실행되지 않는다.
계속해서, 출력 인에이블 신호(/OE)가 하강하면, [상기 기록 인에이블 신호(/WE)의 상승으로 발생한] 명령용 천이 검출 신호(mtdcs)를 받아 판독/기록 개시 신호(rw-start; 구체적으로는 판독 개시 신호)가 출력된다. 이에 따라, 판독 동작이 개시된다.
이와 같이, 본 실시 형태에서는, 테스트 모드에 있어서, 필요 없는 리프레시 동작의 실행을 억제하면서, 별도 생성되는 명령용 천이 검출 신호(mtdcs)에 의해 판독 동작을 확실하게 실행시킬 수 있다. 따라서, 본 실시 형태에서는 도 23에 도시하는 동작 패턴(액세스 경합시에, 리프레시 동작 후에 기록 동작, 판독 동작을 연속하여 행하는 경우)을 테스트 모드로써 의사적으로 재현할 수 있다.
이상 기술한 바와 같이, 본 실시 형태에 따르면, 이하의 효과를 발휘한다.
(1) 펄스 합성 회로(32)는 천이 검출 회로(21∼25)로부터의 검출 신호(ceb, web, oeb, ad0, ad1)를 펄스 발생 제어 코드(en-code)에 기초하여 선택적으로 논리 합성하고, 명령용 천이 검출 신호(mtdcs)와 리프레시용 천이 검출 신호(mtdrs)를 각각 생성한다. 즉, 본 실시 형태에서는, 외부 액세스(판독/기록 동작)를 처리하기 위한 명령용 천이 검출 신호(mtdcs)와, 내부 액세스(리프레시 동작)를 처리하기 위한 리프레시용 천이 검출 신호(mtdrs)가 생성된다. 이러한 구성을 이용하면, 테스트 모드에 있어서, 원래 필요로 하지 않는 리프레시 동작의 실행을 저지하였기 때문에, 의도하는 동작 패턴까지 실현되지 않게 되는(판독/기록 동작까지가 실행되지 않게 되는) 것을 방지할 수 있다.
또한, 상기 각 실시 형태는 이하의 형태에서 실시하여도 좋다.
·제1 실시 형태에서는, 리프레시 동작 후에 기록 동작을 행하는 최악의 패턴을 테스트 모드로 재현하는 경우에 대해서 설명하였지만, 액세스 경합시에, 리프레시 동작 후에 판독 동작을 행하는 최악의 패턴을 테스트 모드에 의해 의사적으로재현함으로써, 디바이스 평가를 행하도록 하여도 좋다.
·마찬가지로, 제2 실시 형태에 있어서, 리프레시 동작 후에 판독 동작을 행하는 최악의 패턴을 테스트 모드에 의해 의사적으로 재현함으로써, 디바이스 평가를 행하도록 하여도 좋다.
·각 실시 형태에 있어서, 외부 입력되는 제어 신호(CTL)는 칩 인에이블 신호(/CE), 기록 인에이블 신호(/WE), 출력 인에이블 신호(/OE)에 반드시 한정된다고는 할 수 없다.
·각 실시 형태에서는, 설명의 형편상, 외부 어드레스 신호(ADD)로서는 어드레스 신호(A0, A1)만을 도시(도 1, 도 6)하여 설명하였지만, 외부 어드레스 신호(ADD)는 복수 비트로 부여된다.
·각 실시 형태에서는, 펄스 발생 제어 코드(en-code)는 코드 발생 회로 내부의 레지스터로부터 판독되어 공급되도록 하였지만, 외부 단자(전용의 시험 단자 혹은 시험시에 사용되지 않는 다른 어느 하나의 외부 단자)를 사용하여 펄스 발생 제어 코드(en-code)를 명령 입력 등에 의해 수시 부여하도록 하여도 좋다. 이 방법에서는, 천이 검출 회로(21∼25)로부터 출력되는 각 검출 신호(ceb, web, oeb, ad0, ad1)의 임의의(상승/하강) 에지를 펄스 발생 제어 코드(en-code)에 의해 마스크하는 것이 가능해진다.
·디바이스(DRAM)에 존재하는 불량 모드의 예는 각 실시 형태에서 설명한 예에 한정되지 않는 것은 물론이고, 디바이스 평가를 실시할 때에는 펄스 합성 회로 [26; 제2 실시 형태에서는 펄스 합성 회로(32)]로써 논리 합성하는 신호를 적절하게 변경하면서 행한다.
·마찬가지로, 테스트 모드의 예는 각 실시 형태에서 설명한 예(최악의 패턴을 재현하는 테스트 모드)에 한정되지 않는 것은 물론이고, 그 밖의 동작 패턴을 테스트 모드로써 재현하여 디바이스 평가를 행하도록 하여도 좋다.
·도 2에 도시하는 천이 검출 신호 발생 회로(20)의 구성 및 도 3에 도시하는 리프레시 판정 회로의 구성은 일례이며, 이들에 한정되지 않는다.
·도 8에 도시하는 천이 검출 신호 발생 회로(31)의 구성은 일례이며, 이것에 한정되지 않는다.
·제2 실시 형태에 있어서, 도 8에 도시하는 천이 검출 신호 발생 회로(31)의 구성은 도 9에 도시한 바와 같이 변경하여도 좋다. 즉, 도 8에 도시하는 펄스 합성 회로(32)를 도 9에 도시하는 펄스 합성 회로(34)로 변경하여도 좋다. 단, 이 구성은 테스트 모드로써 디바이스 평가를 행할 때에만 적합한 구성이다. 상세히 설명하면, 펄스 합성 회로(34)는 명령용 천이 검출 신호(mtdcs)를 생성하기 위한 복수의 인버터 회로(34a∼34d)와 하나의 신호 합성용 회로{도면에서 NAND 회로(34e)}를 구비한다. 또한, 이 펄스 합성 회로(34)는 리프레시용 천이 검출 신호(mtdrs)를 생성하기 위한 복수의 신호 선택용 회로[도면에서 NAND 회로(32f∼32i)]와 하나의 신호 합성용 회로[도면에서 NAND 회로(32j)]를 구비한다. 즉, 이 펄스 합성 회로(34)는 펄스 발생 제어 코드(en-code; 도면에서 en-ceb, en-web, en-oeb, en-ad0)에 기초하여 각 검출 신호(ceb, web, oeb, ad0)를 선택적으로 논리 합성하고, 리프레시용 천이 검출 신호(mtdrs)를 생성한다. 이러한 구성을 이용하여 테스트 모드에 의해 디바이스 평가를 행할 때에도 제2 실시 형태와 동일한 효과를 발휘한다.
상기 각 실시 형태의 특징을 통합하면 이하와 같이 된다.
(부기 1) 제1 액세스 모드와 제2 액세스 모드를 처리하는 반도체 기억 장치로서,
복수의 외부 단자로부터 입력되는 각 입력 신호의 천이를 검출하고, 상기 각 입력 신호를 논리 합성하여 상기 제1 액세스 모드를 처리하기 위한 제1 엔트리 신호를 생성하는 천이 검출 신호 발생 회로와,
상기 제1 엔트리 신호에 응답하여 상기 제1 액세스 모드의 처리에 대응한 제1 모드 트리거 신호와, 상기 제2 액세스 모드를 처리하기 위한 제2 엔트리 신호에 응답하여 상기 제2 액세스 모드의 처리에 대응한 제2 모드 트리거 신호를 생성하는 제어 회로를 구비하고,
상기 천이 검출 신호 발생 회로에는, 상기 복수의 외부 단자로부터 입력되는 각 입력 신호를 선택적으로 논리 합성하기 위한 선택 제어 신호가 입력되는 것을 특징으로 하는 반도체 기억 장치.
(부기 2) 상기 선택 제어 신호는 테스트 신호의 입력시에 실시되는 시험시에 있어서 상기 천이 검출 신호 발생 회로에 입력되는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 3) 상기 선택 제어 신호는 상기 각 입력 신호 중 논리 합성하는 신호를, 상기 각 입력 신호마다 설정 가능하게 하도록 생성되는 코드 정보인 것을 특징으로 하는 부기 1 또는 2에 기재한 반도체 기억 장치.
(부기 4) 상기 천이 검출 신호 발생 회로는,
상기 각 입력 신호의 천이를 각각 검출하는 복수의 천이 검출 회로와,
상기 선택 제어 신호에 기초하여 상기 복수의 천이 검출 회로로부터 출력되는 각 검출 신호를 선택적으로 논리 합성하여 상기 제1 엔트리 신호를 생성하는 펄스 합성 회로를 구비하는 것을 특징으로 하는 부기 1 내지 3 중 어느 하나에 기재한 반도체 기억 장치.
(부기 5) 상기 제어 회로는 테스트 신호의 입력시에는, 상기 제2 엔트리 신호를 무효화하고 상기 제1 엔트리 신호에 응답하여 상기 제2 모드 트리거 신호를 생성하는 것을 특징으로 하는 부기 1 내지 4 중 어느 하나에 기재한 반도체 기억 장치.
(부기 6) 상기 천이 검출 신호 발생 회로는,
상기 선택 제어 신호에 기초하여 상기 각 입력 신호를 선택적으로 논리 합성하고, 상기 제2 액세스 모드를 처리하기 위한 제3 엔트리 신호를 더 생성하는 것을 특징으로 하는 부기 1 내지 3 중 어느 하나에 기재한 반도체 기억 장치.
(부기 7) 상기 천이 검출 신호 발생 회로는,
상기 각 입력 신호의 천이를 각각 검출하는 복수의 천이 검출 회로와,
상기 선택 제어 신호에 기초하여 상기 복수의 천이 검출 회로로부터 출력되는 각 검출 신호를 선택적으로 논리 합성하여 상기 제1 엔트리 신호와 상기 제3 엔트리 신호를 생성하는 펄스 합성 회로를 구비하는 것을 특징으로 하는 부기 6에 기재한 반도체 기억 장치.
(부기 8)
상기 제어 회로는 테스트 신호의 입력시에는, 상기 제2 엔트리 신호를 무효 화하고, 상기 제3 엔트리 신호에 응답하여 상기 제2 모드 트리거 신호를 생성하는 것을 특징으로 하는 부기 6 또는 7에 기재한 반도체 기억 장치.
(부기 9) 상기 제어 회로는,
상기 제1 엔트리 신호에 응답하여 상기 제1 모드 트리거 신호를 생성하는 모드 트리거 발생 회로와,
상기 제2 엔트리 신호와 상기 제3 엔트리 신호가 입력되고, 상기 테스트 신호의 입력시에 상기 제2 엔트리 신호를 무효화하며, 상기 제3 엔트리 신호에 응답하여 상기 제2 모드 트리거 신호를 생성하는 판정 회로와,
상기 제1 모드 트리거 신호와 상기 제2 모드 트리거 신호에 각각 대응하여 여러 가지 내부 동작 신호를 생성하는 신호 발생 회로를 구비하는 것을 특징으로 하는 부기 8에 기재한 반도체 기억 장치.
(부기 10) 상기 복수의 외부 단자는 복수의 제어 신호를 입력하기 위한 단자와 복수의 어드레스 신호를 입력하기 위한 단자를 포함하는 것을 특징으로 하는 부기 1 내지 9 중 어느 하나에 기재한 반도체 기억 장치.
(부기 11) 제1 액세스 모드와 제2 액세스 모드를 처리하는 반도체 기억 장치의 시험 방법으로서,
테스트 신호를 입력하는 제1 단계와,
복수의 외부 단자로부터 입력하는 각 입력 신호 중 선택한 특정한 입력 신호의 천이를 검출하여 상기 제2 액세스 모드의 처리를 개시하는 제2 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 시험 방법.
(부기 12) 상기 제2 액세스 모드의 처리가 종료된 후, 상기 제2 단계에서 선택된 입력 신호의 천이에 대응하는 상기 제1 액세스 모드의 처리를 개시하는 제3 단계를 더 포함하는 것을 특징으로 하는 부기 11에 기재한 반도체 기억 장치의 시험 방법.
(부기 13) 상기 제1 액세스 모드의 처리가 종료된 후, 상기 제2 단계에서 선택되지 않는 다른 입력 신호의 천이에 대응하는 상기 제1 액세스 모드의 처리를 개시하는 제4 단계를 더 포함하는 것을 특징으로 하는 부기 12에 기재한 반도체 기억 장치의 시험 방법.
(부기 14) 상기 반도체 기억 장치에는 상기 제2 액세스 모드의 처리를 요구하기 위한 신호를 소정의 시간 간격마다 생성하는 타이머가 내장되고,
상기 제2 단계에서는, 상기 타이머로부터의 신호를 상기 테스트 신호에 의해 무효화하는 것을 특징으로 하는 부기 11 내지 13 중 어느 하나에 기재한 반도체 기억 장치의 시험 방법.
이상 상세히 기술한 바와 같이, 본 발명에 따르면, 디바이스 평가를 쉽고 정확하게 행할 수 있는 반도체 기억 장치 및 반도체 기억 장치의 시험 방법을 제공할 수 있다.

Claims (10)

  1. 제1 액세스 모드와 제2 액세스 모드를 처리하는 반도체 기억 장치로서,
    복수의 외부 단자로부터 입력되는 각 입력 신호의 천이를 검출하고, 상기 각 입력 신호를 논리 합성하여 상기 제1 액세스 모드를 처리하기 위한 제1 엔트리 신호를 생성하는 천이 검출 신호 발생 회로와,
    상기 제1 엔트리 신호에 응답하여 상기 제1 액세스 모드의 처리에 대응하는 제1 모드 트리거 신호와, 상기 제2 액세스 모드를 처리하기 위한 제2 엔트리 신호에 응답하여 상기 제2 액세스 모드의 처리에 대응하는 제2 모드 트리거 신호를 생성하는 제어 회로를 구비하고,
    상기 천이 검출 신호 발생 회로에는 상기 복수의 외부 단자로부터 입력되는 각 입력 신호를 선택적으로 논리 합성하기 위한 선택 제어 신호가 입력되는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 선택 제어 신호는 상기 각 입력 신호 중 논리 합성 신호를 그 각 입력 신호마다 설정 가능하게 하도록 생성되는 코드 정보인 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서, 상기 천이 검출 신호 발생 회로는,
    상기 각 입력 신호의 천이를 각각 검출하는 복수의 천이 검출 회로와,
    상기 선택 제어 신호에 기초하여 상기 복수의 천이 검출 회로로부터 출력되는 각 검출 신호를 선택적으로 논리 합성하여 상기 제1 엔트리 신호를 생성하는 펄스 합성 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항 또는 제2항에 있어서, 상기 제어 회로는 테스트 신호의 입력시에는 상기 제2 엔트리 신호를 무효화하고, 상기 제1 엔트리 신호에 응답하여 상기 제2 모드 트리거 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항 또는 제2항에 있어서, 상기 천이 검출 신호 발생 회로는,
    상기 선택 제어 신호에 기초하여 상기 각 입력 신호를 선택적으로 논리 합성하고, 상기 제2 액세스 모드를 처리하기 위한 제3 엔트리 신호를 더 생성하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 천이 검출 신호 발생 회로는,
    상기 각 입력 신호의 천이를 각각 검출하는 복수의 천이 검출 회로와,
    상기 선택 제어 신호에 기초하여 상기 복수의 천이 검출 회로로부터 출력되는 각 검출 신호를 선택적으로 논리 합성하여 상기 제1 엔트리 신호와 상기 제3 엔트리 신호를 생성하는 펄스 합성 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제5항에 있어서, 상기 제어 회로는 테스트 신호의 입력시에는 상기 제2 엔트리 신호를 무효화하고, 상기 제3 엔트리 신호에 응답하여 상기 제2 모드 트리거 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제1 액세스 모드와 제2 액세스 모드를 처리하는 반도체 기억 장치의 시험 방법으로서,
    테스트 신호를 입력하는 제1 단계와,
    복수의 외부 단자로부터 입력되는 각 입력 신호 중 선택한 특정 입력 신호의 천이를 검출하여 상기 제2 액세스 모드의 처리를 개시하는 제2 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 시험 방법.
  9. 제8항에 있어서, 상기 제2 액세스 모드의 처리가 종료된 후, 상기 제2 단계에서 선택된 입력 신호의 천이에 대응하는 상기 제1 액세스 모드의 처리를 개시하는 제3 단계를 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 시험 방법.
  10. 제9항에 있어서, 상기 제1 액세스 모드의 처리가 종료된 후, 상기 제2 단계에서 선택되지 않는 다른 입력 신호의 천이에 대응하는 상기 제1 액세스 모드의 처리를 개시하는 제4 단계를 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 시험 방법.
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