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Die
vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung
und ein Verfahren zum Testen einer Halbleiterspeichervorrichtung.
Insbesondere betrifft die vorliegende Erfindung eine Halbleiterspeichervorrichtung,
die Funktionen zum Verarbeiten externer und interner Zugriffe besitzt,
und ein Verfahren zum Testen solch einer Halbleiterspeichervorrichtung.
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Eine
Halbleiterspeichervorrichtung gemäß dem Oberbegriff des Anspruchs
1 ist aus der
US 2001/017811
A1 bekannt.
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Elektronische
Informationsvorrichtungen enthalten Halbleiterspeichervorrichtungen,
die große Speicherkapazitäten besitzen
(das heißt,
dynamische Arbeitsspeicher (DRAM)). Ein DRAM besitzt eine Selbstauffrischfunktion,
um die Daten einer Speicherzelle in Übereinstimmung mit einer Zähloperation
aufzufrischen, welche durch eine interne Schaltung durchgeführt wird.
Der DRAM erfordert keine externe Vorrichtung, um ein Auffrischen
durchzuführen.
Dies senkt einen Energieverbrauch und vereinfacht das Design von
Schaltungen in der Peripherie des DRAM.
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In
einem DRAM, der mit der Selbstauffrischfunktion versehen ist, erzeugt
ein Timer einer internen Schaltung Auffrischanforderungen (interner
Zugriff) zu vorbestimmten Zeitintervallen. Des Weiteren erzeugt
eine Hauptsteuerung einer externen Vorrichtung Schreib-/Leseanforderungen
(externer Zugriff) zu vorbestimmten Timings. Mit anderen Worten
werden interne und externe Zugriffe asynchron erzeugt. Dementsprechend
gibt es eine Forderung nach einem Evaluieren eines DRAM, der zwei
asynchrone Zugriffsmodi besitzt.
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1 ist
ein schematisches Blockschaltungsdiagramm, welches den Eingabeabschnitt
einer Halbleiterspeichervorrichtung (DRAM) 50 aus dem Stand
der Technik illustriert, die mit einer Selbstauffrischfunktion versehen
ist.
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Der
DRAM 50 empfängt
eine Mehrzahl von Steuersignalen CTL und eine Mehrzahl (in 2 sind nur
zwei Bits gezeigt) externer Adresssignale ADD über externe Anschlüsse. Die
Steuersignale CTL umfassen ein Chipfreigabesignal /CE, ein Schreibfreigabesignal
/WE und ein Ausgabefreigabesignal /OE. Die externen Adresssignale
ADD enthalten Adresssignale A0 und A1. Die Signale /CE, /WE, /OE,
A0 und A1 werden in eine Erzeugungsschaltung 70 für ein Übergangserkennungssignal über Eingabepuffer 61, 62, 63, 64 beziehungsweise 65 eingegeben.
Die Eingabepuffer 61 bis 65 arbeiten als Stufenschaltungen für eine Anfangseingabe,
welche ein Eingangssignal in ein Signal konvertieren, das einen
Pegel entsprechend der internen Spannung der Vorrichtung besitzt.
Des Weiteren werden die Eingabepuffer 61 bis 65 jeweils
durch einen CMOS-Inverter oder einen C/M-Differentialverstärker konfiguriert.
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Die
Erzeugungsschaltung 70 für ein Übergangserkennungssignal enthält eine
Mehrzahl (fünf in 1)
von Übergangsdetektoren
(TD) 71 bis 75 und eine Pulssynthetisierungsschaltung 76.
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Die Übergangsdetektoren 71, 72 und 73 erkennen
jeweils den Übergang
(Übergang
zwischen einem hohen Pegel und einem niedrigen Pegel) der Steuersignale
CTL (/CE, /WE und /OE), um Eingabeerkennungssignale ceb, web und
oeb zu erzeugen. Die Übergangsdetektoren 74 und 75 erkennen jeweils
den Übergang
der Zustände
(Änderung
jedes Bits) des eingegebenen externen Adresssignals ADD (A0 und
A1), um Adresserkennungssignale ad0 und ad1 zu erzeugen. Die Erkennungssignale
ceb, web, oeb, ad0 und ad1 werden der Pulssynthetisierungsschaltung 76 bereitgestellt.
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Die
Pulssynthetisierungsschaltung 76 erzeugt ein Übergangserkennungssignal
mtd in Übereinstimmung
mit den Erkennungssignalen ceb, web, oeb, ad0 und ad1, und stellt
das Übergangserkennungssignal
mtd einer Speichersteuerschaltung 77 bereit. In Übereinstimmung
mit dem Übergangserkennungssignal
mtd erzeugt die Speichersteuerschaltung 77 ein Timingsignal
wl-timing für
eine Wortleitungsaktivierung, um eine Wortleitung einer Speicherzelle
zu aktivieren. Die Wortleitung einer Speicherzelle entspricht einer
vorbestimmten Lese-/Schreibadresse, welche durch das externe Adresssignal
ADD zugewiesen wird. Das Timingsignal wl-timing wird einem Speicherkern 79 bereitgestellt.
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Ein
Auffrischtimer 78 ist mit der Speichersteuerschaltung 77 verbunden.
Der Auffrischtimer 78 erzeugt ein Auffrischanforderungssignal
ref-req zu vorbestimmten Zeitintervallen und stellt das Auffrischanforderungssignal
ref-req der Speichersteuerschaltung 77 bereit.
In Übereinstimmung
mit dem Auffrischanforderungssignal ref-req erzeugt die Speichersteuerschaltung 77 ein
Timingsignal wl-timing für eine
Wortleitungsaktivierung, um eine Wortleitung einer Speicherzelle
zu aktivieren. Die Wortleitung einer Speicherzelle entspricht einer
vorbestimmten Auffrischadresse, welche durch einen internen Adresszähler (nicht
gezeigt) erzeugt wird.
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Die
Speichersteuerschaltung 77 empfängt des Weiteren ein Testsignal
test von einer Testschaltung (nicht gezeigt), um einen Test in einem
Testmodus in Übereinstimmung
mit dem Testsignal test durchzuführen.
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2 ist
ein schematisches Blockschaltungsdiagramm der Speichersteuerschaltung 77.
Die Speichersteuerschaltung 77 enthält eine Auffrischbestimmungsschaltung 81,
eine Erzeugungsschaltung 82 für einen internen Befehl und
einen Timinggenerator 83.
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Die
Auffrischbestimmungsschaltung 81 empfängt das Übergangserkennungssignal mtd,
das Auffrischanforderungssignal ref-req und das Testsignal test.
In Antwort auf das Auffrischanforderungssignal ref-req erzeugt die
Auffrischbestimmungsschaltung 81 ein Auffrischstartsignal
ref-start, welches ein Auffrischen startet (interner Zugriff), und
ein Auffrischzustandssignal ref-state. Das Auffrischstartsignal ref-start
wird dem Timinggenerator 83 bereitgestellt und das Auffrischzustandssignal
ref-state wird der Erzeugungsschaltung für einen internen Befehl 82 bereitgestellt.
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Wenn
sie das Übergangserkennungssignal mtd
vor dem Auffrischanforderungssignal ref-req empfangt, setzt die
Auffrischbestimmungsschaltung 81 ein Auffrischen aus und
erzeugt kein Auffrischsignal.
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In
diesem Zustand gibt die Auffrischbestimmungsschaltung 81 Lese-/Schreiboperationen
(externe Zugriffe) Priorität
und startet ein Auffrischen, nachdem die Lese-/Schreiboperationen abgeschlossen sind.
Insbesondere nachdem ein Lese-/Schreibzustandssignal rw-state, welches
von dem Timinggenerator 83 bereitgestellt wird, zurückgesetzt
wird, erzeugt die Auffrischbestimmungsschaltung 81 das Auffrischstartsignal
ref-start und das Auffrischzustandssignal ref-state.
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Die
Auffrischbestimmungsschaltung 81 bestimmt die Eingabetimings
des Auffrischanforderungssignals ref-req und des Übergangserkennungssignals
mtd, welche asynchron eingegeben werden, und bestimmt, welche der
Auffrischoperation und der Lese-/Schreiboperation Priorität hat, wenn
es mehr als einen Zugriff gibt.
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In
Antwort auf das Übergangserkennungssignal
mtd erzeugt die Erzeugungsschaltung für einen internen Befehl 82 das
Lese-/Schreibstartsignal rw-start, welches Lese-/Schreiboperationen startet, und stellt
das Lese-/Schreibstartsignal
rw-start dem Timinggenerator 83 bereit. Wenn die Erzeugungsschaltung 82 für einen
internen Befehl das Auffrischzustandssignal ref-state empfängt, stellt
die Erzeugungsschaltung 82 für einen internen Befehl das
Lese-/Schreibstartsignal
rw-start dem Timinggenerator 83 bereit, nachdem das Auffrischzustandssignal ref-state
zurückgesetzt
ist.
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Der
Timinggenerator 83 empfängt
das Auffrischstartsignal ref-start und das Lese-/Schreibstartsignal
rw-start. In Antwort auf das Auffrischstartsignal ref-start erzeugt
der Timinggenerator 83 das Timingsignal wl-timing für eine Wortleitungsaktivierung
in Übereinstimmung
mit der Auffrischadresse. In Antwort auf das Lese-/Schreibstartsignal
rw-start erzeugt der Timinggenerator 83 das Lese-/Schreibzustandssignal
rw-state und erzeugt das Timingsignal wl-timing für eine Wortleitungsaktivierung
in Übereinstimmung
mit der vorbestimmten Lese-/Schreibadresse.
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Zusätzlich zu
dem Timingsignal wl-timing für eine
Wortleitungsaktivierung erzeugt der Timinggenerator 83 andere
interne Operationssignale, wie z.B. ein Timingsignal für eine Abtastverstärkeraktivierung
zum Aktivieren eines Abtastverstärkers.
Nur das Timingsignal wl-timing für
eine Wortleitungsaktivierung wird unten diskutiert werden.
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Der
Betrieb des DRAM 50 wird nun diskutiert werden. 3 ist
ein Wellenformdiagramm, welches die Operation der Erzeugungsschaltung 70 für ein Übergangserkennungssignal
illsutriert.
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Wenn
beispielsweise das Chipfreigabesignal /CE abfällt, erzeugt der Übergangsdetektor 71 das Eingabeerkennungssignal
ceb (Pulssignal). Die Pulssynthetisierungsschaltung 76 erzeugt
das Übergangserkennungssignal
mtd in Übereinstimmung
mit dem Übergangssignal
mtd. Dann, wenn das Adresssignal A0 ansteigt (1), erzeugt der Übergangsdetektor 74 beispielsweise
ein Adresserkennungssignal ad0 (Pulssignal). In Übereinstimmung mit dem Erkennungssignal
ad0 erzeugt die Pulssynthetisierungsschaltung 76 das Übergangserkennungssignal mtd.
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In
der Erzeugungsschaltung 70 für ein Übergangserkennungssignal erzeugt
die Pulssynthetisierungsschaltung 76 das Übergangserkennungssignal mtd,
wenn in irgendeinem der Steuersignale (/CE, /WE und /OE) und den
Adresssignalen ADD (A0 und A1) ein Übergang auftritt.
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4 und 5 sind
Wellenformdiagramm, welche die Operation der Speichersteuerschaltung 77 illustrieren. 4 illustriert
ein Beispiel, in welchem es mehr als einen Zugriff zur gleichen
Zeit gibt und das Übergangserkennungssignal
mtd der Speichersteuerschaltung 77 vor dem Auffrischanforderungssignal
ref-req bereitgestellt wird.
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Unter
dem Steuersignal CTL und dem externen Adresssignal ADD erkennt die
Pulssynthetisierungsschaltung 76 das Signal, welches einen Übergang
durchgemacht hat (das heißt
Umschalten von Pegeln zwischen hoch und niedrig), und erzeugt das Übergangserkennungssignal
mtd. Dann erzeugt der Auffrischtimer 78 das Auffrischanforderungssignal ref-req.
Somit wird die Auffrischoperation nach der Lese-/Schreiboperation durchgeführt.
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Insbesondere
erzeugt die Erzeugungsschaltung 82 für einen internen Befehl das
Lese-/Schreibstartsignal rw-start in Übereinstimmung mit dem Übergangserkennungssignal
mtd. Der Timinggenerator 83 erzeugt das Lese-/Schreibzustandssignal rw-state
und das Timingsignal wl-timing
für eine Wortleitungsaktivierung
in Übereinstimmung
mit dem Lese-/Schreibstartsignal rw-start. In diesem Zustand wird
eine Wortleitung, welche der vorbestimmten Lese-/Schreibadresse entspricht, aktiviert,
um Zellendaten zu lesen oder zu schreiben.
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Wenn
die Lese-/Schreiboperation abgeschlossen ist und das Lese-/Schreibzustandssignal rw-state
zurückgesetzt
ist, erzeugt die Auffrischbestimmungsschaltung 81 das Auffrischstartsignal ref-start
und das Auffrischzustandssignal ref-state. In Übereinstimmung mit dem Auffrischstartsignal ref-start erzeugt der
Timinggenerator 83 das Timingsignal wl-timing für eine Wortleitungsaktivierung. Dies
aktiviert die Wortleitung, welche einer vorbestimmten Auffrischadresse
entspricht, und frischt die Zellendaten auf.
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5 illustriert
ein Beispiel, in welchem das Auffrischanforderungssignal ref-req
der Speichersteuerschaltung 77 vor dem Übergangserkennungssignal mtd
bereitgestellt wird. Im Gegensatz zu den Operationen, die in 4 illustriert
sind, wird die Lese-/Schreiboperation nach der Auffrischoperation durchgeführt.
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Die
Auffrischbestimmungsschaltung 81 erzeugt das Auffrischstartsignal
ref-start und das Auffrischzustandssignal ref-state in Übereinstimmung mit
dem Auffrischanforderungssignal ref-req. Der Timinggenerator 83 erzeugt
das Timingsignal wl-timing für
eine Wortleitungsaktivierung in Übereinstimmung mit
dem Auffrischstartsignal ref-start. Dies aktiviert die Wortleitung,
welche einer vorbestimmten Auffrischadresse entspricht, und frischt
die Zelldaten auf.
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Wenn
die Auffrischoperation abgeschlossen ist und das Auffrischzustandssignal
ref-state zurückgesetzt
ist, erzeugt die Erzeugungsschaltung 82 für einen
internen Befehl das Lese-/Schreibstartsignal rw-start in Antwort
auf das Übergangserkennungssignal
mtd. In Übereinstimmung
mit dem Lese-/Schreibstartsignal rw-start erzeugt der Timinggenerator 83 das
Lese-/Schreibzustandssignal rw-state und das Timingsignal wl-timing
für eine
Wortleitungsaktivierung. In diesem Zustand wird das Lesen oder Schreiben
der Zelldaten durchgeführt.
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Wenn
es mehr als einen Zugriff zur gleichen Zeit gibt und die Lese-/Schreiboperation
(externer Zugriff) nach der Auffrischoperation (interner Zugriff) durchgeführt wird,
wird die Geschwindigkeit der Lese-/Schreiboperation am langsamsten.
Das heißt,
die externe Zugriffszeit wird am längsten. Daher, um die Charakteristika
des DRAM 50 zu evaluieren, der zwei Zugriffsmodi besitzt
(das heißt,
einen externen Zugriffsmodus und einen internen Zugriffsmodus), muss das
Operationsmuster geprüft
werden, wenn die externe Zugriffszeit maximal wird (das heißt, das schlechteste
Muster).
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6 ist
ein Wellenformdiagramm, welches einen Testmodus illustriert. Insbesondere
ist 6 ein Wellenformdiagramm, welches ein Operationsmuster
simuliert, wenn eine Lese-/Schreiboperation nach einer Auffrischoperation
durchgeführt
wird.
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Im
Testmodus empfängt
die Auffrischbestimmungsschaltung 81 ein Testsignal test
von einer Testschaltung (nicht gezeigt). Wenn die Auffrischbestimmungsschaltung 81 das
Testsignal test empfängt,
erzeugt die Auffrischbestimmungsschaltung 81 das Auffrischstartsignal
ref-start in Übereinstimmung
mit dem Übergangserkennungssignal
mtd.
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Die
Auffrischbestimmungsschaltung 81 empfangt das Auffrischanforderungssignal
ref-req und das Übergangserkennungssignal
mtd asynchron. Daher, wenn ein Auffrischen in Antwort auf das Auffrischanforderungssignal
ref-req während
dem Testmodus durchgeführt
wird, wird das gewünschte
Operationsmuster nicht wiederholt. Dementsprechend erzeugt die Auffrischbestimmungsschaltung 81 im
Testmodus das Auffrischstartsignal ref-start und das Auffrischzustandssignal
ref-state in Übereinstimmung mit
dem Übergangserkennungssignal
mtd. Wenn die Auffrischoperation abgeschlossen ist und das Auffrischzustandssignal
ref-state zurückgesetzt
ist, erzeugt die Erzeugungsschaltung 82 für einen
internen Befehl das Lese-/Schreibstartsignal rw-start in Übereinstimmung
mit dem Übergangserkennungssignal mtd.
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Im
Testmodus, welcher die Erzeugung des Übergangserkennungssignals mtd
als einen Trigger verwendet, wird die Auffrischoperation gestartet,
um das schlechteste Muster zu simulieren und zu reproduzieren, so
dass die externe Zugriffszeit gemessen werden kann, um die Lese-/Schreiboperation
zu evaluieren.
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Jedoch
besitzt der DRAM 50 aus dem Stand der Technik die nachfolgend
beschriebenen Probleme.
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[1: Problem, wenn ein fehlerhafter Modus
erkannt wird]
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Ein
Problem (fehlerhafter Modus) des DRAM 50, z.B. wenn es
aufeinander folgende, externe Zugriffe gibt, ist eine Operationsverzögerung in
der Vorrichtung (resultierend aus einer Prozessschwankung, einer
Temperaturschwankung oder einem unzureichenden Spannungsspielraum),
welche die Zykluslänge
verlängert.
Demzufolge kann der DRAM 50 nicht in der Lage sein, auf
die Lese-/Schreiboperation für
den nächsten
Zyklus umzuschalten.
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7 ist
ein Wellenformdiagramm, welches solch einen fehlerhaften Modus illustriert. 7 illustriert
ein Beispiel, in welchem das Übergangserkennungssignal
mtd erzeugt wird, wenn das Chipfreigabesignal /CE abfällt, das
Ausgabefreigabesignal /OE ansteigt oder sich das Adresssignal ADD
(A0 und A1) ändert.
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Wenn
das Chipfreigabesignal /CE abfällt, wird
das Übergangserkennungssignal
mtd erzeugt. In Übereinstimmung
mit dem Übergangserkennungssignal
mtd werden das Lese-/Schreibstartsignal rw-start
und das Lese-/Schreibzustandssignal rw-state
erzeugt. Dies führt
die Lese-/Schreiboperation durch.
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Dann,
wenn das Ausgabefreigabesignal /OE ansteigt, wird das Übergangserkennungssignal
mtd erzeugt. In diesem Zustand, wenn es eine Operationsverzögerung in
der Vorrichtung gibt, kann beispielsweise nicht in den nächsten Zyklus
eingetreten werden. Somit werden das Lese-/Schreibstartsignal rw-start und das
Lese-/Schreibzustandssignal rw-state
nicht erzeugt (die gestrichelten Linien in 7 illustrieren
einen normalen Betrieb).
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Wenn
es einen fehlerhaften Modus wie z.B. in 7 gibt und
wenn sich das Adresssignal ADD ändert,
nachdem das Ausgabefreigabesignal /OE ansteigt, wie in 8 gezeigt,
werden das Lese-/Schreibstartsignal rw-start und das Lese-/Schreibzustandssignal
rw-state in Übereinstimmung
mit dem Übergangserkennungssignal
mtd erzeugt.
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In
diesem Fall, da die Lese-/Schreiboperation gestartet wird, kann
ein Fehler nicht erkannt werden, selbst wenn es tatsächlich einen
fehlerhaften Modus gibt. Somit kann im Stand der Technik eine Vorrichtungsevaluierung
nicht richtig durchgeführt werden.
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[Fehler in Bezug auf den Testmodus]
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Im
Testmodus wird das Auffrischstartsignal ref-start in Übereinstimmung
mit dem Übergangserkennungssignal
mtd erzeugt, um die Auffrischoperation zu starten. Somit kann während dem
Testmodus ein Test in dem gewünschten
Operationsmuster nicht durchgeführt
werden, da die Auffrischoperation nicht während dem normalen Modus durchgeführt wird.
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9 ist
ein Wellenformdiagramm, welches ein Beispiel eines Operationsmusters
während
dem normalen Modus illustriert. 9 zeigt
das Operationsmuster, wenn es eine externe Anforderung für die Schreiboperation
und eine interne Anforderung für die
Auffrischoperation gibt und die Auffrischoperation zuerst durchgeführt wird
(schlechtestes Musters). In diesem Beispiel wird das Übergangserkennungssignal
mtd erzeugt, wenn das Chipfreigabesignal /CE ansteigt und das Schreibfreigabesignal
/WE ansteigt. In dem Beispiel der 9 wird die
Schreiboperation durchgeführt,
wenn das Chipfreigabesignal /CE abfällt.
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10 ist
ein Wellenformdiagramm, welches ein Beispiel illustriert, in dem
das Operationsmuster der 9 im Testmodus durchgeführt wird.
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In
dem Beispiel der 10 wird das Übergangserkennungssignal mtd
erzeugt, wenn das Chipfreigabesignal /CE abfällt. Das Auffrischstartsignal
ref-start wird erzeugt und die Auffrischoperation wird gestartet,
in Übereinstim mung
mit dem Übergangserkennungssignal
mtd. Wenn die Auffrischoperation abgeschlossen ist, wird das Lese-/Schreibstartsignal
rw-start (insbesondere das Schreibstartsignal) erzeugt und die Schreiboperation
wird gestartet, in Übereinstimmung
mit dem Übergangserkennungssignal
mtd.
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Im
Anschluss an den Abschluss der Schreiboperation, wenn das Schreibfreigabesignal
/WE ansteigt und das Übergangserkennungssignal
mtd erzeugt wird, in Übereinstimmung
mit dem Schreibfreigabesignal /WE, wird die Auffrischoperation zum zweiten
Mal durchgeführt,
in Übereinstimmung
mit dem Übergangserkennungssignal
mtd. Dementsprechend kann im Testmodus aus dem Stand der Technik,
da die zweite Auffrischoperation unbeabsichtigt durchgeführt wird,
das Operationsmuster im normalen Modus der 9 nicht
reproduziert werden.
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11 ist
ein Wellenformdiagramm, welches ein Beispiel eines weiteren Operationsmusters
im normalen Modus illustriert. 11 zeigt
ein Operationsmuster, wenn es Anforderungen für die Schreiboperation und
die Auffrischoperation zur gleichen Zeit gibt, und die Leseoperation
nach der Schreiboperation durchgeführt wird. In diesem Beispiel
wird das Übergangserkennungssignal
mtd erzeugt, wenn das Chipfreigabesignal /CE abfällt, das Schreibfreigabesignal
/WE ansteigt und das Ausgabefreigabesignal /OE ansteigt (nicht gezeigt).
In dem Beispiel der 11 wird die Schreiboperation
gestartet, wenn das Chipfreigabesignal /CE abfällt, und wird die Leseoperation
gestartet, wenn das Ausgabefreigabesignal /OE abfällt.
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12 ist
ein Wellenformdiagramm, welches ein Beispiel illustriert, wenn die
Operation der 11 im Testmodus durchgeführt wird.
Das Übergangserkennungssignal
mtd wird erzeugt, wenn das Chipfreigabesignal /CE abfällt. Das
Auffrischstartsignal ref-start wird erzeugt und die Auf frischoperation wird
gestartet, in Übereinstimmung
mit dem Signal mtd. Wenn die Auffrischoperation abgeschlossen ist, wird
das Lese-/Schreibstartsignal rw-start (insbesondere das Schreibstartsignal)
erzeugt und die Schreiboperation wird gestartet, in Übereinstimmung
mit dem Übergangserkennungssignal
mtd, welches als ein Trigger zum Starten der Auffrischoperation
funktioniert.
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Im
Anschluss an den Abschluss der Schreiboperation, wenn das Schreibfreigabesignal
/WE ansteigt, wird das Übergangserkennungssignal
mtd erzeugt, in Übereinstimmung
mit dem Schreibfreigabesignal /WE. Die Auffrischoperation wird zum
zweiten Mal durchgeführt,
wenn das Auffrischstartsignal ref-start in Übereinstimmung mit dem Übergangserkennungssignal
mtd erzeugt wird. Wenn die Auffrischoperation abgeschlossen ist
wird das Lese-/Schreibstartsignal rw-start (insbesondere das Lesestartsignal)
erzeugt, in Übereinstimmung
mit dem Übergangserkennungssignal
mtd, welches der Trigger der zweiten Auffrischoperation ist, um
die Leseoperation zu starten.
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Dementsprechend
kann in dem Beispiel der 12, da
die zweite Auffrischoperation unbeabsichtigt durchgeführt wird,
das Operationsmuster im normalen Modus der 11 im
Testmodus nicht reproduziert werden.
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Im
Stand der Technik, wenn eine unbeabsichtigte Auffrischoperation
während
dem Testmodus durchgeführt
wird, wird die Charakteristikevaluierung mit einem Muster durchgeführt, das
sich vom tatsächlichen
Muster unterscheidet. Somit kann die Vorrichtung nicht richtig evaluiert
werden. Wenn der Testmodus durchgeführt wird, steigt eine Leistungsaufnahme
an, da eine unnötige
Auffrischoperation durchgeführt
wird. Daher kann in Übereinstimmung mit
dem Testergebnis die garantierte Operation überevaluiert werden oder kann
ein normales Funktionieren fehlerhaft als nicht normales Funktionieren
bestimmt werden. Mit anderen Worten kann im Stand der Technik das
Testen nicht mit dem beabsichtigen Operationsmuster durchgeführt werden,
und die Vorrichtungsevaluierung kann nicht richtig durchgeführt werden.
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Gemäß einem
Aspekt der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung
bereitgestellt, umfassend erste und zweite Zugriffsmodi, einen Testmodus
und eine Eintrittssignalerzeugungsschaltung zum Erzeugen eines ersten
Eintrittssignals, das verwendet wird, um in den ersten Zugriffsmodus
einzutreten, wobei eine Mehrzahl von Eingangssignalen verwendet
wird, wobei der erste Zugriffsmodus ein externer Zugriffsmodus ist
und der zweite Zugriffsmodus ein interner Auffrischmodus ist, und
eine Steuerschaltung, die mit der Eintrittssignalerzeugungsschaltung
verbunden ist, um ein Triggersignal für einen ersten Modus in Antwort
auf das erste Eintrittssignal zu erzeugen, und, wenn die Steuerschaltung
ein zweites Eintrittssignal empfängt,
um in den zweiten Zugriffsmodus einzutreten, die Steuerschaltung
ein Triggersignal für
einen zweiten Modus in Antwort auf das zweite Eintrittssignal erzeugt,
wobei die Halbleiterspeichervorrichtung dadurch gekennzeichnet ist,
dass die Eintrittssignalerzeugungsschaltung im Testmodus ein Auswahlsteuersignal empfangt
und mindestens eines der Eingangssignale auf selektive Weise ungültig macht,
in Übereinstimmung
mit dem Auswahlsteuersignal, wodurch die Erzeugung des ersten Eintrittssignals
gesperrt wird.
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Gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung
bereitgestellt, dadurch gekennzeichnet, dass die Erzeugungsschaltung
für ein
Eintrittssignal das erste Eintrittssignal erzeugt, welches verwendet wird,
um in den ersten Zugriffsmodus oder den zweiten Zugriffsmodus einzutreten,
wobei die Mehrzahl von Eingabesignalen verwendet wird, und die Steuerschaltung
das Triggersignal für
einen ersten Modus er zeugt, welches verwendet wird, um den ersten
Zugriffsmodus zu starten, in Antwort auf das erste Eintrittssignal,
und das Triggersignal für
einen zweiten Modus erzeugt, welches verwendet wird, um den zweiten
Zugriffsmodus zu starten, in Antwort auf das erste Eintrittssignal.
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Gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung wird eine Halbleiterspeichervorrichtung
bereitgestellt, dadurch gekennzeichnet, dass die Erzeugungsschaltung
für ein
Eintrittssignal das erste Eintrittssignal erzeugt, welches verwendet wird,
um in den ersten Zugriffsmodus einzutreten, und ein drittes Eintrittssignal
erzeugt, das verwendet wird, um in den zweiten Zugriffsmodus einzutreten, wobei
die Mehrzahl von Eingabesignalen verwendet wird, die Steuerschaltung
das Triggersignal für
einen ersten Modus erzeugt, welches verwendet wird, um den ersten
Zugriffsmodus zu starten, in Antwort auf das erste Eintrittssignal,
und das Triggersignal für
einen zweite Modus erzeugt, welches verwendet wird, um den zweite
Zugriffsmodus zu starten, in Antwort auf das dritte Eintrittssignal.
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Gemäß einem
weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zum
Testen einer Halbleiterspeichervorrichtung bereitgestellt, die einen
ersten Zugriffsmodus, einen zweiten Zugriffsmodus und einen Testmodus
besitzt, wobei der erste Zugriffsmodus ein externer Zugriffsmodus
ist und der zweite Zugriffsmodus ein interner Auffrischmodus ist, und
wobei das Verfahren die Schritte umfasst:
Empfangen einer Mehrzahl
von Eingangssignalen;
Erzeugen eines Eintrittssignals, das
verwendet wird, um in den ersten Zugriffsmodus oder den zweiten
Zugriffsmodus einzutreten, wobei die Eingangssignale verwendet werden;
gekennzeichnet
durch die Schritte:
Empfangen eines Auswahlsteuersignals im
Testmodus; und
Ungültigmachen
mindestens eines der Eingangssignale auf selektive Weise, in Übereinstimmung
mit dem Auswahlsteuersignal, wodurch die Erzeugung des Eintrittssignals
gesperrt wird.
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Gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung wird ein Verfahren zum Testen einer Halbleiterspeichervorrichtung
bereitgestellt, das des Weiteren dadurch gekennzeichnet ist, dass:
das
Erzeugen des Eintrittssignals umfasst:
Erzeugen eines ersten
Eintrittssignals, das verwendet wird, um in den ersten Zugriffsmodus
einzutreten, wobei die Eingangssignale verwendet werden, und
Erzeugen
eines zweiten Eintrittssignals, das verwendet wird, um in den zweiten
Zugriffsmodus einzutreten, wobei die Eingangssignale verwendet werden;
und
wobei das Ungültigmachen
mindestens eines der Eingangssignale auf selektive Weise, in Übereinstimmung
mit dem Auswahlsteuersignal, die Erzeugung des ersten Eintrittssignals
oder des zweiten Eintrittssignals sperrt.
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Gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung wird ein Verfahren zum Testen einer Halbleiterspeichervorrichtung
bereitgestellt, welches dadurch gekennzeichnet ist, dass:
das
Erzeugen des Eintrittssignals ein Auswählen mindestens eines der Eingabesignale
und ein Erkennen eines Übergangs
des ausgewählten,
mindestens einen der Eingangssignale umfasst, um das Eintrittssignal
zum Starten eines der Zugriffsmodi zu erzeugen.
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Die
Erfindung und bevorzugte Aufgaben und Vorteile davon können am
besten durch Bezugnahme auf die folgende Beschreibung der bestimmten beispielhaften
Ausführungsbeispiele
zusammen mit den beigefügten
Zeichnungen verstanden werden, in welchen:
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1 ein
schematisches Blockdiagramm einer Halbleiterspeichervorrichtung
aus dem Stand der Technik ist;
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2 ein
schematisches Blockdiagramm einer Speichersteuerschaltung ist, welche
in der Halbleiterspeichervorrichtung der 1 enthalten
ist;
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3 ein
Wellenformdiagramm ist, welches das Operationsprinzip eines Übergangsdetektors
einer Halbleiterspeichervorrichtung der 1 illustriert;
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4 und 5 Wellenformdiagramme sind,
welche das Operationsprinzip der Speichersteuerschaltung der 2 illustrieren;
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6 ein
Wellenformdiagramm ist, welches einen Testmodus der Halbleiterspeichervorrichtung der 1 illustriert;
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7 ein
Wellenformdiagramm ist, welches ein Beispiel eines fehlerhaften
Modus der Halbleiterspeichervorrichtung der 8 illustriert;
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8 ein
Wellenformdiagramm ist, welches ein Beispiel eines Operationsmusters
im Stand der Technik illustriert;
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9 ein
Wellenformdiagramm ist, welches ein Beispiel eines Operationsmusters
im Stand der Technik illustriert;
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10 ein
Wellenformdiagramm ist, welches einen Testmodus aus dem Stand der
Technik für das
Operationsmuster der 9 illustriert;
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11 ein
Wellenformdiagramm ist, welches ein Beispiel eines Operationsmusters
im Stand der Technik illustriert;
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12 ein
Wellenformdiagramm ist, welches einen Testmodus aus dem Stand der
Technik für das
Operationsmuster der 11 illustriert;
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13 ein
schematisches Blockschaltungsdiagramm einer Halbleiterspeichervorrichtung
gemäß einem
ersten Ausführungsbeispiel
der vorliegenden Erfindung ist;
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14 ein
schematisches Schaltungsdiagramm eines Übergangsdetektors in der Halbleiterspeichervorrichtung
der 13 ist;
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15 ein
schematisches Schaltungsdiagramm einer Auffrischbestimmungsschaltung
in der Halbleiterspeichervorrichtung der 13 ist;
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16 ein
Wellenformdiagramm ist, welches eine fehlerhafte Moduserkennung
im ersten Ausführungsbeispiel
illustriert;
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17 ein
Wellenformdiagramm ist, welches einen Testmodus im ersten Ausführungsbeispiel
illustriert;
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18 ein
schematisches Blockschaltungsdiagramm einer Halbleiterspeichervorrichtung
gemäß einem
zweiten Ausführungsbeispiel
der vorliegenden Erfindung ist;
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19 ein
schematisches Blockschaltungsdiagramm einer Speichersteuerschaltung
der Halbleiterspeichervorrichtung der 18 ist;
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20 ein
schematisches Schaltungsdiagramm eines Übergangsdetektors in der Halbleiterspeichervorrichtung
der 18 ist;
-
21 ein
schematisches Schaltungsdiagramm eines weiteren Übergangsdetektors in der Halbleiterspeichervorrichtung
der 18 ist;
-
22 ein
Wellenformdiagramm ist, welches eine fehlerhafte Moduserkennung
im zweiten Ausführungsbeispiel
illustriert; und
-
23 und 24 Wellenformdiagramme sind,
welche einen Testmodus im zweiten Ausführungsbeispiel illustrieren.
-
In
den Zeichnungen werden durchweg gleiche Bezugszeichen für gleiche
Elemente benutzt.
-
13 ist
ein schematisches Blockschaltungsdiagramm eines Eingabeschaltungsabschnitts einer
Halbleiterspeichervorrichtung (DRAM) 100 gemäß einem
ersten Ausführungsbeispiel
der vorliegenden Erfindung. Der DRAM 100 ist mit einer Selbstauffrischungsfunktion
versehen.
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Der
DRAM 100 empfängt
eine Mehrzahl von Steuersignalen CTL und eine Mehrzahl (in 13 sind
nur zwei Bits gezeigt) externer Adresssignale ADD über externe
Anschlüsse.
Die Steuersignale CTL umfassen ein Chipfreigabesignal /CE, ein Schreibfreigabesignal
/WE und ein Ausgabefreigabesignal /OE. Die externen Adresssignale
ADD umfassen Adresssignale A0 und A1. Die Signale /CE, /WE, /OE,
A0 und A1 werden in eine Erzeugungsschaltung 20 für ein Übergangserkennungssignal über Eingabepuffer 11, 12, 13, 14 beziehungsweise 15 eingegeben.
Die Eingabepuffer 11 bis 15 funktionieren als Stufenschaltungen
für eine
Anfangseingabe, welche ein Eingabesignal in ein Signal konvertieren,
das einen Pegel besitzt, der der internen Spannung der Vorrichtung
entspricht. Des Weiteren werden die Eingabepuffer 11 bis 15 jeweils
durch einen CMOS-Inverter oder einen C/M-Differentialverstärker konfiguriert.
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Die
Erzeugungsschaltung 20 für ein Übergangserkennungssignal umfasst
eine Mehrzahl von (fünf
in 13) Übergangsdetektoren
(TD) 21 bis 25 und eine Pulssynthetisierungsschaltung.
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Die Übergangsdetektoren 21, 22 beziehungsweise 23 erkennen
den Übergang
(Übergang zwischen
einem hohen Pegel und einem niedrigen Pegel) der Steuersignale CTL
(/CE, /WE und /OE), um Eingabeerkennungssignale ceb, web und oeb
zu erzeugen. Die Übergangsdetektoren 24 beziehungsweise 25 erkennen
den Übergang
der Zustande (Änderung
jedes Bits) des eingegebenen externen Adresssignals ADD (A0 und
A1), um Adresserkennungssignale ad0 und ad1 zu erzeugen. Die Erken nungssignale
ceb, web, oeb, ad0 und ad1 werden der Pulssynthetisierungsschaltung 26 bereitgestellt.
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Die
Pulssynthetisierungsschaltung 26 synthetisiert die Erkennungssignale
ceb, web, oeb, ad0 und ad1 logisch, um ein Übergangserkennungssignal mtds
(erstes Eintrittssignal) zum Durchführen eines Lese-/Schreibprozesses
oder eines externen Zugriffs (erster Zugriffsmodus) zu erzeugen.
Das Übergangserkennungssignal
mtds wird der Speichersteuerschaltung 27 bereitgestellt.
-
Eine
Codeerzeugungsschaltung 30 ist mit der Pulssynthetisierungsschaltung 26 verbunden.
In Übereinstimmung
mit einem Testsignal, welches von der Testschaltung (nicht gezeigt)
bereitgestellt wird, stellt die Codeerzeugungsschaltung 30 einen
Steuercode für
eine Pulserzeugung (Auswahlsteuersignal) en-code, der in einem internen
Register (nicht gezeigt) vorgespeichert wird, einer Pulssynthetisierungsschaltung 26 bereit.
Der Steuercode für
eine Pulserzeugung en-code repräsentiert
Codeinformation, die durch ein Steuersignal (nicht gezeigt) eingestellt
wird, das von einer Mehrzahl externer Anschlüsse bereitgestellt wird.
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Insbesondere
maskiert der Steuercode für eine
Pulserzeugung en-code die Erkennungssignale ceb, web, oeb, ad0 und
ad1, welche von einer Pulssynthetisierungsschaltung 26 bereitgestellt
werden, wenn nötig.
Das heißt,
unter den Erkennungssignalen ceb, web, oeb, ad0 und ad1 wählt die
Pulssynthetisierungsschaltung 26 das Signal aus, das für das logische
Synthetisieren im Übereinstimmung
mit dem Steuercode für
eine Pulserzeugung en-code verwendet wird. Das Signal, das durch
den Steuercode für eine
Pulserzeugung en-code
ungültig
gemacht wird, erzeugt nicht das Übergangserkennungssignal
mtds.
-
Die
Speichersteuerschaltung 27 empfängt das Übergangserkennungssignal mtds
von der Pulssynthetisierungsschaltung 26 und erzeugt ein
Timingsignal wl-timing für
eine Wortlei tungsaktivierung, um eine Wortleitung einer Speicherzelle
zu aktivieren. Die Wortleitung einer aktivierten Speicherzelle entspricht
einer vorbestimmten Lese-/Schreibadresse, welche durch das externe
Adresssignal ADD zugewiesen wird. Das Timingsignal wl-timing wird
einem Speicherkern 29 bereitgestellt.
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Ein
Auffrischtimer 28 ist mit der Speichersteuerschaltung 27 verbunden.
Der Auffrischtimer 28 erzeugt ein Auffrischanforderungssignal
ref-req (zweites Eintrittssignal) zum Durchführen eines Auffrischprozesses
oder eines internen Zugriffs (zweiter Zugriffsmodus) zu vorbestimmten
Zeitintervallen, und stellt das Auffrischanforderungssignal ref-req
der Speichersteuerschaltung 27 bereit.
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Die
Speichersteuerschaltung 27 empfängt das Auffrischanforderungssignal
ref-req und erzeugt ein Timingsignal wl-timing für eine Wortleitungsaktivierung,
um eine Wortleitung einer Speicherzelle zu aktivieren. Die Wortleitung
einer aktivierten Speicherzelle entspricht einer vorbestimmten Auffrischadresse,
welche von einem internen Adresszähler (nicht gezeigt) ausgegeben
wird. Die Speichersteuerschaltung 27 empfängt des
Weiteren ein Testsignal test von einer Testschaltung (nicht gezeigt),
um einen Test in einem Testmodus in Übereinstimmung mit dem Testsignal
test durchzuführen.
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Die
Konfiguration der Speichersteuerschaltung 27 ist ähnlich zu
der der Speichersteuerschaltung 77 der 2,
und umfasst eine Auffrischbestimmungsschaltung 81, eine
Erzeugungsschaltung für einen
internen Befehl (Erzeugungsschaltung für einen Modustrigger) 82 und
einen Timinggenerator (Signalerzeugungsschaltung) 83. Um
der Kürze
willen werden Elemente, welche in der Speichersteuerschaltung 77 verwendet
werden, nachfolgend nicht beschrieben werden.
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Im
ersten Ausführungsbeispiel
empfängt
die Auffrischbestimmungsschaltung 81 das Auffrischanforderungssignal ref-req
vom Auffrischtimer 28 und das Übergangserkennungssignal mtds
von der Pulssynthetisierungsschaltung 26. Die Auffrischbestimmungsschaltung 81 bestimmt
das Eingabetiming des Auffrischanforderungssignals ref-req und des Übergangserkennungssignals
mtds, welche asynchron eingegeben werden, um Prioritätslevel
der Auffrischoperation und der Lese-/Schreiboperation zu bestimmen. In Übereinstimmung
mit dem Prioritätslevel
erzeugt die Auffrischbestimmungsschaltung 81 ein Auffrischstartsignal
ref-start (zweites Modustriggersignal).
-
In
diesem Zustand empfängt
die Auffrischbestimmungsschaltung 81 das Testsignal test
von der Testschaltung. Wenn sie das Übergangserkennungssignal mtds
empfängt,
erzeugt die Auffrischbestimmungsschaltung ein Auffrischstartsignal
ref-start in Antwort auf ein Übergangserkennungssignal
mtds.
-
15 zeigt
ein Beispiel der Auffrischbestimmungsschaltung 81, welche
das Übergangserkennungssignal
mtds empfängt,
das in Übereinstimmung
mit dem Steuercode en-code für
eine Pulserzeugung erzeugt wird.
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Die
Erzeugungsschaltung 82 für einen internen Befehl empfängt das Übergangserkennungssignal
mtds von der Pulssynthetisierungsschaltung 26. Die Erzeugungsschaltung 82 für einen
internen Befehl erzeugt das Lese-/Schreibstartsignal
rw-start (Triggersignal für
einen ersten Modus) in Antwort auf das Übergangserkennungssignal mtds.
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Der
Timinggenerator 83 empfängt
das Auffrischstartsignal ref-start von der Auffrischbestimmungsschaltung 81 und
das Lese-/Schreibstartsignal rw-start von der Erzeugungsschaltung 82 für einen internen
Befehl. Der Timinggenerator 83 erzeugt das Timingsignal
wl-timing für
eine Wortleitungsaktivierung (internes Operationssignal), in Übereinstimmung
mit jedem der Signale ref-start und rw-start.
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14 ist
ein schematisches Schaltungsdiagramm, welches ein Beispiel der Erzeugungsschaltung 20 für ein Übergangserkennungssignal
zeigt.
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Zum
Beispiel, wenn das Chipfreigabesignal /CE abfällt, erzeugt der Übergangsdetektor 21 einen einmaligen
Puls, dessen Pulsbreite von der Verzögerungszeit einer Verzögerungsschaltung
abhängt.
Die Übergangsdetektoren 22 und 23 erzeugen
einen einmaligen Puls, wenn das Schreibfreigabesignal /WE beziehungsweise
das Ausgabefreigabesignal /OE ansteigen.
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Der Übergangsdetektor 24 erzeugt
einen einmaligen Puls, wenn das Adresssignal A0 ansteigt oder abfällt. Übergangsdetektoren,
welche den Übergangsdetektor 25 enthalten
und welche Änderungen in
den Adresssignalen erkennen, besitzen die gleiche Konfiguration
wie der Übergangsdetektor 24.
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Die
Pulssynthetisierungsschaltung 26 umfasst beispielsweise
eine Mehrzahl von Signalauswahlschaltungen (in 14 NAND-Schaltungen 26a, 26b, 26c und 26d)
und eine Signalsynthetisierungsschaltung (in 14 eine
NAND-Schaltung 26e).
Die Signalauswahlschaltungen 26a bis 26d sind
jeweils für
die Übergangsdetektoren 21 bis 24 vorgesehen. Die
Signalsynthetisierungsschaltung 26e synthetisiert die Ausgabesignale
der Signalauswahlschaltungen logisch und gibt die logisch synthetisierten
Signale aus.
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Insbesondere
empfangen die NAND-Schaltungen 26a–26d jeweils die Erkennungssignale
ceb, web, oeb und ad0 von den Übergangsdetektoren 21 bis 24 und
Steuercodes für
eine Pulserzeugung en-code (in 14 en-ceb,
en-web, en-oeb und en-ad0), welche die entsprechende Codeinformation enthalten.
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Zum
Beispiel, wenn der Steuercode für
eine Pulserzeugung en-ceb abfällt,
macht die NAND-Schaltung 26a das Erkennungssignal ceb des Übergangsdetektors 21 ungültig. Das heißt, wenn
die NAND-Schaltung 26a den Steuercode für eine Niedrigpulserzeugung
en-ceb empfängt,
ist die Ausgabe der NAND-Schaltung 26a bei einem hohen
Pegel festgelegt. Auf die gleiche Art und Weise, wenn die Steuercodes
für eine
Pulserzeugung en-web, en-oeb, en-ad0 abfallen, machen die NAND-Schaltungen 26b bis 26d die
Erkennungssignale web, oeb und ad0 von den Übergangsdetektoren 22 bis 24 jeweils
ungültig.
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Auf
diese Weise synthetisiert die Pulssynthetisierungsschaltung 26 die
Erkennungssignale ceb, web, oeb und ad0 auf selektive Weise logisch
in Übereinstimmung
mit dem Steuercode für
eine Pulserzeugung, um das Übergangserkennungssignal
mtds zu erzeugen.
-
Der
Betrieb des DRAM 100 in dem ersten Ausführungsbeispiel wird nun diskutiert
werden. 16 ist ein Wellenformdiagramm,
welches ein Beispiel illustriert, in dem ein fehlerhafter Modus
erkannt wird.
-
Im
Beispiel der 16 wird das Übergangserkennungssignal mtds
erzeugt, wenn das Chipfreigabesignal /CE abfällt und das Ausgabefreigabesignal
/OE ansteigt, und wird das Übergangserkennungssignal
mtds nicht erzeugt, wenn sich die externen Adresssignale ADD (A0,
A1) ändern.
Das heißt, in
der Erzeugungsschaltung 20 für ein Übergangserkennungssignal werden
die Adresserkennungssignale ad0 und ad1, welche der Pulssynthetisierungsschaltung 26 bereitgestellt
werden, durch den Steuercode für
eine Pulserzeugung en-code ungültig
gemacht.
-
In 16 wird
das Übergangserkennungssignal
mtds erzeugt, wenn das Chipfreigabesignal /CE abfällt. Das
Lese-/Schreibstartsignal
rw-start und das Lese-/Schreibzustandssignal
rw-state werden in Übereinstimmung
mit dem Übergangserkennungssignal
mtds erzeugt, um die Lese-/Schreiboperation durchzuführen.
-
Dann
wird das Übergangserkennungssignal mtds
erzeugt, wenn das Ausgabefreigabesignal /OE ansteigt. In diesem
Zustand kann, wenn eine Operationsverzögerung in der Vorrichtung aufgrund
von Rauschen, Prozessschwankung, Temperaturschwankung und einem
unzureichenden Spannungsspielraum auftritt, im nächsten Zyklus nicht in die
Lese-/Schreiboperation
eingetreten werden. Mit anderen Worten werden das Lese-/Schreibstartsignal
rw-start und das Lese-/Schreibzustandssignal rw-state
nicht erzeugt (die gestrichelten Einpunktlinien in 16 indizieren
einen normalen Betrieb).
-
Nachdem
das Ausgabefreigabesignal /OE ansteigt, ändert sich das externe Adresssignal
ADD (Adresswert). Jedoch werden die Adresserkennungssignale ad0
und ad1 durch den Steuercode für eine
Pulserzeugung en-code ungültig
gemacht. Das heißt,
das Übergangserkennungssignal
mtds (gestrichelte Zweipunktlinien in 16) wird
nicht erzeugt, selbst wenn sich das externe Adresssignal ADD ändert. Somit
werden das Lese-/Schreibstartsignal rw-start und das Lese-/Schreibzustandssignal rw-state
nicht erzeugt.
-
Dementsprechend
wird, selbst wenn solch ein fehlerhafter Modus existiert (Fehler,
wobei eine Lese-/Schreiboperation,
die durchgeführt
werden sollte, nicht durchgeführt
wird), die Wiederholung eines Operationsmusters in einem fehlerhaften
Modus im ersten Ausführungsbeispiel
ermöglicht.
Somit wird ein Fehler der Vorrichtung richtig erkannt. Wenn die Steuersignale
umschalten, kann die Erzeugung des Übergangserkennungssignals mtds
gestoppt werden, um die Existenz eines fehlerhaften Modus zu erkennen.
-
17 ist
ein Wellenformdiagramm, welches ein Beispiel des Testmodus illustriert.
Im Beispiel der 17 wird das Operationsmuster,
wenn die Schreiboperation nach der Auffrischoperation durchgeführt wird
(schlechtestes Mu ster), in dem Testmodus wiederholt (Bezug nehmend
auf 9). In diesem Beispiel sperrt der Steuercode für eine Pulserzeugung
en-code die Erzeugung des Übergangserkennungssignals
mtds, wenn das Schreibfreigabesignal /WE ansteigt.
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Das Übergangserkennungssignal
mtds wird erzeugt, wenn das Chipfreigabesignal /CE abfällt. Das Übergangserzeugungssignal
mtds erzeugt das Auffrischstartsignal ref-start und startet die
Auffrischoperation. Wenn die Auffrischoperation abgeschlossen ist,
wird das Lese-/Schreibstartsignal rw-start (insbesondere das Schreibstartsignal)
erzeugt, in Übereinstimmung
mit dem Übergangserkennungssignal
mtds, welches als ein Trigger funktioniert, der die Auffrischoperation
startet. Das Lese-/Schreibstartsignal rw-start startet die Schreiboperation.
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Nachdem
die Schreiboperation abgeschlossen ist, steigt das Schreibfreigabesignal
/WE an. In diesem Zustand macht der Steuercode für eine Pulserzeugung en-code
das Erkennungssignal web des Übergangsdetektors 22 ungültig. Das
heißt,
das Übergangserkennungssignal
mtds (gestrichelte Zweipunktlinien in 17) wird
nicht erzeugt, selbst wenn das Schreibfreigabesignal /WE umgeschaltet wird.
Somit wird das Auffrischstartsignal ref-start nicht erzeugt und
wird die Auffrischoperation nicht durchgeführt.
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Im
ersten Ausführungsbeispiel
wird die Auffrischoperation beispielsweise nur durchgeführt, wenn
das Chipfreigabesignal /CE in Übereinstimmung
mit dem Steuercode en-code für
eine Pulserzeugung abfällt.
Dementsprechend wird im Testmodus keine unbeabsichtigte Auffrischoperation
durchgeführt
und das schlechteste Muster der 9 wird simuliert
und wiederholt. Somit wird das gewünschte Muster, wie beispielsweise
das schlechteste Muster, im Testmodus wiederholt und die Vorrichtungsevaluierung
wird richtig durchgeführt.
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Der
DRAM 100 des ersten Ausführungsbeispiels besitzt die
nachfolgend beschriebenen Vorteile.
- (1) Die
Pulssynthetisierungsschaltung 26 erzeugt das Übergangserkennungssignal
mtds durch logisches Synthetisieren der Eingabeerkennungssignale
ceb, web und oeb und der Adresserkennungssignale ad0 und ad1 in Übereinstimmung mit
dem Steuercode für
eine Pulserzeugung en-code auf selektive Weise. Dies ermöglicht eine vereinfachte
und genaue Erkennung der Existenz eines fehlerhaften Modus.
- (2) Wenn der Testmodus durchgeführt wird, erzeugt die Pulssynthetisierungsschaltung 26 das Übergangserkennungssignal
mtds durch logisches Synthetisieren der Erkennungssignale ceb, web,
oeb, ad0 und ad1 in Übereinstimmung
mit dem Steuercode für
eine Pulserzeugung en-code auf selektive Weise. Dies verhindert,
dass eine unnötige
Auffrischoperation durchgeführt
wird. Somit wird das gewünschte
Muster, wie z.B. das schlechteste Muster, simuliert und wiederholt. Dementsprechend
wird die Vorrichtungsevaluierung genauer durchgeführt.
- (3) Der Steuercode für
eine Pulserzeugung en-code steuert das Übergangserkennungssignal mtds, welches
durch die Pulssynthetisierungsschaltung 26 erzeugt wird.
Somit wird die Schaltungsgröße von der
Konfiguration aus dem Stand der Technik nicht vergrößert.
-
18 ist
ein Blockdiagramm eines Eingabeschaltungsabschnitts einer Halbleiterspeichervorrichtung
(DRAM) 200 gemäß einem
zweiten Ausführungsbeispiel
der vorliegenden Erfindung. Im DRAM 200 des zweiten Ausführungsbeispiels
sind die Pulssynthetisierungsschaltung 26 und die Speichersteuerschaltung 27 in
der Erzeugungsschaltung für
ein Übergangserkennungssignal 20 des
ersten Ausführungsbeispiels
teilweise modifiziert.
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Im
zweiten Ausführungsbeispiel
umfasst eine Erzeugungsschaltung für ein Übergangserkennungssignal 31 eine Mehrzahl
von (in 18 fünf) Übergangsdetektoren 21 bis 25 und
eine Pulssynthetisierungsschaltung 32.
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Die
Pulssynthetisierungsschaltung 32 verwendet Erkennungssignale
ceb, web, oeb, ad0 und ad1 der Übergangsdetektoren 21 bis 25 und
erzeugt ein Erkennungssignal eines Befehlsübergangs mtdcs (erstes Eintrittssignal)
und ein Erkennungssignal für einen
Auffrischübergang
mtdrs (zweites oder drittes Eintrittssignal). Insbesondere synthetisiert
die Pulssynthetisierungsschaltung 32 die Erkennungssignale ceb,
web, oeb, ad0 und ad1 logisch auf selektive Weise, in Übereinstimmung
mit dem Steuercode für eine
Pulserzeugung en-code, um das Erkennungssignal für einen Befehlsübergang
mtdcs und das Erkennungssignal für
einen Auffrischübergang
mtdrs zu erzeugen.
-
19 ist
ein schematisches Blockschaltungsdiagramm der Speichersteuerschaltung 33 der 18.
Die Speichersteuerschaltung 33 umfasst eine Auffrischbestimmungsschaltung 41,
eine Erzeugungsschaltung für
einen internen Befehl (Erzeugungsschaltung für einen Modustrigger) 42 und
einen Timinggenerator (Erzeugungsschaltung für ein internes Operationssignal) 43.
-
Die
Auffrischbestimmungsschaltung 41 empfangt das Erkennungssignal
für einen
Auffrischübergang
mtdrs von der Pulssynthetisierungsschaltung 32, das Auffrischanforderungssignal
ref-req vom Auffrischtimer 28 und das Testsignal test von
einer Testschaltung (nicht gezeigt).
-
Wenn
es nicht mehr als eine Anforderung gibt, bestimmt die Auffrischbestimmungsschaltung 41 den
Prioritätslevel
der Auffrischoperation und der Lese-/Schreiboperation aus dem Eingabetiming
des Auffrischanforderungssignals ref-req und des Übergangserkennungssignals
mtdrs, welche asynchron eingegeben werden.
-
Insbesondere
erzeugt die Auffrischbestimmungsschaltung 41 das Auffrischstartsignal
ref-start und das Auffrischzu standssignal ref-state in Antwort auf
das Auffrischanforderungssignal ref-req. Wenn sie das Übergangserkennungssignal
mtdrs vor dem Auffrischanforderungssignal ref-req empfängt, erzeugt
die Auffrischbestimmungsschaltung 41 das Auffrischstartsignal
ref-req und das Auffrischzustandssignal ref-state, nachdem das Lese-/Schreibzustandssignal
rw-state zurückgesetzt
ist.
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Die
Erzeugungsschaltung für
einen internen Befehl 42 empfängt das Übergangserkennungssignal mtdcs
von der Pulssynthetisierungsschaltung 32. In Antwort auf
das Übergangserkennungssignal mtdcs
erzeugt die Erzeugungsschaltung 42 für einen internen Befehl das
Lese-/Schreibstartsignal rw-start. Wenn
sie das Auffrischzustandssignal ref-state von der Auffrischbestimmungsschaltung 41 empfängt, erzeugt
die Erzeugungsschaltung 42 für einen internen Befehl das
Lese-/Schreibstartsignal
rw-start, nachdem das Auffrischzustandssignal ref-state zurückgesetzt
ist.
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Der
Timinggenerator 43 empfängt
das Auffrischstartsignal ref-start von der Auffrischbestimmungsschaltung 41 und
das Lese-/Schreibstartsignal rw-start von der Erzeugungsschaltung 42 für einen internen
Befehl. Der Timinggenerator 43 erzeugt das Timingsignal
wl-timing für
eine Wortleitungsaktivierung, welches die Wortleitung entsprechend
einer vorbestimmten Auffrischadresse aktiviert, in Antwort auf das
Auffrischstartsignal ref-start. Die aktivierte Wortleitung entspricht
der vorbestimmten Auffrischadresse, welche durch einen internen
Adresszähler (nicht
gezeigt) erzeugt wird.
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In
Antwort auf das Lese-/Schreibstartsignal rw-start erzeugt der Timinggenerator 43 das
Lese-/Schreibzustandssignal
rw-state und das Timingsignal wl-timing
für eine
Wortleitungsaktivierung, das eine Wortleitung aktiviert. Die aktivierte
Wortleitung entspricht einer vorbestimmten Lese-/Schreibadresse,
welche durch das externe Adresssignal ADD zugewiesen wird.
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Zusätzlich zu
dem Timingsignal wl-timing für eine
Wortleitungsaktivierung erzeugt der Timinggenerator 43 verschiedene
interne Operationssignale, einschließlich eines Timingsignals für eine Abtastverstärkeraktivierung,
welches einen Abtastverstärker aktiviert.
Nur das Timingsignal wl-timing
für eine Wortleitungsaktivierung
wird nachfolgend diskutiert werden.
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20 ist
ein Schaltungsdiagramm, welches ein Beispiel der Erzeugungsschaltung 31 für ein Übergangserkennungssignal
zeigt. Die Pulssynthetisierungsschaltung 32 umfasst eine
Mehrzahl von Signalauswahlschaltungen (NAND-Schaltungen 32a bis 32d),
welche das Erkennungssignal für
einen Befehlsübergang
mtdcs erzeugen, und eine Signalsynthetisierungsschaltung (NAND-Schaltung 32e).
Des Weiteren umfasst die Pulssynthetisierungsschaltung 32 eine
Mehrzahl von Signalauswahlschaltungen (NAND-Schaltungen 32f bis 32i),
welche das Erkennungssignal für
einen Auffrischübergang
mtdrs erzeugen, und eine Signalsynthetisierungsschaltung (NAND-Schaltung 32j).
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Die
Signalauswahlschaltungen werden in Übereinstimmung mit jedem Übergangsdetektor
der Erzeugungsschaltung für
ein Übergangserkennungssignal 31 bereitgestellt.
In 20 sind um der Kürze willen die NAND-Schaltungen 32a bis 32d und 32f bis 32i gezeigt,
jeweils entsprechend den Übergangsdetektoren 21 bis 24.
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Die
NAND-Schaltungen 32a–32d empfangen
jeweils die Erkennungssignale ceb, web, oeb und ad0 von den Übergangsdetektoren 21 bis 24 und Steuercodes
für eine
Pulserzeugung en-code (en-ceb1, en-web1, en-oeb1 und en-ad01), welche die
entsprechende Codeinformation enthalten.
-
Zum
Beispiel, wenn der Steuercode en-ceb1 für eine Pulserzeugung abfällt, macht
die NAND-Schaltung 32a das Er kennungssignal ceb des Übergangsdetektors 21 ungültig. Das
heißt,
wenn die NAND-Schaltung 32a den Steuercode en-ceb1 für eine Niedrigpulserzeugung
empfängt,
wird die Ausgabe der NAND-Schaltung 32a auf einen hohen
Pegel festgelegt. Auf gleiche Art und Weise, wenn die Steuercodes
für eine
Pulserzeugung en-web1, en-oeb1 und en-ad01 abfallen, machen die NAND-Schaltungen 32b bis 32d jeweils
die Erkennungssignale web, oeb und ad0 von den Übergangsdetektoren 22 bis 24 ungültig.
-
Die
NAND-Schaltungen 32f–32i empfangen jeweils
die Erkennungssignale ceb, web, oeb und ad0 von den Übergangsdetektoren 21 bis 24 und Steuercodes
für eine
Pulserzeugung en-code (en-ceb2, en-web2, en-oeb2 und en-ad02), welche die
entsprechende Codeinformation enthalten. Zum Beispiel, wenn die
Steuercodes für
eine Pulserzeugung en-ceb2, en-web2, en-oeb2, en-ad02 abfallen, machen
die zugehörigen
NAND-Schaltungen 32f bis 32i jeweils
die Erkennungssignale ceb, web, oeb und ad0 von den Übergangsdetektoren 21 bis 24 ungültig.
-
Die
Pulssynthetisierungsschaltung 32 synthetisiert die Erkennungssignale
ceb, web, oeb und ad0 auf selektive Weise logisch in Übereinstimmung mit
den Steuercodes für
eine Pulserzeugung en-code (en-ceb1, en-web1, en-oeb1, en-ad01,
en-ceb2, en-web2, en-oeb2 und en-ad02), um das Erkennungssignal
für einen
Befehlsübergang
mtdcs und das Übergangssignal
für einen
Auffrischübergang mtdrs
zu erzeugen.
-
Der
Betrieb des DRAM 200 wird nun diskutiert werden. 22 ist
ein Wellenformdiagramm, welches ein Beispiel illustriert, in welchem
ein fehlerhafter Modus erkannt wird. 22 illustriert
ein Beispiel, in welchem das Übergangserkennungssignal mtdcs
nicht in Übereinstimmung
mit Änderungen
des externen Adresssignals ADD (A0 und A1) erzeugt wird. In diesem
Fall macht der Steuercode für
eine Pulserzeugung en-code die Erkennungssignale ad0 und ad1 un gültig, welche
in die Pulssynthetisierungsschaltung 32 eingegeben werden.
-
Des
Weiteren wird das Erkennungssignal mtdrs für einen Auffrischübergang
nicht erzeugt, wenn eines von dem Chipfreigabesignal /CE, dem Ausgabefreigabesignal
/OE und dem externen Adresssignal ADD (A0 und A1) Pegel umschaltet.
In diesem Fall mach der Steuercode en-code für eine Pulserzeugung die Erkennungssignal
ceb, web, oeb, ad0 und ad1 ungültig.
-
Wenn
das Chipfreigabesignal /CE abfällt, wird
das Erkennungssignal mtdcs für
einen Befehlsübergang
erzeugt, und das Lese-/Schreibstartsignal rw-start und das Lese-/Schreibzustandssignal rw-state
werden in Übereinstimmung
mit dem Erkennungssignal mtdcs erzeugt. Dies führt die Lese-/Schreiboperation
durch.
-
Dann
wird das Erkennungssignal mtdcs für einen Befehlsübergang
erzeugt, wenn das Ausgabefreigabesignal /OE ansteigt. In diesem
Zustand, wenn eine Operationsverzögerung in der Vorrichtung auftritt,
kann im nächsten
Zyklus nicht in den Lese-/Schreibbetrieb eingetreten werden. Das
heißt, wenn
eine Operationsverzögerung
auftritt, werden das Lese-/Schreibstartsignal rw-start und das Lese-/Schreibzustandssignal
rw-state, welche normalerweise erzeugt werden, nicht erzeugt (die
gestrichelten Einpunktlinien in 22 indizieren
einen Normalbetrieb).
-
Nachdem
das Ausgabefreigabesignal /OE ansteigt, ändert sich das externe Adresssignal
ADD (Adresswert). Jedoch werden die Adresserkennungssignale ad0
und ad1 durch den Steuercode en-code für eine Pulserzeugung ungültig gemacht. Somit
wird das Erkennungssignal mtdcs für einen Befehlsübergang
(gestrichelte Zweipunktlinien in 22) nicht
erzeugt, selbst wenn sich das externe Adresssignal ADD ändert. Demzufolge
werden das Lese-/Schreibstartsignal rw- start und das Lese-/Schreibzustandssignal
rw-state nicht erzeugt.
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Dementsprechend
wird im zweiten Ausführungsbeispiel,
selbst wenn ein fehlerhafter Modus existiert, die Wiederholung eines
Operationsmusters in einem fehlerhaften Modus ermöglicht.
Somit wird ein Fehler der Vorrichtung genau erkannt. Wenn die Steuersignale
CTL (/CE, /WE, /OE) Pegel umschalten, kann die Erzeugung des Erkennungssignals mtdcs
für einen
Befehlsübergang
gestoppt werden, um die Existenz eines fehlerhaften Modus zu erkennen.
-
23 ist
ein Wellenformdiagramm, welches ein Beispiel des Testmodus illustriert.
In dem Beispiel der 23 wird das schlechteste Muster
in dem Testmodus wiederholt (Bezug nehmend auf 9).
In dem Beispiel der 23 wird das Erkennungssignal
mtdcs für
einen Befehlsübergang
erzeugt, wenn das Chipfreigabesignal /CE abfällt oder wenn das Schreibfreigabesignal
/WE ansteigt. Das Erkennungssignal für einen Auffrischübergang
mtdrs wird nur erzeugt, wenn das Chipfreigabesignal /CE abfällt. Wenn
das Schreibfreigabesignal /WE ansteigt, sperrt der Steuercode für eine Pulserzeugung en-code
die Erzeugung des Erkennungssignals mtdrs für einen Auffrischübergang.
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Die Übergangserkennungssignale
mtdcs und mtdrs werden erzeugt, wenn das Chipfreigabesignal /CE
abfällt,
und das Auffrischstartsignal ref-start wird (die Auffrischoperation
wird gestartet) in Übereinstimmung
mit dem Erkennungssignal mtdrs für
einen Auffrischübergang
erzeugt. Wenn die Auffrischoperation endet, wird das Lese-/Schreibstartsignal rw-start
(Schreibstartsignal) in Übereinstimmung
mit dem Erkennungssignal mtdcs für
einen Befehlsübergang
erzeugt, welches erzeugt wird, wenn das Chipfreigabesignal /CE abfällt, um
die Schreiboperation zu starten.
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Nachdem
die Schreiboperation endet steigt das Schreibfreigabesignal /WE
an. Dann macht der Steuercode en-code für eine Pulserzeugung das Erkennungssignal
web des Übergangsdetektors 22 ungültig. Somit
wird das Auffrischerkennungssignal mtdrs (gezeigt durch gestrichelte
Zweipunktlinien in 23) nicht erzeugt, selbst wenn
das Schreibfreigabesignal /WE umgeschaltet wird. Demzufolge wird das
Auffrischstartsignal ref-start nicht erzeugt und wird die Auffrischoperation
nicht durchgeführt.
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Im
zweiten Ausführungsbeispiel
wird die Auffrischoperation nur durchgeführt, wenn das Chipfreigabesignal
/CE abfällt.
Dementsprechend wird das schlechteste Muster der 9 simuliert
und im Testmodus wiederholt, und die Vorrichtung wird genau evaluiert.
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24 ist
ein Wellenformdiagramm, welches ein weiteres Beispiel eines Testmodus
illustriert. 24 zeigt ein Beispiel des schlechtesten
Musters, in welchem die Leseoperation durchgeführt wird, nachdem die Schreiboperation
abgeschlossen ist. Das schlechteste Muster wird im Testmodus wiederholt
(Bezug nehmend auf 11).
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In 24 wird
das Erkennungssignal mtdcs für
einen Befehlsübergang
beispielsweise erzeugt, wenn das Chipfreigabesignal /CE abfällt, wenn
das Schreibfreigabesignal /WE ansteigt oder wenn das Ausgabefreigabesignal
/OE ansteigt (nicht gezeigt). Das Erkennungssignal mtdrs für einen
Auffrischübergang
wird erzeugt, wenn das Chipfreigabesignal /CE abfällt oder
wenn das Ausgabefreigabesignal /OE ansteigt (nicht gezeigt). Der
Steuercode en-code für eine
Pulserzeugung sperrt die Erzeugung des Erkennungssignals mtdrs für einen
Auffrischübergang, wenn
das Schreibfreigabesignal /WE ansteigt.
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Die Übergangserkennungssignale
mtdcs und mtdrs werden erzeugt, wenn das Chipfreigabesignal /CE
abfällt,
und das Auffrischstartsignal ref-start wird erzeugt (die Auffrischoperation
wird gestartet), in Übereinstimmung
mit dem Erkennungssignal für
einen Auffrischübergang
mtdrs. Wenn die Auffrischoperation endet, wird das Lese-/Schreibstartsignal rw-start
(Schreibstartsignal) in Übereinstimmung
mit dem Erkennungssignal mtdcs für
einen Befehlsübergang
erzeugt, welches erzeugt wird, wenn das Chipfreigabesignal /CE abfällt, um
die Schreiboperation zu starten.
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Nachdem
die Schreiboperation endet, steigt das Schreibfreigabesignal /WE
an. In diesem Zustand macht der Steuercode en-code für eine Pulserzeugung
das Erkennungssignal web des Übergangsdetektors 22 ungültig. Somit
wird das Auffrischerkennungssignal mtdrs (gezeigt durch gestrichelte
Zweipunktlinien in 24) nicht erzeugt, selbst wenn
das Schreibfreigabesignal /WE umgeschaltet wird. Demzufolge wird
das Auffrischstartsignal ref-start nicht erzeugt und wird die Auffrischoperation
nicht durchgeführt.
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Dann,
wenn das Ausgabefreigabesignal /OE abfällt, wird das Lese-/Schreibstartsignal
rw-start (insbesondere das Leseschreibsignal) in Übereinstimmung
mit dem Erkennungssignal mtdcs für
einen Befehlsübergang
erzeugt, welches erzeugt wird, wenn das Schreibfreigabesignal /WE
ansteigt. Die Leseoperation wird in Übereinstimmung mit dem Startsignal
rw-start gestartet.
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Im
Testmodus des zweiten Ausführungsbeispiels
wird die Leseoperation durch das Erkennungssignal mtdcs für einen
Befehlsübergang
durchgeführt,
während
unnötige
Auffrischoperationen gesperrt werden. Dementsprechend wird das Operationsmuster
der 11 (die Schreiboperation, welche sukzessive nach
der Auffrischoperation durchgeführt wird,
wenn es nicht mehr als eine Zugriffsanforderung zur gleichen Zeit
gibt, und die Leseoperation, die sukzessive nach der Schreiboperation
durchgeführt
wird) im Testmodus simuliert und wiederholt.
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Der
DRAM 200 des zweiten Ausführungsbeispiels besitzt die
nachfolgend beschriebenen Vorteile.
- (1) Die
Pulssynthetisierungsschaltung 32 synthetisiert die Erkennungssignale
ceb, web, oeb, ad0 und ad1 von den zugehörigen Übergangsdetektoren 21 bis 25 auf
selektive Weise logisch, in Übereinstimmung
mit dem Steuercode en-code
für eine
Pulserzeugung, um das Erkennungssignal mtdcs für einen Befehlsübergang
und das Erkennungssignal mtdrs für
einen Auffrischübergang
zu erzeugen. Das Erkennungssignal mtdcs für einen Befehlsübergang
wird verwendet, um einen externen Zugriff zu verarbeiten (Lese-/Schreiboperation).
Das Erkennungssignal mtdrs für
einen Auffrischübergang
wird verwendet, um einen internen Zugriff zu verarbeiten. Da im
Testmodus keine unnötigen
Auffrischoperationen durchgeführt
werden, wird das beabsichtigte Operationsmuster (Lese-/Schreiboperation)
in der gewünschten
Art und Weise durchgeführt.
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Es
sollte für
einen Fachmann ersichtlich sein, dass die vorliegende Erfindung
in vielen anderen spezifischen Formen verkörpert werden kann. Insbesondere
sollte verstanden werden, dass die vorliegende Erfindung in den
folgenden Formen verkörpert werden
kann.
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In
jedem der obigen Ausführungsbeispiele wird
das schlechteste Muster, in welchem die Schreiboperation nach der
Auffrischoperation durchgeführt wird,
im Testmodus wiederholt. Jedoch kann das schlechteste Muster, in
welchem die Leseoperation nach der Auffrischoperation durchgeführt wird,
im Testmodus simuliert und wiederholt werden, um eine Vorrichtung
zu evaluieren.
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In
jedem der obigen Ausführungsbeispiele
ist das Steuersignal CTL, welches von einer externen Vorrichtung
eingegeben wird, nicht auf das Chipfreigabesignal /CE, das Schreibfreigabesignal
/WE und das Ausgabefreigabesignal /OE beschränkt.
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In
jedem der obigen Ausführungsbeispiele sind
um der Kürze
willen nur die Adresssignale A0 und A1 als die exter ne Adresse ADD
in den 13 und 18 gezeigt.
Jedoch enthält
das externe Adresssignal ADD mehrere Bits.
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In
jedem der obigen Ausführungsbeispiele kann
auf den Steuercode en-code für
eine Pulserzeugung zufällig
zugegriffen werden, über
einen externen Anschluss (ausschließlicher Testanschluss oder ein
anderer Anschluss, der nicht verwendet wird, wenn ein Test durchgeführt wird),
wenn ein Befehl eingegeben wird. In solch einem Fall ermöglicht der Steuercode
en-code für
eine Pulserzeugung die Maskierung bestimmter Flanken (ansteigend
oder abfallend) der Erkennungssignale ceb, web, oeb, ad0 und ad1,
welche aus den Übergangsdetektoren 21 bis 25 ausgegeben
werden.
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Wenn
eine Vorrichtung evaluiert wird, können die Signale, die in den
Pulssynthetisierungsschaltungen 26 und 32 logisch
synthetisiert werden, geändert
werden, wenn es erforderlich ist, um den fehlerhaften Modus einzustellen,
der in der Vorrichtung (DRAM) existiert.
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In
jedem der Ausführungsbeispiele
sind die Operationsmuster, die im Testmodus simuliert und wiederholt
werden, nur Beispiele, und andere Operationsmuster können im
Testmodus wiederholt werden, um eine Vorrichtung zu evaluieren.
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Die
Konfiguration der Erzeugungsschaltung 20 für ein Übergangserkennungssignal
in 14 und die Konfiguration der Auffrischbestimmungsschaltung 81 in 15 sind
nur Beispiele. Die vorliegende Erfindung ist nicht auf solche Beispiele
beschränkt.
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Im
zweiten Ausführungsbeispiel
kann die Erzeugungsschaltung 31 für ein Übergangserkennungssignal der 20 ersetzt
werden durch eine Erzeugungsschaltung 31 für ein Übergangserkennungssignal,
die in 21 gezeigt ist. Eine Pulssynthetisierungsschaltung 34 wird
eingesetzt, wenn eine Vorrichtung im Testmodus evaluiert wird.
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Insbesondere
umfasst die Pulssynthetisierungsschaltung 34 eine Mehrzahl
von Inverterschaltungen 34a bis 34d, wel che das
Erkennungssignal mtdcs für
einen Befehlsübergang
erzeugen, und eine einzelne Signalsynthetisierungsschaltung (NAND-Schaltung 34e).
Die Pulssynthetisierungsschaltung 34 umfasst eine Mehrzahl
von Signalauswahlschaltungen (NAND-Schaltungen 32f bis 32i), welche
das Erkennungssignal für
einen Auffrischübergang
mtdrs erzeugen, und eine einzelne Signalsynthetisierungsschaltung
(NAND-Schaltung 32j). Die Pulssynthetisierungsschaltung 34 synthetisiert die
Erkennungssignale ceb, web, oeb und ad0 auf selektive Weise logisch,
in Übereinstimmung
mit dem Steuercode für
eine Pulserzeugung en-code (en-ceb, en-web, en-oeb und en-ad0),
um das Erkennungssignal für
einen Auffrischübergang
mtdrs zu erzeugen.
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Die
vorliegenden Beispiele und Ausführungsbeispiele
sollen als illustrativ und nicht beschränkend betrachtet werden.